JP3052497B2 - Testing method for CMOS integrated circuit - Google Patents
Testing method for CMOS integrated circuitInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＣＭＯＳ集積回路の電
源電流測定方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for measuring a power supply current of a CMOS integrated circuit.
【０００２】[0002]
【従来の技術】集積回路（以下ＩＣとも呼ぶ）試験の目
標はＩＣ上の欠陥を迅速に検出し故障のないＩＣを選び
出すことである。ＩＣの試験は一般にＩＣテスタを用い
て実行される。ＩＣテスタはＤＣ／ＡＣパラメ−タ試
験、ファンクション試験より構成されるテスト項目を順
次実行する。ＣＭＯＳ−ＩＣのＩＣテスタによる試験は
経験的にＤＣパラメトリックな試験を最初に実行し、次
にファンクション試験を実行している。標準的なＣＭＯ
Ｓ−ＩＣの試験項目は、まずピンコンタクト試験、入力
パッドリ−ク試験、電源電流試験等の順にＤＣパラメ−
タを測定した後に、ファンクション試験を実行する。Ｉ
Ｃテスタで量産試験を行う場合、いずれかのテスト項目
にフェイルが発生すると以降のテスト項目の実行を終了
し、次のデバイスの試験を開始する。BACKGROUND OF THE INVENTION The goal of integrated circuit (IC) testing is to quickly detect defects on the IC and select a fault-free IC. Testing of ICs is generally performed using an IC tester. The IC tester sequentially executes test items including a DC / AC parameter test and a function test. As a test using an IC tester for a CMOS-IC, a DC parametric test is empirically performed first, and then a function test is performed. Standard CMO
The S-IC test items are DC parameters in the order of pin contact test, input pad leak test, power supply current test, etc.
After measuring the data, a function test is performed. I
When a mass production test is performed by the C tester, when a failure occurs in any of the test items, the execution of the subsequent test items is terminated, and the test of the next device is started.
【０００３】近年のＣＭＯＳ−ＩＣの高集積化とそれに
伴う複雑化により、最先端のＩＣの試験時間は増加する
傾向にある。また試験に必要なＩＣテスタもより高機能
で高価格なものが要求される。このためＩＣ１チップ当
たりの試験コストは従来になく高価格になり、欠陥のあ
るＩＣをテスト項目の初期の段階で検出することが試験
コストの削減の上で重要である。[0003] With the recent high integration of CMOS-ICs and the accompanying complications, the test time of state-of-the-art ICs tends to increase. Further, an IC tester required for the test is required to have a higher function and a higher price. For this reason, the test cost per IC chip becomes higher than ever before, and it is important to detect a defective IC at an early stage of a test item in order to reduce the test cost.
【０００４】ファンクション試験による欠陥検出率はテ
ストパタ−ンに大きく依存し、いかにカバレッジの高い
試験パタ−ンを生成するかが鍵となる。一般にＣＭＯＳ
−ＩＣのテストパ−タ−ンはスタック故障モデル(stack
-at fault model)を用いてテストパタ−ンを自動生成す
る方法が有効であるといわれている。しかし、近年の大
規模なＩＣのシュミレ−ションで１００％の故障検出率
を得ることは計算機の能力の上で不可能に近い。さらに
スタック故障モデル自身も現実のＣＭＯＳ−ＩＣで生じ
る物理的な欠陥をすべてモデル化している訳ではない。
現実のＣＭＯＳ−ＩＣではつぎの様な欠陥が生じうる。
（１）ゲ−ト酸化膜のショ−ト、（２）配線のブリッ
ジ、（３）トランジスタのパンチスル−、（４）寄生ト
ランジスタのリ−ク、（５）ＰＮ接合のリ−ク、（６）
ドレイン／ソ−スのオ−プン、（７）ゲ−トのオ−プ
ン、（８）トランスファゲ−トのオ−プンなどである。[0004] The defect detection rate by the function test largely depends on the test pattern, and the key is how to generate a test pattern with high coverage. Generally CMOS
-The IC test pattern is a stack fault model (stack
It is said that a method of automatically generating a test pattern using an -at fault model) is effective. However, it is almost impossible to obtain a fault detection rate of 100% by simulation of a large-scale IC in recent years due to the capability of a computer. Further, the stack fault model itself does not model all physical defects generated in a real CMOS-IC.
The following defects may occur in an actual CMOS-IC.
(1) gate oxide film short, (2) wiring bridge, (3) transistor punch through, (4) parasitic transistor leak, (5) PN junction leak, (6) )
Drain / source open; (7) gate open; (8) transfer gate open.
【０００５】スタック故障モデルでは、これらの故障を
すべて検出する保証はできない。このためにファンクシ
ョン試験で検出できなった欠陥を検出するための試験手
法が様々提案されてきた。そのなかの一つに完全スタチ
ック回路で構成されたＣＭＯＳＩＣの静止電源電流を精
密に測定し、その増加により欠陥を検出する方法があ
る。この方法の有効性についてはJ.M.Soden(J。M。Soden
etal "Zero Defects orZero Stack-At Faults -CMOS IC
Process Improvement with Iddq"1990 International
Test Conference pp255-256) などにより議論されてい
る。これによると完全スタチックなＣＭＯＳ−ＩＣの静
止電源電流の測定前に印加するリセットパタ−ンが適切
であれば、上記したようなＣＭＯＳ−ＩＣの欠陥は検出
可能であるとしている。タイミング的な問題はファンク
ション試験が有効であるが、上記のＣＭＯＳＩＣの欠陥
のほとんどがタイミング的な欠陥を伴う。このため静止
電流試験はタイミング的な欠陥をスクリ−ンニングする
上でも有効な試験であるといえる。[0005] The stack fault model cannot guarantee that all of these faults will be detected. For this reason, various test methods have been proposed for detecting defects that cannot be detected by the function test. One of them is a method of precisely measuring a quiescent power supply current of a CMOS IC composed of a completely static circuit and detecting a defect based on the increase. See JMSoden (J. M. Soden) for the effectiveness of this method.
etal "Zero Defects or Zero Stack-At Faults -CMOS IC
Process Improvement with Iddq "1990 International
Test Conference pp255-256). According to this document, if the reset pattern applied before measuring the static power supply current of a completely static CMOS-IC is appropriate, the above-described defect of the CMOS-IC can be detected. As for the timing problem, the function test is effective, but most of the above-mentioned defects of the CMOS IC have a timing defect. Therefore, it can be said that the quiescent current test is also an effective test for screening timing defects.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、上述し
たような故障検出率の高い静止消費電流の試験には、Ｉ
Ｃ内部のすべての信号ノ−ドを１あるいは０に確定し、
また信号どうしのコンテンションのない状態にするリセ
ットパタ−ンが必要である。しかしながら、大規模な回
路ではそのパタ−ンの生成がそのものが難しい。さらに
回路上の構成から一部の回路がダイナミックである場
合、回路的にリセット不可能な場合、故意にリ−ク電流
を発生させている場合など、回路が完全スタチックＣＭ
ＯＳでない場合があり、必ずしも理想的な静止電流の測
定条件が実現できない。このような条件下では、静止電
源電流は欠陥以外の原因による大きさの不安定な電流リ
−ク電流を含む。この不安定な電流の割合が、欠陥によ
るリ−ク電流よりもかなり大きいことが多く欠陥の検出
率を低下させている。このために静止電源電流以降の試
験項目で欠陥がはじめて発見される場合が多い。さらに
大規模なＩＣの静止電流試験は長いリセットパタ−ンが
必要であり、しかもこのパタ−ンは通常のファンクショ
ンパタ−ンのようにフェイルの発生によって実行を停止
することができず、試験毎に最後まで実行されるためコ
ストがかかる試験であることを考えると、静止電源電流
試験はコストの無駄が多く試験全体のコストを増大させ
ている。However, the test for the quiescent current having a high fault detection rate as described above requires the I
Determine all signal nodes inside C to 1 or 0,
In addition, a reset pattern is required to eliminate the contention between signals. However, in a large-scale circuit, it is difficult to generate the pattern itself. Further, when some circuits are dynamic due to the configuration on the circuit, when the circuit cannot be reset, or when a leak current is intentionally generated, the circuit is completely static CM.
In some cases, the OS may not be used, and ideal quiescent current measurement conditions cannot always be realized. Under these conditions, the quiescent power supply current includes an unstable current leakage current of a magnitude other than a defect. The ratio of the unstable current is often much larger than the leakage current due to the defect, which often reduces the defect detection rate. For this reason, defects are often found for the first time in test items after the static power supply current. Furthermore, a large-scale quiescent current test of an IC requires a long reset pattern, and this pattern cannot be stopped by the occurrence of a failure like a normal function pattern, and cannot be stopped for each test. Considering that the test is costly because it is performed to the end, the quiescent power supply current test is costly and increases the cost of the entire test.
【０００７】本発明は上記の課題を改善し、欠陥のある
ＣＭＯＳ集積回路をテスト項目の初期の段階で検出する
低コストのＣＭＯＳ集積回路の試験方法を提供すること
を目的とする。SUMMARY OF THE INVENTION It is an object of the present invention to provide a low-cost CMOS integrated circuit test method which solves the above problems and detects a defective CMOS integrated circuit at an early stage of a test item.
【０００８】[0008]
【課題を解決するための手段】本発明の請求項１記載の
ＣＭＯＳ集積回路の試験方法では、順次実行される複数
のテスト項目より構成されるＣＭＯＳ集積回路の試験に
おいて、電源電圧をＣＭＯＳ集積回路を構成するＰチャ
ンネルおよびＮチャネル型トランジスタのスレッショル
ド電圧Ｖｔの絶対値より低い電圧を与えた状態で電源電
流を測定するテスト項目を備え、前記電源電流テスト項
目に対して時間的に先行して実行される先行テスト項目
が存在する場合、前記先行テスト項目では電源電圧を前
記スレッショルド電圧Ｖｔの絶対値より高い電圧を印加
しないことを特徴とする。According to a first aspect of the present invention, there is provided a method for testing a CMOS integrated circuit, the method comprising: testing a CMOS integrated circuit comprising a plurality of test items to be sequentially executed; And a test item for measuring a power supply current in a state in which a voltage lower than the absolute value of the threshold voltage Vt of the P-channel and N-channel transistors constituting the power supply current test item is executed in advance of the power supply current test item. When there is a preceding test item to be performed, a voltage higher than the absolute value of the threshold voltage Vt is not applied to the power supply voltage in the preceding test item.
【０００９】本発明の請求項２記載のＣＭＯＳ集積回路
の試験方法では、順次実行される複数のテスト項目より
構成されるＣＭＯＳ集積回路の試験において、ＣＭＯＳ
集積回路の信号パッドの電気的接続を調べるピンコンタ
クト試験とＣＭＯＳ集積回路を構成するＰチャンネルお
よびＮチャネル型トランジスタのスレッショルド電圧Ｖ
ｔの絶対値より低い電圧を与えた状態で電源電流を測定
する電源電流リ−クテスト項目を備え、前記ピンコンタ
クトテスト項目を全試験項目中で最初に実行し、その直
後に前記電源電流リ−ク試験を実行する。 According to a second aspect of the present invention, there is provided a method for testing a CMOS integrated circuit comprising a plurality of test items executed sequentially.
Pin contact test for checking electrical connection of signal pads of an integrated circuit and threshold voltage V of P-channel and N-channel transistors constituting a CMOS integrated circuit
a power supply current leak test item for measuring a power supply current in a state where a voltage lower than the absolute value of t is applied, wherein the pin contact test item is executed first among all the test items, and immediately thereafter, the power supply current leak is performed. Perform a test .
【００１０】本発明の請求項３記載のＣＭＯＳ集積回路
の試験方法では、順次実行される複数のテスト項目より
構成されるＣＭＯＳ集積回路の試験手法において、ＣＭ
ＯＳ集積回路の信号パッドの電気的接続を調べるピンコ
ンタクト試験と、前記集積回路を構成するＰチャンネル
およびＮチャネル型トランジスタのスレッショルド電圧
Ｖｔの絶対値より低い電圧を与えた状態で電源電流を測
定する電源電流リ−ク試験と、テストパタ−ンが前記集
積回路の信号ノ−ドを初期化する機能を備え前記テスト
パタ−ンの実行後に静止電源電流の測定を実行するファ
ンクション−静止電源電流試験とを備え、前記ピンコン
タクト試験を全試験項目中で最初に実行し、その直後に
前記電源電流リ−ク試験を実行し、その後ファンクショ
ン−静止電源電流試験を実行する。[0010] In the claims 3 Symbol placement test method of a CMOS integrated circuit of the present invention, the test method of a CMOS integrated circuit constructed of a plurality of test items to be sequentially executed, CM
A pin contact test for checking an electrical connection of a signal pad of an OS integrated circuit, and a power supply current is measured with a voltage lower than an absolute value of a threshold voltage Vt of P-channel and N-channel transistors constituting the integrated circuit. A power supply current leak test; and a function-quiescent power supply current test in which the test pattern has a function of initializing a signal node of the integrated circuit and performs a measurement of a quiescent power supply current after the execution of the test pattern. The pin contact test is performed first among all test items, immediately after that, the power supply current leak test is performed, and then the function-quiescent power supply current test is performed.
【００１１】[0011]
【作用】請求項２叉は４記載の試験方法において、ＣＭ
ＯＳ集積回路のピンコンタクト試験は、電源またはグラ
ンドを接地電位にした状態で実行され、ＣＭＯＳ集積回
路の内部ノ−ドの電位は０Ｖであり内部トランジスタの
ゲ−ト電位は０Ｖである。この状態のまま電源に内部の
トランジスタのＶｔの絶対値より低い電圧を印加して電
源電流を測定する。内部のトランジスタのドレイン−ソ
−ス間の電圧、及びゲ−ト電圧は高々Ｖｔの程度である
のでトランジスタはすべてカットオフ状態にある。この
ため回路には電流測定前にいかなるリセットパタ−ンの
印加も不用であり、ダイナミックであるかスタチックで
あるか等の回路型式にかかわりなく、正常な回路の場合
きわめて小さな電流が期待できる。高抵抗な電源−グラ
ンド間のショ−トが検出可能である。またゲ−ト酸化膜
のショ−トや配線のブリッジなどに由来する欠陥が高感
度に検出することができる。The test method according to claim 2 or 4, wherein the CM
The pin contact test of the OS integrated circuit is performed with the power supply or the ground at the ground potential. The potential of the internal node of the CMOS integrated circuit is 0V and the gate potential of the internal transistor is 0V. In this state, a voltage lower than the absolute value of Vt of the internal transistor is applied to the power supply, and the power supply current is measured. Since the voltage between the drain and source of the internal transistor and the gate voltage are at most about Vt, all the transistors are in the cutoff state. For this reason, it is unnecessary to apply any reset pattern to the circuit before measuring the current, and a very small current can be expected in a normal circuit regardless of the circuit type such as dynamic or static. A short between a high-resistance power supply and ground can be detected. Further, defects originating from gate oxide film shorts and wiring bridges can be detected with high sensitivity.
【００１２】請求項１記載の試験方法では、この電源電
流測定以前の試験で回路にＶｔ以上の電圧が印加された
履歴がないため、電源電流リ−ク測定時点で内部トラン
ジスタのゲ−ト電極がＶｔ以上の電圧を保持している可
能性がなくなり、トランジスタオンによるリ−ク電流が
流れる事はない。In the test method according to the first aspect, since there is no history of applying a voltage of Vt or more to the circuit in the test before the measurement of the power supply current, the gate electrode of the internal transistor is measured at the time of the measurement of the power supply current leak. No longer holds the voltage higher than Vt, and no leak current flows when the transistor is turned on.
【００１３】上記電源電流リ−ク試験をパスすると電源
−グランド間がショ−トしている致命的欠陥をもつＭＯ
Ｓ集積回路は排除される。If the power supply current leak test passes, the MO having a fatal defect in which the power supply and the ground are short-circuited.
S integrated circuits are eliminated.
【００１４】さらに請求項３記載の試験方法によれば、
以降の試験項目においてファンクション試験を実行する
ためにテストパタ−ンを実行し、テストパタ−ン終了状
態で静止電流試験を実行する。ファンクション試験のテ
ストパタ−ンは回路をリセットする機能を付加されてい
るので、テストパタ−ンを構成するベクトルがすべてパ
スで最後まで実行された時点で回路の静止電源電流を測
定する準備が自動的に整う。テストパタ−ンで検出でき
なった欠陥を静止電源電流試験で検出する。静止電源電
流をファンクション試験前に測定する方法に比べて、正
常にリセットできないチップの静止電源電流を測定する
無駄を明らかに改善することができる。According to a further aspect 3 Symbol mounting method of testing,
In the following test items, a test pattern is executed to execute a function test, and a quiescent current test is executed in a test pattern end state. Since the test pattern of the function test is provided with the function to reset the circuit, the preparation for measuring the quiescent power supply current of the circuit is automatically performed when all the vectors constituting the test pattern have been executed to the end in the path. Get ready. Defects not detected by the test pattern are detected by a static power supply current test. Compared with the method of measuring the quiescent power supply current before the function test, the waste of measuring the quiescent power supply current of the chip that cannot be normally reset can be significantly improved.
【００１５】このようにして請求項３記載の試験方法に
よれば、試験コストの高い静止電源電流テストをファン
クション試験と一体化することにより測定価値のあるデ
バイスのみに適用することができ、請求項１,２,４の試
験方法によれば、試験初期にパタ−ンの印加が不用で安
価な試験コストで高いスクリ−ニング性を備えた電源電
流リ−ク試験をおこない電源系に異常のある測定価値の
ないデバイスを試験初期に排除することができ、迅速で
安価なＣＭＯＳ回路の試験方法を実現できる。According to the test method of the third aspect, the static power supply current test having a high test cost can be integrated with the function test so that it can be applied only to a device having a measurement value. According to the test methods 1, 2, and 4, no pattern application is required in the initial stage of the test, the power supply current leak test with high screening performance is performed at a low test cost and the power supply system is abnormal. Devices having no measurement value can be eliminated at the beginning of the test, and a quick and inexpensive CMOS circuit test method can be realized.
【００１６】[0016]
【実施例】図１に本発明の一実施例としてＣＭＯＳ集積
回路の試験方法の流れ図を示す。図１に沿って本実施例
の説明を行う。試験項目は複数の試験項目より構成さ
れ、ピンコンタクト試験１、電源リ−ク試験２及びファ
ンクション−静止電流３を少なくとも含む。ピンコンタ
クト試験１を実行後、電源リ−ク試験２を実行し、その
後幾つかの試験項目４を実行後、ファンクション−静止
電源電流試験項目３を実行する。その後、幾つかの試験
項目５を実行後試験を終了する。FIG. 1 shows a flow chart of a method for testing a CMOS integrated circuit as one embodiment of the present invention. This embodiment will be described with reference to FIG. The test items are composed of a plurality of test items, and include at least a pin contact test 1, a power leak test 2, and a function-quiescent current 3. After the pin contact test 1 is performed, the power leak test 2 is performed. After that, some test items 4 are performed, and then the function-quiescent power supply current test item 3 is performed. Then, after executing some test items 5, the test is terminated.
【００１７】試験時間を節約するために、各試験項目で
はフェイルが検出された時点で試験を終了し、測定ＣＭ
ＯＳ集積回路を不良品選別６として選別する。すべての
試験項目にパスしたＣＭＯＳ集積回路は良品選別７とし
て選別される。In order to save test time, in each test item, the test is terminated when a failure is detected, and the measured CM
The OS integrated circuit is selected as defective product selection 6. CMOS integrated circuits that pass all the test items are selected as non-defective products selection 7.
【００１８】以下、ピンコンタクト試験項目１及び電源
リ−ク試験２の詳細な説明を行う。被測定ＣＭＯＳ集積
回路の信号ピンは入力保護用のＰＮ接合が形成されてい
る。通常のＣＭＯＳ集積回路では出力のドライブトラン
ジスタのドレインのＰＮ接合が入力保護の働きをする。
ピンコンタクト試験項目１は信号パッドが測定系と良好
な電気的な接続がとれているか、信号ピンの入力保護用
のＰＮ接合に順方向に低電流Ｉｆを注入しピンの電圧と
して測定されるＰＮ接合の順方向電圧Ｖｍｅａｓを測定
することにより確認する。Hereinafter, the pin contact test item 1 and the power supply leak test 2 will be described in detail. A PN junction for input protection is formed at a signal pin of the CMOS integrated circuit to be measured. In a normal CMOS integrated circuit, the PN junction of the drain of the output drive transistor functions as input protection.
The pin contact test item 1 is a PN measured as a pin voltage by injecting a low current If into the PN junction for input protection of the signal pin in the forward direction to check whether the signal pad is well connected to the measurement system. This is confirmed by measuring the forward voltage Vmeas of the junction.
【００１９】試験のステップを説明する。まずデバイス
の電源電圧Ｖｄｄをオ−プンにしグランドＶｓｓを０Ｖ
に接続する。次に各信号ピンで信号ピンとＶｓｓ間に形
成されたＰＮ接合に定電流Ｉｆを印加し、各ピンに発生
するＶｍｅａｓを測定する。Ｖｍｅａｓがつぎの範囲、
Ｖｓｈｏｒｔ＜Ｖｍｅａｓ＜Ｖｏｐｅｎ（Ｖｓｈｏｒ
ｔ：信号ピンがＶｓｓにショ−トしていると考えられる
電圧、Ｖｏｐｅｎ：信号ピンが開放になっていると考え
られる電圧）にあると、次の電源電流リ−ク試験項目２
を実行する。それ以外は不良品選別６にジャンプする。
このようにピンコンタクト試験項目１ではＣＭＯＳ集積
回路内部には電圧を印加せずに実行している。The test steps will be described. First, the power supply voltage Vdd of the device is opened and the ground Vss is set to 0V.
Connect to Next, at each signal pin, a constant current If is applied to a PN junction formed between the signal pin and Vss, and Vmeas generated at each pin is measured. Vmeas is in the following range:
Vshort <Vmeas <Vopen (Vshor
(t: voltage at which the signal pin is considered to be shorted to Vss, Vopen: voltage at which the signal pin is considered to be open), the next power supply current leak test item 2
Execute Otherwise, jump to defective product selection 6.
As described above, the pin contact test item 1 is performed without applying a voltage to the inside of the CMOS integrated circuit.
【００２０】続く電源電流リ−ク試験項目２では、被測
定ＣＭＯＳ回路を構成するＰおよびＮチャンネルトラン
ジスタのスレショルド電圧の絶対値Ｖｔよりも低い電圧
をＶｄｄにあたえＶｄｄ−Ｖｓｓ間の電源リ−ク電流Ｉ
ｄｄｓを測定する。Ｉｄｄｓが基準値Ｉｓｈｏｒｔより
小さいとき、次の試験項目の実行に制御を移す。それ以
外は不良品選別６にジャンプする。実際の印加電圧は１
μプロセスＣＭＯＳの場合でＶｔは０.６Ｖ前後であ
り、０.５Ｖを印加している。In the power supply current leak test item 2, a voltage lower than the absolute value Vt of the threshold voltage of the P and N channel transistors constituting the CMOS circuit to be measured is given to Vdd, and the power supply leakage between Vdd and Vss is performed. Current I
Measure dds. When Idds is smaller than the reference value Ishort, the control is shifted to the execution of the next test item. Otherwise, jump to defective product selection 6. The actual applied voltage is 1
In the case of the μ process CMOS, Vt is around 0.6 V, and 0.5 V is applied.
【００２１】ピンコンタクト試験項目１において、ＣＭ
ＯＳ集積回路の内部ノ−ドの電位は０Ｖであり内部トラ
ンジスタのゲ−ト電位は０Ｖであり、引き続き電源リ−
ク電流試験項目２を実行したとき内部の構成トランジス
タのドレイン−ソ−ス間の電圧、及びゲ−ト電圧は高々
Ｖｔの程度であるのでトランジスタはすべてカットオフ
状態にある。もし電源リーク試験２以前の試験で回路に
Ｖｔ以上の電圧が印加された履歴があると、電源電流リ
−ク測定時点で内部トランジスタのゲ−ト電極がＶｔ以
上の電圧を保持している可能性があり、トランジスタオ
ンによるリ−ク電流が流れる事に注意を要する。トラン
ジスタがカットオフである回路には電流測定前にいかな
るリセットパタ−ンの印加も不用であり、ダイナミック
であるかスタチックであるか等の回路型式にかかわりな
く、正常な回路の場合きわめて小さな電流が期待でき
る。例えば１μＣＭＯＳプロセス、１００万トランジス
タのデバイス関して数μＡオ−ダの値がえられる。この
値はプロセスに依存する値である。さらに同デバイスに
で調べた電源電流リ−ク試験項目の不良の検出率は静止
電源電流とに近い値が得られている。通常の静止電源電
流試験が検出する不良の９０％程度、この値はプロセス
条件、パス／フェイルのリッミト値に依存する。電源電
流リーク試験２は高抵抗な電源−グランド間のショ−ト
が検出可能である。また、ゲ−ト酸化膜のショ−トや配
線のブリッジなどに由来する欠陥が高感度に検出するこ
とができる。In the pin contact test item 1, the CM
The potential of the internal node of the OS integrated circuit is 0V and the gate potential of the internal transistor is 0V.
When the current test item 2 is executed, the voltage between the drain and the source of the internal constituent transistor and the gate voltage are at most about Vt, so that all the transistors are cut off. If there is a history that a voltage higher than Vt has been applied to the circuit in the test before the power supply leak test 2, the gate electrode of the internal transistor may hold the voltage higher than Vt at the time of measuring the power supply current leak. Care must be taken that leakage current flows when the transistor is turned on. Circuits with cut-off transistors do not require the application of any reset pattern prior to current measurement, regardless of the type of circuit, whether dynamic or static. Can be expected. For example, a value of the order of several μA can be obtained for a 1 μCMOS process and a 1 million transistor device. This value is process dependent. Further, the detection rate of the defect of the power supply current leak test item examined by the same device has a value close to the static power supply current. Approximately 90% of the defects detected by the normal static power supply current test, this value depends on the process conditions and the limit value of pass / fail. In the power supply current leak test 2, a short between a high-resistance power supply and a ground can be detected. Further, defects originating from gate oxide film shorts and wiring bridges can be detected with high sensitivity.
【００２２】なおピンコンタクト試験項目実行前に電源
−グランド間をショ−トした状態でデバイスの温度をあ
げたり、光の照射を行うと内部回路のノ−ドの電荷の放
電が行われ、０Ｖの保証がより確かになる。If the temperature of the device is increased or light irradiation is performed in a state where the power supply and the ground are short-circuited before the execution of the pin contact test item, the charge of the node of the internal circuit is discharged, and 0V is applied. Guarantee will be more certain.
【００２３】つぎにファンクション−静止電流試験項目
３について詳細に説明する。Ｖｄｄに電源電圧（例えば
５Ｖ）、Ｖｓｓを０Ｖ接続する。接続完了後テストパタ
−ンとして回路機能と内部回路のリセットの機能を兼ね
備えたパタ−ンを実行する。テストパタ−ン実行中にフ
ェイルが発生すると不良品選別６にジャンプし試験を終
了する。テストパタ−ンが最後まで実行されると内部回
路は自動的にリセットされる。テストパタ−ン最後の状
態で（電源電圧、テスタのピンエレクトロニクスのドラ
イブ状態を保持した状態）静止電源電流の測定を行う。
静止電源電流の測定値がＩｄｄｑ ＞ Ｉｆａｉｌ（静
止電源電流リミット値）であるとき不良品選別６にジャ
ンプし試験を終了する。このようにファンクション−静
止電流試験項目３はコストのかかる静止電源電流試験の
リセットパターンの印加をファンクション試験と共有す
ることにより、試験時間を節約することができる。Next, the function-quiescent current test item 3 will be described in detail. A power supply voltage (for example, 5 V) and Vss are connected to Vdd at 0 V. After the connection is completed, a pattern having both a circuit function and a function of resetting an internal circuit is executed as a test pattern. If a failure occurs during the execution of the test pattern, the process jumps to defective product selection 6 and ends the test. When the test pattern has been executed to the end, the internal circuit is automatically reset. The static power supply current is measured in the last state of the test pattern (the power supply voltage and the drive state of the pin electronics of the tester are maintained).
When the measured value of the quiescent power supply current is Iddq> Ifail (static power supply current limit value), the process jumps to defective product selection 6 and ends the test. As described above, the function-quiescent current test item 3 can save test time by sharing the application of the reset pattern of the costly static power supply current test with the function test.
【００２４】[0024]
【発明の効果】このように本発明の請求項３記載のＣＭ
ＯＳ集積回路の試験方法によれば、試験コストの高い静
止電源電流テストをファンクション試験と一体化するこ
とにより測定価値のあるデバイスのみに適用することが
でき、また請求項１,２,４記載の試験方法によれば、試
験初期にパタ−ンの印加が不用で安価な試験コストで高
いスクリ−ニング性を備えた電源電流リ−ク試験をおこ
ない電源系に異常のある測定価値のないデバイスを試験
初期に排除することができ、迅速で安価なＣＭＯＳ回路
の試験方法を実現できる。[Effect of the Invention] CM of claim 3 Symbol mounting of the present invention as described above
According to the method for testing an OS integrated circuit, a static power supply current test having a high test cost can be integrated with a function test so that the test can be applied only to a device having a measurement value. According to the test method, it is not necessary to apply a pattern in the initial stage of the test, and a power supply current leak test with high screening performance is performed at a low test cost at a low test cost. This can be eliminated in the early stage of the test, and a quick and inexpensive CMOS circuit test method can be realized.
【図１】本発明のＣＭＯＳ集積回路の試験方法の流れ図FIG. 1 is a flowchart of a testing method of a CMOS integrated circuit according to the present invention.
１ ピンコンタクト試験項目 ２ 電源電流リーク試験項目 ３ ファンクションー静止電源電流試験項目 ４,５ いくつかの試験項目 ６ 不良品選別 ７ 良品選別 1 Pin contact test item 2 Power supply current leak test item 3 Function-quiescent power supply current test item 4,5 Some test items 6 Defective product selection 7 Good product selection
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/22 - 11/26 G01R 31/26 - 31/30 H01L 21/64 - 21/66 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) G06F 11/22-11/26 G01R 31/26-31/30 H01L 21/64-21/66
Claims (3)
されるＣＭＯＳ集積回路の試験において、電源電圧をＣ
ＭＯＳ集積回路を構成するＰチャンネルおよびＮチャネ
ル型トランジスタのスレッショルド電圧Ｖｔの絶対値よ
り低い電圧を与えた状態で電源電流を測定するテスト項
目を備え、前記電源電流テスト項目に対して時間的に先
行して実行される先行テスト項目が存在する場合、前記
先行テスト項目では電源電圧を前記スレッショルド電圧
Ｖｔの絶対値より高い電圧を印加しないことを特徴とす
るＣＭＯＳ集積回路の試験方法。In a test of a CMOS integrated circuit composed of a plurality of test items executed sequentially, a power supply voltage is set to C.
A test item for measuring a power supply current in a state in which a voltage lower than the absolute value of the threshold voltage Vt of the P-channel and N-channel transistors constituting the MOS integrated circuit is provided; A test method for a CMOS integrated circuit, wherein when a preceding test item to be executed exists, a voltage higher than the absolute value of the threshold voltage Vt is not applied to the power supply voltage in the preceding test item.
されるＣＭＯＳ集積回路の試験において、ＣＭＯＳ集積
回路の信号パッドの電気的接続を調べるピンコンタクト
試験とＣＭＯＳ集積回路を構成するＰチャンネルおよび
Ｎチャネル型トランジスタのスレッショルド電圧Ｖｔの
絶対値より低い電圧を与えた状態で電源電流を測定する
電源電流リ−クテスト項目を備え、前記ピンコンタクト
テスト項目を全試験項目中で最初に実行し、その直後に
前記電源電流リ−ク試験を実行することを特徴とするＣ
ＭＯＳ集積回路の試験方法。2. A method for testing a CMOS integrated circuit comprising a plurality of test items to be sequentially executed, a pin contact test for checking an electrical connection of a signal pad of the CMOS integrated circuit, and a P channel and an N which constitute the CMOS integrated circuit. A power supply current leak test item for measuring a power supply current in a state in which a voltage lower than the absolute value of the threshold voltage Vt of the channel transistor is applied, wherein the pin contact test item is executed first among all the test items, and immediately thereafter And C. performing the power supply current leak test.
Testing method for MOS integrated circuits.
されるＣＭＯＳ集積回路の試験手法において、ＣＭＯＳ
集積回路の信号パッドの電気的接続を調べるピンコンタ
クト試験と、前記集積回路を構成するＰチャンネルおよ
びＮチャネル型トランジスタのスレッショルド電圧Ｖｔ
の絶対値より低い電圧を与えた状態で電源電流を測定す
る電源電流リ−ク試験と、テストパタ−ンが前記集積回
路の信号ノ−ドを初期化する機能を備え前記テストパタ
−ンの実行後に静止電源電流の測定を実行するファンク
ション−静止電源電流試験とを備え、前記ピンコンタク
ト試験を全試験項目中で最初に実行し、その直後に前記
電源電流リ−ク試験を実行し、その後ファンクション−
静止電源電流試験を実行することを特徴とするＣＭＯＳ
集積回路の試験方法。3. A method for testing a CMOS integrated circuit comprising a plurality of test items to be sequentially executed.
A pin contact test for checking an electrical connection of a signal pad of an integrated circuit; and a threshold voltage Vt of P-channel and N-channel transistors constituting the integrated circuit.
And a power supply current leak test for measuring a power supply current in a state in which a voltage lower than the absolute value of the integrated circuit is applied. The test pattern has a function of initializing a signal node of the integrated circuit. A function for performing a measurement of a quiescent power supply current-a quiescent power supply current test, wherein the pin contact test is performed first among all test items, and immediately after that, the power supply current leak test is performed;
CMOS for performing a quiescent power supply current test
Test method for integrated circuits.
Priority Applications (1)
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|---|---|---|---|
| JP3292769A JP3052497B2 (en) | 1991-11-08 | 1991-11-08 | Testing method for CMOS integrated circuit |
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| JP3292769A JP3052497B2 (en) | 1991-11-08 | 1991-11-08 | Testing method for CMOS integrated circuit |
Publications (2)
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|---|---|
| JPH05127942A JPH05127942A (en) | 1993-05-25 |
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1991
- 1991-11-08 JP JP3292769A patent/JP3052497B2/en not_active Expired - Fee Related
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| JPH05127942A (en) | 1993-05-25 |
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