JP3047740B2 - Image signal compression processing circuit - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、テレビジョン画像信号
やパソコンディスプレイ信号等の各種画像信号を任意に
圧縮して表示させる（例えばＰＩＰやＰＯＰ）ための画
像信号圧縮処理回路に関する。そして、この発明は特
に、低コスト化、回路規模の小型化が図れる画像信号圧
縮処理回路を提供することを目的としている。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image signal compression processing circuit for arbitrarily compressing and displaying various image signals such as television image signals and personal computer display signals (for example, PIP and POP). It is another object of the present invention to provide an image signal compression processing circuit capable of reducing the cost and the circuit size.
【０００２】[0002]
【従来の技術】画像信号を圧縮する回路の一般的な従来
例を図４に示す。図４において、デジタルの入力画像信
号は、水平フィルタ１、垂直フィルタ２を介して画像メ
モリ３に供給され、画像メモリ３より水平、垂直が圧縮
された画像信号が出力される。水平フィルタ１、垂直フ
ィルタ２は、圧縮時の折り返し歪みを防止するローパス
フィルタ(LPF) の機能と、データを補間して圧縮データ
を生成する機能とを同時に有している。2. Description of the Related Art FIG. 4 shows a general conventional example of a circuit for compressing an image signal. In FIG. 4, a digital input image signal is supplied to an image memory 3 via a horizontal filter 1 and a vertical filter 2, and an image signal in which the horizontal and vertical are compressed is output from the image memory 3. The horizontal filter 1 and the vertical filter 2 have a function of a low-pass filter (LPF) for preventing aliasing distortion at the time of compression and a function of generating compressed data by interpolating data.
【０００３】水平フィルタ１及び垂直フィルタ２は、そ
れぞれ水平フィルタ係数発生器４及び垂直フィルタ係数
発生器５より逐次係数が与えられる。係数発生器４，５
の制御は書込みタイミング回路６によって行われる。ま
た、係数発生器４が画像メモリ３の水平用WE（ライトイ
ネーブル信号）を発生すると同時に、係数発生器５は垂
直用WEを発生する。水平用WEと垂直用WEとの論理的合成
出力が画像メモリ３のWEとなる。The horizontal filter 1 and the vertical filter 2 are sequentially given coefficients from a horizontal filter coefficient generator 4 and a vertical filter coefficient generator 5, respectively. Coefficient generators 4, 5
Is controlled by the write timing circuit 6. At the same time as the coefficient generator 4 generates the horizontal WE (write enable signal) of the image memory 3, the coefficient generator 5 generates the vertical WE. The logical composite output of the horizontal WE and the vertical WE becomes the WE of the image memory 3.
【０００４】書込みタイミング回路６は、入力画像信号
に同期した書込み水平同期信号（Hw）及び書込み垂直同
期信号（Vw）によって制御される。読出しタイミング回
路７は、圧縮されて画像メモリ３に書込まれた画像デー
タの読出しタイミングを決定し、読出しコントロール回
路８を制御して画像メモリ３のRE（リードイネーブル信
号）を発生させる。The write timing circuit 6 is controlled by a write horizontal synchronization signal (Hw) and a write vertical synchronization signal (Vw) synchronized with an input image signal. The read timing circuit 7 determines the read timing of the compressed image data written in the image memory 3 and controls the read control circuit 8 to generate an RE (read enable signal) for the image memory 3.
【０００５】図５に水平フィルタ１、垂直フィルタ２、
水平フィルタ係数発生器４、垂直フィルタ係数発生器５
の更に詳細な構成を示す。水平フィルタ１は、３個の遅
延素子Ｄによって係数４個の４タップのトランスバーサ
ルフィルタとして構成されている。４個の係数値h1,h2,
h3,h4 の各値は、書込みタイミング回路より与えられる
タイミングに従って、順次、水平フィルタ係数発生器４
内のROM より与えられる。従って、これらの係数値は基
本的にクロック単位で逐次変化している。FIG. 5 shows a horizontal filter 1, a vertical filter 2,
Horizontal filter coefficient generator 4, Vertical filter coefficient generator 5
Is shown in more detail. The horizontal filter 1 is configured as a 4-tap transversal filter having four coefficients by three delay elements D. Four coefficient values h1, h2,
The values of h3 and h4 are sequentially determined by the horizontal filter coefficient generator 4 according to the timing given by the write timing circuit.
Given from ROM in Therefore, these coefficient values basically change sequentially in clock units.
【０００６】垂直フィルタ２は、３個の１ライン(1水平
期間) 遅延素子Ｈによって係数４個の４タップのトラン
スバーサルフィルタとして構成されている。４個の係数
値v1,v2,v3,v4 の各値は、書込みタイミング回路より与
えられるタイミングに従って、順次、垂直フィルタ係数
発生器５内のROM より与えられる。従って、これらの係
数値は基本的にライン単位で逐次変化している。The vertical filter 2 is configured as a 4-tap transversal filter with four coefficients by three one-line (one horizontal period) delay elements H. Each of the four coefficient values v1, v2, v3, v4 is sequentially given from the ROM in the vertical filter coefficient generator 5 according to the timing given by the write timing circuit. Therefore, these coefficient values basically change sequentially in line units.
【０００７】図６は、（ａ）水平方向に4/10の圧縮を行
う場合の水平フィルタ１の入力部（図５のＡ点）の入力
画像データ群、（ｂ）その入力画像データ群によって生
成される圧縮画像データ群の幾何学的位置と圧縮画像デ
ータ群を生成するための係数、（ｃ）出力部（図５のＢ
点）の出力画像データ群の実際のタイミング、（ｄ）画
像メモリを制御するためのWEのタイミング、及び（ｅ）
画像メモリ出力（図５のＣ点）のタイミングの関係を示
したものである。FIG. 6 shows (a) an input image data group of the input unit (point A in FIG. 5) of the horizontal filter 1 when performing 4/10 compression in the horizontal direction, and (b) an input image data group thereof. A geometric position of the generated compressed image data group and a coefficient for generating the compressed image data group;
(D) the actual timing of the output image data group, (d) the WE timing for controlling the image memory, and (e)
6 shows a timing relationship of an image memory output (point C in FIG. 5).
【０００８】4/10の圧縮は１０個の画像データより４個
の画像データを生成するプロセスの繰り返しである。図
６ではD1からD10 までの１０個の画像データ群の繰り返
しより、Do1 からDo4 までの圧縮画像データ群を繰り返
して生成している。The 4/10 compression is a repetition of a process of generating four image data from ten image data. In FIG. 6, a group of compressed image data from Do1 to Do4 is generated by repeating a group of 10 image data from D1 to D10.
【０００９】ここで、圧縮画像データDo1 はD0に係数h1
1 、D1に係数h21 、D2に係数h31 、D3に係数h41 をそれ
ぞれ掛けてその総和を求めることによって得られる。つ
まり、図５の水平フィルタの入力にD3が加えられたタイ
ミングの時、係数h4=h41,h3=h31,h2=h21,h1=h11 とすれ
ば出力にDo1 が求められる。同様に水平フィルタの入力
にD5が加えられた時に係数h4=h42,h3=h32,h2=h22,h1=h1
2 とすることによって出力にDo2 が求められる。Here, the compressed image data Do1 is obtained by adding the coefficient h1 to D0.
1, D1 is multiplied by a coefficient h21, D2 is multiplied by a coefficient h31, and D3 is multiplied by a coefficient h41, and the sum is obtained. That is, at the timing when D3 is added to the input of the horizontal filter in FIG. 5, if the coefficients h4 = h41, h3 = h31, h2 = h21, and h1 = h11, Do1 is obtained for the output. Similarly, when D5 is added to the input of the horizontal filter, the coefficients h4 = h42, h3 = h32, h2 = h22, h1 = h1
By setting it to 2, Do2 is required for the output.
【００１０】このように、順次、16個の係数（h11 〜h4
4 ）を規則的に水平フィルタ係数発生器４内のROM より
繰り返して供給することによって、１０個の入力画像デ
ータ群より４個の圧縮画像データ群を連続的に繰り返し
て生成することができる。As described above, the 16 coefficients (h11 to h4
4) is regularly and repeatedly supplied from the ROM in the horizontal filter coefficient generator 4, so that four compressed image data groups can be continuously and repeatedly generated from ten input image data groups.
【００１１】４個の係数h4〜h1の総和は、常に一定値(
例えば1)であり、かつ、その４個の係数が形成する幾何
学的重心は、図６に示す圧縮画像データ群Do1,Do2,Do3,
Do4の幾何学的位置に一致している必要がある。その条
件を満足する係数群の一例を図７に示す。The sum of the four coefficients h4 to h1 is always a constant value (
For example, 1), and the geometric center of gravity formed by the four coefficients is the compressed image data group Do1, Do2, Do3,
Must match the geometric position of Do4. FIG. 7 shows an example of a coefficient group satisfying the condition.
【００１２】上述の通り、４個の出力画像データ群Do1,
Do2,Do3,Do4 は、それぞれ水平フィルタ１への入力がD
3,D5,D7,D10のタイミングの時に、水平フィルタ１より
（図５のＢ点より) 出力される。従って、その出力タイ
ミングは、図６（ｃ）に示す通りとなる。さらに、画像
メモリ用のWEは、出力画像データ群Do1,Do2,Do3,Do4 の
存在する位置に一致したタイミングで、水平フィルタ係
数発生器４内のROM から発生される。画像メモリ出力
（ｃ点）にはDo1,Do2 …と順次連続したデータが取り出
され、このデータから圧縮画像が得られる。As described above, the four output image data groups Do1,
Do2, Do3 and Do4 have D input to the horizontal filter 1 respectively.
At the timing of 3, D5, D7, D10, the signal is output from the horizontal filter 1 (from point B in FIG. 5). Therefore, the output timing is as shown in FIG. Further, the WE for the image memory is generated from the ROM in the horizontal filter coefficient generator 4 at a timing coincident with the position where the output image data groups Do1, Do2, Do3, Do4 exist. .. Are taken out from the image memory output (point c), and a compressed image is obtained from this data.
【００１３】[0013]
【発明が解決しようとする課題】以上の原理に基づいて
4/10の圧縮が行われるが、一連の係数発生やWEの発生
は、従来回路では全て水平フィルタ係数発生器４内のRO
M によって繰り返して行われる。従って、任意の比率で
圧縮を行う場合には、見かけ上、非常に大きな容量のRO
M を必要とする。（上述の4/10という一つの圧縮率に対
してでも１６個の異なる係数値が必要。）SUMMARY OF THE INVENTION Based on the above principle,
The compression of 4/10 is performed, but the generation of a series of coefficients and the generation of WE are all performed by the RO circuit in the horizontal filter coefficient generator 4 in the conventional circuit.
Repeated by M. Therefore, when compression is performed at an arbitrary ratio, an apparently large capacity RO
Requires M. (Even a single compression ratio of 4/10 described above requires 16 different coefficient values.)
【００１４】例えば圧縮率1 から1/3 迄の任意の圧縮を
32ステップで実現する場合、圧縮率の最小ステップは2%
である。よって、50個の入力画像データ群より49個の圧
縮画像データ群を生成する第1 の繰り返しプロセスか
ら、50個の入力画像データ群より17個の圧縮画像データ
群を生成する第33の繰り返しプロセスまで32通りの繰り
返しパターンが存在するので、ROM のデータ容量は係数
データを8 ビット、WEを１ビットとして (49+48+47+… +17) ×4 ×(8+1) =39.2Kbit の大容量となる。For example, an arbitrary compression with a compression ratio of 1 to 1/3
When implementing in 32 steps, the minimum step of the compression ratio is 2%
It is. Therefore, the first iterative process of generating 49 compressed image data groups from the 50 input image data groups to the 33rd iterative process of generating 17 compressed image data groups from the 50 input image data groups Since there are 32 repetition patterns up to 32, the data capacity of ROM is 8 bits for coefficient data and 1 bit for WE (49 + 48 + 47 + ... + 17) × 4 × (8 + 1) = 39.2Kbit Large capacity.
【００１５】各圧縮画像データは前述のように、４個の
独立した係数によって構成されるトランスバーサルフィ
ルタによって生成される。このフィルタは圧縮に伴って
発生する折り返しノイズを除去すると同時に、データ補
間フィルターをも形成しているので、４個の独立した係
数の係数値の設定は微妙であり、最適化が必要となる場
合が多い。従って、これらの係数値をROM に内蔵するの
は最適化による変更のリスクを避ける上で好ましくな
い。As described above, each compressed image data is generated by the transversal filter constituted by four independent coefficients. This filter removes aliasing noise generated by compression and also forms a data interpolation filter, so the setting of the coefficient values of the four independent coefficients is delicate and requires optimization. There are many. Therefore, it is not preferable to store these coefficient values in the ROM in order to avoid the risk of change due to optimization.
【００１６】さらに、ROM に数10Kbitもの規則性のない
データを正しく書込むのは、非常に難しい。また、書込
むデータの容量が大きい場合、大きな書込みエラーは動
作試験などによって発見することができるが、微小なエ
ラーは発見しにくいという問題点もある。Furthermore, it is very difficult to correctly write irregular data of several tens of Kbits into a ROM. Further, when the capacity of data to be written is large, a large write error can be found by an operation test or the like, but there is also a problem that a small error is hard to be found.
【００１７】以上、水平フィルタ１について説明した
が、垂直フィルタ２も圧縮の原理やROM の応用原理は同
様である。よって、垂直フィルタ係数発生器５内にもRO
M が独立に存在するので、トータルのROM 容量は80Kbit
に近い大きな値となる。これはLSI 等でハードウェアを
構成するうえでチップ面積を大きく占有し、コスト的、
生産的に非常に障害となる。While the horizontal filter 1 has been described above, the vertical filter 2 has the same principle of compression and the principle of application of ROM. Therefore, the RO filter coefficient generator 5
Since M exists independently, the total ROM capacity is 80Kbit
It is a large value close to. This occupies a large chip area when configuring hardware with LSIs, etc.
It is very productive.
【００１８】従って、任意の圧縮率での圧縮を行う回路
としては、圧縮のアルゴリズムにROM を使用せず、か
つ、ハードウェアの規模ができるだけ小さいものが望ま
しい。また、折り返し歪み除去フィルタの特性を決定す
るための係数値は、ユーザーによって可変できるものが
望ましい。この発明は、圧縮のアルゴリズムに用いるRO
M を不要とし、低コスト化、回路規模の小型化の図れる
画像信号圧縮処理回路を提供することを目的としてい
る。Therefore, it is desirable that a circuit that performs compression at an arbitrary compression ratio does not use a ROM for the compression algorithm and has a hardware scale as small as possible. Further, it is desirable that the coefficient value for determining the characteristics of the aliasing filter be variable by the user. This invention uses RO
It is an object of the present invention to provide an image signal compression processing circuit which does not require M, can reduce the cost, and can reduce the circuit size.
【００１９】[0019]
【課題を解決するための手段】そこで、上記課題を解決
するために本発明は、水平可変ローパスフィルタと水平
可変補間フィルタとの直列接続より成る水平フィルタ
と、垂直可変ローパスフィルタと垂直可変補間フィルタ
との直列接続より成り、前記水平フィルタに直列接続さ
れる垂直フィルタと、前記水平可変ローパスフィルタの
係数を、外部から供給される圧縮率情報に応じて制御す
る第１の制御回路と、前記水平可変補間フィルタの係数
を、前記圧縮率情報に応じて制御する第２の制御回路
と、前記垂直可変ローパスフィルタの係数を、前記圧縮
率情報に応じて制御する第３の制御回路と、前記垂直可
変補間フィルタの係数を、前記圧縮率情報に応じて制御
する第４の制御回路と、画像信号に同期した書込み水平
同期信号及び書込み垂直同期信号を入力し、前記第２及
び第４の制御回路を制御する書込みタイミング回路と、
直列接続の前記水平フィルタと垂直フィルタとを介して
入力する前記画像信号を、前記第２及び第４の制御回路
によって書込み動作を制御されて記憶する画像メモリ
と、前記画像メモリの読出し動作を制御する読出し制御
回路とより構成し、前記水平可変ローパスフィルタ及び
前記垂直可変ローパスフィルタは、有限のタップ数を有
する可変係数型のトランスバーサルフィルタであり、前
記水平可変補間フィルタ及び前記垂直可変補間フィルタ
は、２個のタップ数を有する可変係数型のトランスバー
サルフィルタであり、前記第１及び第３の制御回路は、
それぞれ前記水平可変ローパスフィルタ及び前記垂直可
変ローパスフィルタの各係数を、圧縮率と一対一に対応
する値として制御し、前記第２及び第４の制御回路は、
前記圧縮率情報及び自己の出力が供給され、フィルタの
係数を計算する有限ビット数の巡回型演算器と、前記巡
回型演算器の出力が供給され、前記巡回型演算器の演算
動作、及び前記画像メモリの書込み動作を制御する第５
の制御回路とより構成され、前記第２及び第４の制御回
路は、それぞれ前記水平可変補間フィルタ及び前記垂直
可変補間フィルタの各係数を、一つの圧縮率に対して順
次変化する値として制御することを特徴とする画像信号
圧縮処理回路を提供するものである。In order to solve the above-mentioned problems, the present invention provides a horizontal filter comprising a series connection of a horizontal variable low-pass filter and a horizontal variable interpolation filter, a vertical variable low-pass filter and a vertical variable interpolation filter. A first control circuit that controls a coefficient of the horizontal variable low-pass filter in accordance with compression ratio information supplied from the outside; and a vertical filter that is connected in series with the horizontal filter. A second control circuit that controls a coefficient of the variable interpolation filter according to the compression ratio information; a third control circuit that controls a coefficient of the vertical variable low-pass filter according to the compression ratio information; the coefficient of the variable interpolation filter, and a fourth control circuit for controlling in response to said compression ratio information, write horizontal synchronized with the image signal
A synchronization signal and a write vertical synchronization signal,
A write timing circuit for controlling the control circuit and a fourth control circuit;
Via the horizontal and vertical filters connected in series
An image memory configured to store the input image signal by controlling a write operation by the second and fourth control circuits; and a read control circuit controlling a read operation of the image memory; The filter and the vertical variable low-pass filter are variable coefficient type transversal filters having a finite number of taps, and the horizontal variable interpolation filter and the vertical variable interpolation filter are variable coefficient type transformers having two tap numbers. A versal filter, wherein the first and third control circuits are:
Each of the coefficients of the horizontal variable low-pass filter and the vertical variable low-pass filter is controlled as a value corresponding to a compression ratio on a one-to-one basis, and the second and fourth control circuits include:
The compression ratio information and its own output are supplied, and a finite number of cyclic operation units for calculating the coefficient of the filter, and the output of the cyclic operation unit is supplied, and the operation of the cyclic operation unit, Fifth controlling write operation of image memory
And the second and fourth control circuits respectively control the coefficients of the horizontal variable interpolation filter and the vertical variable interpolation filter as values that sequentially change with respect to one compression ratio. An image signal compression processing circuit is provided.
【００２０】[0020]
【実施例】本発明は上述した課題を解決するため、水平
フィルタ及び垂直フィルタの各構成をそれぞれ、係数値
が３タップ程度であり、その係数値をIIC バスなどによ
って外部より制御できるローパスフィルタと、２タップ
の補間フィルタとを直列に配置した構成とすることによ
ってROM を不要とし、かつ、それぞれのフィルタを極め
て簡単な構造で実現するものである。DESCRIPTION OF THE PREFERRED EMBODIMENTS In order to solve the above-mentioned problems, the present invention provides a low-pass filter having a horizontal filter and a vertical filter each having a coefficient value of about 3 taps, and the coefficient value being externally controllable by an IIC bus or the like. By arranging a 2-tap interpolation filter in series, a ROM is not required, and each filter is realized with an extremely simple structure.
【００２１】図１に本発明の一実施例を示す。水平フィ
ルタ１１は、直列配置の水平プリフィルタFH1 と水平補
間フィルタFH2 とより成る。垂直フィルタ１２は、直列
配置の垂直プリフィルタFV1 と、垂直補間フィルタFV2
とより成る。FIG. 1 shows an embodiment of the present invention. The horizontal filter 11 includes a horizontal pre-filter FH1 and a horizontal interpolation filter FH2 arranged in series. The vertical filter 12 includes a vertical pre-filter FV1 arranged in series and a vertical interpolation filter FV2.
And
【００２２】プリフィルタFH1,FV1 は、折り返し歪み除
去の働きをする。プリフィルタFH1,FV1 は、それぞれ水
平プリフィルタコントロール回路１４、垂直プリフィル
タコントロール回路１５によって、水平、垂直の圧縮率
に対応して係数がそれぞれ固定的に（スタティクに、即
ち、圧縮率と係数値とが一対一に対応）制御される。水
平プリフィルタコントロール回路１４と、垂直プリフィ
ルタコントロール回路１５とがプリフィルタコントロー
ル部１８を成す。The pre-filters FH1 and FV1 function to remove aliasing distortion. The coefficients of the pre-filters FH1 and FV1 are fixed (statically, that is, the compression rate and the coefficient value) corresponding to the horizontal and vertical compression rates by the horizontal pre-filter control circuit 14 and the vertical pre-filter control circuit 15, respectively. Are controlled one by one). The horizontal pre-filter control circuit 14 and the vertical pre-filter control circuit 15 form a pre-filter control section 18.
【００２３】補間フィルタFH2,FV2 は、データを補間し
て圧縮データを生成する働きをする。補間フィルタFH2,
FV2 は、それぞれ水平補間フィルタコントロール回路１
６、垂直補間フィルタコントロール回路１７によって、
水平、垂直の圧縮率に応じて係数がそれぞれバリアブル
に（ダイナミックに、即ち、ある一つの圧縮率に対して
係数値は順次変化する）制御される。水平補間フィルタ
コントロール回路１６と、垂直補間フィルタコントロー
ル回路１７とが補間フィルタコントロール部１９を成
す。The interpolation filters FH2 and FV2 function to interpolate data to generate compressed data. Interpolation filter FH2,
FV2 is a horizontal interpolation filter control circuit 1
6. By the vertical interpolation filter control circuit 17,
Coefficients are controlled in a variable manner (dynamically, that is, coefficient values sequentially change with respect to a certain compression rate) according to the horizontal and vertical compression rates. The horizontal interpolation filter control circuit 16 and the vertical interpolation filter control circuit 17 form an interpolation filter control unit 19.
【００２４】水平補間フィルタコントロール回路１６、
垂直補間フィルターコントロール回路１７からは、それ
ぞれ水平WE，垂直WEが出力され、それらの論理合成出力
が画像メモリ３のWEとなる。画像メモリ３は、WEに従っ
てWCK に基き書込み動作を行う。画像メモリ３の読出し
系の制御は従来例の場合と同様であり、読出しコントロ
ール回路８からのREに従ってRCK に基づき読出し動作を
行う。The horizontal interpolation filter control circuit 16,
The horizontal interpolation WE and the vertical WE are output from the vertical interpolation filter control circuit 17, respectively, and the logical synthesis output of these is the WE of the image memory 3. The image memory 3 performs a write operation based on WCK according to WE. The control of the read system of the image memory 3 is the same as that of the conventional example, and the read operation is performed based on RCK in accordance with RE from the read control circuit 8.
【００２５】図２に水平フィルタ１１とその制御回路の
内部構成の一例を示す。水平プリフィルタFH1 は、３タ
ップの対象型トランスバーサルフィルタで構成される。
従って、３つの係数のうち、第１の係数と第３の係数は
等しい。また、係数を変化させた場合に、低域のカット
オフ周波数が変化し、かつ利得が変化しないように、３
つの係数の和が常に一定値となるように構成する。ここ
では、第１から第３までの係数をそれぞれk/2,1-k,k/2
（３つの係数の和は常に１）とする。係数変数k の値と
して0 から2/3 までの任意の値を与えることによって、
水平プリフィルタFH1 の周波数利得特性を、フィルタの
存在しないオールパスの状態からサンプリング周波数の
1/4 以下のカットオフ周波数を持つLPF の状態までほぼ
連続的に可変できる。係数変数k は圧縮率に対応した固
定値が水平プリフィルタコントロール回路１４によって
設定される。（圧縮率が指定された場合、その圧縮率に
応じた圧縮率コントロールデータがＣＰＵ（図示せず）
等からIIC バスに供給される。水平プリフィルタコント
ロール回路１４は、そのIIC バスで供給される圧縮率コ
ントロールデータ内の係数変数k のデータを取り出すイ
ンタフェース部、インタフェース部から供給される係数
変数k の値を記憶するＲＡＭ等で構成される。前記ＣＰ
Ｕを調整して係数変数k のデータを変えることにより、
折り返し歪み除去用の水平プリフィルタの特性を、ユー
ザーによって可変できる。）FIG. 2 shows an example of the internal configuration of the horizontal filter 11 and its control circuit. The horizontal pre-filter FH1 is composed of a three-tap symmetric transversal filter.
Therefore, of the three coefficients, the first coefficient and the third coefficient are equal. In addition, when the coefficient is changed, the cutoff frequency of the low frequency band is changed and the gain is not changed so that 3
It is configured such that the sum of the two coefficients always becomes a constant value. Here, the first to third coefficients are k / 2, 1-k, k / 2, respectively.
(The sum of the three coefficients is always 1). By giving any value from 0 to 2/3 as the value of the coefficient variable k,
Change the frequency gain characteristics of the horizontal pre-filter FH1 from the sampling frequency to the all-pass state where no filter exists.
It can be varied almost continuously up to the state of LPF with cut-off frequency of 1/4 or less. As the coefficient variable k, a fixed value corresponding to the compression ratio is set by the horizontal pre-filter control circuit 14. (If a compression ratio is specified, compression ratio control data corresponding to the compression ratio is sent to a CPU (not shown).
And so on to the IIC bus. The horizontal pre-filter control circuit 14 includes an interface section for extracting data of the coefficient variable k in the compression ratio control data supplied through the IIC bus, a RAM for storing the value of the coefficient variable k supplied from the interface section, and the like. You. The CP
By adjusting U and changing the data of the coefficient variable k,
The characteristics of the horizontal prefilter for removing aliasing distortion can be changed by the user. )
【００２６】水平補間フィルタFH2 は２タップのトラン
スバーサルフィルタで構成される。このフィルタは２個
の係数m/２n ，1-( m/２n ) を持ち、これら２個の係数
の和は常に１であり低域の利得は一定である。２個の係
数はほぼクロック単位で変化する。但しn は係数m のbi
t 数である。係数変数m は水平補間フィルタコントロー
ル回路１６によって制御される。The horizontal interpolation filter FH2 comprises a two-tap transversal filter. This filter has two coefficients m / 2 n and 1− (m / 2 n ), and the sum of these two coefficients is always 1 and the low-frequency gain is constant. The two coefficients change approximately in clock units. Where n is bi of coefficient m
t number. The coefficient variable m is controlled by the horizontal interpolation filter control circuit 16.
【００２７】水平補間フィルタコントロール回路１６
は、巡回型加算器によって構成されるDTO(discrete tim
ing oscllator)１６ａと、そのキャリーアウト出力(CO)
を入力とし、DTO 制御クロックおよび画像メモリのWEを
出力する制御回路１６ｂと、IIC バスで供給される圧縮
率コントロールデータ内の圧縮率データをDTO に与える
手段１６ｃより成る。DTO １６ａは係数変数m を出力す
る。また、DTO の入力には2 のn 乗以上の値を持つ上記
圧縮率データが与えられる。Horizontal interpolation filter control circuit 16
Is a DTO (discrete tim
ing oscllator) 16a and its carry-out output (CO)
, And a control circuit 16b for outputting the DTO control clock and the WE of the image memory, and means 16c for supplying the compression ratio data in the compression ratio control data supplied to the IIC bus to the DTO. The DTO 16a outputs a coefficient variable m. In addition, the above-mentioned compression ratio data having a value of 2 to the power of n is supplied to the input of DTO.
【００２８】水平補間フィルタコントロール回路１６の
動作によって圧縮データを順次発生するアルゴリズムを
示したのが図３である。ここで、DTO の出力ビット数を
5bitとし、DTO の巡回型加算器の5bitの加算データ出力
はDTO の第１の入力に加えられ、第２の入力には6bitの
圧縮率データが与えられ、巡回型加算器のCOは2bitであ
るとする。（加算結果の下位5bitがDTOの出力となり、
上位2bitがCOとなる。）FIG. 3 shows an algorithm for sequentially generating compressed data by the operation of the horizontal interpolation filter control circuit 16. Here, the number of DTO output bits is
The 5-bit addition data output of the cyclic adder of the DTO is applied to the first input of the DTO, the 6-bit compression ratio data is given to the second input, and the CO of the cyclic adder is 2 bits. Suppose there is. (The lower 5 bits of the addition result become the output of DTO,
The upper 2 bits are CO. )
【００２９】制御回路１６ｂは以下の動作を行う。DTO
のCO（キャリーアウト出力）の増分値が１以下のとき、
制御回路１６ｂは画像メモリ３用のWE、及びDTO を動作
させるためのDTO 制御クロックを発生する。増分値が２
以上になった瞬間には、制御回路１６ｂはWE,DTO制御ク
ロックを発生せず、制御回路１６ｂは増分値が２以上に
なった瞬間をスタートとして増分値よりカウントダウン
を行い、その結果が１になったとき、WE,DTO制御クロッ
クを発生する。The control circuit 16b performs the following operation. DTO
When the increment of CO (carry out output) is 1 or less,
The control circuit 16b generates a WE for the image memory 3 and a DTO control clock for operating the DTO. Increment value is 2
At the moment when the above occurs, the control circuit 16b does not generate the WE, DTO control clock, and the control circuit 16b counts down from the increment value starting from the moment when the increment value becomes 2 or more, and the result becomes 1 When this happens, a WE, DTO control clock is generated.
【００３０】図３において、水平補間フィルタFH2 に画
像データD1が入力された時、DTO １６ａの出力及びCOは
それぞれ０であるとする。また、DTO の第２の入力には
圧縮率データとして５７（この値は直接圧縮率を示すも
のではない）が常時与えられているものとする。（この
時の圧縮率は２5 ／５７）In FIG. 3, it is assumed that when the image data D1 is input to the horizontal interpolation filter FH2, the output of the DTO 16a and CO are both 0. It is also assumed that 57 (this value does not directly indicate the compression ratio) is always given to the second input of the DTO as compression ratio data. (Compression ratio at this time is 2 5/57)
【００３１】この時、DTO の出力は０なので水平補間フ
ィルタFH2 の係数変数m の値は０となり、圧縮画像デー
タDo1 が画像データD0、D1に対してそれぞれ係数32/32
、0/32を掛けた値の和の形で得られる。COは0 である
ので、増分値を初期値に対して０とすると制御回路１６
ｂは、画像メモリ３用のWEとDTO を動作させるためのDT
O 制御クロックとを発生する。よって、圧縮画像データ
Do1 は画像メモリに蓄積される。At this time, since the output of DTO is 0, the value of the coefficient variable m of the horizontal interpolation filter FH2 is 0, and the compressed image data Do1 has a coefficient of 32/32 with respect to the image data D0 and D1, respectively.
, 0/32 multiplied by the sum. Since CO is 0, if the increment value is set to 0 with respect to the initial value, the control circuit 16
b is DT for operating WE and DTO for image memory 3
O Generate control clock. Therefore, compressed image data
Do1 is stored in the image memory.
【００３２】次のデータD2が水平補間フィルタFH2 に入
力される時、DTO 制御クロックによってDTO は加算動作
を行い、第１の入力は０、第２の入力は５７であるの
で、その結果は５７、つまり、出力が２５（５７の下位
5bit）、COが１（５７の上位1bit）となる。COの増分値
が１以下なので、制御回路１６ｂは画像メモリーのWE
と、DTO を動作させるためのDTO 制御クロックとを発生
する。この時、係数変数mの値は２５となり、水平補間
フィルタFH2 の出力には、画像データD1，D2に対してそ
れぞれ係数7/32、25/32 を掛けた値の和D02 が得られ
る。そして、WE,DTO制御クロックが出力されているの
で、D02 が画像メモリに蓄積されると同時に、DTO は次
の演算を行う。When the next data D2 is input to the horizontal interpolation filter FH2, the DTO performs an addition operation according to the DTO control clock, and the first input is 0 and the second input is 57. That is, the output is 25 (the lower order of 57)
5bit), and CO is 1 (the upper 1 bit of 57). Since the increment value of CO is 1 or less, the control circuit 16b operates the WE of the image memory.
And a DTO control clock for operating the DTO. At this time, the value of the coefficient variable m is 25, and a sum D02 of values obtained by multiplying the image data D1 and D2 by coefficients 7/32 and 25/32 is obtained at the output of the horizontal interpolation filter FH2. Since the WE and DTO control clocks have been output, DTO performs the following operation at the same time that D02 is stored in the image memory.
【００３３】よって、次のデータD3が水平補間フィルタ
FH2 に入力される時、DTO は加算動作を行う。その結果
は出力及びCOがそれぞれ１８、３となる（57＋25＝82、
82は1010010 であるのでこの下位5bitの10010 は18、上
位2bitの10は3 である）。水平補間フィルタFH2 の出力
には、データD2,D3 に係数14/32 、18/32 を掛けた値の
和 Do3´が得られる。しかし、COが１→３となりその増
分値が２なので、前述のように制御回路１６ｂからWEは
発生せず、画像メモリに Do3´は蓄積されず無視され
る。また、COの増分値が２なので制御回路１６ｂからDT
O 制御クロックも発生せず、DTO の出力１８は保持され
る。Therefore, the next data D3 is a horizontal interpolation filter
When input to FH2, DTO performs an addition operation. As a result, the output and CO become 18, 3 respectively (57 + 25 = 82,
82 is 1010010, so 10010 of the lower 5 bits is 18 and 10 of the upper 2 bits is 3). At the output of the horizontal interpolation filter FH2, a sum Do3 'of values obtained by multiplying the data D2 and D3 by the coefficients 14/32 and 18/32 is obtained. However, since CO becomes 1 → 3 and the increment value is 2, no WE is generated from the control circuit 16b as described above, and Do3 'is not accumulated in the image memory and is ignored. Further, since the increment value of CO is 2, the control circuit 16b outputs DT
O No control clock is generated, and the output 18 of DTO is held.
【００３４】次のデータD4が水平補間フィルタFH2 に入
力される時、制御回路１６ｂは２よりカウントダウンを
行い結果は１となっているので、WE,DTO制御クロックを
出力する。DTO の出力１８は保持されているので、水平
補間フィルタFH2 の出力には、データDo3,Do4 に係数14
/32 、18/32 を掛けた値の和である圧縮画像データDo3
が得られ、WEによって画像メモリに蓄積される。また、
DTO 制御クロックによってDTO で次の演算が行われる。When the next data D4 is input to the horizontal interpolation filter FH2, the control circuit 16b counts down from 2 and the result is 1, so that the WE, DTO control clock is output. Since the output 18 of the DTO is held, the output of the horizontal interpolation filter FH2 has a coefficient 14 added to the data Do3 and Do4.
Compressed image data Do3 which is the sum of values multiplied by / 32 and 18/32
Is stored in the image memory by the WE. Also,
The following operation is performed in DTO by the DTO control clock.
【００３５】以上のように、指定された水平方向の圧縮
率に応じて係数変数m が順次変化し、順次圧縮データの
生成と画像メモリへの蓄積が行われる。As described above, the coefficient variable m sequentially changes in accordance with the specified horizontal compression ratio, and the generation of compressed data and the storage in the image memory are sequentially performed.
【００３６】垂直フィルタ１２（垂直プリフィルタFV1
と、垂直補間フィルタFV2 ）は図１に示すごとく水平フ
ィルタ１１とは独立に存在する。しかし、その構造は、
トランスバーサルフィルタの遅延素子の遅延時間が1 水
平期間(1H)である点と、垂直捕間フィルタFV2 の２個の
係数変数がほぼ水平期間単位で変化する点以外は上記の
水平フィルタ１１と全く同一である。よって、垂直フィ
ルタ１２による圧縮は、水平フィルタ１１と同一内容の
アルゴリズムで実現できる（即ち、垂直プリフィルタコ
ントロール回路１５と、垂直補間フィルタコントロール
回路１７とを、それぞれ水平プリフィルタコントロール
回路１４、水平補間フィルタコントロール回路１６と同
一構成で実現できる）ので、ここではその説明を省略す
る。The vertical filter 12 (vertical prefilter FV1)
And the vertical interpolation filter FV2) exists independently of the horizontal filter 11 as shown in FIG. However, the structure is
The horizontal filter 11 is completely different from the horizontal filter 11 except that the delay time of the delay element of the transversal filter is one horizontal period (1H), and that two coefficient variables of the vertical sampling filter FV2 change in a unit of horizontal period. Are identical. Therefore, the compression by the vertical filter 12 can be realized by the same algorithm as that of the horizontal filter 11 (that is, the vertical prefilter control circuit 15 and the vertical interpolation filter control circuit 17 are replaced by the horizontal prefilter control circuit 14 Since it can be realized with the same configuration as the filter control circuit 16), the description is omitted here.
【００３７】本実施例は、以上の動作により、任意に指
定される水平・垂直方向の圧縮率に応じて順次圧縮デー
タの生成と画像メモリへの蓄積を行う。本実施例は、水
平フィルタ及び垂直フィルタの各構成をそれぞれ、係数
値が圧縮率に対して一対一で決まるプリフィルタ（ＬＰ
Ｆ）と、係数値が一つの圧縮率に対して順次変化する２
タップの補間フィルタとに分けた。そして、プリフィル
タの係数の制御回路として、IIC バスで供給される圧縮
率コントロールデータ内の係数変数k のデータよから係
数を設定する回路を用い、補間フィルタの係数の制御回
路として、巡回型加算器を用いた。これにより、本実施
例は、各フィルタの係数制御にROM を不要とすることが
でき、圧縮率可変の画像信号圧縮処理回路の低コスト
化、小型化が図れる。According to the present embodiment, the above operation sequentially generates compressed data and stores the compressed data in the image memory in accordance with the arbitrarily designated horizontal and vertical compression ratios. In this embodiment, each configuration of the horizontal filter and the vertical filter is a pre-filter (LP
F) and 2 in which the coefficient value sequentially changes for one compression ratio
Separated into tap interpolation filter. Then, as a control circuit for the coefficients of the pre-filter, a circuit for setting the coefficients based on the data of the coefficient variable k in the compression ratio control data supplied on the IIC bus is used. Vessel was used. As a result, in this embodiment, a ROM is not required for controlling the coefficients of each filter, and the cost and size of the image signal compression processing circuit having a variable compression ratio can be reduced.
【００３８】また、圧縮のステップ数に応じて最小の係
数bit 数となるので、係数を制御する回路のハード規模
の最適化が行える。つまり、従来例ではROM による8bit
の係数を受けて、8bitの乗算器が係数回路としてフィル
タに必要であったが、本実施例では5bitの係数なので5b
itの乗算器に規模を縮小できる。これもハード全体の規
模を小さくするうえで極めて有効である。Further, since the number of coefficient bits becomes the minimum in accordance with the number of compression steps, it is possible to optimize the hardware scale of a circuit for controlling the coefficient. In other words, in the conventional example, 8-bit ROM
In response to this coefficient, an 8-bit multiplier was necessary for the filter as a coefficient circuit.
The scale can be reduced to the multiplier of it. This is also extremely effective in reducing the scale of the entire hardware.
【００３９】なお、図３、図６においては、画像メモリ
のWEの説明を簡単にするために、水平フィルタ出力画像
データ群が直に画像メモリに入力されるものとしてWEの
タイミングを表示したが、途中に垂直フィルタやその他
の回路による遅延が発生する場合はWEにも同一の遅延を
施す必要のあることは勿論である。In FIGS. 3 and 6, the timing of the WE is displayed assuming that the horizontal filter output image data group is directly input to the image memory in order to simplify the description of the WE of the image memory. Of course, if a delay is caused by a vertical filter or other circuits in the middle, it is of course necessary to apply the same delay to WE.
【００４０】上述の説明では、DTO の出力及びCOをそれ
ぞれ5bit,2bit としたが、本発明は、bit 数を大きくす
ることによって、ハード的な負担をあまり大きくするこ
となく、さらに圧縮の制御を細かくすることや、圧縮率
を大きくすることを容易に実現できる。In the above description, the output of the DTO and the CO are set to 5 bits and 2 bits, respectively. However, in the present invention, by increasing the number of bits, it is possible to further control the compression without excessively increasing the hardware load. It is easy to realize finer and higher compression ratios.
【００４１】図示した実施例では、水平フィルタ、垂直
フィルタの順にフィルタが接続されるものとしたが、そ
の逆であってもよく、また、フィルタFH1,FH2,FV1,FV2
がどのような順番で直列接続されていても原理的にその
効果に変わりはない。In the illustrated embodiment, the filters are connected in the order of the horizontal filter and the vertical filter. However, the order may be reversed, and the filters FH1, FH2, FV1, FV2
No matter in what order they are connected in series, the effect remains the same in principle.
【００４２】さらに、プリフィルタFH1,FV1 は３タップ
の対象型トランスバーサルフィルタとしたが、タップ数
を目的に応じて増減してもよく、また、非対象型トラン
スバーサルフィルタであっても構わない。Further, the prefilters FH1 and FV1 are symmetric transversal filters with three taps. However, the number of taps may be increased or decreased according to the purpose, or non-symmetric transversal filters may be used. .
【００４３】プリフィルタコントロール部１８、補間フ
ィルタコントロール部１９は、係数制御データをクロッ
クタイミングごと等の細かい周期で変化させてもよく、
例えば１水平走査期間内で水平方向の圧縮率が徐々に変
化する画像を作為的に得ることも可能である。The pre-filter control section 18 and the interpolation filter control section 19 may change the coefficient control data at a fine cycle such as at each clock timing.
For example, it is possible to artificially obtain an image in which the compression ratio in the horizontal direction gradually changes within one horizontal scanning period.
【００４４】また、プリフィルタFH1,FV1 は折り返し成
分を除去するためのLPF であり、補間フィルタFH2,FV2
は圧縮を行うものであるので、圧縮率が大きいときはLP
F のカットオフ周波数は低い方が、一方、圧縮率が小さ
いときはLPF のカットオフ周波数は高い方が良好な画質
が得られる。従って、プリフィルタコントロール部１
８、補間フィルタコントロール部１９は互いに連動して
動作することが効果的である。The pre-filters FH1 and FV1 are LPFs for removing aliasing components, and the interpolation filters FH2 and FV2
Performs compression, so if the compression ratio is large, LP
When the cutoff frequency of F is low, on the other hand, when the compression ratio is low, the higher the cutoff frequency of LPF, the better image quality is obtained. Therefore, the pre-filter control unit 1
8. It is effective that the interpolation filter control units 19 operate in conjunction with each other.
【００４５】なお、水平方向のみの任意の圧縮でよい場
合には、垂直フィルタ１２、垂直プリフィルタコントロ
ール回路１５、及び垂直補間フィルタコントロール回路
１７を省略でき、逆に、垂直方向のみの任意の圧縮でよ
い場合には、水平フィルタ１１、水平プリフィルタコン
トロール回路１４、水平補間フィルタコントロール回路
１６を省略できる。If arbitrary compression only in the horizontal direction is sufficient, the vertical filter 12, the vertical pre-filter control circuit 15, and the vertical interpolation filter control circuit 17 can be omitted. In this case, the horizontal filter 11, the horizontal pre-filter control circuit 14, and the horizontal interpolation filter control circuit 16 can be omitted.
【００４６】また、書込み系のクロック（WCK ，WEの基
となるクロック）と、読出し系のクロック（RCK ，REの
基となるクロック）とは、別々の異なるクロックであっ
てもよいし、共通のクロックであってもよい。さらに
は、圧縮率コントロールは、IIC バスコントロールばか
りでなく、MUSEバスコントロールなどの他の手段を用い
てもよい。上記した画像信号圧縮処理回路を複数組設
け、表示装置の表示面に圧縮率可変の画面を複数表示さ
せるようにしてもよい。The write system clock (the clock on which WCK and WE are based) and the read system clock (the clock on which RCK and RE are based) may be different and different clocks. Clock. Further, the compression ratio control may use not only the IIC bus control but also other means such as the MUSE bus control. A plurality of sets of the above-described image signal compression processing circuits may be provided, and a plurality of screens with variable compression ratios may be displayed on the display surface of the display device.
【００４７】[0047]
【発明の効果】以上の通り、本発明の画像信号圧縮処理
回路は、下記の効果を有する。 （イ）請求項１記載の画像信号圧縮処理回路は、水平フ
ィルタ及び垂直フィルタの各構成をそれぞれ、係数値が
圧縮率に対して一対一で決まる可変ローパスフィルタ
と、係数値が一つの圧縮率に対して順次変化する２タッ
プの補間フィルタとに分けた。これにより、本画像信号
圧縮処理回路は、各フィルタの係数制御にROM を不要と
することができ、また、各フィルタの構成も簡略化でき
るので、水平・垂直両方向の圧縮を任意の圧縮率で行う
画像信号圧縮処理回路の低コスト化、小型化が図れる。
従来例ではフィルタ係数制御のために80kbitものROM が
必要であり、集積回路化した場合にはその規模は10万ゲ
ートを越えるが、本発明の回路では、1 〜2 万ゲート程
度の規模で集積回路化できる。従って、この画像信号圧
縮処理回路は、特に集積回路化する場合、コスト的なメ
リットが極めて大きく、設計性、生産性を大幅に改善で
きる。As described above, the image signal compression processing circuit of the present invention has the following effects. (A) An image signal compression processing circuit according to claim 1, wherein each of the horizontal filter and the vertical filter has a variable low-pass filter whose coefficient value is determined one-to-one with respect to the compression ratio, and a compression ratio whose coefficient value is one. And a two-tap interpolation filter that changes sequentially. As a result, the present image signal compression processing circuit can eliminate the need for a ROM for coefficient control of each filter, and can simplify the configuration of each filter, so that compression in both the horizontal and vertical directions can be performed at any compression ratio. The cost and size of the image signal compression processing circuit to be performed can be reduced.
In the conventional example, a ROM of as much as 80 kbits is required for controlling the filter coefficient, and the scale of the integrated circuit exceeds 100,000 gates, but the circuit of the present invention has a scale of about 10,000 to 20,000 gates. Can be circuitized. Therefore, this image signal compression processing circuit has a great merit in terms of cost, especially when it is formed into an integrated circuit, and can greatly improve designability and productivity.
【００４８】（ロ）請求項２記載の画像信号圧縮処理回
路は、水平方向の圧縮を任意の圧縮率で行う画像信号圧
縮処理回路の低コスト化、小型化が図れる。(B) The image signal compression processing circuit according to the second aspect can reduce the cost and size of the image signal compression processing circuit that performs horizontal compression at an arbitrary compression ratio.
【００４９】（ハ）請求項３記載の画像信号圧縮処理回
路は、垂直方向の圧縮を任意の圧縮率で行う画像信号圧
縮処理回路の低コスト化、小型化が図れる。(C) The image signal compression processing circuit according to the third aspect can reduce the cost and size of the image signal compression processing circuit that performs vertical compression at an arbitrary compression ratio.
【図１】一実施例のブロック構成を示す図である。FIG. 1 is a diagram showing a block configuration of an embodiment.
【図２】水平フィルタ及びその制御回路の内部構造を示
す図である。FIG. 2 is a diagram showing an internal structure of a horizontal filter and a control circuit thereof.
【図３】水平フィルタの圧縮動作説明図である。FIG. 3 is a diagram illustrating a compression operation of a horizontal filter.
【図４】従来例のブロック構成を示す図である。FIG. 4 is a diagram showing a block configuration of a conventional example.
【図５】従来例の水平、垂直フィルタ及びその制御回路
の内部構造を示す図である。FIG. 5 is a diagram showing the internal structure of a conventional horizontal and vertical filter and its control circuit.
【図６】従来例の水平フィルタの圧縮動作説明図であ
る。FIG. 6 is a diagram illustrating a compression operation of a conventional horizontal filter.
【図７】従来例の水平フィルタの係数の一例を示す図で
ある。FIG. 7 is a diagram showing an example of coefficients of a conventional horizontal filter.
１１ 水平フィルタ １２ 垂直フィルタ １４ 水平プリフィルタコントロール回路（第１の制御
回路） １５ 垂直プリフィルタコントロール回路（第３の制御
回路） １６ 水平補間フィルタコントロール回路（第２の制御
回路） １６ａ DTO （巡回型演算器） １６ｂ 制御回路（第５の制御回路） １７ 垂直補間フィルタコントロール回路（第４の制御
回路） １８ プリフィルタコントロール部 １９ 補間フィルタコントロール部 FH1 水平プリフィルタ（水平可変ローパスフィルタ） FH2 水平補間フィルタ（水平可変補間フィルタ） FV1 垂直プリフィルタ（垂直可変ローパスフィルタ） FV2 垂直補間フィルタ（垂直可変補間フィルタ）Reference Signs List 11 horizontal filter 12 vertical filter 14 horizontal prefilter control circuit (first control circuit) 15 vertical prefilter control circuit (third control circuit) 16 horizontal interpolation filter control circuit (second control circuit) 16a DTO (cyclic type) Arithmetic unit) 16b control circuit (fifth control circuit) 17 vertical interpolation filter control circuit (fourth control circuit) 18 pre-filter control unit 19 interpolation filter control unit FH1 horizontal pre-filter (horizontal variable low-pass filter) FH2 horizontal interpolation filter (Horizontal variable interpolation filter) FV1 Vertical pre-filter (vertical variable low-pass filter) FV2 Vertical interpolation filter (vertical variable interpolation filter)
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 5/36 G06T 3/40 G06T 5/20 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) G09G 5/36 G06T 3/40 G06T 5/20
Claims (3)
フィルタとの直列接続より成る水平フィルタと、 垂直可変ローパスフィルタと垂直可変補間フィルタとの
直列接続より成り、前記水平フィルタに直列接続される
垂直フィルタと、 前記水平可変ローパスフィルタの係数を、外部から供給
される圧縮率情報に応じて制御する第１の制御回路と、 前記水平可変補間フィルタの係数を、前記圧縮率情報に
応じて制御する第２の制御回路と、 前記垂直可変ローパスフィルタの係数を、前記圧縮率情
報に応じて制御する第３の制御回路と、 前記垂直可変補間フィルタの係数を、前記圧縮率情報に
応じて制御する第４の制御回路と、画像信号に同期した書込み水平同期信号及び書込み垂直
同期信号を入力し、前記第２及び第４の制御回路を制御
する書込みタイミング回路と、 直列接続の前記水平フィルタと垂直フィルタとを介して
入力する前記画像信号を、前記第２及び第４の制御回路
によって書込み動作を制御されて記憶する画像メモリ
と、 前記画像メモリの読出し動作を制御する読出し制御回路
とより構成し、 前記水平可変ローパスフィルタ及び前記垂直可変ローパ
スフィルタは、有限のタップ数を有する可変係数型のト
ランスバーサルフィルタであり、 前記水平可変補間フィルタ及び前記垂直可変補間フィル
タは、２個のタップ数を有する可変係数型のトランスバ
ーサルフィルタであり、 前記第１及び第３の制御回路は、それぞれ前記水平可変
ローパスフィルタ及び前記垂直可変ローパスフィルタの
各係数を、圧縮率と一対一に対応する値として制御し、 前記第２及び第４の制御回路は、 前記圧縮率情報及び自己の出力が供給され、フィルタの
係数を計算する有限ビット数の巡回型演算器と、 前記巡回型演算器の出力が供給され、前記巡回型演算器
の演算動作、及び前記画像メモリの書込み動作を制御す
る第５の制御回路とより構成され、 前記第２及び第４の制御回路は、それぞれ前記水平可変
補間フィルタ及び前記垂直可変補間フィルタの各係数
を、一つの圧縮率に対して順次変化する値として制御す
ることを特徴とする画像信号圧縮処理回路。1. A horizontal filter comprising a series connection of a horizontal variable low-pass filter and a horizontal variable interpolation filter, and a vertical filter comprising a series connection of a vertical variable low-pass filter and a vertical variable interpolation filter and connected in series to the horizontal filter. A first control circuit that controls the coefficient of the horizontal variable low-pass filter according to compression ratio information supplied from outside; and a second control circuit that controls the coefficient of the horizontal variable interpolation filter according to the compression ratio information. A third control circuit that controls the coefficient of the vertical variable low-pass filter according to the compression ratio information; and a third control circuit that controls the coefficient of the vertical variable interpolation filter according to the compression ratio information. 4 control circuit, a write horizontal synchronizing signal and a write vertical
Input a synchronization signal to control the second and fourth control circuits
A write timing circuit for, through said horizontal and vertical filters connected in series
An image memory configured to store the input image signal by controlling a write operation by the second and fourth control circuits; and a read control circuit controlling a read operation of the image memory; The filter and the vertical variable low-pass filter are variable coefficient type transversal filters having a finite number of taps, and the horizontal variable interpolation filter and the vertical variable interpolation filter are variable coefficient type transformers having two tap numbers. Wherein the first and third control circuits respectively control the coefficients of the horizontal variable low-pass filter and the vertical variable low-pass filter as values corresponding one-to-one with a compression ratio; The fourth control circuit is supplied with the compression ratio information and its own output, and calculates a filter coefficient. A cyclic operation unit having a limited number of bits, and a fifth control circuit supplied with an output of the cyclic operation unit and controlling an operation operation of the cyclic operation unit and a writing operation of the image memory, The second and fourth control circuits control the respective coefficients of the horizontal variable interpolation filter and the vertical variable interpolation filter as values that sequentially change with respect to one compression ratio. Processing circuit.
フィルタとの直列接続より成る水平フィルタと、 前記水平可変ローパスフィルタの係数を、外部から供給
される圧縮率情報に応じて制御する第１の制御回路と、 前記水平可変補間フィルタの係数を、前記圧縮率情報に
応じて制御する第２の制御回路と、画像信号に同期した書込み水平同期信号を入力し、前記
第２の制御回路を制御する書込みタイミング回路と、 前記水平フィルタを介して入力する前記画像信号を、前
記第２の制御回路によって書込み動作を制御されて記憶
する画像メモリと、 前記画像メモリの読出し動作を制御する読出し制御回路
とより構成し、 前記水平可変ローパスフィルタは、有限のタップ数を有
する可変係数型のトランスバーサルフィルタであり、 前記水平可変補間フィルタは、２個のタップ数を有する
可変係数型のトランスバーサルフィルタであり、 前記第１の制御回路は、前記水平可変ローパスフィルタ
の各係数を、圧縮率と一対一に対応する値として制御
し、 前記第２の制御回路は、 前記圧縮率情報及び自己の出力が供給され、フィルタの
係数を計算する有限ビット数の巡回型演算器と、 前記巡回型演算器の出力が供給され、前記巡回型演算器
の演算動作、及び前記画像メモリの書込み動作を制御す
る第５の制御回路とより構成され、 前記第２の制御回路は、前記水平可変補間フィルタの各
係数を、一つの圧縮率に対して順次変化する値として制
御することを特徴とする画像信号圧縮処理回路。2. A horizontal filter comprising a series connection of a horizontal variable low-pass filter and a horizontal variable interpolation filter, and a first control for controlling coefficients of the horizontal variable low-pass filter in accordance with externally supplied compression ratio information. A second control circuit that controls a coefficient of the horizontal variable interpolation filter according to the compression ratio information; and a write horizontal synchronization signal synchronized with an image signal,
A write timing circuit that controls a second control circuit; an image memory that stores the image signal input through the horizontal filter while the write operation is controlled by the second control circuit; and reading of the image memory The horizontal variable low-pass filter is a variable coefficient transversal filter having a finite number of taps, and the horizontal variable interpolation filter is a variable having two tap numbers. A coefficient type transversal filter, wherein the first control circuit controls each coefficient of the horizontal variable low-pass filter as a value corresponding to a compression ratio one-to-one, and wherein the second control circuit includes: Rate information and its own output are supplied, a finite number of cyclic operation units for calculating coefficients of the filter, and an output of the cyclic operation unit And a fifth control circuit that controls the arithmetic operation of the cyclic arithmetic unit and the write operation of the image memory. The second control circuit calculates each coefficient of the horizontal variable interpolation filter. An image signal compression processing circuit which controls the compression ratio as a value that sequentially changes with respect to one compression ratio.
フィルタとの直列接続より成る垂直フィルタと、 前記垂直可変ローパスフィルタの係数を、外部から供給
される圧縮率情報に応じて制御する第３の制御回路と、 前記垂直可変補間フィルタの係数を、前記圧縮率情報に
応じて制御する第４の制御回路と、画像信号に同期した書込み垂直同期信号を入力し、前記
第４の制御回路を制御する書込みタイミング回路と、 前記垂直フィルタを介して入力する前記画像信号を、前
記第４の制御回路によって書込み動作を制御されて記憶
する画像メモリと、 前記画像メモリの読出し動作を制御する読出し制御回路
とより構成し、 前記垂直可変ローパスフィルタは、有限のタップ数を有
する可変係数型のトランスバーサルフィルタであり、 前記垂直可変補間フィルタは、２個のタップ数を有する
可変係数型のトランスバーサルフィルタであり、 前記第３の制御回路は、前記垂直可変ローパスフィルタ
の各係数を、圧縮率と一対一に対応する値として制御
し、 前記第４の制御回路は、 前記圧縮率情報及び自己の出力が供給され、フィルタの
係数を計算する有限ビット数の巡回型演算器と、 前記巡回型演算器の出力が供給され、前記巡回型演算器
の演算動作、及び前記画像メモリの書込み動作を制御す
る第５の制御回路とより構成され、 前記第４の制御回路は、前記垂直可変補間フィルタの各
係数を、一つの圧縮率に対して順次変化する値として制
御することを特徴とする画像信号圧縮処理回路。3. A vertical filter comprising a series connection of a vertical variable low-pass filter and a vertical variable interpolation filter, and a third control for controlling a coefficient of the vertical variable low-pass filter in accordance with compression rate information supplied from the outside. A fourth control circuit that controls a coefficient of the vertical variable interpolation filter in accordance with the compression ratio information; and a write vertical synchronization signal synchronized with an image signal,
A write timing circuit that controls a fourth control circuit; an image memory that stores the image signal input through the vertical filter while the write operation is controlled by the fourth control circuit; The vertical variable low-pass filter is a variable coefficient transversal filter having a finite number of taps, and the vertical variable interpolation filter is a variable having two tap numbers. A coefficient-type transversal filter, wherein the third control circuit controls each coefficient of the vertical variable low-pass filter as a value corresponding to a compression ratio one-to-one, and the fourth control circuit includes: Rate information and its own output are supplied, a finite number of cyclic operation units for calculating coefficients of the filter, and an output of the cyclic operation unit And a fifth control circuit that controls the arithmetic operation of the cyclic arithmetic unit and the write operation of the image memory. The fourth control circuit calculates each coefficient of the vertical variable interpolation filter. An image signal compression processing circuit which controls the compression ratio as a value that sequentially changes with respect to one compression ratio.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6182931A JP3047740B2 (en) | 1994-07-12 | 1994-07-12 | Image signal compression processing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6182931A JP3047740B2 (en) | 1994-07-12 | 1994-07-12 | Image signal compression processing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0830256A JPH0830256A (en) | 1996-02-02 |
| JP3047740B2 true JP3047740B2 (en) | 2000-06-05 |
Family
ID=16126882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6182931A Expired - Fee Related JP3047740B2 (en) | 1994-07-12 | 1994-07-12 | Image signal compression processing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3047740B2 (en) |
-
1994
- 1994-07-12 JP JP6182931A patent/JP3047740B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0830256A (en) | 1996-02-02 |
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