JP3047430B2 - Shift register - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシフトレジスタ、特に固体撮像素子等の走査
回路に用いられるシフトレジスタに関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a shift register, and more particularly to a shift register used for a scanning circuit such as a solid-state imaging device.
本発明はノード電圧が印加されるインバータ回路を構
成する複数のトランジスタ間に、２相の駆動パルスが供
給される複数のトランジスタを接続してなるトランジス
タ回路が多段に配されて成るシフトレジスタにおいて、
上記２相の駆動パルスが供給されるトランジスタのゲー
ト容量を上記インバータ回路を構成するトランジスタの
ゲート容量よりも小さくして構成することにより、通
常、固体撮像素子のシフトレジスタとして用いられてい
るブートストラップ効果を利用したシフトレジスタの欠
点が全て排除でき、しかも消費電力の低減化をも図れる
ようにしたものである。The present invention relates to a shift register in which a plurality of transistor circuits each including a plurality of transistors to which a two-phase driving pulse is supplied are connected in a multistage manner between a plurality of transistors forming an inverter circuit to which a node voltage is applied,
By configuring the gate capacitance of the transistor to which the two-phase driving pulses are supplied to be smaller than the gate capacitance of the transistor forming the inverter circuit, a bootstrap normally used as a shift register of a solid-state imaging device is provided. All of the disadvantages of the shift register utilizing the effect can be eliminated, and the power consumption can be reduced.
一般に、MOS型固体撮像素子の走査回路においては、
各画素を順次選択するために、シフトレジスタを内蔵し
ている。このシフトレジスタは、固定パターン雑音を小
さくするために、シフトレジスタの出力パルス波形の均
一性が不可欠であり、また、素子の暗電流を抑えるため
に、シフトレジスタの消費電力を極力小さくする必要が
ある。Generally, in a scanning circuit of a MOS type solid-state imaging device,
A shift register is built in to sequentially select each pixel. In this shift register, the uniformity of the output pulse waveform of the shift register is indispensable in order to reduce fixed pattern noise, and the power consumption of the shift register must be minimized in order to suppress dark current of the element. is there.
そこで、従来では、第６図に示すシフトレジスタが用
いられている。このシフトレジスタは、ブートストラッ
プ効果を利用したダイナミック・シフトレジスタで、そ
の特長は、固体撮像素子専用であることから、入力パル
スは、１水平走査期間中、１個であることを利用したフ
ィードバック型であり、ブートストラップ容量を用い
て、非飽和・非反転型であるので、出力パルス振幅はク
ロックパルス振幅に等しい。即ち、第７図に示すよう
に、奇数ノードN1,N3‥‥からはクロックパルスφ１、
偶数ノードN2,N4‥‥からはクロックパルスφ２と同じ
波形の出力パルスV1,V2,V3,V4‥‥が得られる。また、
非反転型であるので、トランジスタの貫通電流はなく、
消費電力が小さい。Therefore, conventionally, a shift register shown in FIG. 6 is used. This shift register is a dynamic shift register using the bootstrap effect. The feature of this shift register is that it is dedicated to a solid-state imaging device. Therefore, a feedback type using one input pulse during one horizontal scanning period is used. The output pulse amplitude is equal to the clock pulse amplitude because of the non-saturation / non-inversion type using the bootstrap capacitance. That is, as shown in FIG. 7, the odd nodes N 1, N 3 clock pulses phi 1 from ‥‥,
Output pulses V 1 , V 2 , V 3 , V 4 } having the same waveform as the clock pulse φ 2 are obtained from the even nodes N 2 , N 4 }. Also,
Since it is a non-inverting type, there is no through current of the transistor,
Low power consumption.
しかしながら、第６図で示すシフトレジスタは、トラ
ンジスタT1,T5,T9‥‥が非飽和動作するようにブートス
トラップ容量C1,C5,C9‥‥の容量値を設定する必要があ
り、各トランジスタT1,T5,T9‥‥にしきい値電圧Vthむ
らがあると、上記設定が非常にめんどうになる。また、
各ノードN1,N2‥‥からの出力波形V1,V2,V3,V4‥‥は、
接地電位Vssを基準にしているわけではなく、各トラン
ジスタT5,T9,T13‥‥のオン，オフによって左右される
だけであるため、特に出力波形が低レベルの際、第８図
に示すように、レベルが変動するという不都合があり、
ノイズ発生の要因となる。また、１つの駆動パルス、例
えばφ１に関してみると、φ１の一周期ｐに対しては例
えばN1からの出力パルスV1の出力期間は、駆動パルスφ
１のパルス幅分でしかなく、走査パルスとして使用でき
る時間が非常に短かい。従って、シフトレジスタの高速
化、高密度化に限界が生じる。However, in the shift register shown in FIG. 6, it is necessary to set the capacitance values of the bootstrap capacitances C 1 , C 5 , C 9よ う such that the transistors T 1 , T 5 , T 9非 operate in an unsaturated manner. If the transistors T 1 , T 5 , T 9 } have a threshold voltage Vth unevenness, the above setting becomes very troublesome. Also,
Output waveforms V 1 , V 2 , V 3 , V 4 ‥‥ from each node N 1 , N 2 、
Since it is not based on the ground potential V ss but depends only on the on / off of each transistor T 5 , T 9 , T 13 ‥‥, especially when the output waveform is at a low level, FIG. As shown in the figure, there is a disadvantage that the level fluctuates,
This may cause noise. Further, one driving pulse, for example, looking with respect to phi 1, the output period of the output pulses V 1 of the example, from N 1 for one period p of phi 1, the drive pulse phi
This is only one pulse width, and the time that can be used as a scanning pulse is very short. Therefore, there is a limit in increasing the speed and density of the shift register.
また、微細化設計においては、ゲート絶縁膜が薄く形
成されるため、トランジスタT1,T5,T9‥‥に電源電圧よ
り高い電圧がかかることは信頼性上好ましくない。In the miniaturization design, since the gate insulating film is formed thin, it is not preferable in terms of reliability that a voltage higher than the power supply voltage is applied to the transistors T 1 , T 5 , and T 9 .
一方、従来においては、上記ブートストラップ効果を
利用したシフトレジスタのほかに、Ｃ−MOS構成による
ダイナミック・フリップフロップ回路を使用したシフト
レジスタが提案されている。このシフトレジスタの場
合、上記ブートストラップ効果を利用したシフトレジス
タの欠点を解消することができるが、消費電力が増大化
するという不都合がある。On the other hand, conventionally, in addition to the shift register utilizing the bootstrap effect, a shift register using a dynamic flip-flop circuit having a C-MOS configuration has been proposed. In the case of this shift register, the disadvantage of the shift register utilizing the bootstrap effect can be solved, but there is a disadvantage that power consumption increases.
本発明は、このような点に鑑み成されたもので、その
目的とするところは、ブートストラップ効果を利用した
シフトレジスタの欠点を全て排除でき、しかも消費電力
の低減化をも図ることができるシフトレジスタを提供す
ることにある。The present invention has been made in view of such a point, and an object of the present invention is to eliminate all disadvantages of a shift register utilizing a bootstrap effect and to reduce power consumption. A shift register is provided.
本発明は、ノード電圧が印加されるインバータ回路を
構成する複数のトランジスタTp及びTn間に、２相の駆動
パルスφ及びが供給される複数のトランジスタQp及び
Qnを接続してなるトランジスタ回路Trが多段に配されて
成るシフトレジスタ（Ａ）において、２相の駆動パルス
φ及びが供給されるトランジスタQp及びQnのゲート容
量を上記インバータ回路を構成するトランジスタTp及び
Tnのゲート容量よりも小さくして構成する。The present invention, among a plurality of transistors T p and T n which constitute the inverter circuit node voltage is applied, a plurality of transistors Q p and the drive pulse φ and the two phases are supplied
In the shift register (A) of the transistor circuit T r formed by connecting the Q n is comprised arranged in multiple stages, the gate capacitance of the transistor Q p and Q n drive pulses φ and 2-phase is supplied to the inverter circuit Constituent transistors T p and
Configure smaller than the gate capacitance of T n.
上述の本発明の構成によれば、常に動作している２相
の駆動パルスφ及びが供給されて電力の消費が著しい
トランジスタQp及びQnのゲート容量を小さいするように
したので、シフトレジスタ（Ａ）における消費電力の低
減化を図ることができる。According to the above-mentioned arrangement of the present invention, since always two phases and the drive pulse φ of running was made to lower the gate capacitance of the supply has been significant transistor power dissipation of Q p and Q n, the shift register The power consumption in (A) can be reduced.
また、ゲート電圧を入力信号ベル以上に上げる必要が
ないため、ブートストラップ容量の形成が省略でき、プ
ロセス設計上、有利になると共に、微細化設計において
もゲート耐圧上の高信頼性化を図ることができる。ま
た、シフトレジスタ（Ａ）から出力される出力信号V1,V
2,‥‥の出力レベルに関し、接地電位Vssを基準にする
ことが可能となるため、低レベルにおけるレベル変動等
は生じない。In addition, since it is not necessary to raise the gate voltage to a level higher than the input signal bell, the formation of a bootstrap capacitor can be omitted, which is advantageous in process design, and high reliability in gate withstand voltage in miniaturization design. Can be. The output signals V 1 , V output from the shift register (A)
Since the ground potential V ss can be used as a reference for the output levels 2 and ‥‥, there is no level fluctuation at a low level.
以下、第１図〜第５図を参照しながら本発明の実施例
を説明する。Hereinafter, an embodiment of the present invention will be described with reference to FIGS.
第１図は、本実施例に係るシフトレジスタ（Ａ）の構
成を示す回路図である。このシフトレジスタ（Ａ）は、
MOS型固体撮像素子の走査回路に用いられ、Ｃ−MOS構成
のダイナミック・フリップフロップ回路を使用して成
る。即ち、インバータ回路を構成するＰ−MOSトランジ
スタTpとＮ−MOSトランジスタTn間に、２相の駆動パル
スφ及びが夫々供給されるＰ−MOSトランジスタQpと
Ｎ−MOSトランジスタQnを接続してなるトランジスタ回
路Trを多段に配して構成される。尚、図示の例では、各
段毎に添字1,2,3‥‥を付記して示す。FIG. 1 is a circuit diagram showing a configuration of a shift register (A) according to the present embodiment. This shift register (A)
It is used for a scanning circuit of a MOS solid-state imaging device, and is configured using a dynamic flip-flop circuit having a C-MOS configuration. That is, between the P-MOS transistor T p and N-MOS transistors T n which constitute the inverter circuit, connected 2-phase drive pulses φ and the P-MOS transistor Q p and the N-MOS transistor Q n which are respectively supplied And the transistor circuits Tr are arranged in multiple stages. In the example shown in the figure, the subscripts 1, 2, 3} are added to each stage.
具体的には、まず初段において、同期パルスVinが第
１のノードN1を介して供給されるインバータ回路を有
し、このインバータ回路を構成するＰ−MOSトランジス
タTp1とＮ−MOSトランジスタTn1間に、２相の駆動パル
スφ及びが夫々供給されるＰ−MOSトランジスタQp1と
Ｎ−MOSトランジスタQn1を接続してなるトランジスタ回
路Tr1を設け、次の２段において、初段のトランジスタ
回路Tr1からの出力電圧VA1が第２のノードN2を介して供
給されるインバータ回路を有し、このインバータ回路を
構成するトランジスタTp2とTn2間に、２相の駆動パルス
及びφが夫々供給されるトランジスタQp2とQn2を接続
してなるトランジスタ回路Tr2を設け、以下同様に、３
段,4段，‥‥において、上記と同様の構成を有するトラ
ンジスタ回路Tr3,Tr4,‥‥を夫々接続してなる。上記２
相の駆動パルスφ及びのうち、φは、初段においては
トランジスタQp1に、２段においてはトランジスタQ
n2に、３段においてはトランジスタQp3にというように
各段毎に交互に供給され、は、初段においてはトラン
ジスタQn1に、２段においてはトランジスタQp2に、３段
においてはトランジスタQp3というように各段毎に交互
に供給される。尚、各インバータ回路のＰ−MOSトラン
ジスタTp1,Tp2‥‥の各ドレインには電源電圧Vddが印加
され、Ｎ−MOSトランジスタTn1,Tn2‥‥の各ソースには
接地電位Vssが印加される。そして、各２つのトランジ
スタ回路（Tr1,Tr2），（Tr3,Tr4），‥‥を１組（１ビ
ット）とし、各組からの出力電圧V1,V2,‥‥が走査信号
として取出される。Specifically, in the first stage, an inverter circuit synchronizing pulses V in is supplied via a first node N 1, P-MOS transistor T p1 and N-MOS transistors that constitute the inverter circuit T between n1, the transistor circuit T r1 to and driving pulses φ of two phases formed by connecting the P-MOS transistor Q p1 and N-MOS transistor Q n1 being respectively supplied provided, in the next two stages, the first stage of the transistor an inverter circuit which the output voltage V A1 from circuit T r1 is supplied via a second node N 2, between the transistor T p2 and T n2 that constitute the inverter circuit, the two-phase drive pulses, and φ provided transistor circuits T r2 which but formed by connecting the transistor Q p2 and Q n2 which are respectively supplied, Similarly, 3
Stage, four-stage, in ‥‥, transistor circuit T r3, T r4, which has the same structure as the above, formed by respectively connecting the ‥‥. 2 above
Of the phase driving pulses φ and φ, φ is the transistor Q p1 in the first stage, and
to n2, the 3-stage is supplied alternately in each stage and so the transistor Q p3, is the transistor Q n1 in the first stage, in two stages in the transistors Q p2, in three stages of transistor Q p3 As described above, the power is supplied alternately for each stage. The power supply voltage V dd is applied to each drain of the P-MOS transistors T p1 and T p2の of each inverter circuit, and the ground potential V ss is applied to each source of the N-MOS transistors T n1 and T n2 ‥‥. Is applied. Then, each of the two transistor circuits (T r1 , T r2 ), (T r3 , T r4 ), ‥‥ is set as one set (1 bit), and the output voltages V 1 , V 2 , 各 from each set are scanned. Taken as a signal.
しかして、本例においては、２組の駆動パルスφ及び
が供給されるトランジスタQp及びQnのW/L（チャンネ
ル幅／チャンネル長）を各インバータ回路を構成するト
ランジスタTp及びTnのW/Lより小さく設定する。即ち、
初段についてみれば、各トランジスタTp1,Tn1,Qp1及びQ
n1のチャンネル長Ｌを同一として考えた場合、インバー
タ回路を構成するトランジスタTp1及びTn1の各チャンネ
ル幅をＷ（Tp1）及びＷ（Tn1）、２相の駆動パルスφ及
びが供給されるトランジスタQp1及びQn1の各チャンネ
ル幅をＷ（Qp1）及びＷ（Qn1）とすると、次式 Ｗ（Qp1）/L＜Ｗ（Tp1）/L ……（１） Ｗ（Qn1）/L＜Ｗ（Tn1）/L ……（２） の関係に設定する。２段以降も同様に設定する。従っ
て、各トランジスタ回路Tr1,Tr2,Tr3‥‥において、２
相の駆動パルスφ及びが供給されるトランジスタ（Q
p1,Qn1），（Qp2,Qn2），（Qp3,Qn3）‥‥の各ゲート容
量がインバータ回路を構成するトランジスタ（Tp1,
Tn1），（Tp2,Tn2），（Tp3,Tn3）‥‥の各ゲート容量
よりも小さく形成される。Thus, in this example, the transistor T p and T n that transistor Q p and Q n 2 sets of drive pulses φ and is supplied W / L (the channel width / channel length) constituting each inverter circuit Set smaller than W / L. That is,
As for the first stage, each transistor T p1 , T n1 , Q p1 and Q
Considering the channel length L of n1 as the same, the transistor T p1 and each channel width of T n1 W (T p1) and W (T n1) constituting the inverter circuit, the driving pulse of the two-phase φ and are supplied Assuming that the respective channel widths of the transistors Q p1 and Q n1 are W (Q p1 ) and W (Q n1 ), the following equation W (Q p1 ) / L <W (T p1 ) / L (1) W ( Q n1 ) / L <W (T n1 ) / L... (2) The same applies to the second and subsequent stages. Accordingly, in each transistor circuit T r1, T r2, T r3 ‥‥, 2
The transistor (Q
The transistors (T p1 , Q n1 ), (Q p2 , Q n2 ), (Q p3 , Q n3 ) ‥‥ each have a gate capacitance that constitutes an inverter circuit.
T n1 ), (T p2 , T n2 ), and (T p3 , T n3 )}.
次に、本例に係るシフトレジスタ（Ａ）の動作を第２
図及び第３図に基づいて説明する。尚、本例では、２相
の駆動パルスφ及びについて、φを前段のインバータ
回路（図示せず）に通したものをとして使用し、この
インバータ回路の遅延時間だけ位相がずれた場合を設定
しているが、本質的には問題はない。また、第３図は、
第２図における各時間点t1,t2‥‥t19における各段のト
ランジスタのオン，オフ状態をみたもので、○がオン，
×がオフを示す。Next, the operation of the shift register (A) according to this example is described in the second section.
Explanation will be made based on FIG. 3 and FIG. In this example, two-phase driving pulses φ and φ are used as signals obtained by passing φ through a preceding inverter circuit (not shown), and a case where the phases are shifted by the delay time of the inverter circuit is set. However, there is no problem in nature. Also, FIG.
FIG. 2 shows the on / off state of the transistor at each stage at each time point t 1 , t 2 ‥‥ t19, and
X indicates off.
まず、t1時において、φが低レベル、が高レベル、
Vinが低レベルであることから、第３図の表図に示す
ように、初段の各トランジスタTp1,Qp1,Qn1及びTn1は、
夫々オン，オン，オン及びオフとなされ、第２のノード
N2における電位VA1は高レベルとなる。また、２段の各
トランジスタTp2,Qp2,Qn2及びTn2が夫々オフ，オフ，オ
フ及びオンとなることから、第３のノードN3における電
位、即ち第１の走査信号V1は低レベルとなる（表図参
照）。また、３段の各トランジスタTp3,Qp3,Qn3及びTn3
が夫々オン，オン，オン及びオフとなることから、第４
図のノードN4の電位VA3は高レベルとなる（表図参
照）。また、４段の各トランジスタTp4,Qp4,Qn4及びTn4
が夫々オフ，オフ，オフ及びオンとなることから、第５
のノードN5における電位、即ち第２の走査信号V2は低レ
ベルとなる（表図参照）。以下、上記のような観点で
t2〜t19時についてみると、最初に同期パルスVinを供給
し、２相の駆動パルスφ及びを順次供給することによ
って、各走査信号V1,V2,V3‥‥が順次その出力タイミン
グを遅らせて出力されることになり、これら走査信号
V1,V2,V3‥‥によって各画素が順次選択されることにな
る。First, the time t 1, phi is low, but a high level,
Since V in is low, as shown in Table diagram of Figure 3, each first stage transistor T p1, Q p1, Q n1 and T n1 is
On, on, on and off respectively, the second node
Potential V A1 in N 2 becomes high level. Each of the two-stage transistor T p2, Q p2, Q n2 and T n2 are respectively OFF, OFF, since it turned off and on, the potential of the third node N 3, i.e. the first scan signal V 1 was Low level (see table). Each of the three transistors T p3 , Q p3 , Q n3 and T n3
Are on, on, on, and off, respectively.
The potential V A3 of the node N 4 in FIG goes high (see Table diagram). Further, each of the four transistors T p4 , Q p4 , Q n4 and T n4
Are off, off, off and on, respectively.
The potential at the node N 5, that is, the second scan signal V 2 becomes a low level (see Table diagram). Hereinafter, from the above viewpoint
Looking about at t 2 ~t 19, first provides a synchronization pulse V in, by sequentially supplying a driving pulse of the two-phase φ and each scanning signal V 1, V 2, V 3 ‥‥ sequentially its The output timing is delayed and these signals are output.
Each pixel is sequentially selected according to V 1 , V 2 , V 3 }.
上記動作からわかるとおり、例えば上記シフトレジス
タ（Ａ）が水平走査回路のシフトレジスタである場合、
各ノード電位Vin,VA1,VA3,VA5‥‥及び走査信号V1,V2,V
3‥‥は１水平走査期間に１回しか動作しないため、イ
ンバータ回路を構成するトランジスタ（Tp1,Tn1），（T
p2,Tn2）‥‥は１水平走査期間に１回だけオン，オフす
ることになる。之に対し、２相の駆動パルスφ及びは
常に動いているため、２相の駆動パルスφ及びが供給
されるトランジスタ（Qp1,Qn1），（Qp2,Qn2）‥‥は、
上記トランジスタ（Tp1,Tn1），（Tp2,Tn2）‥‥と比し
てそのオン，オフの回数が非常に多い。従って、シフト
レジスタ（Ａ）の消費電力は、トランジスタ（Qp1,
Qn1），（Qp2,Qn2）‥‥のゲート容量に比例することに
なる。反対に、トランジスタ（Tp1,Tn1），（Tp2,Tn2）
‥‥のゲート容量が多少大きくても消費電力の増減には
あまり影響がない。As can be seen from the above operation, for example, when the shift register (A) is a shift register of a horizontal scanning circuit,
Each node potential V in , V A1 , V A3 , V A5 ‥‥ and scanning signals V 1 , V 2 , V
3 operates only once in one horizontal scanning period, and therefore the transistors (T p1 , T n1 ), (T
p2 , Tn2 )} is turned on and off only once in one horizontal scanning period. On the other hand, since the two-phase drive pulse φ and the two-phase drive pulse φ are constantly moving, the transistors (Q p1 , Q n1 ) and (Q p2 , Q n2 ) ‥‥ to which the two-phase drive pulse φ and are supplied are:
The number of times of turning on and off the transistors is much larger than that of the transistors (T p1 , T n1 ), (T p2 , T n2 )}. Therefore, the power consumption of the shift register (A) depends on the transistor (Q p1 ,
Q n1 ) and (Q p2 , Q n2 ) ‥‥ are proportional to the gate capacitance. Conversely, transistors (T p1 , T n1 ), (T p2 , T n2 )
Even if the gate capacitance of ‥‥ is slightly large, it does not significantly affect the increase or decrease in power consumption.
このことから、トランジスタ（Qp1,Qn1），（Qp2,
Qn2）‥‥のゲート容量が消費電力の増減に深くかかわ
りをもつことになるが、本例では、トランジスタ（Qp1,
Qn1），（Qp2,Qn2）‥‥のW/Lをトランジスタ（Tp1,
Tn1），（Tp2,Tn2）‥‥のW/Lよりも小さく設定して、
トランジスタ（Qp1,Qn1），（Qp2,Qn2）‥‥のゲート容
量を小さくするようにしているため、シフトレジスタ
（Ａ）にかかる消費電力を大幅に減らすことができる。From this, the transistors (Q p1 , Q n1 ), (Q p2 ,
The gate capacitance of Q n2 ) ‥‥ is deeply related to the increase or decrease in power consumption. In this example, however, the transistor (Q p1 ,
Q n1 ), (Q p2 , Q n2 ) ‥‥ W / L of transistor (T p1 ,
T n1 ), (T p2 , T n2 ) ‥‥
Since the gate capacitance of the transistors (Q p1 , Q n1 ) and (Q p2 , Q n2 ) ‥‥ is reduced, the power consumption of the shift register (A) can be significantly reduced.
また、各段におけるトランジスタ回路Tr1,Tr2‥‥の
応答速度に影響を与える時定数は、例えば１組目のトラ
ンジスタ回路Tr1及びTr2の時定数τについてみると、ト
ランジスタQn1及びTn1の直列抵抗〔ｒ（Qn1）＋ｒ
（Tn1）〕と、配線容量CL,トランジスタTp2及びTn2のゲ
ート容量Ｃ（Tp2）＋Ｃ（Tn2）の和、即ち負荷容量〔CL
＋Ｃ（Tp2）＋Ｃ（Tn2）〕の積に等しくなる。Further, the time constant affects the response speed of the transistor circuit T r1, T r2 ‥‥ at each stage, for example, looking at the time constant τ of the first set of transistor circuit T r1 and T r2, transistors Q n1 and T n1 series resistance [r (Q n1 ) + r
(T n1 )], the wiring capacitance C L , and the gate capacitance C (T p2 ) + C (T n2 ) of the transistors T p2 and T n2 , that is, the load capacitance [C L
+ C (T p2 ) + C (T n2 )].
τ＝〔ｒ（Qn1）＋ｒ（Tn1）〕×〔CL＋Ｃ（Tp2） ＋Ｃ（Tn2）〕 ……（３） このとき、本例の如くトランジスタQn1のチャンネル
幅Ｗ（Qn1）を小さくすると、トランジスタQn1のオン抵
抗ｒ（Qn1）は大きくなるが、直列抵抗〔ｒ（Qn1）＋ｒ
（Tn1）〕が所定の大きさになればよく、トランジスタT
n2のチャンネル幅Ｗ（Tn1）をその分大きくして直列抵
抗〔ｒ（Qn1）＋ｒ（Tn1）〕が所定の大きさになるよう
に調整すればよい。従って、トランジスタ（Qp1,
Qn1），（Qp2,Qn2）‥‥におけるチャンネル幅の縮小化
に伴なう時定数の増大化を回避させることができる。tau = [r (Q n1) + r ( T n1) ] × [C L + C (T p2) + C (T n2) ] ...... (3) In this case, the channel width W (Q transistor Q n1 as in the present example n 1 ), the on-resistance r (Q n1 ) of the transistor Q n1 increases, but the series resistance [r (Q n1 ) + r
(T n1 )] may be a predetermined size, and the transistor T
The channel width W (T n1 ) of n2 may be increased accordingly and adjusted so that the series resistance [r (Q n1 ) + r (T n1 )] becomes a predetermined value. Therefore, the transistor (Q p1 ,
It is possible to avoid an increase in the time constant associated with the reduction in the channel width in (Q n1 ), (Q p2 , Q n2 ) ‥‥.
上述の如く、本例によれば、常に動作している２相の
駆動パルスφ及びが供給されるトランジスタ（Qp1,Q
n1），（Qp2,Qn2）‥‥のゲート容量を小さくするよう
にしたので、シフトレジスタ（Ａ）における消費電力の
低減化を図ることができる。As described above, according to the present example, the transistors (Q p1 , Q p
Since the gate capacitance of ( n1 ), ( Qp2 , Qn2 )} is reduced, the power consumption of the shift register (A) can be reduced.
また、Ｃ−MOS構成のダイナミック・フリップフロッ
プ回路を使用してシフトレジスタ（Ａ）を構成したの
で、ゲート電圧を入力信号レベル以上に上げる必要がな
くなり、その結果、ブートストラップ容量の形成が省略
でき、プロセス設計上有利になると共に、微細化設計に
おいてもゲート耐圧上の高信頼性化を図ることができ
る。また、シフトレジスタ（Ａ）から出力される出力信
号V1,V2‥‥の出力レベルに関し、接地電位Vssを基準に
することが可能となるため、低レベルにおけるレベル変
動等は生ぜず、レベル変動によるノイズの発生を防止す
ることができる。In addition, since the shift register (A) is configured using the dynamic flip-flop circuit having the C-MOS configuration, it is not necessary to increase the gate voltage to the input signal level or more, and as a result, the formation of the bootstrap capacitance can be omitted. In addition to the advantage in the process design, the reliability in the gate breakdown voltage can be improved even in the miniaturization design. In addition, since the output level of the output signals V 1 , V 2か ら output from the shift register (A) can be set to be based on the ground potential V ss , a level change or the like at a low level does not occur. Generation of noise due to level fluctuation can be prevented.
ところで、第１図で示すシフトレジスタ（Ａ）は、各
トランジスタ回路Tr1,Tr2‥‥に対し、２相の駆動パル
スφ及びが交互に供給されることから、実際の配線で
はたすき掛けとなる。この場合、２相の駆動パルスφ及
びは互いに逆相であるため、たすき掛け部分の配線容
量（即ち、トランジスタ回路Tr1,Tr2‥‥における入力
容量）が増大化し、消費電力の増大化並びに応答速度の
遅延化が発生するというおそれがある。Meanwhile, the shift register shown in FIG. 1 (A), for each transistor circuit T r1, T r2 ‥‥, since the two-phase drive pulses φ and are alternately supplied, the actual wiring and crosswise Become. In this case, since the drive pulse φ and the two phases are opposite phases, the wiring capacitance of the crosswise portions (i.e., the input capacitance of the transistor circuit T r1, T r2 ‥‥) increases of increase in power consumption as well as The response speed may be delayed.
そこで、本例では、２相の駆動パルスφ及びの配線
を互いに交叉させないように、ほぼ平行に形成する。例
えば第４図に示すように、ビットの配列ピッチに余裕が
ある場合には、各段のトランジスタ回路Tr1,Tr2‥‥を
構成するＰ−MOSトランジスタTp及びQpとＮ−MOSトラン
ジスタTn及びQnを各段毎に入れ換えて配置する。即ち、
初段においては、第１図と同様に、図面上、上半分にＰ
−MOSトランジスタTp1及びQp1を配置し、下半分にＮ−M
OSトランジスタQn1及びTn1を配置する。次の２段におい
ては、図面上、上半分に今度はＮ−MOSトランジスタTn2
及びQn2を配置し、下半分にＰ−MOSトランジスタQp2及
びTp2を配置する。以下同様に各段毎にＰ−MOSトランジ
スタTp及びQpとＮ−MOSトランジスタTn及びQnを入れ換
えて配置する。このように構成すれば、２相の駆動パル
スφ及びの配線を互いに交叉させることなく形成する
ことができる。Therefore, in this example, the wirings of the two-phase driving pulse φ and the wiring are formed substantially in parallel so as not to cross each other. For example, as shown in FIG. 4, when there is a margin in the arrangement pitch of the bit, P-MOS transistor T p and Q p and N-MOS transistor constituting the transistor circuit T r1, T r2 ‥‥ of each stage the T n and Q n are arranged interchanged for each stage. That is,
In the first stage, as in FIG.
-MOS transistors T p1 and Q p1 are arranged, and N-M
OS transistors Q n1 and T n1 are arranged. In the next two stages, the N-MOS transistor T n2
And Qn2 , and P-MOS transistors Qp2 and Tp2 in the lower half. Hereinafter similarly arranged interchanged P-MOS transistor T p and Q p and N-MOS transistors T n and Q n for each stage. With such a configuration, the wirings of the two-phase drive pulse φ and the wirings can be formed without crossing each other.
一方、ビットの配列ピッチに余裕がない場合には、第
５図に示すように、各段のトランジスタ回路Tr1,Tr2‥
‥を各段毎に千鳥状に配置して、奇数段に関するトラン
ジスタ回路Tr1,Tr3‥‥が並ぶ第１の回路群Tr2n-1と偶
数段に関するトランジスタ回路Tr2,Tr4‥‥が並ぶ第２
の回路群Tr2nとに分け、更に、第１の回路群Tr2n-1に関
するトランジスタ回路Tr1,Tr3‥‥におけるＰ−MOSトラ
ンジスタTp,Qp及びＮ−MOSトランジスタQn,Tnの並び
と、第２の回路群Tr2nに関するトランジスタ回路Tr2,T
r4‥‥におけるＰ−MOSトランジスタTp,Qp及びＮ−MOS
トランジスタQn,Tnの並びを夫々変えて配置する。そし
て、２相の駆動パルスφ及びの配線を第１の回路群T
r2n-1と第２の回路群Tr2nに夫々形成する。即ち、２相
の駆動パルスφ及びの配線は、２本ずつ形成されるこ
とになる。このように構成すれば、第４図と同様に２相
の駆動パルスφ及びの配線を互いに交叉させることな
く形成することができる。On the other hand, if there is room in the arrangement pitch of the bit, as shown in FIG. 5, the transistor circuit T r1 of each stage, T r2 ‥
‥ arranged in a staggered manner to each stage, the odd stage transistors circuit T r1, T r3 ‥‥ the first circuit group T R2n-1 and the transistor circuit T r2, T r4 ‥‥ about even-lined relates The second lined up
Divided into a circuit group T R2n of further, P-MOS transistor T p of the transistor circuit T r1, T r3 ‥‥ for the first circuit group T R2n-1, Q p and the N-MOS transistor Q n, T n arrangement and the transistor circuit T r2 for the second circuit group T R2n, T of
r4 }, the P-MOS transistors T p , Q p and N-MOS
The arrangement of the transistors Q n and T n is changed respectively. The wiring for the two-phase drive pulse φ and the first circuit group T
r2n-1 and the second circuit group Tr2n . In other words, the wirings for the two-phase drive pulse φ are formed two by two. With this configuration, the wiring for the two-phase drive pulse φ and the wiring can be formed without crossing each other, as in FIG.
上述の如く、第４図及び第５図のシフトレジスタによ
れば、２相の駆動パルスφ多びの配線が互いに交叉す
ることがないため、その配線容量が低減化され、消費電
力の低減化並びに応答速度の高速化を実現させることか
できる。もちろん、第１図で示したW/L（チャンネル幅
／チャンネル長）の関係を第４図及び第５図のシフトレ
ジスタに適用することができ、この場合、消費電力の低
減化並びに応答速度の高速化を更に効率よく図ることが
できる。As described above, according to the shift register shown in FIGS. 4 and 5, since the two-phase drive pulse φ and the wiring do not cross each other, the wiring capacity is reduced, and the power consumption is reduced. In addition, the response speed can be increased. Of course, the relationship of W / L (channel width / channel length) shown in FIG. 1 can be applied to the shift registers of FIGS. 4 and 5, and in this case, the power consumption is reduced and the response speed is reduced. Higher speed can be achieved more efficiently.
本発明に係るシフトレジスタによれば、通常、固体撮
像素子のシフトレジスタとして用いられているブートス
トラップ効果を利用したシフトレジスタの欠点を全て排
除でき、しかも消費電力の低減化をも図ることができ
る。ADVANTAGE OF THE INVENTION According to the shift register which concerns on this invention, all the faults of the shift register using the bootstrap effect normally used as the shift register of a solid-state imaging device can be eliminated, and also power consumption can be reduced. .
第１図は本実施例に係るシフトレジスタの構成を示す回
路図、第２図はその動作を示す波形図、第３図は各トラ
ンジスタの動作を示す表図、第４図は本実施例の変形例
を示す回路図、第５図は本実施例の他の変形例を示す回
路図、第６図は従来例に係るシフトレジスタを示す回路
図、第７図はその動作を示す波形図、第８図は従来例に
係る出力波形を示す特性図である。 （Ａ）はシフトレジスタ、Tr1〜Tr6はトランジスタ回
路、Tp1〜Tp6及びQp1〜Qp6はＰ−MOSトランジスタ、Tn1
〜Tn6及びQn1〜Qn6はＮ−MOSトランジスタである。FIG. 1 is a circuit diagram showing the configuration of the shift register according to the present embodiment, FIG. 2 is a waveform diagram showing the operation thereof, FIG. 3 is a table showing the operation of each transistor, and FIG. FIG. 5 is a circuit diagram showing another modification of the present embodiment, FIG. 6 is a circuit diagram showing a shift register according to a conventional example, FIG. 7 is a waveform diagram showing the operation thereof, FIG. 8 is a characteristic diagram showing an output waveform according to a conventional example. (A) is a shift register, T r1 through T r6 are transistor circuits, T p1 through T p6 and Q p1 to Q p6 are P-MOS transistors, T n1
~T n6 and Q n1 ~Q n6 is an N-MOS transistor.
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 19/00 - 19/38 H01L 27/146 H03K 19/096 H04N 5/335 ＷＰＩ（ＤＩＡＬＯＧ)Continuation of front page (58) Fields investigated (Int. Cl. 7 , DB name) G11C 19/00-19/38 H01L 27/146 H03K 19/096 H04N 5/335 WPI (DIALOG)
Claims (1)
構成する複数のトランジスタ間に、２相の駆動パルスが
供給される複数のトランジスタを接続してなるトランジ
スタ回路が多段に配されて成るシフトレジスタにおい
て、 上記２相の駆動パルスが供給されるトランジスタのゲー
ト容量を上記インバータ回路を構成するトランジスタの
ゲート容量よりも小さくしてなるシフトレジスタ。1. A shift register in which a plurality of transistor circuits each including a plurality of transistors to which a two-phase driving pulse is supplied are connected between a plurality of transistors forming an inverter circuit to which a node voltage is applied. 2. The shift register according to claim 1, wherein a gate capacitance of a transistor to which the two-phase driving pulse is supplied is smaller than a gate capacitance of a transistor included in the inverter circuit.
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|---|---|---|---|
| JP2133229A JP3047430B2 (en) | 1990-05-23 | 1990-05-23 | Shift register |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP2133229A JP3047430B2 (en) | 1990-05-23 | 1990-05-23 | Shift register |
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1990
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