JP3044726B2 - Variable resistance circuit - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、異なる抵抗値が連続して得られる抵抗可変
回路に関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a variable resistance circuit capable of continuously obtaining different resistance values.

〔従来の技術〕[Conventional technology]

半導体基板上に抵抗体を形成する場合は、一般に金属
薄膜抵抗を形成する方法、あるいはイオン注入または熱
拡散により半導体結晶に導電層を形成する方法によって
いる。このような方法で形成された抵抗体は、抵抗値が
一定であるから所要の抵抗値を得たい場合には、複数の
抵抗体を組合せることにより対処している。When a resistor is formed on a semiconductor substrate, a method of forming a metal thin film resistor or a method of forming a conductive layer on a semiconductor crystal by ion implantation or thermal diffusion are generally used. Since a resistor formed by such a method has a constant resistance value, a desired resistance value is obtained by combining a plurality of resistors.

第３図は例えばPrecision Monolithics Inc社が発行
したDATA BOOK（1988）の第12−14頁に示されているア
ナログ／デジタルコンバータの回路図であり、この回路
図には複数の抵抗体を適宜に組合わす抵抗可変回路を備
えている。FIG. 3 is a circuit diagram of an analog / digital converter shown, for example, on pages 12-14 of DATA BOOK (1988) issued by Precision Monolithics Inc. In this circuit diagram, a plurality of resistors are appropriately provided. It has a variable resistance circuit to combine.

このアナログ／デジタルコンバータでは、コンパレー
タ１の負入力端子−に、抵抗2R₇を介してオフセット電
圧B_OFSを与えると、コンパレータ１はオフセットされ
る。コンパレータ１の正，負入力端子＋，−の電圧が等
しい場合はコンパレータ１の出力は生じない。ここで、
コンパレータ１の負入力端子−に、抵抗2R₆を介して変
換対象のアナログ電圧A_INを与え、また正入力端子＋
に、抵抗R₁〜R₃，抵抗2R₁〜2R₅及びスイッチS₁〜S₄を組
合せる抵抗可変回路VRを介して分圧された参照電圧
V_REF′を与えたとする。この場合、コンパレータ１は、
その正入力端子＋の参照電圧V_REF′と、負入力端子−の
アナログ電圧A_INとを大小比較して、その出力をレジス
タ２へ与える。ここで参照電圧V_REFを5Vとし、便宜上３
ビットの変換をするとすれば、最初はデータDSは“100"
＝４にセットされている。それによって切換スイッチS₁
のみが負入力端子−を選択し、他の切換スイッチS₂〜S₅
は正，負入力端子＋，−のいずれをも選択しない。そし
て、コンパレータ１の正入力端子＋の参照電圧V_REF′
は、例えば2.5Vにセットされ、その参照電圧V_REF′とア
ナログ電圧A_INとが大小比較されてその出力をレジスタ
２に与える。A_IN＞V_REF′のときはデータDSは“110"に
セットされ、それによって切換スイッチS₁，S₂が負入力
端子−を選択して新たな参照電圧V_REF′が3.75Vに生成
される。In the analog / digital converter, the negative input terminal of the comparator 1 -, when applying an offset voltage B _OFS through a resistor 2R _7, the comparator 1 is offset. When the voltages of the positive and negative input terminals + and-of the comparator 1 are equal, the output of the comparator 1 does not occur. here,
The negative input terminal of the comparator 1 - to, via a resistor 2R ₆ apply the analog voltage A _IN to be converted, also the positive input terminal +
The resistance R ₁ to R _3, the resistance 2R ₁ ~2R ₅ and the switch S ₁ to S ₄ resistor variable circuit divided by the reference voltage via the VR combining
_Suppose V _REF ′ is given. In this case, the comparator 1
The reference voltage V _REF ′ at the positive input terminal + is compared with the analog voltage A _{IN at} the negative input terminal −, and the output is supplied to the register 2. Here, the reference voltage V _{REF is set} to 5 V, and 3
Assuming bit conversion, data DS is initially "100"
= 4. Thereby the changeover switch S ₁
Only the negative input terminal - to select the other of the switch S ₂ to S ₅
Does not select either the positive or negative input terminal + or-. Then, the reference voltage V _REF ′ of the positive input terminal + of the comparator 1
Is set to, for example, 2.5 V, the reference voltage V _REF ′ and the analog voltage A _IN are compared in magnitude, and the output is given to the register 2. When A _IN > V _REF ′, the data DS is set to “110”, whereby the changeover switches S ₁ and S ₂ select the negative input terminal −, and a new reference voltage V _REF ′ is generated at 3.75 V. You.

またA_IN＜V_REF′のときは、データDSは“010"にセッ
トされ、切換スイッチS₂のみが負入力端子−を選択して
新たな参照電圧V_REF′が1.25Vに生成される。これによ
りMSBが“1"又は“0"に決定される。同様にして他の２
ビットについても順次大小比較されて３ビットのデジタ
ル値が決定される。When A _IN <V _REF ′, the data DS is set to “010”, only the changeover switch S ₂ selects the negative input terminal −, and a new reference voltage V _REF ′ is generated at 1.25 V. As a result, the MSB is determined to be “1” or “0”. Similarly, the other two
Bits are also sequentially compared in magnitude to determine a 3-bit digital value.

このようにアナログ／デジタルコンバータは、外部か
ら与えられる参照電圧V_REFを抵抗により分圧し、その分
圧した電圧を切換スイッチで選択して出力する抵抗可変
回路VRを備えている。As described above, the analog / digital converter includes the variable resistance circuit VR that _{divides the} externally applied reference voltage V _REF by the resistor, selects the divided voltage with the changeover switch, and outputs the selected voltage.

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

前述したアナログ／デジタルコンバータでは、その変
換精度を高めるために抵抗値を微調整する必要がある
が、夫々の抵抗は抵抗値が一定であり、切換スイッチに
より抵抗の組合せを変更しても抵抗値の変化が離散的に
なって、抵抗値を微細に変化させることは甚だ難しい。
それ故、抵抗の数を大幅に増加させて、それらの組合せ
を多様化することが考えられるが、そうすると、抵抗が
占める面積が大幅に増大してアナログ／デジタルコンバ
ータが大型化するという問題がある。In the above-mentioned analog / digital converter, it is necessary to finely adjust the resistance value in order to increase the conversion accuracy. However, each resistance has a constant resistance value, and even if the combination of the resistances is changed by the changeover switch, the resistance value is changed. Is very discrete, and it is extremely difficult to finely change the resistance value.
Therefore, it is conceivable to greatly increase the number of resistors and diversify the combinations thereof. However, in this case, there is a problem that the area occupied by the resistors is greatly increased and the analog / digital converter is enlarged. .

本発明は斯かる問題に鑑み、異なる抵抗値を連続的に
得ることができ、しかも小型に構成できる抵抗可変回路
を提供することを目的とする。The present invention has been made in view of the above problems, and has as its object to provide a variable resistance circuit that can continuously obtain different resistance values and can be configured in a small size.

〔課題を解決するための手段〕[Means for solving the problem]

本発明に係る抵抗可変回路は、複数個のFETを直列接
続してなる抵抗回路と、前記FETのゲート電圧を変更す
るゲート電圧制御部と、前記FETの相互接続部を選択す
べきスイッチ素子と、該スイッチ素子の導通を制御する
スイッチ制御部とを備えることを特徴とする。A variable resistance circuit according to the present invention includes a resistance circuit in which a plurality of FETs are connected in series, a gate voltage control unit that changes a gate voltage of the FET, and a switch element to select an interconnection unit of the FET. And a switch control unit for controlling conduction of the switch element.

〔作用〕[Action]

抵抗回路はFETのオン抵抗の直列回路を形成する。ス
イッチ素子はFETの相互接続部を選択する。相互接続部
が選択されると、抵抗回路の一側からその選択位置まで
の間に直列接続されているFETのオン抵抗の合成抵抗を
得る。FETのオン抵抗はそのゲート電圧に応じて変わ
る。The resistor circuit forms a series circuit of FET on-resistance. The switch element selects the interconnect of the FET. When an interconnect is selected, a combined resistance of the on-resistances of the FETs connected in series from one side of the resistance circuit to the selected position is obtained. The on-resistance of the FET changes according to its gate voltage.

これにより異なる抵抗値が連続的に得られる。 Thereby, different resistance values are continuously obtained.

〔実施例〕〔Example〕

以下本発明をその実施例を示す図面により詳述する。 Hereinafter, the present invention will be described in detail with reference to the drawings showing examples.

第１図は本発明に係る抵抗可変回路の回路図である。
４個のFET1,12,13,14を直列接続して抵抗回路Ｃを構成
しており、それらのFET11,12,13,14の各ゲートG₁，G₂，
G₃，G₄には、夫々のゲート電圧を制御するゲート電圧制
御部GC,GC,GC,GCを各別に接続している。抵抗回路Ｃの
一端は電圧入力端子T_INと接続されている。電圧入力端
子T_INはスイッチ素子たるパストランジスタPT₁を介して
電流出力端子T_OUTに接続され、またFET11と12との接続
部、FET12と13との接続部及びFET13と14との接続部は、
夫々スイッチ素子たるパストランジスタPT₂，PT₃，PT₄
を各別に介して電流出力端子T_OUTと接続されている。前
記抵抗回路Ｃの他端は、パストランジスタPT₅を介して
電流出力端子T_OUTと接続されている。前記FET11,12,13,
14はエンハンスメント型又はディプリーション型を用い
ており、またパストランジスタPT₁，PT₂，PT₃，PT₄は、
エンハンスメント型ＮチャネルMOSFETを用いている。FIG. 1 is a circuit diagram of a variable resistance circuit according to the present invention.
A resistance circuit C is formed by connecting four FETs 1, 12, 13, and 14 in series, and the gates G ₁ , G ₂ , and G ₂ of the FETs 11, 12, 13, and 14 are formed.
G ₃ and G ₄ are separately connected to gate voltage controllers GC, GC, GC and GC for controlling respective gate voltages. One end of the resistance circuit C is connected to the voltage input terminal T _IN . The voltage input terminal T _IN is connected to the current output terminal T _OUT via a pass transistor PT ₁ which is a switching element.The connection between FETs 11 and 12, the connection between FETs 12 and 13, and the connection between FETs 13 and 14 are ,
Pass transistors PT ₂ , PT ₃ , PT _{4 which are} switch elements, respectively
_Are connected to the current output terminal T _OUT via each of them. The other end of the resistor circuit C is connected to the current output terminal T _OUT via the pass transistor PT _5. The FETs 11, 12, 13,
14 uses an enhancement type or a depletion type, and the pass transistors PT ₁ , PT ₂ , PT ₃ , and PT ₄
An enhancement type N-channel MOSFET is used.

スイッチ制御部たる５ビットのシフトレジスタS_rは、
５個のＤフリップフロップF₁，F₂，F₃，F₄，F₅からなっ
ており、ＤフリップフロップF₁の入力端子Ｄには入力信
号D_sが与えられる。ＤフリップフロップF₁，F₂，F₃，F₄
の各出力端子Ｑは、ＤフリップフロップF₂，F₃，F₄，F₅
の入力端子Ｄと各別に接続されている。またＤフリップ
フロップF₁，F₂，F₃，F₄，F₅の各出力は、前記パストラ
ンジスタPT₁，PT₂，PT₃，PT₄，PT₅のゲートG₁₁，G₁₂，G
₁₃，G₁₄，G₁₅に与えられる。The 5-bit shift register _{Sr, which} is a switch control unit,
Five D flip-flops _{F 1, F 2, F 3} , and consists of F _4, F _5, to the input terminal D of the D flip-flop F ₁ is given input signal D _s. D flip-flop _{F 1, F 2, F 3} , F 4
Output terminals Q of D flip-flops F ₂ , F ₃ , F ₄ , F ₅
Are connected separately to the input terminal D. The outputs of the D flip-flops F ₁ , F ₂ , F ₃ , F ₄ , F ₅ are connected to the gates G ₁₁ , G ₁₂ , G of the pass transistors PT ₁ , PT ₂ , PT ₃ , PT ₄ , PT _5.
13 , G ₁₄ , G ₁₅ .

このように構成した抵抗可変回路は、５ビットシフト
レジスタS_rに入力信号D_sを与えて、例えばＤフリップフ
ロップF₄の出力を「１」に、他のＤフリップフロップ
F₁，F₂，F₃，F₅の出力を「０」にすると、パストランジ
スタPT₄のみがオン動作し、他のパストランジスタPT₁，
PT₂，PT₃，PT₅はオフ動作して、その等価回路は第２図
に示す如くなる。即ち、FET11,12,13のオン抵抗をR₁₁，
R₁₂，R₁₃とし、パストランジスタPT₄のオン抵抗r₄とす
ると、オン抵抗R₁₁，R₁₂，R₁₃，r₄の直列回路となる。Resistor variable circuit configured in this way, giving an input signal D _s to 5-bit shift register S _r, for example, the output of the D flip-flop F ₄ to "1", the other D flip-flop
When the outputs of F ₁ , F ₂ , F ₃ and F ₅ are set to “0”, only the pass transistor PT ₄ is turned on and the other pass transistors PT ₁ and PT ₅ are turned on.
PT _2, PT _3, PT ₅ is turned OFF, its equivalent circuit is as shown in Figure 2. That is, the on resistance of the FETs ₁₁ , ₁₂ , and 13 is set to R ₁₁ ,
And R _12, R _13, when the on resistance r ₄ of the pass transistor PT _4, the series circuit of the on-resistance _{R 11, R 12, R 13} , r 4.

したがって、電圧入力端子T_INと電流出力端子T_OUTと
の間の合成抵抗R_Tは、パストランジスタPT₁，PT₂，P
T₃，PT₄，PT₅の夫々のオン抵抗をｒ、FET11,12,13,14の
夫々のオン抵抗をR_i（但し,i＝１〜４）とした場合に
は、 となる。同様にしてＮ番目のＤフリップフロップの出力
を「１」にすると（Ｎ＞１）、 となる。したがって、パストランジスタPT₁，PT₂，P
T₃，PT₄，PT₅の相互接続部のいずれを選択するかにより
異なった合成抵抗R_Tを得ることができる。またゲート電
圧制御部GC,GC,GC,GCにより、FET11,12,13,14のゲートG
₁，G₂，G₃，G₄のゲート電圧を変更することにより、夫
々のFETのオン抵抗Ｒが変化し、それによってより多く
の異なった合成抵抗R_Tを得ることができる。更に、シフ
トレジスタS_rに与えた入力信号D_sをＤフリップフロップ
F₁からF₅側へ順次送ることにより、合成抵抗R_Tを段階的
に連続して変化させることができる。それにより電流出
力端子T_OUTから合成抵抗R_Tに関連した電流が得られる。Therefore, the combined resistance R _T between the voltage input terminal T _IN and the current output terminal T _OUT is equal to the pass transistors PT ₁ , PT ₂ , P
When the on-resistance of each of T ₃ , PT ₄ , and PT ₅ is r, and the on-resistance of each of FETs 11, 12, 13, and 14 is R _i (where i = 1 to 4), Becomes Similarly, when the output of the Nth D flip-flop is set to “1” (N> 1), Becomes Thus, the pass transistor PT _1, PT _2, P
Depending on which of the interconnects T ₃ , PT ₄ and PT ₅ is selected, different combined resistances _RT can be obtained. Also, the gate voltages of the FETs 11, 12, 13, and 14 are controlled by the gate voltage control units GC, GC, GC, and GC.
By changing the gate voltages of ₁ , G ₂ , G ₃ , G ₄ , the on-resistance R of each FET changes, so that more different combined resistances _RT can be obtained. Further, the input signal D _s given to the shift register S _r D flip-flop
By sequentially sending from F ₁ to F ₅ side, the combined R _T resistor can be stepwise are successively changed. As a result, a current related to the combined resistance _RT is obtained from the current output terminal _TOUT .

つまり、この抵抗可変回路は抵抗値を微小に連続的に
変化させ得て可変抵抗と同様の機能が得られる。また抵
抗体を使用しないから、その占有面積が極めて少なく抵
抗可変回路の小型化が図れる。In other words, this variable resistance circuit can change the resistance value minutely and continuously, and the same function as the variable resistance can be obtained. Further, since no resistor is used, the area occupied by the resistor is extremely small, and the variable resistance circuit can be reduced in size.

なお、この抵抗可変回路は、その電流出力端子T_OUTに
抵抗体を接続して、その抵抗体の電圧降下を検出すれ
ば、合成抵抗に関連する電圧を得ることができ、電流の
場合と同様に電圧を連続的に変化させることができる。In this variable resistance circuit, if a resistor is connected to the current output terminal T _OUT and a voltage drop of the resistor is detected, a voltage related to the combined resistance can be obtained. Can be changed continuously.

本実施例では４個のFET11,12,13,14を用いたが、これ
は例示であり、その数に何ら限定するものではない。In this embodiment, four FETs 11, 12, 13, and 14 are used, but this is merely an example, and the number is not limited at all.

またパストランジスタPT₁，PT₂，PT₃，PT₄にはSiMOSF
ETを用いることができる。The pass transistor _{PT 1, PT 2, PT 3} , the PT ₄ is SiMOSF
ET can be used.

〔発明の効果〕〔The invention's effect〕

以上詳述したように本発明によれば、スイッチ素子に
より抵抗回路のFETの相互接続部を選択するから、異な
る抵抗値が連続的に得られる。また抵抗回路の抵抗値を
変化させ得るから、種々の抵抗値が得られる。それによ
り可変抵抗器と同様の機能を有する極めて小型の抵抗可
変回路を提供できる優れた効果がある。As described above in detail, according to the present invention, different resistance values can be continuously obtained because the switching elements select the interconnections of the FETs in the resistance circuit. Further, since the resistance value of the resistance circuit can be changed, various resistance values can be obtained. Thereby, there is an excellent effect that an extremely small variable resistance circuit having the same function as the variable resistor can be provided.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明に係る抵抗可変回路の回路図、第２図は
特定のパストランジスタをオン動作させた場合の等価回
路図、第３図は従来の抵抗可変回路を備えるアナログ／
デジタルコンバータの回路図である。 11〜14…FET、PT₁〜PT₄…パストランジスタ、F₁〜F₄…
Ｄフリップフロップ、G₁〜G₄…ゲート、GC…ゲート電圧
制御部FIG. 1 is a circuit diagram of a variable resistance circuit according to the present invention, FIG. 2 is an equivalent circuit diagram when a specific pass transistor is turned on, and FIG. 3 is an analog / digital circuit having a conventional variable resistance circuit.
It is a circuit diagram of a digital converter. _{11~14 ... FET, PT 1 ~PT 4} ... pass transistor, F ₁ ~F ₄ ...
D flip-flop, G ₁ ~G ₄ ... gate, GC ... gate voltage control unit

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 1/00 - 1/88 H01L 27/04 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. ⁷ , DB name) H03M 1/00-1/88 H01L 27/04

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】複数個のFETを直列接続してなる抵抗回路
と、前記FETのゲート電圧を変更するゲート電圧制御部
と、前記FETの相互接続部を選択すべきスイッチ素子
と、該スイッチ素子の導通を制御するスイッチ制御部と
を備えることを特徴とする抵抗可変回路。1. A resistance circuit comprising a plurality of FETs connected in series, a gate voltage control unit for changing a gate voltage of the FETs, a switch element for selecting an interconnection part of the FETs, and the switch element. And a switch control unit for controlling conduction of the resistance variable circuit.