JP3038139B2 - Graphic processor - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、ホストプロセッサ
のデータバスから受け取った複数個の画像処理コマンド
情報を蓄積するコマンド蓄積部と、そのコマンド蓄積部
に蓄積された前記画像処理コマンド情報を、その並び順
に従って処理することにより、表示対象となる図形デー
タを、モニタに表示される表示用図形データに変換処理
するジオメトリ演算部と、そのジオメトリ演算部にて求
められた表示用図形データをその並び順に従って各画素
毎についての表示用画素データに変換処理するレンダリ
ング演算部とが設けられたグラフィックプロセッサに関
し、又、ホストプロセッサからデータバス経由で受け取
った画像処理コマンド情報に従って、表示対象となる図
形データを、モニタに表示される表示用図形データに変
換処理するジオメトリ演算部と、そのジオメトリ演算部
にて求められた表示用図形データをその並び順に従って
各画素毎についての表示用画素データに変換処理するレ
ンダリング演算部とが設けられたグラフィックプロセッ
サに関する。[0001] The present invention relates to a command storage unit for storing a plurality of image processing command information received from a data bus of a host processor, and the image processing command information stored in the command storage unit. A geometric operation unit that converts the graphic data to be displayed into display graphic data to be displayed on a monitor by processing according to the arrangement order, and displays the display graphic data obtained by the geometry operation unit in the arrangement. A graphics processor provided with a rendering operation unit for performing conversion processing to display pixel data for each pixel in order, and graphic data to be displayed according to image processing command information received from a host processor via a data bus. To convert the image into display graphic data displayed on the monitor. And Li calculating unit, regarding the graphics processor and rendering computer is provided for the conversion process to the display pixel data for each pixel to display graphic data determined by its geometry calculation unit according to the arrangement order.

【０００２】[0002]

【従来の技術】かかるグラフィックプロセッサは、ホス
トプロセッサに代わって、主に３次元画像をモニタに表
示するために種々の処理を行うプロセッサであって、大
きく分けてジオメトリ演算部とレンダリング演算部とか
らなるパイプライン処理系で構成されている。ジオメト
リ演算部では、いわゆるワールド座標系で表現された表
示対象となる図形データを座標変換やクリッピング処理
等を行うことにより、モニタに表示される表示用図形デ
ータに変換する。この表示用図形データは、線又は面で
表現されているデータであるので、モニターに表示する
ためのには、画素毎のデータに変換する必要があり、こ
の変換処理をレンダリング部が行う。2. Description of the Related Art Such a graphic processor is a processor which performs various processes mainly for displaying a three-dimensional image on a monitor in place of a host processor, and is roughly divided into a geometry calculation unit and a rendering calculation unit. Pipeline processing system. The geometry calculation unit converts the graphic data to be displayed in the so-called world coordinate system into display graphic data to be displayed on a monitor by performing coordinate conversion, clipping processing, and the like. Since the display graphic data is data represented by lines or planes, it needs to be converted into data for each pixel in order to be displayed on a monitor, and this rendering processing is performed by a rendering unit.

【０００３】レンダリング部では、単に表示用図形デー
タを画素データに変換するのみならず、いわゆる隠面処
理等の処理を画素単位で実行し、最終的にモニタに表示
する表示用画素データに変換される。この表示用画素デ
ータは、いわゆるフレームバッファに書き込まれ、その
書き込まれた情報がＤ／Ａ変換の後にモニタに表示され
る。The rendering section not only converts display graphic data into pixel data, but also executes processing such as so-called hidden surface processing on a pixel-by-pixel basis, and finally converts the data into display pixel data to be displayed on a monitor. You. The display pixel data is written into a so-called frame buffer, and the written information is displayed on a monitor after D / A conversion.

【０００４】以上のように、グラフィックプロセッサ
は、ホストプロセッサに代わって、画像処理をパイプラ
イン処理するものであるが、ホストプロセッサ側で、グ
ラフィックプロセッサのジオメトリ演算部又はレンダリ
ング演算部においてコマンド情報のパイプライン上での
処理が終了したことを知りたい場合がある。ジオメトリ
演算部での処理の終了を知りたい場合としては、例え
ば、ホストプロセッサが、ジオメトリ演算部で作成した
表示用画像データが表示させたいデータを適正に含んで
いるか否かの確認を行う場合がある。又、レンダリング
演算での処理の終了を知りたい場合としては、例えば、
１つのフレームバッファに対して書き込み可能な描画機
構が、上記のレンダリング演算部以外にも設けられてお
り、使用する描画機構を切り換えるための条件として、
１つの描画機構での処理の終了を確認したい場合があ
る。尚、上記のレンダリング演算部以外のフレームバッ
ファに書き込み可能な描画機構としては、２次元画像の
みを扱う描画機構等がある。さらには、フレームバッフ
ァへの所定の画素データの書き込みが完了した時点でカ
ラールックアップテーブルのテーブルデータを書き換え
る必要がある時に、テーブルデータの書き換え時期を知
りたい場合がある。[0004] As described above, the graphic processor performs image processing in a pipeline manner in place of the host processor. On the host processor side, the command information is piped in the geometry operation unit or the rendering operation unit of the graphic processor. You may want to know that the processing on the line has been completed. As a case where it is desired to know the end of the processing in the geometry operation unit, for example, a case where the host processor confirms whether or not the display image data created in the geometry operation unit properly includes the data to be displayed. is there. If you want to know the end of the processing in the rendering operation, for example,
A rendering mechanism that can write to one frame buffer is also provided in addition to the above-described rendering operation unit. As a condition for switching the rendering mechanism to be used,
There is a case where it is desired to confirm the end of the processing in one drawing mechanism. Note that as a drawing mechanism that can write to a frame buffer other than the above-described rendering operation unit, there is a drawing mechanism that handles only two-dimensional images. Further, when it is necessary to rewrite the table data of the color look-up table when the writing of the predetermined pixel data to the frame buffer is completed, it may be necessary to know the timing of rewriting the table data.

【０００５】ジオメトリ演算部での処理の終了を知るた
めに、従来、ホストプロセッサのデータバスから受け取
った描画指令等の複数個の画像処理コマンド情報を蓄積
するコマンド蓄積部に、蓄積されたコマンドの処理が全
て終了すると、ホストプロセッサに対して終了信号を送
る機能を備えるか、あるいは、コマンド蓄積部に１つの
画像処理コマンド情報の処理の終了毎にカウントするカ
ウンタを備えておき、ホストプロセッサからそのカウン
タのカウント値をモニタする構成が考えられている。
又、レンダリング演算部での処理の終了を知るために、
従来、レンダリング演算部でフレームバッファへの書き
込みが終了する度にホストプロセッサに対して割り込み
信号を発生させる機能が備えられ、更に、割り込み信号
を発生させるか否かをホストプロセッサから切り換えら
れるようにした構成が考えられている。Conventionally, in order to know the end of the processing in the geometry calculation unit, a command storage unit for storing a plurality of pieces of image processing command information such as drawing commands received from a data bus of a host processor stores the information of the stored commands. When all processes are completed, the host processor has a function of sending an end signal to the host processor, or the command storage unit has a counter that counts each time one image processing command information process is completed. A configuration for monitoring the count value of a counter has been considered.
Also, in order to know the end of the processing in the rendering operation unit,
Conventionally, the rendering operation unit has a function of generating an interrupt signal to the host processor every time the writing to the frame buffer is completed, and the host processor can switch whether or not to generate an interrupt signal. Configuration is considered.

【０００６】[0006]

【発明が解決しようとする課題】しかしながら、上記し
たジオメトリ演算部での処理の終了を知るための従来技
術では、コマンド蓄積部に蓄積された全ての画像処理コ
マンド情報の処理の終了を検出する場合では、コマンド
蓄積部に蓄積された複数の画像処理コマンド情報のうち
の途中の画像処理コマンド情報のパイプライン上での処
理の終了を知ることはできず、コマンド情報蓄積にカウ
ンタを備える構成では、ホストプロセッサがそのカウン
タのカウント値を常に監視している必要があり、ホスト
プロセッサの使用効率が低下する。又、上記したレンダ
リング演算部での処理の終了を知るための従来技術で
は、フレームバッファへの書き込み処理の終了毎に割り
込み信号を発生させたのでは、その度にホストプロセッ
サが実行している他の作業が中断して、ホストプロセッ
サの処理速度が低下してしまう。ホストプロセッサがグ
ラフィックプロセッサからの割り込みの禁止とその解除
を切換え制御すれば、このような処理速度の低下を防止
できるが、ホストプロセッサは、グラフィックプロセッ
サが流れ作業的なパイプライン処理を行っている関係上
レンダリング演算部での処理の進行状況を把握できない
ので、的確なタイミングで割り込み禁止を解除するのは
困難である。本発明は、上記実情に鑑みてなされたもの
であって、その目的は、グラフィックプロセッサでのパ
イプライン上での処理の終了を、ホストプロセッサの処
理能力を低下させること可及的に防止しながら、ホスト
プロセッサが的確に検知できるようにする点にある。However, in the above-mentioned prior art for knowing the end of the processing in the geometry operation unit, the conventional technique for detecting the end of the processing of all the image processing command information stored in the command storage unit. In the configuration, it is impossible to know the end of the processing on the pipeline of the image processing command information in the middle of the plurality of image processing command information stored in the command storage unit, and in the configuration including the counter in the command information storage, The host processor must constantly monitor the count value of the counter, and the use efficiency of the host processor decreases. Further, in the above-described prior art for knowing the end of the processing in the rendering operation unit, if an interrupt signal is generated every time the writing processing to the frame buffer is completed, the host processor is executing each time. Is interrupted, and the processing speed of the host processor is reduced. If the host processor switches and controls the prohibition and release of the interrupt from the graphic processor, such a reduction in processing speed can be prevented. Since it is impossible to grasp the progress of the processing in the upper rendering operation unit, it is difficult to release the interrupt prohibition at an appropriate timing. SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and has as its object to prevent the termination of processing on a pipeline in a graphic processor while minimizing the processing capability of a host processor. That is, the host processor can accurately detect it.

【０００７】[0007]

【課題を解決するための手段】上記請求項１に記載の構
成を備えることにより、ジオメトリ演算部が、コマンド
蓄積部に蓄積されている画像処理コマンド情報を、その
並び順に従って順次パイプライン処理して行く過程にお
いて、画像処理コマンド情報に含まれる割り込み信号発
生指令を検知した時点で、ホストプロセッサに対して、
その時点まで実行していた描画処理等の完了を知らせる
信号である割り込み信号を出力する。ホストプロセッサ
では、この割り込み信号を受け取ると、継続中の他の処
理を中断して、その割り込み信号に応じた処理を開始す
る。すなわち、画像処理コマンド情報に割り込み信号発
生指令を含めておくことで、ホストプロセッサは、割り
込み信号発生指令以前の画像処理コマンド情報のパイプ
ライン処理がジオメトリ演算部において全て終了したの
を知ることができるのである。According to the first aspect of the present invention, the geometry calculation unit sequentially pipeline-processes the image processing command information stored in the command storage unit in accordance with the arrangement order. In the process, when the interrupt signal generation command included in the image processing command information is detected,
An interrupt signal, which is a signal for notifying the completion of the drawing process and the like that has been executed up to that point, is output. Upon receiving this interrupt signal, the host processor interrupts other ongoing processing and starts processing according to the interrupt signal. That is, by including the interrupt signal generation instruction in the image processing command information, the host processor can know that all the pipeline processing of the image processing command information before the interrupt signal generation instruction has been completed in the geometry operation unit. It is.

【０００８】上記請求項２に記載の構成を備えることに
より、グラフィックプロセッサにおける処理の最終段と
なる画素データ処理部は、ラスタライザが画素データ蓄
積部に送った画素データをフレームバッファに書き込む
ための表示用画素データに順次変換処理する。画素デー
タ処理部は、画素データ単位で順次処理を実行する途中
において、画素データ蓄積部から割り込み信号発生指令
を受け取ると、ホストプロセッサに対して割り込み信号
を出力する。ホストプロセッサでは、この割り込み信号
を受け取ると、他の処理を中断して、その割り込み信号
に応じた処理を開始する。すなわち、ジオメトリ演算部
は、画像処理コマンド情報に含まれる割り込み信号発生
指令を、前後の画像処理コマンド情報による処理の結果
得られた表示用図形データと並び順を維持しながらラス
タライザに送り、又、ラスタライザは、表示用図形デー
タと共に受け取った割り込み信号発生指令を、前後の表
示用図形データを変換することにより得られた画素デー
タと並び順を維持しながら画素データ蓄積部に送るの
で、画像処理コマンド情報に割り込み信号発生指令を含
めておくことで、ホストプロセッサは、割り込み信号発
生指令以前の画像処理コマンド情報に関するパイプライ
ン処理が画素データ処理部において全て終了し、実質的
に、フレームバッファへの書き込みが終了したのを知る
ことができるのである。[0008] With the above configuration, the pixel data processing unit, which is the last stage of the processing in the graphic processor, performs display for writing the pixel data sent from the rasterizer to the pixel data storage unit to the frame buffer. Is sequentially converted into pixel data for use. The pixel data processing unit outputs an interrupt signal to the host processor when receiving an interrupt signal generation command from the pixel data storage unit during the execution of the sequential processing in units of pixel data. Upon receiving this interrupt signal, the host processor interrupts other processing and starts processing according to the interrupt signal. That is, the geometry calculation unit sends the interrupt signal generation command included in the image processing command information to the rasterizer while maintaining the display graphic data obtained as a result of the processing based on the preceding and following image processing command information in the same order. The rasterizer sends the interrupt signal generation command received together with the display graphic data to the pixel data storage unit while maintaining the arrangement order with the pixel data obtained by converting the preceding and following display graphic data. By including the interrupt signal generation command in the information, the host processor can complete the pipeline processing related to the image processing command information before the interrupt signal generation command in the pixel data processing unit, and substantially write the image data into the frame buffer. You can know that has ended.

【０００９】[0009]

【発明の実施の形態】以下、本発明のグラフィックプロ
セッサの実施の形態を、３次元グラフィックス装置に適
用した場合について、図面に基づいて説明する。３次元
グラフィックス装置ＴＤは、図１に示すように、装置全
体の制御を行うホストプロセッサ１と、画像処理コマン
ド情報（以下、単に「コマンド情報」と略記する場合が
ある）を含む３次元グラフィックス装置ＴＤの動作プロ
グラムを記憶する主メモリ２と、主メモリ２に記憶され
ている各種のコマンドのうちの画像処理コマンド情報を
実行するグラフィックプロセッサ３と、３次元物体の画
像の表面に貼り付けるための２次元画像等の情報である
テクスチュア情報を記憶するテクスチュアバッファ４
と、表示用の画像を記憶するフレームバッファ５と、隠
面消去処理のためのＺバッファ６と、グラフィックプロ
セッサ３が作成したデジタル画像データをアナログ信号
に変換するＤ／Ａコンバータ７と、Ｄ／Ａコンバータ７
がアナログ信号に変換した画像データを表示するモニタ
８とが備えられて構成されている。３次元グラフィック
ス装置ＴＤには、上記以外に、各種の入出力装置及び記
憶装置等が備えられているが、図示を省略している。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing a graphic processor according to an embodiment of the present invention; As shown in FIG. 1, the three-dimensional graphics device TD includes a host processor 1 that controls the entire device, and three-dimensional graphics including image processing command information (hereinafter, may be simply referred to as “command information”). Main memory 2 for storing an operation program of the image processing device TD, a graphic processor 3 for executing image processing command information among various commands stored in the main memory 2, and pasting on the surface of an image of a three-dimensional object Buffer 4 for storing texture information as information such as two-dimensional images for
A frame buffer 5 for storing an image for display, a Z buffer 6 for a hidden surface erasing process, a D / A converter 7 for converting digital image data created by the graphic processor 3 into an analog signal, A converter 7
And a monitor 8 for displaying image data converted into analog signals. The three-dimensional graphics device TD includes various input / output devices and storage devices in addition to the above, but is not shown.

【００１０】グラフィックプロセッサ３には、図２に示
すように、データバスＤＢ及びアドレスバスＡＢを介し
てホストプロセッサ１や主メモリ２とデータの遣り取り
をするインターフェース回路３０と、インターフェース
回路３０を介してデータバスＤＢから受け取った複数個
のコマンド情報をＦＩＦＯ形式で記憶するコマンド蓄積
部３１と、コマンド蓄積部３１から受け取ったコマンド
情報を順次処理し、いわゆるワールド座標系で表現され
た表示対象となる図形データを、例えば、視点の位置を
考慮した座標変換等の処理を行って、モニタ８に表示さ
れる表示用図形データに変換処理するジオメトリ演算部
ＧＣと、その表示用図形データを各画素毎についての表
示用画素データに変換処理するレンダリング演算部ＲＣ
と、レンダリング演算部ＲＣとフレームバッファ５等と
の間でのデータの流れを制御するメモリ制御回路３２
と、上記のコマンド蓄積部３１からレンダリング演算部
ＲＣに至るパイプラインからなり主に３次元画像を担当
する描画機構に対して、２次元画像の処理を担当する描
画機構であるスプライトコントローラ３６とが備えられ
ている。又、レンダリング演算部ＲＣには、ジオメトリ
演算部ＧＣから受け取った表示用図形データを画素デー
タに変換するラスタライザ３３と、ラスタライザ３３か
ら受け取った複数個の画素データをＦＩＦＯ形式で蓄積
する画素データ蓄積部３４と、画素データ蓄積部３４か
ら受け取った画素データに対して隠面処理等の処理を施
し、各画素毎についての表示用画素データに変換処理す
る画素データ処理部３５とが備えられている。As shown in FIG. 2, the graphic processor 3 has an interface circuit 30 for exchanging data with the host processor 1 and the main memory 2 via a data bus DB and an address bus AB, and an interface circuit 30 via an interface circuit 30. A command storage unit 31 for storing a plurality of pieces of command information received from the data bus DB in a FIFO format, and command information received from the command storage unit 31 are sequentially processed to display a graphic to be displayed expressed in a so-called world coordinate system. A geometry operation unit GC that performs processing such as coordinate conversion in consideration of the position of the viewpoint to convert the data into graphic data for display displayed on the monitor 8, and converts the graphic data for display into each pixel. Operation unit RC for converting the display pixel data into display pixel data
And a memory control circuit 32 for controlling the flow of data between the rendering operation unit RC and the frame buffer 5 or the like
And a sprite controller 36, which is a drawing mechanism which is composed of a pipeline from the command storage unit 31 to the rendering operation unit RC and mainly handles three-dimensional images, and which is in charge of processing of two-dimensional images. Provided. The rendering operation unit RC includes a rasterizer 33 that converts display graphic data received from the geometry operation unit GC into pixel data, and a pixel data storage unit that stores a plurality of pixel data received from the rasterizer 33 in a FIFO format. And a pixel data processing unit 35 that performs a process such as a hidden surface process on the pixel data received from the pixel data storage unit 34 and converts the pixel data into display pixel data for each pixel.

【００１１】上記ジオメトリ演算部ＧＣの構成について
更に詳述すると、ジオメトリ演算部ＧＣには、図３に示
すように、コマンド蓄積部３１から受け取ったコマンド
情報に基づいてジオメトリ演算部ＧＣの各部を制御する
コントローラ４０と、コマンド情報に含まれる表示対象
となる図形データの頂点座標，法線データ及び色データ
等を格納するとともに、各種の演算のためのワーキング
エリアとなるワーキングメモリ４１と、ワーキングメモ
リ４１に記憶されているデータに対して加減乗除等の演
算を実行して、上記の座標変換等を行う演算器４２と、
演算器４２の演算結果を記憶するデータ出力用メモリ４
３と、ワーキングメモリ４１に対して、コマンド蓄積部
３１からのデータと演算器４２からのデータとの何れを
書き込むかを選択するセレクタ４４と、ジオメトリ演算
部ＧＣの動作状態を管理するためのレジスタ４５とが備
えられている。The configuration of the geometry operation unit GC will be described in further detail. As shown in FIG. 3, the geometry operation unit GC controls each unit of the geometry operation unit GC based on command information received from the command storage unit 31. A working memory 41 which stores the vertex coordinates, normal data and color data of the graphic data to be displayed, which are included in the command information, and serves as a working area for various operations; An arithmetic unit 42 that performs arithmetic operations such as addition, subtraction, multiplication, and division on the data stored in
Data output memory 4 for storing the operation result of operation unit 42
3, a selector 44 for selecting which of the data from the command storage unit 31 and the data from the arithmetic unit 42 is to be written into the working memory 41, and a register for managing the operation state of the geometry arithmetic unit GC. 45 are provided.

【００１２】上記画素データ処理部３５の構成について
更に詳述すると、画素データ処理部３５には、画素デー
タ処理部３５内の各部を制御するコントローラ５０と、
画素データ蓄積部３４から受け取った画素データに対し
てディザー等の処理を行う演算器５１と、表示するため
のデータ（表示データ）としてフレームバッファ５に書
き込むデータを、演算器５１で処理したデータ，演算器
５１で処理していないデータ又はテクスチュアバッファ
から読み出したテクスチュアデータの３つのうちから選
択するセレクタ５２と、隠面処理のためのＺ値比較を行
うＺ比較回路５３と、画素データ処理部３５の動作状態
を管理するためのレジスタ５４とが備えられている。The configuration of the pixel data processing unit 35 will be described in further detail. The pixel data processing unit 35 includes a controller 50 for controlling each unit in the pixel data processing unit 35,
An arithmetic unit 51 that performs processing such as dithering on the pixel data received from the pixel data storage unit 34, and data to be written into the frame buffer 5 as data for display (display data). A selector 52 for selecting from three of data not processed by the arithmetic unit 51 or texture data read from the texture buffer; a Z comparison circuit 53 for comparing Z values for hidden surface processing; and a pixel data processing unit 35 And a register 54 for managing the operation state of the CPU.

【００１３】画素データ処理部３５が画素データ蓄積部
３４から受け取るデータは、主に画素データであるが、
レジスタ５４に書き込むためのデータである場合もあ
り、画素データ蓄積部３４から受け取るデータには、画
素データを処理するものか、あるいは、レジスタ５４へ
の書き込み指令であるか等を示すコマンドが含まれてい
る。画素データには、更に、モニタ画面上の表示アドレ
ス，視点からの距離であるＺ値，色データ，及び，テク
スチュアバッファ４のデータを利用する場合のテクスチ
ュアアドレス等が含まれ、画素データの各ビットが夫々
に割り付けられている。又、レジスタ５４への書き込み
指令の場合は、上記画素データにおける表示アドレス及
びＺ値に割り付けられたビットに、レジスタ５４に書き
込むための値が割り付けられる。The data received by the pixel data processing unit 35 from the pixel data storage unit 34 is mainly pixel data.
The data may be data to be written to the register 54, and the data received from the pixel data storage unit 34 includes a command indicating whether to process the pixel data or a command to write to the register 54. ing. The pixel data further includes a display address on the monitor screen, a Z value that is a distance from the viewpoint, color data, a texture address when using data in the texture buffer 4, and the like. Are assigned to each. In the case of a write command to the register 54, a value to be written to the register 54 is assigned to the bit assigned to the display address and the Z value in the pixel data.

【００１４】以下、上記構成の３次元グラフィックス装
置ＴＤの作動を概略説明する。ホストプロセッサ１は、
グラフィックプロセッサ３のインターフェース回路３０
のアドレスを指定した状態で、主メモリ２に記憶されて
いるコマンド情報をデータバスＤＢに順次出力する。こ
のコマンド情報には、描画指令以外に、ジオメトリ演算
部ＧＣからホストプロセッサ１に対して割り込み信号を
発生させるための割り込み信号発生指令（以下、便宜上
「第１割り込み信号発生指令」と称する）と、画素デー
タ処理部３５からホストプロセッサ１に対して割り込み
信号を発生させるための割り込み信号発生指令（以下、
便宜上「第２割り込み信号発生指令」と称する）とが含
まれる。第１割り込み信号発生指令は、ジオメトリ演算
部ＧＣのレジスタ４５の割り込み信号発生用ビットに
「１」を書き込む命令であり、第２割り込み信号発生指
令は、画素データ処理部３５のレジスタ５４の割り込み
信号発生用ビットに「１」を書き込む命令である。Hereinafter, the operation of the three-dimensional graphics device TD having the above configuration will be described. The host processor 1
Interface circuit 30 of graphic processor 3
In this state, the command information stored in the main memory 2 is sequentially output to the data bus DB. The command information includes, in addition to the drawing command, an interrupt signal generation command (hereinafter, referred to as a “first interrupt signal generation command” for convenience) for generating an interrupt signal from the geometry operation unit GC to the host processor 1. An interrupt signal generation command for generating an interrupt signal from the pixel data processing unit 35 to the host processor 1 (hereinafter, referred to as an interrupt signal generation command).
For convenience, this will be referred to as a “second interrupt signal generation command”). The first interrupt signal generation instruction is an instruction for writing “1” to an interrupt signal generation bit of the register 45 of the geometry operation unit GC, and the second interrupt signal generation instruction is an interrupt signal of the register 54 of the pixel data processing unit 35. This is an instruction to write “1” to the generation bit.

【００１５】コマンド情報中の第１割り込み信号発生指
令を書き込む位置としては、例えば、ジオメトリ演算部
ＧＣにて、あるコマンド情報を処理した場合において、
その処理結果を利用したいときに、そのコマンド情報の
直後に書き込めば良い。又、コマンド情報中の第２割り
込み信号発生指令を書き込む位置としては、例えば、画
素データ処理部３５からフレームバッファ５に対して表
示用画素データを書き込む状態から、スプライトコント
ローラ３６からフレームバッファ５に対して表示用画素
データを書き込む状態に切り替えたいときに、その画素
データ処理部３５からフレームバッファ５に最後に書き
込む表示用画素データの基となるコマンド情報の直後に
書き込めば良い。The position where the first interrupt signal generation command in the command information is written may be, for example, when certain command information is processed by the geometry operation unit GC.
When it is desired to use the processing result, it is sufficient to write immediately after the command information. The position where the second interrupt signal generation command in the command information is written may be, for example, from the state where the pixel data processing unit 35 writes the display pixel data to the frame buffer 5 or the state where the sprite controller 36 writes the display pixel data to the frame buffer 5. When it is desired to switch to a state in which the display pixel data is written by writing, the pixel data processing unit 35 may write the display immediately after the command information which is the basis of the display pixel data to be finally written into the frame buffer 5.

【００１６】データバスＤＢに出力されたコマンド情報
は、インターフェース回路３０を経由して、順次コマン
ド蓄積部３１に書き込まれる。コマンド蓄積部３１は、
ＦＩＦＯ形式で、先に蓄積されたコマンド情報から順に
ジオメトリ演算部ＧＣに送り、ジオメトリ演算部ＧＣは
受け取ったコマンド情報を順次処理する。つまり、ジオ
メトリ演算部はＧＣは、コマンド情報の並び順に処理す
る。ジオメトリ演算部ＧＣのコントローラ４０は、セレ
クタ４４及び演算器４２等を制御して上記座標変換等を
行い、演算結果をデータ出力メモリ４３に書き込む。コ
ントローラ４０は、コマンド蓄積部３１から上記の第１
割り込み信号発生指令を受け取ると、受け取った時点
で、その指示通りに、レジスタ４５にデータを書き込
む。これにより、レジスタ４５の割り込み信号発生用ビ
ットが「１」となり、この信号がインターフェース回路
３０を経由して、ホストプロセッサ１の割り込み信号入
力に送られる。ホストプロセッサ１は、この割り込み要
求を受けて、それまでの処理を中断し、例えば、ジオメ
トリ演算部ＧＣのデータ出力メモリ４３に書き込まれて
いるデータを読み取ることができる。The command information output to the data bus DB is sequentially written to the command storage unit 31 via the interface circuit 30. The command storage unit 31
In the FIFO format, the command information stored in advance is sent to the geometry operation unit GC in order, and the geometry operation unit GC sequentially processes the received command information. In other words, the geometry operation unit processes the GC in the order in which the command information is arranged. The controller 40 of the geometry operation unit GC controls the selector 44, the operation unit 42, and the like to perform the coordinate conversion and the like, and writes the operation result to the data output memory 43. The controller 40 sends the first
Upon receiving the interrupt signal generation command, at the time of receiving the command, data is written to the register 45 as instructed. As a result, the interrupt signal generation bit of the register 45 becomes “1”, and this signal is sent to the interrupt signal input of the host processor 1 via the interface circuit 30. The host processor 1 receives this interrupt request, suspends the processing up to that point, and can read, for example, data written in the data output memory 43 of the geometry operation unit GC.

【００１７】又、コントローラ４０が、コマンド蓄積部
３１から上記の第２割り込み信号発生指令を受け取る
と、前後のコマンド情報の処理により生成された表示用
図形データと並び順を維持した状態で、レンダリング演
算部ＲＣのラスタライザ３３に送る。ラスタライザ３３
は、ジオメトリ演算部ＧＣから表示用図形データを受け
取ると、適宜補間処理等を行いながら上記形式の画素デ
ータに変換し、画素データ蓄積部３４に順次書き込んで
行く。この処理の途中で、上記の第２割り込み信号発生
指令を受け取ると、前後の表示用図形データの処理によ
り生成された画素データと並び順を維持して画素データ
蓄積部３４に送る。When the controller 40 receives the above-described second interrupt signal generation command from the command storage unit 31, the rendering is performed while maintaining the display graphic data generated by processing the preceding and following command information in the same order as the display graphic data. This is sent to the rasterizer 33 of the arithmetic unit RC. Rasterizer 33
When receiving the graphic data for display from the geometry calculation unit GC, the data is converted into pixel data of the above format while appropriately performing interpolation processing and the like, and sequentially written into the pixel data storage unit 34. When the second interrupt signal generation command is received in the middle of this process, the command is sent to the pixel data storage unit 34 while maintaining the arrangement order with the pixel data generated by the processing of the preceding and following display graphic data.

【００１８】画素データ蓄積部３４は、ＦＩＦＯ形式で
あるので、先に書き込まれた画素データから順に画素デ
ータ処理部３５に送る。画素データ処理部３５のコント
ローラ５０は、画素データ蓄積部３４から画素データを
受け取ると、演算器５１及びＺ値比較回路を制御して、
順次、隠面処理のためのＺ値比較，色分解能を向上させ
るためのディザー処理，物体の影を表現するための輝度
計算をするシャドウ処理，明暗により遠近感を表現する
ための輝度計算をするフォグ／デプスキュー処理，又
は，テクスチュアバッファのデータの貼り付け等を実行
し、それらの処理結果の色データを表示用画素データと
して、Ｚ値比較回路の処理結果を鑑みながら、フレーム
バッファ５の指定された表示アドレスに書き込む。Since the pixel data storage unit 34 is in the FIFO format, the pixel data is sent to the pixel data processing unit 35 in order from the previously written pixel data. Upon receiving the pixel data from the pixel data storage unit 34, the controller 50 of the pixel data processing unit 35 controls the arithmetic unit 51 and the Z value comparison circuit,
It sequentially performs Z value comparison for hidden surface processing, dither processing for improving color resolution, shadow processing for calculating brightness for expressing a shadow of an object, and brightness calculation for expressing perspective by light and dark. The fog / depth skew processing, the pasting of data of the texture buffer, etc. are executed, and the color data of those processing results are used as display pixel data, and the frame buffer 5 is designated while considering the processing results of the Z value comparison circuit. To the specified display address.

【００１９】コントローラ５０は、画素データ蓄積部３
４から上記の第２割り込み信号発生指令を受け取ると、
受け取った時点で、その指示通りに、レジスタ５４にデ
ータを書き込む。これにより、レジスタ５４の割り込み
信号発生用ビットが「１」となり、この信号がインター
フェース回路３０を経由して、ホストプロセッサ１の割
り込み信号入力に送られる。ホストプロセッサ１は、こ
の割り込み要求を受けて、それまでの処理を中断し、例
えば、画素データ処理部３５からフレームバッファ５へ
書き込む状態から、スプライトコントローラ３６からフ
レームバッファ５へ書き込む状態へ切り換えることがで
きる。上記の如くして、フレームバッファ５に書き込ま
れた表示用画素データは、Ｄ／Ａコンバータ７にてアナ
ログ信号に変換された後、モニタ８に表示される。The controller 50 includes a pixel data storage 3
4 receives the above-mentioned second interrupt signal generation command,
Upon receipt, data is written to the register 54 as instructed. As a result, the interrupt signal generation bit of the register 54 becomes “1”, and this signal is sent to the interrupt signal input of the host processor 1 via the interface circuit 30. Upon receiving this interrupt request, the host processor 1 interrupts the processing up to that point, and for example, switches from the state of writing from the pixel data processing unit 35 to the frame buffer 5 to the state of writing from the sprite controller 36 to the frame buffer 5. it can. As described above, the display pixel data written in the frame buffer 5 is converted into an analog signal by the D / A converter 7 and displayed on the monitor 8.

【００２０】〔別実施形態〕以下、別実施形態を列記す
る。 上記実施の形態では、割り込み信号を発生させるた
めに、レジスタ４５又はレジスタ５４を備えているが、
コントローラ４０又はコントローラ５０が、ホストプロ
セッサ１に対して直接的に割り込み信号を出力する構成
としても良い。 上記実施の形態では、レンダリング演算部ＲＣは、
隠面処理のためのＺ値比較，色分解能を向上させるため
のディザー処理，物体の影を表現するための輝度計算を
するシャドウ処理，明暗により遠近感を表現するための
輝度計算をするフォグ／デプスキュー処理，又は，テク
スチュアバッファのデータの貼り付け等を実行するよう
に構成されているが、これらの機能は適宜省略変更可能
である。[Other Embodiments] Other embodiments will be listed below. In the above embodiment, the register 45 or the register 54 is provided to generate an interrupt signal.
The controller 40 or the controller 50 may output the interrupt signal directly to the host processor 1. In the above embodiment, the rendering operation unit RC
Z value comparison for hidden surface processing, dither processing for improving color resolution, shadow processing for calculating brightness to express shadows of objects, fog / to calculate brightness for expressing perspective with light and dark Although the configuration is such that depth skew processing, pasting of data in a texture buffer, and the like are performed, these functions can be appropriately omitted and changed.

【００２１】尚、特許請求の範囲の項に図面との対照を
便利にするために符号を記すが、該記入により本発明は
添付図面の構造に限定されるものではない。In the claims, reference numerals are provided for convenience of comparison with the drawings, but the present invention is not limited to the structure shown in the accompanying drawings.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の実施の形態にかかる概略ブロック構成
図FIG. 1 is a schematic block configuration diagram according to an embodiment of the present invention.

【図２】本発明の実施の形態にかかるグラフィックプロ
セッサの概略ブロック構成図FIG. 2 is a schematic block diagram of a graphic processor according to the embodiment of the present invention;

【図３】本発明の実施の形態にかかる要部ブロック構成
図FIG. 3 is a block diagram of a main part according to the embodiment of the present invention;

【図４】本発明の実施の形態にかかる要部ブロック構成
図FIG. 4 is a block diagram of a main part according to the embodiment of the present invention;

【符号の説明】[Explanation of symbols]

１ ホストプロセッサ ８ モニタ ３１ コマンド蓄積部 ３３ ラスタライザ ３４ 画素データ蓄積部 ３５ 画素データ処理部 ＤＢ データバス ＧＣ ジオメトリ演算部 ＲＣ レンダリング演算部 Reference Signs List 1 host processor 8 monitor 31 command storage unit 33 rasterizer 34 pixel data storage unit 35 pixel data processing unit DB data bus GC geometry calculation unit RC rendering calculation unit

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−149735（ＪＰ，Ａ) 特開 平２−32452（ＪＰ，Ａ) 特開 昭56−149644（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/38,9/46 G06T 1/20,11/00,15/00 G06T 17/00 - 17/50 ＪＩＣＳＴファイル（ＪＯＩＳ)────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-4-149735 (JP, A) JP-A-2-32452 (JP, A) JP-A-56-149644 (JP, A) Field (Int.Cl. ⁷ , DB name) G06F 9 / 38,9 / 46 G06T 1 / 20,11 / 00,15 / 00 G06T 17/00-17/50 JICST file (JOIS)

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 ホストプロセッサ（１）のデータバス
（ＤＢ）から受け取った複数個の画像処理コマンド情報
を蓄積するコマンド蓄積部（３１）と、 そのコマンド蓄積部（３１）に蓄積された前記画像処理
コマンド情報を、その並び順に従って処理することによ
り、表示対象となる図形データを、モニタ（８）に表示
される表示用図形データに変換処理するジオメトリ演算
部（ＧＣ）と、 そのジオメトリ演算部（ＧＣ）にて求められた表示用図
形データをその並び順に従って各画素毎についての表示
用画素データに変換処理するレンダリング演算部（Ｒ
Ｃ）とが設けられたグラフィックプロセッサであって、 前記ジオメトリ演算部（ＧＣ）は、前記画像処理コマン
ド情報に含まれる割り込み信号発生指令に基づいて、前
記ホストプロセッサ（１）に対して割り込み信号を出力
するように構成されているグラフィックプロセッサ。A command storage unit (31) for storing a plurality of pieces of image processing command information received from a data bus (DB) of a host processor (1), and the image stored in the command storage unit (31). A geometry calculation unit (GC) for converting the graphics data to be displayed into graphics data for display to be displayed on the monitor (8) by processing the processing command information in accordance with the arrangement order; The rendering operation unit (R) that converts the display graphic data obtained in (GC) into display pixel data for each pixel in accordance with the arrangement order.
C), wherein the geometry calculation unit (GC) sends an interrupt signal to the host processor (1) based on an interrupt signal generation command included in the image processing command information. A graphics processor configured to output. 【請求項２】 ホストプロセッサ（１）のデータバス
（ＤＢ）から受け取った画像処理コマンド情報に従っ
て、表示対象となる図形データを、モニタ（８）に表示
される表示用図形データに変換処理するジオメトリ演算
部（ＧＣ）と、 そのジオメトリ演算部（ＧＣ）にて求められた表示用図
形データをその並び順に従って各画素毎についての表示
用画素データに変換処理するレンダリング演算部（Ｒ
Ｃ）とが設けられたグラフィックプロセッサであって、 前記レンダリング演算部（ＲＣ）は、前記ジオメトリ演
算部（ＧＣ）から受け取った前記表示用図形データを画
素データに変換するラスタライザ（３３）と、そのラス
タライザ（３３）が出力する複数個の前記画素データを
蓄積する画素データ蓄積部（３４）と、 その画素データ蓄積部（３４）に蓄積された前記画素デ
ータを、その並び順に従って処理することにより、前記
表示用画素データに変換する画素データ処理部（３５）
とを備えて構成され、 前記ジオメトリ演算部（ＧＣ）は、前記画像処理コマン
ド情報に含まれる割り込み信号発生指令を受け取るに伴
って、その割り込み信号発生指令と他の画像処理コマン
ド情報との並び順に対応させて、夫々の画像処理コマン
ド情報に基づいて変換処理された前記表示用図形データ
に前記割り込み信号発生指令を混入した状態で、前記ラ
スタライザ（３３）に送るように構成され、 前記ラスタライザ（３３）は、前記割り込み信号発生指
令を、並び順を維持した状態で、前記画素データととも
に出力するように構成され、 前記画素データ処理部（３５）は、前記割り込み信号発
生指令に基づいて、前記ホストプロセッサ（１）に対し
て割り込み信号を出力するように構成されているグラフ
ィックプロセッサ。2. A geometry for converting graphic data to be displayed into graphic data for display displayed on a monitor (8) according to image processing command information received from a data bus (DB) of a host processor (1). A calculation unit (GC); and a rendering calculation unit (R) that converts display graphic data obtained by the geometry calculation unit (GC) into display pixel data for each pixel in accordance with the arrangement order.
C) wherein the rendering operation unit (RC) converts the display graphic data received from the geometry operation unit (GC) into pixel data, and a rasterizer (33). A pixel data storage unit (34) for storing a plurality of the pixel data output by the rasterizer (33), and the pixel data stored in the pixel data storage unit (34) are processed in accordance with the arrangement order. A pixel data processing unit (35) for converting the pixel data into the display pixel data.
The geometry calculation unit (GC) receives an interrupt signal generation command included in the image processing command information, and receives the interrupt signal generation command and other image processing command information in the order of arrangement. The rasterizer (33) is configured to be sent to the rasterizer (33) in a state where the interrupt signal generation command is mixed with the display graphic data converted based on the respective image processing command information. ) Is configured to output the interrupt signal generation command together with the pixel data while maintaining the arrangement order, and the pixel data processing unit (35) is configured to output the host signal based on the interrupt signal generation command. A graphics processor configured to output an interrupt signal to the processor (1).