JP3036940B2 - Divider circuit with phase inversion protection function - Google Patents
Divider circuit with phase inversion protection functionInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明はディジタル信号処理回路
におけるクロック分周回路に関し、特に分周出力の位相
反転を防止した機能を有する分周回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock frequency dividing circuit in a digital signal processing circuit, and more particularly to a frequency dividing circuit having a function of preventing a phase-reversal of a frequency-divided output.
【０００２】[0002]
【従来の技術】従来のクロック分周回路として、例えば
２分周回路の例を図４に示すように、フリップフロップ
１１と論理積回路１２で構成されており、入力クロック
ａを基準パルスｂに基づいて２分周し、２分周出力ｇを
出力するように構成されている。図５は前記入力クロッ
クａ、基準パルスｂ、出力ｇの信号波形図であり、入力
クロックａよりも基準パルスｂの位相が多少遅れている
という条件の下で、入力クロックの立上がり時点で基準
パルスｂを読み込み、フリップフロップ１１から２分周
出力ｇを出力している。2. Description of the Related Art As a conventional clock frequency dividing circuit, for example, as shown in FIG. 4, an example of a frequency dividing circuit is composed of a flip-flop 11 and an AND circuit 12, and an input clock a is used as a reference pulse b. It is configured to divide the frequency by 2 based on the output and output a frequency-divided output g. FIG. 5 is a signal waveform diagram of the input clock a, the reference pulse b, and the output g. Under the condition that the phase of the reference pulse b is slightly behind the input clock a, the reference pulse b is read, and the divide-by-2 output g is output from the flip-flop 11.
【０００３】[0003]
【発明が解決しようとする課題】このような従来のクロ
ック分周回路は、基準パルスｂの変化点と、入力クロッ
クａの立上がりが常に一致して入力されなくてはならな
いという条件付回路となっている。このため、分周出力
の位相が正しいか、否かの判定回路も無く、何らかの要
因により基準パルスよりも入力クロックの入力タイミン
グが遅れた場合には、正規の分周出力の位相に対し、反
転位相出力となってしまうという問題がある。本発明の
目的は、このような反転位相出力を回避する位相反転保
護機能を有する分周回路を提供することにある。Such a conventional clock frequency dividing circuit is a conditional circuit in which the changing point of the reference pulse b and the rising edge of the input clock a must always be inputted in coincidence. ing. For this reason, there is no circuit for determining whether the phase of the divided output is correct or not. If the input timing of the input clock is delayed from the reference pulse for some reason, the phase of the regular divided output is inverted. There is a problem that the output becomes a phase output. An object of the present invention is to provide a frequency divider having a phase inversion protection function for avoiding such an inverted phase output.
【０００４】[0004]
【課題を解決するための手段】本発明の分周回路は、入
力クロックを基準パルスに基づいて分周する分周手段
と、入力クロックと基準パルスとの位相関係に応じて出
力が変化される手段と、この出力の変化に応じて分周手
段からの出力を反転又は非反転する手段とを備える。例
えば、入力クロックを基準パルスに基づいて２分周する
第１のフリップフロップと、この第１のフリップフロッ
プの出力と基準パルスとの排他的論理和を取る第１の排
他的論理和回路と、入力クロックの反転信号を前記基準
パルスに基づいて読み出す第２のフリップフロップと、
第１の排他的論理和回路の出力を第２のフリップフロッ
プの出力で読み出す第３のフリップフロップと、第３の
フリップフロップの出力結果により第１のフリップフロ
ップからの分周出力を反転又は非反転させる第２の排他
的論理和回路とで構成される。According to the frequency dividing circuit of the present invention, the output is changed according to the phase relationship between the input clock and the reference pulse, and the frequency dividing means for dividing the input clock based on the reference pulse. Means for inverting or non-inverting the output from the frequency dividing means in accordance with the change in the output. For example, a first flip-flop that divides an input clock by 2 based on a reference pulse, a first exclusive-OR circuit that takes an exclusive OR of an output of the first flip-flop and a reference pulse, A second flip-flop for reading an inverted signal of the input clock based on the reference pulse;
A third flip-flop for reading an output of the first exclusive-OR circuit with an output of the second flip-flop, and inverting or non-inverting a frequency-divided output from the first flip-flop according to an output result of the third flip-flop. And a second exclusive OR circuit for inverting.
【０００５】[0005]
【作用】入力クロックと基準パルスの位相関係に応じて
分周手段の出力を反転、非反転することで、入力クロッ
クと基準パルスの位相関係が逆転されたときに生じる分
周信号の反転を解消する。By inverting and non-inverting the output of the frequency dividing means according to the phase relationship between the input clock and the reference pulse, the inversion of the frequency-divided signal caused when the phase relationship between the input clock and the reference pulse is reversed is eliminated. I do.
【０００６】[0006]
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例の回路図であり、ここでは
２分周回路の例を示している。この回路は、フリップフ
ロップ１と論理積回路２で２分周器を構成し、入力クロ
ックａと基準パルスｂを否定回路４で反転した信号ｃが
入力される。又、フリップフロップ３には入力クロック
ａを否定回路５で反転した信号と基準パルスｂが入力さ
れる。更に、排他的論理和回路６は、前記フリップフロ
ップ１の出力ｄと基準パルスｂとを比較する。フリップ
フロップ７はこの排他的論理和回路６の出力ｅと前記フ
リップフロップ３の出力を入力する。このフリップフロ
ップ７の出力ｆは、前記フリップフロップ１の出力ｄと
排他的論理和回路８において比較され、出力ｇが出力さ
れる。Next, the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram of one embodiment of the present invention. Here, an example of a divide-by-2 circuit is shown. In this circuit, a flip-flop 1 and an AND circuit 2 constitute a frequency divider, and a signal c obtained by inverting an input clock a and a reference pulse b by a NOT circuit 4 is input. The flip-flop 3 receives a signal obtained by inverting the input clock a by the NOT circuit 5 and a reference pulse b. Further, the exclusive OR circuit 6 compares the output d of the flip-flop 1 with the reference pulse b. The flip-flop 7 receives the output e of the exclusive OR circuit 6 and the output of the flip-flop 3. The output f of the flip-flop 7 is compared with the output d of the flip-flop 1 in the exclusive OR circuit 8, and the output g is output.
【０００７】この分周回路では、図２に各部の信号波形
図を示すように、入力クロックａと基準パルスｂの反転
信号ｃをフリップフロップ１に入力させると、入力クロ
ックａが立上がり点で反転信号ｃを読み込み、出力ｄを
出力し、排他的論理和回路８を通して２分周出力ｇ（図
３参照）を出力する。一方、何らかの要因により、入力
クロックａが基準パルスｂに対して遅延した場合には、
図３に示すように、入力クロックａは立上がり点で反転
信号ｃを読み込むと、フリップフロップ１の出力はｄ’
となり、これは正常時の出力ｄと位相が反転されてい
る。In this frequency dividing circuit, when an input clock a and an inverted signal c of a reference pulse b are input to a flip-flop 1 as shown in a signal waveform diagram of each section in FIG. 2, the input clock a is inverted at a rising point. The signal c is read, the output d is output, and the divide-by-2 output g (see FIG. 3) is output through the exclusive OR circuit 8. On the other hand, if the input clock a is delayed with respect to the reference pulse b for some reason,
As shown in FIG. 3, when the input clock a reads the inverted signal c at the rising point, the output of the flip-flop 1 becomes d ′.
This is inverted in phase with the output d during normal operation.
【０００８】しかしながら、この際には排他的論理和回
路６において出力ｄ’と基準パルスｂの排他的論理和を
とることで出力ｅが得られ、この出力ｅをフリップフロ
ップ７にフリップフロップ３の出力と共に入力すること
で、同図の矢印の点を読み込み、結果として出力ｆを得
る。この出力ｆにより排他的論理和回路８において出力
ｄ’に反転制御がかかり、位相反転が解消された出力ｇ
が得られることになる。However, in this case, the output e is obtained by taking the exclusive OR of the output d 'and the reference pulse b in the exclusive OR circuit 6, and this output e is supplied to the flip-flop 7 and the output of the flip-flop 3 By inputting together with the output, the point indicated by the arrow in the figure is read, and as a result, the output f is obtained. The output f 'is subjected to inversion control by the output f in the exclusive OR circuit 8, and the output g from which the phase inversion has been eliminated.
Is obtained.
【０００９】[0009]
【発明の効果】以上説明したように本発明は、入力クロ
ックと基準パルスの位相関係に基づいて分周器からの分
周出力を反転又は非反転させるので、何らかの要因によ
り２分周器のロードが正確な位置でかからなかった場合
でも、位相が反転されることがない正常な位相の出力を
得ることができる効果がある。As described above, the present invention inverts or non-inverts the frequency-divided output from the frequency divider based on the phase relationship between the input clock and the reference pulse. Has an effect of obtaining a normal-phase output in which the phase is not inverted, even if is not applied at an accurate position.
【図１】本発明の位相反転保護機能を有する分周回路の
一実施例の回路図である。FIG. 1 is a circuit diagram of an embodiment of a frequency divider having a phase inversion protection function according to the present invention.
【図２】図１の回路における正常動作時の信号波形図で
ある。FIG. 2 is a signal waveform diagram during a normal operation in the circuit of FIG. 1;
【図３】図１の回路における位相反転保護動作を行う際
の信号波形図である。FIG. 3 is a signal waveform diagram when performing a phase inversion protection operation in the circuit of FIG. 1;
【図４】従来の分周回路の一例の回路図である。FIG. 4 is a circuit diagram of an example of a conventional frequency dividing circuit.
【図５】図４の回路における分周動作を示す信号波形図
である。FIG. 5 is a signal waveform diagram showing a frequency division operation in the circuit of FIG.
１，３，７ フリップフロップ ２ 論理積回路 ４，５ 否定回路 ６，８ 排他的論理和回路 1,3,7 Flip-flop 2 AND circuit 4,5 Negation circuit 6,8 Exclusive OR circuit
Claims (2)
周する分周手段と、入力クロックと基準パルスとの位相
関係に応じて出力が変化される手段と、この出力の変化
に応じて前記分周手段からの出力を反転又は非反転する
手段とを備えることを特徴とする位相反転保護機能を有
する分周回路。A frequency dividing means for dividing an input clock based on a reference pulse; a means for changing an output in accordance with a phase relationship between the input clock and the reference pulse; Means for inverting or non-inverting the output from the frequency dividing means.
分周する第１のフリップフロップと、この第１のフリッ
プフロップの出力と基準パルスとの排他的論理和を取る
第１の排他的論理和回路と、入力クロックの反転信号を
前記基準パルスに基づいて読み出す第２のフリップフロ
ップと、前記第１の排他的論理和回路の出力を前記第２
のフリップフロップの出力で読み出す第３のフリップフ
ロップと、この第３のフリップフロップの出力結果によ
り前記第１のフリップフロップからの分周出力を反転又
は非反転させる第２の排他的論理和回路とを備えること
を特徴とする位相反転保護機能を有する分周回路。2. An input clock based on a reference pulse,
A first flip-flop for frequency division, a first exclusive-OR circuit for obtaining an exclusive OR of an output of the first flip-flop and a reference pulse, and an inverted signal of an input clock based on the reference pulse. And a second flip-flop for reading the output of the first exclusive-OR circuit from the second flip-flop.
A third flip-flop, which is read by the output of the flip-flop, and a second exclusive-OR circuit that inverts or non-inverts the frequency-divided output from the first flip-flop based on the output result of the third flip-flop. A frequency divider having a phase inversion protection function, comprising:
Priority Applications (1)
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|---|---|---|---|
| JP3350659A JP3036940B2 (en) | 1991-12-12 | 1991-12-12 | Divider circuit with phase inversion protection function |
Applications Claiming Priority (1)
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Publications (2)
| Publication Number | Publication Date |
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| JPH05167437A JPH05167437A (en) | 1993-07-02 |
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| JP3350659A Expired - Fee Related JP3036940B2 (en) | 1991-12-12 | 1991-12-12 | Divider circuit with phase inversion protection function |
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| JP (1) | JP3036940B2 (en) |
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- 1991-12-12 JP JP3350659A patent/JP3036940B2/en not_active Expired - Fee Related
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| JPH05167437A (en) | 1993-07-02 |
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