JP3036590B2 - External device control circuit - Google Patents
External device control circuitInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、プロセッサに接続
される外部エージェントに関し、特に前記外部エージェ
ントにＬＳＩを用いる情報処理装置における外部デバイ
スへのアクセスを論理シミュレーション及びテストパタ
ン作成時に効率的に行うための外部デバイス制御回路に
関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an external agent connected to a processor, and more particularly to a method for efficiently accessing an external device in an information processing apparatus using an LSI as the external agent at the time of logic simulation and test pattern creation. And an external device control circuit.
【０００２】[0002]
【従来の技術】初期化プログラムなどが格納されるＥＰ
ＲＯＭなどの外部デバイスのアクセス・タイムの補償は
外部エージェントで行う必要があるが、前記外部デバイ
スのアクセス・タイムは１００ｎｓｅｃ〜３００ｎｓｅ
ｃ程度であり、プロセッサ及び前記外部エージェントの
動作クロックの周期に比べ非常に長い時間であるため、
論理シミュレーション及びテストパタン作成を行う際に
も１００ｎｓｅｃ〜３００ｎｓｅｃの前記外部デバイス
へのアクセスが行われ、論理シミュレーション実行時間
及び論理シミュレーション結果の検証時間及びテストパ
タンのパタン数が膨大となる。2. Description of the Related Art EP storing an initialization program and the like
The access time of an external device such as a ROM needs to be compensated for by an external agent, but the access time of the external device is 100 ns to 300 ns.
c, which is much longer than the period of the operation clock of the processor and the external agent,
When performing the logic simulation and the test pattern creation, the external device is accessed for 100 nsec to 300 nsec, and the logic simulation execution time, the verification time of the logic simulation result, and the number of test pattern patterns become enormous.
【０００３】このため、実開平１ー１６９８２７号公報
には、少なくとも第１カウンタ、第２カウンタからなる
カウンタ回路において、第１カウンタのオーバーフロー
を示すキャリー信号と第２カウンタのカウンタ・イネー
ブル信号とを接続し、上記第２カウンタの第１カウンタ
のキャリー信号とテスト信号とを入力し、イネーブル信
号に信号を出力するＯＲ回路を備えたカウンタ回路を備
えることで、カウンタを高速化して上記問題点を解消す
る技術が開示されている。For this reason, Japanese Unexamined Utility Model Publication No. 1-169827 discloses that at least a counter circuit composed of a first counter and a second counter includes a carry signal indicating an overflow of the first counter and a counter enable signal of the second counter. A counter circuit having an OR circuit for inputting a carry signal and a test signal of the first counter of the second counter and outputting a signal as an enable signal; A technique for solving the problem is disclosed.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、上記し
たようにＬＳＩ内にて外部デバイスへのアクセス・タイ
ムを補償するために使用されるような場合、カウンタの
カウント値そのものには意味が無く、最上位ビットのキ
ャリー信号のみが意味を持つため、上記した従来のカウ
ンタ回路では、機能的には第１カウンタに故障があった
としてもその故障が検出できない。そのため第１カウン
タのキャリー信号とテスト信号とを入力するＯＲ回路の
出力はテスト信号が有効となると、第２カウンタのイネ
ーブル信号は第１カウンタのキャリー信号の結果によら
ず有効となってしまうことである。However, in the case where the LSI is used for compensating the access time to an external device in the LSI as described above, the count value of the counter itself has no meaning, and Since only the carry signal of the upper bit has a meaning, the conventional counter circuit described above cannot functionally detect a failure even if the first counter has a failure. Therefore, the output of the OR circuit which inputs the carry signal and the test signal of the first counter becomes valid when the test signal becomes valid, and the enable signal of the second counter becomes valid regardless of the result of the carry signal of the first counter. It is.
【０００５】本発明は、論理シミュレーション及びテス
トパタン作成時の外部デバイスへのアクセスを高速化
し、論理シミュレーション実行時間及び論理シミュレー
ション結果の検証時間を短縮すること、かつ、テストパ
タンにおけるパタン数の削減及びカウンタの故障検出を
可能とすることを目的としている。SUMMARY OF THE INVENTION The present invention speeds up access to an external device during logic simulation and test pattern creation, shortens logic simulation execution time and verification time of logic simulation results, and reduces the number of patterns in test patterns. An object of the present invention is to enable detection of a failure of a counter.
【０００６】[0006]
【課題を解決するための手段】本発明によれば、プロセ
ッサに接続されるＬＳＩにて外部デバイスのタイミング
補償を行う情報処理装置において、カスケード接続さ
れ、前記外部デバイスのアクセスタイムのタイミングを
確保するための複数のカウンタと、論理シミュレーショ
ン時及びテストパタン作成時にのみ有効となるテスト信
号と、前記プロセッサからの要求を制御するプロセッサ
インタフェース制御部と、前記プロセッサからの前記外
部デバイスへのアクセス要求及び前記テスト信号の状態
により前記カウンタのイネーブル信号を制御するカウン
タ・イネーブル制御部と、前記カウンタのキャリー信号
により前記外部デバイスへの信号を制御する外部デバイ
ス制御部を具備して構成され、論理シミュレーション時
にはカスケード接続された後段のカウン夕が前段のカウ
ンタと同時にカウン卜・アップするようにイネーブル信
号を与え、前記後段のカウンタのキャリー信号にて前記
外部デバイスへのアクセスを制御することを特徴とする
外部デバイス制御回路が得られる。According to the present invention, in an information processing apparatus for performing timing compensation of an external device by an LSI connected to a processor, the information processing apparatus is cascaded to secure the timing of the access time of the external device. A plurality of counters, a test signal that is valid only at the time of logic simulation and test pattern creation, a processor interface control unit that controls a request from the processor, an access request to the external device from the processor, and A counter enable control unit for controlling an enable signal of the counter according to a state of a test signal; and an external device control unit for controlling a signal to the external device by a carry signal of the counter. Connection Which gave an enable signal to the subsequent counter evening to count Bok up simultaneously with the previous stage of the counter, the external device control and controls access to the external device at the subsequent stage of the counter carry signal A circuit is obtained.
【０００７】又、本発明によれば、プロセッサに接続さ
れるＬＳＩにて外部デバイスのタイミング補償を行う情
報処理装置において、カスケード接続され、前記外部デ
バイスのアクセスタイムのタイミングを確保するための
複数のカウンタと、論理シミュレーション時及びテスト
パタン作成時にのみ有効となるテスト信号と、前記プロ
セッサからの要求を制御するプロセッサインタフェース
制御部と、前記プロセッサからの前記外部デバイスへの
アクセス要求及び前記テスト信号の状態により前記カウ
ンタのイネーブル信号を制御するカウンタ・イネーブル
制御部と、前記カウンタのキャリー信号により前記外部
デバイスへの信号を制御する外部デバイス制御部を具備
して構成され、前記テスト信号により論理シミュレーシ
ョン時及びテストパタン作成時であることを指示される
と、前記カウンタ・イネーブル制御部はカスケード接続
された全カウンタにイネーブル信号を出力し、かつ、前
記外部デバイス制御部はカスケード接続された全カウン
タのキャリー信号を検出し、前記外部デバイスに信号を
通知することにより論理シミュレーションを高速化する
ことおよび前記カウンタの故障検出率を損なうことなく
テストパタンのパタン数を削減することを特徴とする外
部デバイス制御回路が得られる。Further, according to the present invention, in an information processing apparatus for compensating timing of an external device by an LSI connected to a processor, a plurality of cascade-connected information processing devices for ensuring timing of access time of the external device are provided. A counter, a test signal that is valid only at the time of logic simulation and test pattern creation, a processor interface control unit that controls a request from the processor, and an access request to the external device from the processor and a state of the test signal A counter enable control unit that controls an enable signal of the counter, and an external device control unit that controls a signal to the external device by a carry signal of the counter. test The counter enable control unit outputs an enable signal to all the cascade-connected counters, and the external device control unit outputs the carry signals of all the cascade-connected counters. An external device control circuit for detecting and notifying the external device of a signal to speed up logic simulation and reducing the number of test patterns without impairing the failure detection rate of the counter. Can be
【０００８】[0008]
【作用】テスト信号により論理シミュレーション時及び
テストパタン作成時であることを認識するとカウンタ・
イネーブル制御部は、各カウンタにイネーブル信号を出
力し、各カウンタはカウンタアップし、外部デバイス制
御部は、各カウンタのキャリー信号が入力されると外部
デバイスにアクセスの終了を通知する。このため、論理
シミュレーション時及びテストパタン作成時はカウンタ
は高速動作を行い、外部デバイスのアクセスにかかる時
間を短縮可能となり、かつ、各カウンタの故障検出も可
能となる。[Action] When it is recognized from the test signal that the logic simulation and the test pattern are being created, the counter
The enable control unit outputs an enable signal to each counter, each counter counts up, and the external device control unit notifies the external device of the end of the access when the carry signal of each counter is input. For this reason, at the time of logic simulation and test pattern creation, the counter operates at a high speed, so that the time required for accessing an external device can be reduced, and the failure of each counter can be detected.
【０００９】[0009]
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照して詳細に説明する。図１は本発明の一
実施の形態における外部デバイス制御回路の構成を示す
ブロック図であり、図２，図３，図４及び図５は本発明
の一実施の形態における外部デバイス制御回路の動作を
示すタイミングチャートである。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a block diagram showing a configuration of an external device control circuit according to an embodiment of the present invention. FIGS. 2, 3, 4 and 5 show operations of the external device control circuit according to an embodiment of the present invention. FIG.
【００１０】図１には、プロセッサ１００と、外部エー
ジェント１０１とが示されている。外部エージェント１
０１において、プロセッサ・インタフェース制御部１０
６は、プロセッサ１００から出力されるプロセッサ・イ
ンタフェース信号１０７を入力し、外部デバイス１１９
へのリードと判断すると、プロセッサ・リード指示信号
１１７を出力し、外部デバイス１１９へのライトと判断
すると、プロセッサ・ライト指示信号１１８を出力す
る。FIG. 1 shows a processor 100 and an external agent 101. External agent 1
01, the processor interface controller 10
6 receives the processor interface signal 107 output from the processor 100 and
If it is determined that the data is to be read from the external device 119, a processor read instruction signal 117 is output.
【００１１】カウンタ・イネーブル制御部１０５は、論
理シミュレーション時及びテストパタン作成時にのみ有
効となるテスト信号１０８と、プロセッサ・リード指示
信号１１７と、プロセッサ・ライト指示信号１１８と、
キャリー信号１１１と、が入力され、アクセスタイム確
保カウンタ１０３とアクセスタイム確保カウンタ１０４
とにカウントアップを要求するカウンタ・イネーブル信
号（以下イネーブル信号１０９と呼ぶ）１０９とカウン
タ・イネーブル信号（以下イネーブル信号１１０と呼
ぶ）１１０とを出力する。The counter enable control unit 105 includes a test signal 108, a processor read instruction signal 117, a processor write instruction signal 118, which is valid only at the time of logic simulation and test pattern creation.
The carry signal 111 is input, and the access time securing counter 103 and the access time securing counter 104 are input.
A counter enable signal (hereinafter, referred to as an enable signal 109) 109 and a counter enable signal (hereinafter, referred to as an enable signal 110) 110 are output.
【００１２】アクセスタイム確保カウンタ１０３は、カ
ウンタ・イネーブル制御部１０５からのイネーブル信号
１０９によりカウントアップし、オーバーフローすると
キャリー信号１１１を出力する。アクセスタイム確保カ
ウンタ１０４は、カウンタ・イネーブル制御部１０５か
らのイネーブル信号１１０によりカウントアップし、オ
ーバーフローするとキャリー信号１１２を出力する。The access time securing counter 103 counts up by an enable signal 109 from the counter enable control unit 105, and outputs a carry signal 111 when overflow occurs. The access time securing counter 104 counts up by an enable signal 110 from the counter enable control unit 105, and outputs a carry signal 112 when overflow occurs.
【００１３】外部デバイス制御部１０２は、プロセッサ
・リード指示信号１１７と、プロセッサ・ライト指示信
号１１８と、キャリー信号１１１と、キャリー信号１１
２と、が入力され、プロセッサ・リード指示信号１１７
によりリード時であることが示されると、外部デバイス
１１９に外部デバイス・リード指示信号１１３と、アド
レス１１５と、を出力することにより、外部デバイス１
１９へのリードを通知し、外部デバイス１１９からデー
タ１１６を受信し、プロセッサ・ライト指示信号１１８
によりライト時であることが示されると、外部デバイス
１１９に外部デバイス・ライト指示信号１１４と、アド
レス１１５と、データ１１６と、を出力することによ
り、外部デバイス１１９へのライトを通知し、外部デバ
イス１１９へデータ１１６を書き込む。The external device control unit 102 includes a processor read instruction signal 117, a processor write instruction signal 118, a carry signal 111, and a carry signal 11.
2 is input, and the processor read instruction signal 117 is input.
Indicates that the reading is being performed, the external device 119 outputs the external device read instruction signal 113 and the address 115 to the external device 119 to output the external device 1.
19, the data 116 is received from the external device 119, and the processor write instruction signal 118
Indicates that writing is being performed, an external device write instruction signal 114, an address 115, and data 116 are output to the external device 119 to notify the external device 119 of writing to the external device 119. The data 116 is written to 119.
【００１４】次に、本発明の一実施の形態の動作につい
て、図１，図２，図３，図４及び図５を参照して詳細に
説明する。図２は、外部デバイス・リード実行時の図１
の各部における動作を示す、テスト信号が有効状態であ
る時のタイミングチャートである。図３は、外部デバイ
ス・リード実行時の図１の各部における動作を示す、テ
スト信号が無効状態である時のタイミングチャートであ
る。図４は、外部デバイス・ライト実行時の図１の各部
における動作を示す、テスト信号が有効状態である時の
タイミングチャートである。図５は、外部デバイス・ラ
イト実行時の図１の各部における動作を示す、テスト信
号が無効状態である時のタイミングチャートである。Next, the operation of the embodiment of the present invention will be described in detail with reference to FIGS. 1, 2, 3, 4 and 5. FIG. 2 shows the state of FIG.
4 is a timing chart showing the operation of each unit when the test signal is in a valid state. FIG. 3 is a timing chart showing the operation of each unit in FIG. 1 when executing an external device read, when the test signal is in an invalid state. FIG. 4 is a timing chart showing an operation of each unit in FIG. 1 when an external device write is executed, when a test signal is in a valid state. FIG. 5 is a timing chart showing the operation of each unit in FIG. 1 when executing an external device write, when the test signal is in an invalid state.
【００１５】以下、テスト信号１０８により論理シミュ
レーション時及びテストパタン作成時であることが外部
エージェント１０１に通知されている時の外部デバイス
・リードについて説明する。テスト信号１０８により論
理シミュレーション時及びテストパタン作成時であるこ
とを通知され（図２のＡ）、かつ、プロセッサ・リード
指示信号１１７がアサートされると（図２のＢ）、外部
デバイス制御部１０２は、外部デバイス・リード指示信
号１１３と、アドレス１１５と、をアサートし（図２の
Ｃ、Ｄ）、カウンタ・イネーブル制御部１０５はアクセ
スタイム確保カウンタ１０３のイネーブル信号１０９と
アクセスタイム確保カウンタ１０４のイネーブル信号１
１０との両方をアサートする（図２のＥ、Ｆ）。イネー
ブル信号１０９とイネーブル信号１１０により、アクセ
スタイム確保カウンタ１０３とアクセスタイム確保カウ
ンタ１０４は同時にカウントアップする（図２のＧ、
Ｈ）。An external device read when the external agent 101 is notified by the test signal 108 at the time of logic simulation and at the time of test pattern creation will be described below. When it is notified by the test signal that the logic simulation is being performed and the test pattern is being created (A in FIG. 2), and the processor read instruction signal 117 is asserted (B in FIG. 2), the external device control unit 102 Asserts the external device read instruction signal 113 and the address 115 (C and D in FIG. 2), and the counter enable control unit 105 enables the enable signal 109 of the access time reservation counter 103 and the enable signal 109 of the access time reservation counter 104. Enable signal 1
10 is asserted (E, F in FIG. 2). With the enable signal 109 and the enable signal 110, the access time reservation counter 103 and the access time reservation counter 104 count up simultaneously (G in FIG. 2,
H).
【００１６】その後、アクセスタイム確保カウンタ１０
３がオーバーフローするとその旨を指示するキャリー信
号１１１と、アクセスタイム確保カウンタ１０４がオー
バーフローするとその旨を指示するキャリー信号１１２
とが同時にアサートされる（図２のＩ、Ｊ）。外部デバ
イス制御部１０２では、キャリー信号１１１とキャリー
信号１１２とが入力され、キャリー信号１１１とキャリ
ー信号１１２の論理積により外部デバイス１１９から出
力されたデータ１１６をセットし（図２のＫ）、外部デ
バイス・リード指示信号１１３とアドレス１１５をネゲ
ートする。Thereafter, the access time securing counter 10
3 overflows, and carry signal 112 instructing access time securing counter 104 when overflow occurs.
Are simultaneously asserted (I and J in FIG. 2). The external device control unit 102 receives the carry signal 111 and the carry signal 112, sets the data 116 output from the external device 119 by the logical product of the carry signal 111 and the carry signal 112 (K in FIG. 2), The device read instruction signal 113 and the address 115 are negated.
【００１７】次にテスト１０８信号により論理シミュレ
ーション時及びテストパタン作成時でないことが外部エ
ージェント１０１に通知されている時の外部デバイス・
リードについて説明する。テスト信号１０８により論理
シミュレーション時及びテストパタン作成時でないこと
を通知され（図３のＡ）、かつ、プロセッサ・リード指
示信号１１７がアサートされると（図３のＢ）、外部デ
バイス制御部１０２は、外部デバイス・リード指示信号
１１３と、アドレス１１５と、をアサートし（図３の
Ｃ、Ｄ）、カウンタ・イネーブル制御部１０５はアクセ
スタイム確保カウンタ１０３のイネーブル信号１０９を
アサートする（図３のＥ）。イネーブル信号１０９によ
り、アクセスタイム確保カウンタ１０３がカウントアッ
プする（図３のＧ）。Next, when the external agent 101 is notified by the test 108 signal that it is not during the logic simulation or the test pattern creation,
The lead will be described. When it is notified by the test signal 108 that it is not the time of the logic simulation or the test pattern creation (A in FIG. 3) and the processor read instruction signal 117 is asserted (B in FIG. 3), the external device control unit 102 , The external device read instruction signal 113 and the address 115 are asserted (C and D in FIG. 3), and the counter enable control unit 105 asserts the enable signal 109 of the access time reservation counter 103 (E in FIG. 3). ). The access time securing counter 103 counts up by the enable signal 109 (G in FIG. 3).
【００１８】その後、アクセスタイム確保カウンタ１０
３がオーバーフローするとキャリー信号１１１が同時に
アサートされる（図３のＩ）。キャリー信号１１１がカ
ウンタ・イネーブル制御部１０５に入力されるとイネー
ブル信号１１０を出力し（図３のＦ）、イネーブル信号
１１０により、アクセスタイム確保カウンタ１０４がカ
ウントアップする（図３のＨ）。その後、アクセスタイ
ム確保カウンタ１０４がオーバーフローするとキャリー
信号１１２がアサートされる（図３のＪ）。外部デバイ
ス制御部１０２では、キャリー信号１１１とキャリー信
号１１２とが入力され、キャリー信号１１１とキャリー
信号１１２の論理積により、外部デバイス１１７から出
力されたデータ１１６をセットし（図３のＫ）、外部デ
バイス・リード指示信号１１３と、アドレス１１５とを
ネゲートする。Thereafter, the access time securing counter 10
When 3 overflows, carry signal 111 is simultaneously asserted (I in FIG. 3). When the carry signal 111 is input to the counter enable control unit 105, an enable signal 110 is output (F in FIG. 3), and the access signal securing counter 104 is counted up by the enable signal 110 (H in FIG. 3). Thereafter, when the access time reservation counter 104 overflows, the carry signal 112 is asserted (J in FIG. 3). In the external device control unit 102, the carry signal 111 and the carry signal 112 are input, and the data 116 output from the external device 117 is set by the logical product of the carry signal 111 and the carry signal 112 (K in FIG. 3). The external device read instruction signal 113 and the address 115 are negated.
【００１９】次にテスト信号１０８により論理シミュレ
ーション時及びテストパタン作成時であることが外部エ
ージェント１０１に通知されている時の外部デバイス・
ライトについて説明する。テスト信号１０８により論理
シミュレーション時及びテストパタン作成時であること
を通知され（図４のＡ）、かつ、プロセッサ・ライト指
示信号１１８がアサートされると（図４のＢ）、外部デ
バイス制御部１０２は、外部デバイス・ライト指示信号
１１４と、アドレス１１５と、データ１１６と、をアサ
ートし（図４のＣ、Ｄ、Ｋ）、カウンタ・イネーブル制
御部１０５はアクセスタイム確保カウンタ１０３のイネ
ーブル信号１０９とアクセスタイム確保カウンタ１０４
のイネーブル信号１１０との両方をアサートする（図４
のＥ、Ｆ）。イネーブル信号１０９とイネーブル１信号
１１０により、アクセスタイム確保カウンタ１０３とア
クセスタイム確保カウンタ１０４は同時にカウントアッ
プする（図４のＧ、Ｈ）。Next, when the external agent 101 is notified by the test signal 108 that it is at the time of logic simulation and at the time of test pattern creation,
The light will be described. When the logic simulation and the creation of the test pattern are notified by the test signal 108 (A in FIG. 4) and the processor write instruction signal 118 is asserted (B in FIG. 4), the external device control unit 102 Asserts an external device write instruction signal 114, an address 115, and data 116 (C, D, and K in FIG. 4). Access time securing counter 104
4 is asserted (see FIG. 4).
E, F). In response to the enable signal 109 and the enable 1 signal 110, the access time reservation counter 103 and the access time reservation counter 104 simultaneously count up (G and H in FIG. 4).
【００２０】その後、アクセスタイム確保カウンタ１０
３がオーバーフローするとその旨を指示するキャリー信
号１１１と、アクセスタイム確保カウンタ１０４がオー
バーフローするとその旨を指示するキャリー信号１１２
とが同時にアサートされる（図４のＩ、Ｊ）。外部デバ
イス制御部１０２では、キャリー信号１１１とキャリー
信号１１２とが入力され、キャリー信号１１１とキャリ
ー信号１１２の論理積により外部デバイス・ライト指示
信号１１４とアドレス１１５と、データ１１６とをネゲ
ートする。Thereafter, the access time securing counter 10
3 overflows, and carry signal 112 instructing access time securing counter 104 when overflow occurs.
Are simultaneously asserted (I and J in FIG. 4). The external device control unit 102 receives the carry signal 111 and the carry signal 112, and negates the external device write instruction signal 114, the address 115, and the data 116 by the logical product of the carry signal 111 and the carry signal 112.
【００２１】次にテスト信号１０８により論理シミュレ
ーション時及びテストパタン作成時でないことが外部エ
ージェント１０１に通知されている時の外部デバイス・
ライトについて説明する。テスト信号１０８により論理
シミュレーション時及びテストパタン作成時でないこと
を通知され（図５のＡ）、かつ、プロセッサ・ライト指
示信号１１８がアサートされると（図５のＢ）、外部デ
バイス制御部１０２は、外部デバイス・ライト指示信号
１１４と、アドレス１１５と、データ１１６と、をアサ
ートし（図５のＣ、Ｄ、Ｋ）、カウンタ・イネーブル制
御部１０５はアクセスタイム確保カウンタ１０３のイネ
ーブル信号１０９をアサートする（図５のＥ）。イネー
ブル信号１０９により、アクセスタイム確保カウンタ１
０３がカウントアップする（図５のＧ）。その後、アク
セスタイム確保カウンタ１０３がオーバーフローすると
キャリー信号１１１がアサートされる（図５のＩ）。Next, when the external agent 101 is notified by the test signal 108 that it is not at the time of logic simulation or at the time of test pattern creation,
The light will be described. When it is notified by the test signal that the logic simulation is not being performed and the test pattern is not being created (A in FIG. 5), and the processor write instruction signal 118 is asserted (B in FIG. 5), the external device control unit 102 , The external device write instruction signal 114, the address 115, and the data 116 are asserted (C, D, and K in FIG. 5), and the counter enable control unit 105 asserts the enable signal 109 of the access time securing counter 103. (E in FIG. 5). In response to the enable signal 109, the access time securing counter 1
03 counts up (G in FIG. 5). Thereafter, when the access time counter 103 overflows, the carry signal 111 is asserted (I in FIG. 5).
【００２２】キャリー信号１１１がカウンタ・イネーブ
ル制御部１０５に入力されるとイネーブル信号１１０を
出力し（図５のＦ）、イネーブル信号１１０により、ア
クセスタイム確保カウンタ１０４がカウントアップする
（図５のＨ）。その後、アクセスタイム確保カウンタ１
０４がオーバーフローするとキャリー信号１１２がアサ
ートされる（図５のＪ）。外部デバイス制御部１０２で
は、キャリー信号１１１とキャリー信号１１２とが入力
され、キャリー信号１１１とキャリー信号１１２の論理
積により、外部デバイス・ライト指示信号１１４と、ア
ドレス１１５と、データ１１６とをネゲートする。When carry signal 111 is input to counter / enable control section 105, enable signal 110 is output (F in FIG. 5), and access time securing counter 104 is counted up by enable signal 110 (H in FIG. 5). ). Then, access time securing counter 1
When 04 overflows, carry signal 112 is asserted (J in FIG. 5). The external device control unit 102 receives the carry signal 111 and the carry signal 112, and negates the external device write instruction signal 114, the address 115, and the data 116 by the logical product of the carry signal 111 and the carry signal 112. .
【００２３】[0023]
【発明の効果】本発明によれば、外部デバイスのアクセ
スタイムを確保するための外部エージェント内部のカウ
ンタをカスケード接続し、論理シミュレーション・モー
ド及びテストパタン作成時にのみ有効となる信号を追加
することにより、論理シミュレーション・モード及びテ
ストパタン作成時にはカスケード接続された各カウンタ
にイネーブル信号を与え、かつ、各カウンタのキャリー
信号を論理積した信号の結果により外部デバイスへのア
クセスを終了するため、論理シミュレーション時及びテ
ストパタン作成時の外部デバイスへのアクセスを高速化
できる。これにより、論理シミュレーション実行時間及
び論理シミュレーション結果の検証時間を短縮すると共
にカウンタの故障検出率を損なうことなく、テストパタ
ンのパタン数を削減することが可能となる。According to the present invention, by cascading counters inside an external agent for securing access time of an external device, it is possible to add a signal which is valid only when a logic simulation mode and a test pattern are created. In the logic simulation mode and test pattern creation, an enable signal is given to each cascade-connected counter, and access to an external device is terminated based on the result of a signal obtained by ANDing the carry signals of the counters. In addition, access to an external device at the time of test pattern creation can be speeded up. As a result, it is possible to reduce the number of test patterns without reducing the execution time of the logic simulation and the verification time of the result of the logic simulation, and without impairing the failure detection rate of the counter.
【図１】本発明の外部デバイス制御回路の一実施の形態
を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of an external device control circuit of the present invention.
【図２】外部デバイス・リード実行時の図１の各部にお
ける動作を示すタイミングチャートである。FIG. 2 is a timing chart showing the operation of each unit in FIG. 1 when executing an external device read.
【図３】外部デバイス・リード実行時の図１の各部にお
ける動作を示すタイミングチャートである。FIG. 3 is a timing chart showing an operation of each unit in FIG. 1 when executing an external device read.
【図４】外部デバイス・ライト実行時の図１の各部にお
ける動作を示すタイミングチャートである。FIG. 4 is a timing chart showing the operation of each unit in FIG. 1 when executing an external device write.
【図５】外部デバイス・ライト実行時の図１の各部にお
ける動作を示すタイミングチャートである。FIG. 5 is a timing chart showing the operation of each unit in FIG. 1 when executing an external device write.
１００ プロセッサ １０１ 外部エージェント １０２ 外部デバイス制御部 １０３ アクセスタイム確保カウンタ １０４ アクセスタイム確保カウンタ １０５ カウンタ・イネーブル制御部 １０６ プロセッサ・インタフェース制御部 １０７ プロセッサ・インタフェース信号 １０８ テスト信号 １０９ イネーブル信号 １１０ イネーブル信号 １１１ キャリー信号 １１２ キャリー信号 １１３ 外部デバイス・リード指示信号 １１４ 外部デバイス・ライト指示信号 １１５ アドレス １１６ データ １１７ プロセッサ・リード指示信号 １１８ プロセッサ・ライト指示信号 １１９ 外部デバイス REFERENCE SIGNS LIST 100 processor 101 external agent 102 external device control unit 103 access time reservation counter 104 access time reservation counter 105 counter enable control unit 106 processor interface control unit 107 processor interface signal 108 test signal 109 enable signal 110 enable signal 111 carry signal 112 Carry signal 113 external device read instruction signal 114 external device write instruction signal 115 address 116 data 117 processor read instruction signal 118 processor write instruction signal 119 external device
Claims (2)
デバイスのタイミング補償を行う情報処理装置におい
て、カスケード接続され、前記外部デバイスのアクセス
タイムのタイミングを確保するための複数のカウンタ
と、論理シミュレーション時及びテストパタン作成時に
のみ有効となるテスト信号と、前記プロセッサからの要
求を制御するプロセッサインタフェース制御部と、前記
プロセッサからの前記外部デバイスへのアクセス要求及
び前記テスト信号の状態により前記カウンタのイネーブ
ル信号を制御するカウンタ・イネーブル制御部と、前記
カウンタのキャリー信号により前記外部デバイスへの信
号を制御する外部デバイス制御部を具備して構成され、
論理シミュレーション時にはカスケード接続された後段
のカウン夕が前段のカウンタと同時にカウン卜・アップ
するようにイネーブル信号を与え、前記後段のカウンタ
のキャリー信号にて前記外部デバイスへのアクセスを制
御することを特徴とする外部デバイス制御回路。1. An information processing apparatus for performing timing compensation of an external device by an LSI connected to a processor, comprising: a plurality of counters connected in cascade to ensure timing of access time of the external device; A test signal that is valid only when a test pattern is generated, a processor interface control unit that controls a request from the processor, and an enable signal for the counter based on an access request to the external device from the processor and a state of the test signal. A counter enable control unit that controls the external device control unit that controls a signal to the external device by a carry signal of the counter,
At the time of logic simulation, an enable signal is provided so that the cascade-connected counter at the subsequent stage counts up at the same time as the counter at the previous stage, and access to the external device is controlled by the carry signal of the counter at the subsequent stage. An external device control circuit, comprising:
デバイスのタイミング補償を行う情報処理装置におい
て、カスケード接続され、前記外部デバイスのアクセス
タイムのタイミングを確保するための複数のカウンタ
と、論理シミュレーション時及びテストパタン作成時に
のみ有効となるテスト信号と、前記プロセッサからの要
求を制御するプロセッサインタフェース制御部と、前記
プロセッサからの前記外部デバイスへのアクセス要求及
び前記テスト信号の状態により前記カウンタのイネーブ
ル信号を制御するカウンタ・イネーブル制御部と、前記
カウンタのキャリー信号により前記外部デバイスへの信
号を制御する外部デバイス制御部を具備して構成され、
前記テスト信号により論理シミュレーション時及びテス
トパタン作成時であることを指示されると、前記カウン
タ・イネーブル制御部はカスケード接続された全カウン
タにイネーブル信号を出力し、かつ、前記外部デバイス
制御部はカスケード接続された全カウンタのキャリー信
号を検出し、前記外部デバイスに信号を通知することに
より論理シミュレーションを高速化することおよび前記
カウンタの故障検出率を損なうことなくテストパタンの
パタン数を削減することを特徴とする外部デバイス制御
回路。2. An information processing apparatus for performing timing compensation of an external device by an LSI connected to a processor, comprising: a plurality of counters connected in cascade to ensure timing of access time of the external device; A test signal that is valid only when a test pattern is generated, a processor interface control unit that controls a request from the processor, and an enable signal for the counter based on an access request to the external device from the processor and a state of the test signal. A counter enable control unit that controls the external device control unit that controls a signal to the external device by a carry signal of the counter,
When instructed by the test signal to be at the time of logic simulation and at the time of test pattern creation, the counter enable control unit outputs an enable signal to all cascaded counters, and the external device control unit Detecting carry signals of all connected counters and notifying the external device of the signals to speed up logic simulation and reduce the number of test patterns without impairing the failure detection rate of the counters. Characteristic external device control circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9090713A JP3036590B2 (en) | 1997-04-09 | 1997-04-09 | External device control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9090713A JP3036590B2 (en) | 1997-04-09 | 1997-04-09 | External device control circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10283220A JPH10283220A (en) | 1998-10-23 |
| JP3036590B2 true JP3036590B2 (en) | 2000-04-24 |
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ID=14006186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9090713A Expired - Fee Related JP3036590B2 (en) | 1997-04-09 | 1997-04-09 | External device control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3036590B2 (en) |
-
1997
- 1997-04-09 JP JP9090713A patent/JP3036590B2/en not_active Expired - Fee Related
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|---|---|
| JPH10283220A (en) | 1998-10-23 |
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