JP3031900B2 - データ処理装置及びレジスタファイル - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、演算におけるオー
バーフロー時の飽和処理機能を有するデータ処理装置
と、それに適したレジスタファイルとに関するものであ
る。

【０００２】

【従来の技術】近年、ＬＳＩ技術の進展に伴い高性能な
ディジタル信号プロセッサが実現可能となり、加減算や
乗算を含む複雑なデータ処理を１チップで実行できるよ
うになっている。特に携帯電話等の応用分野では、大量
の情報の圧縮・伸長を行うため、高速のデータ処理が必
要とされている。

【０００３】高速データ処理装置の一例として、ＳＲＡ
Ｍ（static random access memory）等の大容量のメモ
リやＲＯＭ（read-only memory）等の遅いメモリに加え
て小容量かつ高速のレジスタファイルを備えたパイプラ
イン制御方式のデータ処理装置が知られている。これ
は、各々データを格納するための複数のデータレジスタ
を有するレジスタファイルと、算術論理演算ユニット、
乗算ユニット等の複数の演算ユニットとをバス経由で接
続したものであり、高速レジスタファイルを演算データ
の格納に利用したものである。算術論理演算ユニット
は、例えば加算命令に応答して、レジスタファイルから
２個のオペランドを受け取り、両オペランドの加算を実
行する。この加算の結果を表すデータは、レジスタファ
イルの中の指定されたデータレジスタに書き込まれる。
乗算ユニットは、乗算命令に応答して、レジスタファイ
ルから２個のオペランドを受け取り、両オペランドの乗
算を実行する。この乗算の結果を表すデータは、レジス
タファイルの中の指定されたデータレジスタに書き込ま
れる。

【０００４】ここで、各々２の補数表現された２個の固
定小数点数Ｘ及びＹの演算を考える。これらの数Ｘ，Ｙ
の各々の最上位ビットが符号ビット（このビットが０な
らば正であり、１ならば負である。）であり、該最上位
ビットとその下位ビットとの間に小数点があるものとす
る。したがって、−１≦Ｘ＜１かつ−１≦Ｙ＜１であ
る。つまり、正数のうちの最大の絶対値を有する数は
“０１１…１（２進数表記）”であり、負数のうちの最
大の絶対値を有する数は“１００…０（２進数表記）”
である。後者は１０進数表記の“−１”に等しい。

【０００５】加減算、乗算等の演算においてオーバーフ
ローが生じたときに該演算の結果に飽和処理を施すこと
が要求される場合がある。具体的には、２個の正数の加
算でオーバーフローが生じて負の結果が得られた場合に
は、該負の結果が正の飽和値（正数のうちの最大の絶対
値を有する数、上記の例では“０１１…１”）に修正さ
れる。２個の負数の加算で正の結果が得られた場合に
は、該正の結果が負の飽和値（負数のうちの最大の絶対
値を有する数、上記の例では“１００…０”）に修正さ
れる。正の数から負の数を減算した結果が負になった場
合には該負の結果が正の飽和値に、負の数から正の数を
減算した結果が正になった場合には該正の結果が負の飽
和値にそれぞれ修正される。また、２個の負数の乗算で
オーバーフローが生じて負の結果が得られた場合には、
該負の結果が正の飽和値に修正される。ただし、上記の
例でオーバーフローが生じるのは（−１）×（−１）の
場合、すなわち２進数表記で（１００…０）×（１００
…０）の場合に限られる。

【０００６】従来のデータ処理装置は、オーバーフロー
が生じた時点で、演算結果に代えて正又は負の飽和値が
直ちにデータレジスタに書き込まれるようになってい
た。

【０００７】

【発明が解決しようとする課題】上記従来のデータ処理
装置では、演算の結果から該演算におけるオーバーフロ
ーの発生の有無を示すオーバーフロー信号を生成し、そ
の後に演算結果を修正して得られる正又は負の飽和値を
データレジスタに書き込むという手順を踏むため、演算
の終了が遅れるという問題があった。

【０００８】本発明の目的は、オーバーフローを生じた
演算を早く終了させることにより、データ処理効率を向
上させることにある。また、本発明の他の目的は、デー
タ処理装置中の演算におけるオーバーフロー時の飽和処
理に適したレジスタファイルを提供することにある。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、演算におけるオーバーフローの発生の有
無を示すオーバーフロー信号を生成する機能を有する演
算ユニットと、該演算ユニットの演算結果を表すデータ
を記憶するためのデータレジスタとを用いたデータ処理
において、ある命令に応答して生成されたオーバーフロ
ー信号をフラグとして記憶しておき、他の命令に応答し
てデータレジスタから今将にデータが読み出されようと
した時点で該フラグがオーバーフロー有りを示している
場合には正又は負の飽和値を生成して、該生成した正又
は負の飽和値を演算結果の修正値として演算ユニットへ
供給するようにしたものである。つまり、従来とは違っ
て、演算結果を修正して得られる正又は負の飽和値がデ
ータレジスタに書き込まれることはなく、演算が早く終
了する。しかも、該演算の結果が今将に参照されようと
した時点で飽和値が生成される。この飽和値の生成に要
する時間は、データレジスタからのオーバーフロー無し
の場合のデータの読み出しに要する時間の陰に隠され
る。したがって、オーバーフロー結果を参照する演算の
開始が遅れることもない。

【００１０】具体的に説明すると、本発明に係るデータ
処理装置は、演算におけるオーバーフロー時の飽和処理
機能を有するものであって、ある命令により指定された
演算を実行しかつ該演算におけるオーバーフローの発生
の有無を示すオーバーフロー信号を生成する機能を有す
る演算ユニットと、該演算ユニットの演算結果を表すデ
ータを記憶するためのデータレジスタと、同演算ユニッ
トにより生成されたオーバーフロー信号をオーバーフロ
ーフラグとして記憶するためのオーバーフローフラグレ
ジスタと、他の命令に応答してデータレジスタからデー
タが読み出されようとした時点で、オーバーフローフラ
グがオーバーフロー無しを示している場合にはデータレ
ジスタに記憶されたデータを、オーバーフローフラグが
オーバーフロー有りを示している場合には既定の飽和値
をそれぞれ前記演算ユニットへ供給するためのセレクタ
とを備えた構成を採用したものである。

【００１１】上記オーバーフロー信号がオーバーフロー
有りを示している場合には、データレジスタへのデータ
の書き込みを禁止する。これにより、データレジスタへ
の無効演算結果の書き込みに要する消費電力が削減され
る。また、上記他の命令に応答してデータレジスタから
データが読み出されようとした時点でオーバーフローフ
ラグがオーバーフロー有りを示している場合には、該デ
ータレジスタからのデータ読み出しを無効化する。これ
により、データレジスタからの無効演算結果の読み出し
に要する消費電力が削減される。

【００１２】上記セレクタが既定の飽和値として正の飽
和値と負の飽和値とのいずれを選択すべきかは、サイン
フラグに応じて決定される。ここに、演算ユニットは、
演算においてオーバーフローが発生した場合には、該演
算の結果を正の飽和値と負の飽和値とのいずれに置き換
えるべきかを示す飽和値符号信号を生成する機能を更に
有する。この演算ユニットにより生成された飽和値符号
信号を上記サインフラグとして記憶するためのサインフ
ラグレジスタがデータ処理装置に更に設けられる。

【００１３】また、本発明に係るレジスタファイルは、
各々アドレスで識別される複数のレジスタユニットを備
えたものであって、これら複数のレジスタユニットの各
々は、ある命令により指定された演算の実行結果を表す
データを記憶するためのデータレジスタと、該演算にお
けるオーバーフローの発生の有無を示すオーバーフロー
信号をオーバーフローフラグとして記憶するためのオー
バーフローフラグレジスタと、該演算においてオーバー
フローが発生した場合に該演算の結果を正の飽和値と負
の飽和値とのいずれに置き換えるべきかを示す飽和値符
号信号をサインフラグとして記憶するためのサインフラ
グレジスタとを有する構成を採用したものである。オー
バーフローフラグ及びサインフラグは、データレジスタ
へのデータの書き込みを指示する書き込み信号に応答し
て更新される。そして、他の命令に応答してデータレジ
スタからのデータの読み出しを指示する読み出し信号が
与えられた時点で、オーバーフローフラグがオーバーフ
ロー無しを示している場合にはデータレジスタに記憶さ
れたデータが、オーバーフローフラグがオーバーフロー
有りを示している場合にはオーバーフローフラグとサイ
ンフラグとがそれぞれ出力される。

【００１４】

【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照しながら説明する。ここでは、各々２の
補数表現された２個の固定小数点数の演算例を説明す
る。これらの数の各々の最上位ビットが符号ビット（こ
のビットが０ならば正であり、１ならば負である。）で
あり、該最上位ビットとその下位ビットとの間に小数点
があるものとする。ただし、本発明はこのような数表現
に限定されるものではない。

【００１５】図１は、本発明に係るデータ処理装置の構
成例を示している。図１の装置は、与えられた命令ＩＮ
ＳＴを順次実行することによりデータ処理を進めていく
データ処理装置であって、各々データを格納するための
４個のデータレジスタを有するレジスタファイル１０
と、加算命令、減算命令、論理演算命令等を実行するた
めの算術論理演算ユニット（ＡＬＵ）５１と、乗算命令
を実行するための乗算ユニット（ＭＵＬ）５２と、Ａバ
ス６１と、Ｂバス６２と、Ｃバス６３とを備えている。
レジスタファイル１０は、オペランドをＡバス６１及び
／又はＢバス６２へ送出する機能と、Ｃバス６３上のデ
ータをいずれかのデータレジスタへ格納する機能とを有
するものである。算術論理演算ユニット５１は、例えば
加算命令に応答して、Ａバス６１からオペランドＯＰ１
を、Ｂバス６２からオペランドＯＰ２をそれぞれ受け取
り、両オペランドの加算を実行する。この算術論理演算
ユニット５１の演算結果を表すデータＲ_ＡＬＵは、Ｃ
バス６３を経由してレジスタファイル１０の中の指定さ
れたデータレジスタに書き込まれるようになっている。
乗算ユニット５２は、乗算命令に応答して、Ａバス６１
からオペランドＯＰ３を、Ｂバス６２からオペランドＯ
Ｐ４をそれぞれ受け取り、両オペランドの乗算を実行す
る。この乗算ユニット５２の演算結果を表すデータＲ_
ＭＵＬもまた、Ｃバス６３を経由してレジスタファイル
１０の中の指定されたデータレジスタに書き込まれるよ
うになっている。

【００１６】算術論理演算ユニット５１は、該ユニット
で実行された演算（各々２の補数表現された２個の固定
小数点数の加算又は減算）におけるオーバーフローの発
生の有無を示すオーバーフロー信号ＯＶ_ＡＬＵを生成
する機能と、オーバーフローが発生した場合に該演算の
結果を正の飽和値と負の飽和値とのいずれに置き換える
べきかを示す飽和値符号信号Ｓ_ＡＬＵを生成する機能
とを有するものである。ＯＶ_ＡＬＵ＝１は「オーバー
フロー有り」を、ＯＶ_ＡＬＵ＝０は「オーバーフロー
無し」を、Ｓ_ＡＬＵ＝０は「正の飽和値」を、Ｓ_ＡＬ
Ｕ＝１は「負の飽和値」をそれぞれ示している。この
際、２個のオペランドＯＰ１及びＯＰ２の各々を１ビッ
トずつ上位に符号拡張したうえで加減算が実行され、該
加減算の符号拡張された結果の最上位２ビットが互いに
異なる場合にオーバーフロー信号ＯＶ_ＡＬＵが論理値
１に活性化されるようになっている。飽和値符号信号Ｓ
_ＡＬＵは、演算結果の拡張符号ビットにより、あるい
は演算結果の符号ビット（拡張符号ビットの１ビット下
位）により、あるいは演算の種類（加算・減算のいずれ
であるか）と一方のオペランドＯＰ１の符号ビットとの
組み合わせにより、あるいは演算の種類と他方のオペラ
ンドＯＰ２の符号ビットとの組み合わせにより決定され
る。乗算ユニット５２は、該ユニットで実行された演算
（各々２の補数表現された２個の固定小数点数の乗算）
におけるオーバーフローの発生の有無を示すオーバーフ
ロー信号ＯＶ_ＭＵＬを生成する機能と、オーバーフロ
ーが発生した場合に該演算の結果を正の飽和値と負の飽
和値とのいずれに置き換えるべきかを示す飽和値符号信
号Ｓ_ＭＵＬを生成する機能とを有するものである。Ｏ
Ｖ_ＭＵＬ＝１は「オーバーフロー有り」を、ＯＶ_ＭＵ
Ｌ＝０は「オーバーフロー無し」をそれぞれ示してい
る。オーバーフローの発生は（−１）×（−１）の場
合、すなわち２個のオペランドＯＰ３及びＯＰ４のいず
れもが“１００…０（２進数表記）”である場合に限ら
れるため、負の飽和値が選択されることがないように、
飽和値符号信号Ｓ_ＭＵＬの論理値は０に限定される。
レジスタファイル１０は、算術論理演算ユニット５１に
より生成されたオーバーフロー信号ＯＶ_ＡＬＵ及び飽
和値符号信号Ｓ_ＡＬＵをそれぞれオーバーフローフラ
グ及びサインフラグとして記憶する機能と、乗算ユニッ
ト５２により生成されたオーバーフロー信号ＯＶ_ＭＵ
Ｌ及び飽和値符号信号Ｓ_ＭＵＬをそれぞれオーバーフ
ローフラグ及びサインフラグとして記憶する機能とを更
に有している。

【００１７】図１のデータ処理装置は、Ａバス６１と算
術論理演算ユニット５１との間に介在した第１のセレク
タ７１と、Ｂバス６２と算術論理演算ユニット５１との
間に介在した第２のセレクタ７２と、Ａバス６１と乗算
ユニット５２との間に介在した第３のセレクタ７３と、
Ｂバス６２と乗算ユニット５２との間に介在した第４の
セレクタ７４と、与えられた命令ＩＮＳＴをデコードす
るための命令デコーダ９０とを更に備えている。命令デ
コーダ９０は、与えられた命令ＩＮＳＴに応じて、第１
の読み出しアドレスＲＡＡｄと、第２の読み出しアドレ
スＲＢＡｄと、書き込みアドレスＷＡｄと、第１の読み
出しイネーブル信号ＲＡＥと、第２の読み出しイネーブ
ル信号ＲＢＥと、書き込みイネーブル信号ＷＥと、加減
算実行信号ＡＬＵＥＸと、乗算実行信号ＭＵＬＥＸとを
供給するものである。ここに、加減算実行信号ＡＬＵＥ
Ｘは、与えられた命令ＩＮＳＴが加減算命令である場合
に活性化される信号である。乗算実行信号ＭＵＬＥＸ
は、与えられた命令ＩＮＳＴが乗算命令である場合に活
性化される信号である。レジスタファイル１０は、命令
デコーダ９０からこれら８信号の供給を受ける。加減算
実行信号ＡＬＵＥＸは第１及び第２のセレクタ７１，７
２へも、乗算実行信号ＭＵＬＥＸは第３及び第４のセレ
クタ７３，７４へもそれぞれ供給される。レジスタファ
イル１０は、各々Ａバス側のオーバーフロー信号ＯＶＡ
及び飽和値符号信号ＳＡを第１及び第３のセレクタ７
１，７３へ、各々Ｂバス側のオーバーフロー信号ＯＶＢ
及び飽和値符号信号ＳＢを第２及び第４のセレクタ７
２，７４へそれぞれ供給する機能を更に有している。オ
ーバーフロー信号ＯＶＡ及びＯＶＢはレジスタファイル
１０に記憶されたオーバーフローフラグに応じて、飽和
値符号信号ＳＡ及びＳＢはレジスタファイル１０に記憶
されたサインフラグに応じてそれぞれ生成される。な
お、レジスタファイル１０及び命令デコーダ９０には、
これらの同期動作のために、共通のクロック信号ＣＬＫ
が供給されている。

【００１８】第１のセレクタ７１は、レジスタファイル
１０の中のあるデータレジスタからＡバス６１経由で算
術論理演算ユニット５１へデータが読み出されようとし
た時点で、ＯＶＡ＝０ならば該データレジスタに記憶さ
れたデータを、ＯＶＡ＝１かつＳＡ＝０ならば正の飽和
値“０１１…１（２進数表記）”を、ＯＶＡ＝１かつＳ
Ａ＝１ならば負の飽和値“１００…０（２進数表記）”
をそれぞれ算術論理演算ユニット５１へのオペランドＯ
Ｐ１として供給するためのセレクタである。第２のセレ
クタ７２は、レジスタファイル１０の中のあるデータレ
ジスタからＢバス６２経由で算術論理演算ユニット５１
へデータが読み出されようとした時点で、ＯＶＢ＝０な
らば該データレジスタに記憶されたデータを、ＯＶＢ＝
１かつＳＢ＝０ならば正の飽和値“０１１…１”を、Ｏ
ＶＢ＝１かつＳＢ＝１ならば負の飽和値“１００…０”
をそれぞれ算術論理演算ユニット５１へのオペランドＯ
Ｐ２として供給するためのセレクタである。第３のセレ
クタ７３は、レジスタファイル１０の中のあるデータレ
ジスタからＡバス６１経由で乗算ユニット５２へデータ
が読み出されようとした時点で、ＯＶＡ＝０ならば該デ
ータレジスタに記憶されたデータを、ＯＶＡ＝１かつＳ
Ａ＝０ならば正の飽和値“０１１…１”を、ＯＶＡ＝１
かつＳＡ＝１ならば負の飽和値“１００…０”をそれぞ
れ乗算ユニット５２へのオペランドＯＰ３として供給す
るためのセレクタである。第４のセレクタ７４は、レジ
スタファイル１０の中のあるデータレジスタからＢバス
６２経由で乗算ユニット５２へデータが読み出されよう
とした時点で、ＯＶＢ＝０ならば該データレジスタに記
憶されたデータを、ＯＶＢ＝１かつＳＢ＝０ならば正の
飽和値“０１１…１”を、ＯＶＢ＝１かつＳＢ＝１なら
ば負の飽和値“１００…０”をそれぞれ乗算ユニット５
２へのオペランドＯＰ４として供給するためのセレクタ
である。これら既定の飽和値を供給するために、第１〜
第４のセレクタ７１，７２，７３，７４の各入力は論理
１ラインＬ１及び論理０ラインＬ０に接続されている。

【００１９】図２はレジスタファイル１０の詳細構成
を、図３は図２中のレジスタ回路１４の詳細構成を、図
４は図２中のＯＲ回路１５の詳細構成をそれぞれ示して
いる。図２によれば、レジスタファイル１０は、アドレ
スデコーダ１１と、セレクタ１２，１３と、レジスタ回
路１４と、ＯＲ回路１５とを備えている。アドレスデコ
ーダ１１は、第１の読み出しアドレスＲＡＡｄと、第２
の読み出しアドレスＲＢＡｄと、書き込みアドレスＷＡ
ｄと、第１の読み出しイネーブル信号ＲＡＥと、第２の
読み出しイネーブル信号ＲＢＥと、書き込みイネーブル
信号ＷＥとを命令デコーダ９０から受け取り、かつ４個
のデータレジスタＲｎ（ｎ＝０，１，２，３）の各々に
対応して、データレジスタＲｎからＡバス６１へのデー
タの読み出しを指示する第１の読み出し信号ＲＡｎと、
データレジスタＲｎからＢバス６２へのデータの読み出
しを指示する第２の読み出し信号ＲＢｎと、Ｃバス６３
からデータレジスタＲｎへのデータの書き込みを指示す
る書き込み信号Ｗｎとをレジスタ回路１４へ供給する。
第１の読み出しアドレスＲＡＡｄは第１の読み出しイネ
ーブル信号ＲＡＥが与えられた時点で、第２の読み出し
アドレスＲＢＡｄは第２の読み出しイネーブル信号ＲＢ
Ｅが与えられた時点で、書き込みアドレスＷＡｄは書き
込みイネーブル信号ＷＥが与えられた時点でそれぞれ有
効である。セレクタ１２は、ＡＬＵＥＸ＝１ならば算術
論理演算ユニット５１により生成されたオーバーフロー
信号ＯＶ_ＡＬＵを、ＭＵＬＥＸ＝１ならば乗算ユニッ
ト５２により生成されたオーバーフロー信号ＯＶ_ＭＵ
Ｌをそれぞれ信号ＯＶとして選択して、これをレジスタ
回路１４へ供給するものである。セレクタ１３は、ＡＬ
ＵＥＸ＝１ならば算術論理演算ユニット５１により生成
された飽和値符号信号Ｓ_ＡＬＵを、ＭＵＬＥＸ＝１な
らば乗算ユニット５２により生成された飽和値符号信号
Ｓ_ＭＵＬをそれぞれ信号Ｓとして選択して、これをレ
ジスタ回路１４へ供給するものである。

【００２０】図３には、４個のデータレジスタＲ０，Ｒ
１，Ｒ２，Ｒ３が明示されている。図３によれば、レジ
スタ回路１４は各々アドレス０，１，２，３で識別され
る同一構成の４個のレジスタユニット２１，２２，２
３，２４を備えており、これらレジスタユニットの各々
はデータレジスタ３１と、オーバーフローフラグレジス
タ３２と、サインフラグレジスタ３３とを有している。

【００２１】ここで、アドレス０で識別されるレジスタ
ユニット２１について説明する。データレジスタ（Ｒ
０）３１は、Ｃバス６３から供給されたデータを、書き
込み信号Ｗ０に応答して記憶するものである。ただし、
セレクタ１２から供給された信号ＯＶの論理値が１であ
るならば、該データレジスタＲ０へのデータの書き込み
が禁止されるようになっている。オーバーフローフラグ
レジスタ３２は、セレクタ１２から供給された信号ＯＶ
を、データレジスタＲ０へのデータの書き込みを指示す
る書き込み信号Ｗ０に応答して、オーバーフローフラグ
ＯＶ０として記憶するものである。サインフラグレジス
タ３３は、セレクタ１３から供給された信号Ｓを、デー
タレジスタＲ０へのデータの書き込みを指示する書き込
み信号Ｗ０に応答して、サインフラグＳ０として記憶す
るものである。ＲＡ０はデータレジスタＲ０からＡバス
６１へのデータの読み出しを指示する第１の読み出し信
号であり、ＲＢ０はデータレジスタＲ０からＢバス６２
へのデータの読み出しを指示する第２の読み出し信号で
ある。したがって、データレジスタＲ０に記憶されたデ
ータは、第１の読み出し信号ＲＡ０に応答して動作する
トライステートバッファを介してＡバス６１へ、あるい
は第２の読み出し信号ＲＢ０に応答して動作するトライ
ステートバッファを介してＢバス６２へそれぞれ出力さ
れる。ただし、第１の読み出し信号ＲＡ０が与えられた
時点でオーバーフローフラグＯＶ０の値がオーバーフロ
ー有りを示す論理値１である場合には、Ａバス６１が駆
動されないようになっている。また、第２の読み出し信
号ＲＢ０が与えられた時点でオーバーフローフラグＯＶ
０の値がオーバーフロー有りを示す論理値１である場合
には、Ｂバス６２が駆動されないようになっている。こ
れらの場合には、データレジスタＲ０のデータ読み出し
が無効化されることとなる。第１の読み出し信号ＲＡ０
が与えられた場合には、オーバーフローフラグＯＶ０及
びサインフラグＳ０が各々Ａバス側のオーバーフロー信
号ＯＶＡ０及び飽和値符号信号ＳＡ０としてＯＲ回路１
５へ出力される。第２の読み出し信号ＲＢ０が与えられ
た場合には、オーバーフローフラグＯＶ０及びサインフ
ラグＳ０が各々Ｂバス側のオーバーフロー信号ＯＶＢ０
及び飽和値符号信号ＳＢ０としてＯＲ回路１５へ出力さ
れる。アドレス１，２，３で識別されるレジスタユニッ
ト２２，２３，２４の構成も同様である。したがって、
レジスタ回路１４は、Ａバス側のオーバーフロー信号Ｏ
ＶＡ０，ＯＶＡ１，ＯＶＡ２，ＯＶＡ３と、Ａバス側の
飽和値符号信号ＳＡ０，ＳＡ１，ＳＡ２，ＳＡ３と、Ｂ
バス側のオーバーフロー信号ＯＶＢ０，ＯＶＢ１，ＯＶ
Ｂ２，ＯＶＢ３と、Ｂバス側の飽和値符号信号ＳＢ０，
ＳＢ１，ＳＢ２，ＳＢ３とをＯＲ回路１５へ出力する。

【００２２】図４によれば、ＯＲ回路１５は、４個のＯ
Ｒゲート４１，４２，４３，４４で構成される。ＯＲゲ
ート４１は、レジスタ回路１４から供給されたオーバー
フロー信号ＯＶＡ０，ＯＶＡ１，ＯＶＡ２，ＯＶＡ３の
論理和信号をＡバス側のオーバーフロー信号ＯＶＡとし
て第１及び第３のセレクタ７１，７３へ供給するもので
ある。ＯＲゲート４２は、レジスタ回路１４から供給さ
れた飽和値符号信号ＳＡ０，ＳＡ１，ＳＡ２，ＳＡ３の
論理和信号をＡバス側の飽和値符号信号ＳＡとして第１
及び第３のセレクタ７１，７３へ供給するものである。
ＯＲゲート４３は、レジスタ回路１４から供給されたオ
ーバーフロー信号ＯＶＢ０，ＯＶＢ１，ＯＶＢ２，ＯＶ
Ｂ３の論理和信号をＢバス側のオーバーフロー信号ＯＶ
Ｂとして第２及び第４のセレクタ７２，７４へ供給する
ものである。ＯＲゲート４４は、レジスタ回路１４から
供給された飽和値符号信号ＳＢ０，ＳＢ１，ＳＢ２，Ｓ
Ｂ３の論理和信号をＢバス側の飽和値符号信号ＳＢとし
て第２及び第４のセレクタ７２，７４へ供給するもので
ある。

【００２３】図５は、Ａバス６１と算術論理演算ユニッ
ト５１との間に介在した第１のセレクタ７１の詳細構成
を示している。第１のセレクタ７１は、制御回路８１
と、最上位ビット回路８２と、複数の下位ビット回路８
３とで構成される。制御回路８１は、加減算実行信号Ａ
ＬＵＥＸにより活性化された場合に限り、Ａバス側のオ
ーバーフロー信号ＯＶＡ及び飽和値符号信号ＳＡに基づ
いて各ビット回路８２，８３の動作を制御するようにな
っている。論理１ラインＬ１は電源に接続される一方、
論理０ラインＬ０は接地されている。したがって、第１
のセレクタ７１は、レジスタファイル１０の中のあるデ
ータレジスタ３１からＡバス６１経由で算術論理演算ユ
ニット５１へデータが読み出されようとした時点で、Ｏ
ＶＡ＝０ならばＡバス６１から供給されたデータを、Ｏ
ＶＡ＝１かつＳＡ＝０ならば正の飽和値“０１１…１
（２進数表記）”を、ＯＶＡ＝１かつＳＡ＝１ならば負
の飽和値“１００…０（２進数表記）”をそれぞれ算術
論理演算ユニット５１へのオペランドＯＰ１として供給
する。第２、第３及び第４のセレクタ７２，７３，７４
の各々の詳細構成は、図５に示した第１のセレクタ７１
と同様である。

【００２４】図１のデータ処理装置の具体的な動作例を
説明する。ただし、４個のオーバーフローフラグＯＶ
０，ＯＶ１，ＯＶ２，ＯＶ３がいずれも“０”に初期化
されているものとする。ここでは、次の２命令、すなわ
ち、 ＡＤＤ Ｒ０，Ｒ１，Ｒ２ ＭＵＬ Ｒ０，Ｒ０，Ｒ３ が順次実行されるものとする。第１の命令（ＡＤＤ命
令）は、データレジスタＲ１に格納されたデータと、デ
ータレジスタＲ２に格納されたデータとの加算が算術論
理演算ユニット５１により実行され、かつ該加算の結果
を表すデータがデータレジスタＲ０に書き込まれること
を要求するものである。すなわち、第１の命令は、第１
及び第２のソース・アドレスとしてそれぞれ１及び２を
伴い、かつデスティネーション・アドレスとして０を伴
った加算命令である。第２の命令（ＭＵＬ命令）は、デ
ータレジスタＲ０に格納されたデータと、データレジス
タＲ３に格納されたデータとの乗算が乗算ユニット５２
により実行され、かつ該乗算の結果を表すデータがデー
タレジスタＲ０に書き込まれることを要求するものであ
る。すなわち、第２の命令は、第１及び第２のソース・
アドレスとしてそれぞれ０及び３を伴い、かつデスティ
ネーション・アドレスとして０を伴った乗算命令であ
る。

【００２５】命令デコーダ９０が第１の命令（ＡＤＤ命
令）をデコードすると、ＡＬＵＥＸ＝１、ＲＡＡｄ＝
１、ＲＢＡｄ＝２、ＷＡｄ＝０となる。したがって、ア
ドレスデコーダ１１により、データレジスタＲ１に係る
読み出し信号ＲＡ１と、データレジスタＲ２に係る読み
出し信号ＲＢ２とがそれぞれ活性化される。その結果、
データレジスタＲ１からＡバス６１及び第１のセレクタ
７１を経由してオペランドＯＰ１が、データレジスタＲ
２からＢバス６２及び第２のセレクタ７２を経由してオ
ペランドＯＰ２がそれぞれ算術論理演算ユニット５１へ
供給される。算術論理演算ユニット５１は、両オペラン
ドＯＰ１，ＯＰ２の加算、例えばいずれも正の固定小数
点数の加算を実行する。この加算例においてオーバーフ
ローが生じたものとすると、ＯＶ_ＡＬＵ＝１かつＳ_Ａ
ＬＵ＝０となる。このときＷＡｄ＝０なので、アドレス
デコーダ１１によりデータレジスタＲ０に係る書き込み
信号Ｗ０が活性化される。したがって、オーバーフロー
が発生していなければ算術論理演算ユニット５１の演算
結果Ｒ_ＡＬＵがＣバス６３を経由してデータレジスタ
Ｒ０に書き込まれるところであるが、ここではＯＶ＝Ｏ
Ｖ_ＡＬＵ＝１なので、該データレジスタＲ０への演算
結果Ｒ_ＡＬＵの書き込みが禁止され、かつオーバーフ
ローフラグＯＶ０が“１”に、サインフラグＳ０が
“０”にそれぞれ設定される。この際、演算結果Ｒ_Ａ
ＬＵに代わる正の飽和値がデータレジスタＲ０に書き込
まれることもないので、第１の命令（ＡＤＤ命令）の実
行が早期に終了する。

【００２６】命令デコーダ９０が第２の命令（ＭＵＬ命
令）をデコードすると、ＭＵＬＥＸ＝１、ＲＡＡｄ＝
０、ＲＢＡｄ＝３、ＷＡｄ＝０となる。したがって、ア
ドレスデコーダ１１により、データレジスタＲ０に係る
読み出し信号ＲＡ０と、データレジスタＲ３に係る読み
出し信号ＲＢ３とがそれぞれ活性化される。その結果、
データレジスタＲ０からＡバス６１へ、データレジスタ
Ｒ３からＢバス６２へそれぞれデータが読み出されよう
とする。このとき、ＯＶ３＝０なので、データレジスタ
Ｒ３からＢバス６２へ実際にデータが読み出され、該読
み出されたデータが第４のセレクタ７４を経由して乗算
ユニット５２へオペランドＯＰ４として供給される。と
ころが、ＯＶ０＝１なので、データレジスタＲ０からＡ
バス６１へのデータ読み出しは無効化される。そして、
オーバーフロー信号ＯＶＡと飽和値符号信号ＳＡとが第
３のセレクタ７３へ供給される。ここに、ＯＶＡ＝ＯＶ
Ａ０＝ＯＶ０＝１であり、かつＳＡ＝ＳＡ０＝Ｓ０＝０
である。したがって、第３のセレクタ７３は、前の命令
の演算結果Ｒ_ＡＬＵに代わる正の飽和値をオペランド
ＯＰ３として乗算ユニット５２へ供給する。乗算ユニッ
ト５２は、両オペランドＯＰ３，ＯＰ４の乗算を実行す
る。この乗算においてオーバーフローが生じなかったも
のとすると、ＯＶ_ＭＵＬ＝０となる。このときＷＡｄ
＝０なので、アドレスデコーダ１１によりデータレジス
タＲ０に係る書き込み信号Ｗ０が活性化される結果、乗
算ユニット５２の演算結果Ｒ_ＭＵＬがＣバス６３を経
由してデータレジスタＲ０に書き込まれる。また、オー
バーフローフラグＯＶ０が“０”にリセットされる。

【００２７】以上、加算命令に係るオーバーフロー結果
が参照される例を説明したが、乗算命令に係るオーバー
フロー結果が参照される場合も同様である。

【００２８】上記データ処理装置によれば、４個のデー
タレジスタ３１の各々に対応してオーバーフローフラグ
レジスタ３２及びサインフラグレジスタ３３を備えたレ
ジスタファイル１０の構成を採用し、かつデータが参照
される段階で第１〜第４のセレクタ７１，７２，７３，
７４により正又は負の飽和値を生成するようにしたの
で、飽和処理を含めたデータ処理効率が向上する。しか
も、プログラマはオーバーフローフラグレジスタ３２及
びサインフラグレジスタ３３の存在を意識する必要がな
い。また、オーバーフローに係る演算結果についてはレ
ジスタファイル１０へのデータの書き込み及び同レジス
タファイル１０からのデータの読み出しをしないことと
したので、オーバーフローの発生頻度が高くなればなる
ほど消費電力が大きく低減される。

【００２９】第１〜第４のセレクタ７１，７２，７３，
７４に関する補足説明をすると、例えばＣバス６３上の
データを算術論理演算ユニット５１の入力へバイパスす
る必要がある場合には、第１のセレクタ７１にバスセレ
クタの機能を付加すればよい。この場合の第１のセレク
タ７１は、Ａバス６１上のデータ、Ｃバス６３上のデー
タ、正の飽和値、又は負の飽和値のいずれかを算術論理
演算ユニット５１へ供給する。他のセレクタ７２，７
３，７４も同様に変更可能である。データ処理装置に元
来備えられたバスセレクタに正又は負の飽和値を供給す
る機能を付加することでもよい。

【００３０】なお、レジスタファイル１０の中のデータ
レジスタ３１の数は任意である。ただし、個々のデータ
レジスタ３１に対応してオーバーフローフラグレジスタ
３２及びサインフラグレジスタ３３が設けられる。

【００３１】

【発明の効果】以上説明してきたとおり、本発明によれ
ば、ある命令に応答して生成されたオーバーフロー信号
をフラグとして記憶しておき、他の命令に応答してデー
タレジスタからデータが読み出されようとした時点で該
フラグがオーバーフロー有りを示している場合には正又
は負の飽和値を生成して、該生成した正又は負の飽和値
を演算結果の修正値として演算ユニットへ供給するよう
にしたデータ処理装置の構成を採用したので、従来とは
違って演算結果を修正して得られる正又は負の飽和値が
データレジスタに書き込まれることがなくなる結果、オ
ーバーフローを生じた演算が早く終了し、データ処理効
率が向上する。

【００３２】また、本発明によれば、ある命令により指
定された演算の実行結果を表すデータを記憶するための
データレジスタと、該演算におけるオーバーフローの発
生の有無を示すオーバーフローフラグを記憶するための
オーバーフローフラグレジスタと、該演算の結果を正の
飽和値と負の飽和値とのいずれに修正すべきかを示すサ
インフラグを記憶するためのサインフラグレジスタとを
複数のレジスタユニットの各々に設けてなるレジスタフ
ァイルの構成を採用し、他の命令に応答してデータレジ
スタからのデータの読み出しが指示された時点で、オー
バーフローフラグがオーバーフロー無しを示している場
合にはデータレジスタに記憶されたデータが、オーバー
フローフラグがオーバーフロー有りを示している場合に
はオーバーフローフラグとサインフラグとがそれぞれ出
力されることとしたので、オーバーフロー時の飽和処理
に適したレジスタファイルを提供できる。

【図面の簡単な説明】

【図１】本発明に係るデータ処理装置の構成例を示すブ
ロック図である。

【図２】図１中のレジスタファイルの詳細構成を示すブ
ロック図である。

【図３】図２中のレジスタ回路の詳細構成を示す回路図
である。

【図４】図２中のＯＲ回路の詳細構成を示す回路図であ
る。

【図５】図１中の第１のセレクタの詳細構成を示す回路
図である。

【符号の説明】

１０ レジスタファイル １１ アドレスデコーダ １４ レジスタ回路 １５ ＯＲ回路 ２１〜２４ レジスタユニット ３１ データレジスタ ３２ オーバーフローフラグレジスタ ３３ サインフラグレジスタ ５１ 算術論理演算ユニット（演算ユニット） ５２ 乗算ユニット（演算ユニット） ６１ Ａバス ６２ Ｂバス ６３ Ｃバス ７１〜７４ セレクタ ９０ 命令デコーダ ＩＮＳＴ 命令 ＯＶ０〜ＯＶ３ オーバーフローフラグ ＯＶ_ＡＬＵ，ＯＶ_ＭＵＬ オーバーフロー信号 ＲＡ０〜ＲＡ３，ＲＢ０〜ＲＢ３ 読み出し信号 ＲＡＡｄ，ＲＢＡｄ 読み出しアドレス Ｓ０〜Ｓ３ サインフラグ Ｓ_ＡＬＵ，Ｓ_ＭＵＬ 飽和値符号信号 Ｗ０〜Ｗ３ 書き込み信号 ＷＡｄ 書き込みアドレス

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 演算におけるオーバーフロー時の飽和処
   理機能を有するデータ処理装置であって、ある命令により 指定された演算を実行し、かつ該演算に
   おけるオーバーフローの発生の有無を示すオーバーフロ
   ー信号を生成する機能を有する演算ユニットと、 前記演算ユニットの演算結果を表すデータを記憶するた
   めのデータレジスタと、 前記演算ユニットにより生成されたオーバーフロー信号
   をオーバーフローフラグとして記憶するためのオーバー
   フローフラグレジスタと、他の命令に応答して 前記データレジスタからデータが読
   み出されようとした時点で、前記オーバーフローフラグ
   がオーバーフロー無しを示している場合には前記データ
   レジスタに記憶されたデータを、前記オーバーフローフ
   ラグがオーバーフロー有りを示している場合には既定の
   飽和値をそれぞれ前記演算ユニットへ供給するためのセ
   レクタとを備えたことを特徴とするデータ処理装置。
2. 【請求項２】 請求項１記載のデータ処理装置におい
   て、 前記データレジスタは、前記オーバーフロー信号がオー
   バーフロー有りを示している場合には、該データレジス
   タへのデータの書き込みが禁止されることを特徴とする
   データ処理装置。
3. 【請求項３】 請求項１記載のデータ処理装置におい
   て、 前記データレジスタは、前記他の命令に応答して該デー
   タレジスタからデータが読み出されようとした時点で前
   記オーバーフローフラグがオーバーフロー有りを示して
   いる場合には、該データレジスタからのデータ読み出し
   が無効化されることを特徴とするデータ処理装置。
4. 【請求項４】 請求項１記載のデータ処理装置におい
   て、 前記演算ユニットは、前記演算においてオーバーフロー
   が発生した場合には、該演算の結果を正の飽和値と負の
   飽和値とのいずれに置き換えるべきかを示す飽和値符号
   信号を生成する機能を更に有し、 前記データ処理装置は、前記演算ユニットにより生成さ
   れた飽和値符号信号をサインフラグとして記憶するため
   のサインフラグレジスタを更に備え、 前記セレクタは、前記他の命令に応答して前記データレ
   ジスタからデータが読み出されようとした時点で前記オ
   ーバーフローフラグがオーバーフロー有りを示している
   場合には、前記サインフラグに応じた正又は負の飽和値
   を前記演算ユニットへ供給する機能を有することを特徴
   とするデータ処理装置。
5. 【請求項５】 演算におけるオーバーフローの発生の有
   無を示すオーバーフロー信号を生成する機能を有する演
   算ユニットと、該演算ユニットの演算結果を表すデータ
   を記憶するためのデータレジスタとを用いたデータ処理
   方法であって、ある命令に応答して生成された前記 オーバーフロー信号
   をフラグとして記憶するステップと、他の命令に応答して 前記データレジスタからデータが読
   み出されようとした時点で前記フラグがオーバーフロー
   有りを示している場合には既定の飽和値を生成するステ
   ップと、 前記生成された飽和値を前記演算ユニットへ供給するス
   テップとを備えたことを特徴とするデータ処理方法。
6. 【請求項６】 各々アドレスで識別される複数のレジス
   タユニットを備えたレジスタファイルであって、 前記複数のレジスタユニットの各々は、ある命令により指定された演算の実行結果 を表すデータ
   を記憶するためのデータレジスタと、 前記演算におけるオーバーフローの発生の有無を示すオ
   ーバーフロー信号を、前記データレジスタへのデータの
   書き込みを指示する書き込み信号に応答して、オーバー
   フローフラグとして記憶するためのオーバーフローフラ
   グレジスタと、 前記演算においてオーバーフローが発生した場合に該演
   算の結果を正の飽和値と負の飽和値とのいずれに置き換
   えるべきかを示す飽和値符号信号を、前記書き込み信号
   に応答して、サインフラグとして記憶するためのサイン
   フラグレジスタとを有し、他の命令に応答して 前記データレジスタからのデータの
   読み出しを指示する読み出し信号が与えられた時点で、
   前記オーバーフローフラグがオーバーフロー無しを示し
   ている場合には前記データレジスタに記憶されたデータ
   が、前記オーバーフローフラグがオーバーフロー有りを
   示している場合には該オーバーフローフラグと前記サイ
   ンフラグとがそれぞれ出力されることを特徴とするレジ
   スタファイル。
7. 【請求項７】 請求項６記載のレジスタファイルにおい
   て、 前記データレジスタは、前記オーバーフロー信号がオー
   バーフロー有りを示している場合には、該データレジス
   タへのデータの書き込みが禁止されることを特徴とする
   レジスタファイル。
8. 【請求項８】 請求項６記載のレジスタファイルにおい
   て、 前記データレジスタは、前記他の命令に応答して前記読
   み出し信号が与えられた時点で前記オーバーフローフラ
   グがオーバーフロー有りを示している場合には、該デー
   タレジスタからのデータ読み出しが無効化されることを
   特徴とするレジスタファイル。