JP3030751B2 - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JP3030751B2 JP3030751B2 JP6141812A JP14181294A JP3030751B2 JP 3030751 B2 JP3030751 B2 JP 3030751B2 JP 6141812 A JP6141812 A JP 6141812A JP 14181294 A JP14181294 A JP 14181294A JP 3030751 B2 JP3030751 B2 JP 3030751B2
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Description
【０００１】
【産業上の利用分野】本発明は、アクティブマトリック
ス液晶ディスプレイに用いられる薄膜トランジスタ(Thi
n Film Transistor)の構成に関するものである。
ス液晶ディスプレイに用いられる薄膜トランジスタ(Thi
n Film Transistor)の構成に関するものである。
【０００２】
【従来の技術】薄膜トランジスタ(以下、ＴＦＴという)
を用いたアクティブマトリックス型表示基板を用いたデ
ィスプレイは、単純マトリックス型表示基板を用いたデ
ィスプレイ装置に比べて高い画質が得られるため、盛ん
に研究されている。
を用いたアクティブマトリックス型表示基板を用いたデ
ィスプレイは、単純マトリックス型表示基板を用いたデ
ィスプレイ装置に比べて高い画質が得られるため、盛ん
に研究されている。
【０００３】図４は従来のアクティブマトリクス液晶デ
ィスプレイの液晶パネル部を模式的に示した透視図であ
る。図４において、１は走査線、２はデータ線、３はＴ
ＦＴ、４は液晶駆動用の画素電極、５はガラス基板、６
は透明導電膜からなる対向電極、７は対向基板、８は走
査線１と接続されたゲート電極、９はデータ線２と接続
されたソース電極(あるいはドレイン電極であるが、こ
こでは説明のためソース電極とする)、10は画素電極４
に電気的に接続されたドレイン電極(ソース電極９に対
する)である。
ィスプレイの液晶パネル部を模式的に示した透視図であ
る。図４において、１は走査線、２はデータ線、３はＴ
ＦＴ、４は液晶駆動用の画素電極、５はガラス基板、６
は透明導電膜からなる対向電極、７は対向基板、８は走
査線１と接続されたゲート電極、９はデータ線２と接続
されたソース電極(あるいはドレイン電極であるが、こ
こでは説明のためソース電極とする)、10は画素電極４
に電気的に接続されたドレイン電極(ソース電極９に対
する)である。
【０００４】通常透過型の液晶ディスプレイ装置におい
ては、裏面光源からの光を透過させる必要があるので、
画素電極４，対向電極６は透明導電膜でなければならな
い。また、走査線１，データ線２，ＴＦＴ３，画素電極
４の素子は、これらを形成する側のガラス基板５に薄膜
形成，選択エッチング等を繰り返すことにより形成され
る。
ては、裏面光源からの光を透過させる必要があるので、
画素電極４，対向電極６は透明導電膜でなければならな
い。また、走査線１，データ線２，ＴＦＴ３，画素電極
４の素子は、これらを形成する側のガラス基板５に薄膜
形成，選択エッチング等を繰り返すことにより形成され
る。
【０００５】液晶パネルにカラー表示を行わせる場合
は、対向基板７にガラス基板５上の各々の画素に対応し
たカラーフィルターを形成することにより表示させるこ
とができる。このような液晶パネルにおいて、画像信号
に応じてＴＦＴ３を駆動し、液晶層に印加する電圧を変
化させると、それに応じて液晶パネルの透過率が変化し
画像の表示を行うことができる。
は、対向基板７にガラス基板５上の各々の画素に対応し
たカラーフィルターを形成することにより表示させるこ
とができる。このような液晶パネルにおいて、画像信号
に応じてＴＦＴ３を駆動し、液晶層に印加する電圧を変
化させると、それに応じて液晶パネルの透過率が変化し
画像の表示を行うことができる。
【０００６】次に液晶パネルのチャンネル保護型ＴＦＴ
アレイの作製プロセスを図を用いて説明する。図５は作
製プロセスの断面図、図６はその平面図を示し、図５に
おいて、４′は透明電極となる透明導電膜のＩＴＯ(Ind
ium Tin Oxide)膜層、８′は走査線１，ゲート電極８と
なるＣr層、11はＳiＮx(Ｓi窒化膜)の絶縁層、12はａ−
Ｓi(アモルファスＳi)の半導体層、13はＳiＮxのチャン
ネル保護層、
アレイの作製プロセスを図を用いて説明する。図５は作
製プロセスの断面図、図６はその平面図を示し、図５に
おいて、４′は透明電極となる透明導電膜のＩＴＯ(Ind
ium Tin Oxide)膜層、８′は走査線１，ゲート電極８と
なるＣr層、11はＳiＮx(Ｓi窒化膜)の絶縁層、12はａ−
Ｓi(アモルファスＳi)の半導体層、13はＳiＮxのチャン
ネル保護層、
【０００７】
【外１】 13′はチャンネル保護膜、１４はｎ＋ａ−Ｓi(n型アモ
ルファスＳi)のオーミック層、15は画素電極４とコンタ
クトを取るための穴、16はデータ線２，ソース電極９，
ドレイン電極１０となるＡ１層である。
ルファスＳi)のオーミック層、15は画素電極４とコンタ
クトを取るための穴、16はデータ線２，ソース電極９，
ドレイン電極１０となるＡ１層である。
【０００８】(図５(a))ガラス基板５にスパッタ法でＣr
層８′を1000Å堆積する。
層８′を1000Å堆積する。
【０００９】(図５(b))Ｃr層８′を走査線１，ゲート電
極８のパターンを残すようにエッチングを施す(図６
(a))。
極８のパターンを残すようにエッチングを施す(図６
(a))。
【００１０】(図５(c))ガラス基板５上にＤＣスパッタ
法でＩＴＯ膜層４′を1000Å堆積する。
法でＩＴＯ膜層４′を1000Å堆積する。
【００１１】(図５(d))ＩＴＯ膜層４′を画素電極４の
パターンを残すようにエッチングを施す(図６(b))。
パターンを残すようにエッチングを施す(図６(b))。
【００１２】(図５(e))次にプラズマＣＶＤ法で絶縁層1
1としてＳiＮxを4000Å、半導体層12としてａ−Ｓiを10
00Å、チャンネル保護層13としてＳiＮxを1000Å堆積す
る。
1としてＳiＮxを4000Å、半導体層12としてａ−Ｓiを10
00Å、チャンネル保護層13としてＳiＮxを1000Å堆積す
る。
【００１３】(図５(f))チャンネル保護層13を、フォト
リソグラフィー工程にてエッチングを施し、チャンネル
保護膜13′となるパターンを形成する(図６(c))。
リソグラフィー工程にてエッチングを施し、チャンネル
保護膜13′となるパターンを形成する(図６(c))。
【００１４】
【外２】 (図５(g))オーミック層14としてｎ＋ａ−Ｓiを500Å堆
積する。
積する。
【００１５】(図５(h))絶縁層11に穴15をあける(図６
(d))。
(d))。
【００１６】(図５(i))ＤＣスパッタ法でＡl層16を7000
Å堆積する。
Å堆積する。
【００１７】(図５(j))Ａl層16を選択エッチングしてソ
ース電極９，ドレイン電極10を形成する。
ース電極９，ドレイン電極10を形成する。
【００１８】
【外３】 (図５(k))ｎ＋ａ−Ｓiをエッチング除去する(図６
(e))。
(e))。
【００１９】以上のプロセスによりＴＦＴアレイが形成
されたガラス基板５上に配向膜，液晶層を形成し封入し
た後、ブラックマトリクス，カラーフィルター等が形成
された対向基板７を張り合わせることにより液晶パネル
が完成する。
されたガラス基板５上に配向膜，液晶層を形成し封入し
た後、ブラックマトリクス，カラーフィルター等が形成
された対向基板７を張り合わせることにより液晶パネル
が完成する。
【００２０】さらに近年、ＴＦＴ３をより小さく作製す
るために前記のチャンネル保護膜13′をなくすととも
に、半導体層12のパターニングをガラス基板５裏面から
の露光により、ゲート電極８の形状にパターニングする
自己整合型ＴＦＴの開発も盛んに行われている。この場
合の作製プロセスは以下のようになる。図７は作製プロ
セスの断面図、図８にその平面図を示し、13″はチャン
ネル領域である。
るために前記のチャンネル保護膜13′をなくすととも
に、半導体層12のパターニングをガラス基板５裏面から
の露光により、ゲート電極８の形状にパターニングする
自己整合型ＴＦＴの開発も盛んに行われている。この場
合の作製プロセスは以下のようになる。図７は作製プロ
セスの断面図、図８にその平面図を示し、13″はチャン
ネル領域である。
【００２１】(図７(a))〜(図７(d))のガラス基板５にゲ
ート電極８，画素電極４を形成するまではチャンネル保
護膜13′を作製する場合と同一である。
ート電極８，画素電極４を形成するまではチャンネル保
護膜13′を作製する場合と同一である。
【００２２】
【外４】 (図７(e))プラズマＣＶＤ法で絶縁層11としてＳiＮxを4
000Å、半導体層12としてａ−Ｓiを1000Å、オーミック
層１４としてｎ＋ａ−Ｓiを500Å堆積する。
000Å、半導体層12としてａ−Ｓiを1000Å、オーミック
層１４としてｎ＋ａ−Ｓiを500Å堆積する。
【００２３】(図７(f))チャンネル領域13″のパターン
を形成するように、フォトリソグラフィー工程にてエッ
チングを施す(図８(c))。
を形成するように、フォトリソグラフィー工程にてエッ
チングを施す(図８(c))。
【００２４】(図７(g))絶縁層11に穴15をあける(図８
(d))。
(d))。
【００２５】(図７(h))ＤＣスパッタ法でＡl層16を7000
Å堆積する。
Å堆積する。
【００２６】(図７(i))Ａl層16を選択エッチングしてソ
ース電極９，ドレイン電極10を形成する。
ース電極９，ドレイン電極10を形成する。
【００２７】
【外５】 (図７(i))チャンネル領域13″上のｎ＋ａ−Ｓi層をエッ
チング除去する(図８(e))。
チング除去する(図８(e))。
【００２８】図９はチャンネル保護膜13′を有する逆ス
タガー型トランジスタの平面図を示し、Ｓ１はゲート−
ソース間の寄生容量のＧＳ領域、Ｓ２はゲート−ドレイ
ン間の寄生容量のＧＤ領域である。チャンネル保護膜1
3′を有した構造では図９(a)に示した斜線部のＧＳ領域
Ｓ１およびＧＤ領域Ｓ２の部分で、ゲート電極８上の絶
縁層11を誘電体としてゲート電極８とソース電極９およ
びドレイン電極10の間に寄生容量が形成される。
タガー型トランジスタの平面図を示し、Ｓ１はゲート−
ソース間の寄生容量のＧＳ領域、Ｓ２はゲート−ドレイ
ン間の寄生容量のＧＤ領域である。チャンネル保護膜1
3′を有した構造では図９(a)に示した斜線部のＧＳ領域
Ｓ１およびＧＤ領域Ｓ２の部分で、ゲート電極８上の絶
縁層11を誘電体としてゲート電極８とソース電極９およ
びドレイン電極10の間に寄生容量が形成される。
【００２９】この寄生容量の値は、ゲート電極８のパタ
ーン、チャンネル保護膜13′のパターンおよびソース電
極９，ドレイン電極10のパターンにより決定される。こ
こでチャンネル保護膜13′のパターンによりこの寄生容
量が変化する理由は、ＴＦＴ３の活性状態においてはチ
ャンネル保護膜13′は導電体として作用するため、ＧＳ
領域Ｓ１およびＧＤ領域Ｓ２はチャンネル保護膜13′の
パターンの中央により分離されるためである。
ーン、チャンネル保護膜13′のパターンおよびソース電
極９，ドレイン電極10のパターンにより決定される。こ
こでチャンネル保護膜13′のパターンによりこの寄生容
量が変化する理由は、ＴＦＴ３の活性状態においてはチ
ャンネル保護膜13′は導電体として作用するため、ＧＳ
領域Ｓ１およびＧＤ領域Ｓ２はチャンネル保護膜13′の
パターンの中央により分離されるためである。
【００３０】また、図10にガラス裏面からの露光により
チャンネル領域13″をゲート電極８上に自己整合的に形
成した薄膜トランジスタの平面図を示す。自己整合型Ｔ
ＦＴでの寄生容量の値は、図10(a)に示すようにゲート
電極８のパターンおよびソース電極９，ドレイン電極10
のパターンにより決定される。
チャンネル領域13″をゲート電極８上に自己整合的に形
成した薄膜トランジスタの平面図を示す。自己整合型Ｔ
ＦＴでの寄生容量の値は、図10(a)に示すようにゲート
電極８のパターンおよびソース電極９，ドレイン電極10
のパターンにより決定される。
【００３１】一般的にアクティブマトリクス基板作製の
過程で、それぞれのレイヤー間でパターンニングのずれ
が生じる。例えば、図９(b)に示すように矢印方向にず
れが生じた場合はＧＳ領域Ｓ１は減少し、ＧＤ領域Ｓ２
は増加する。逆にずれた場合は、ＧＳ領域Ｓ１は増加し
ＧＤ領域Ｓ２は減少する。すなわちＴＦＴ３の寄生容量
はそれぞれのパターンのずれにより変化する。また同様
に、自己整合型ＴＦＴにおいても、図10(b)に示すよう
に矢印方向にずれが生じた場合はＧＳ領域Ｓ１は増加
し、ＧＤ領域Ｓ２は減少する。
過程で、それぞれのレイヤー間でパターンニングのずれ
が生じる。例えば、図９(b)に示すように矢印方向にず
れが生じた場合はＧＳ領域Ｓ１は減少し、ＧＤ領域Ｓ２
は増加する。逆にずれた場合は、ＧＳ領域Ｓ１は増加し
ＧＤ領域Ｓ２は減少する。すなわちＴＦＴ３の寄生容量
はそれぞれのパターンのずれにより変化する。また同様
に、自己整合型ＴＦＴにおいても、図10(b)に示すよう
に矢印方向にずれが生じた場合はＧＳ領域Ｓ１は増加
し、ＧＤ領域Ｓ２は減少する。
【００３２】これらのパターンニングのずれの主な原因
は露光時でのアラインメントずれ，フォトマスク自身の
ゆがみ等に起因する。このような課題に対して特開平１
−267617号公報に表されるように、ＴＦＴ３の形状をコ
の字型にして、基板内あるいは基板間の寄生容量のばら
つきを抑える構造が提案されている。
は露光時でのアラインメントずれ，フォトマスク自身の
ゆがみ等に起因する。このような課題に対して特開平１
−267617号公報に表されるように、ＴＦＴ３の形状をコ
の字型にして、基板内あるいは基板間の寄生容量のばら
つきを抑える構造が提案されている。
【００３３】
【発明が解決しようとする課題】しかしながら、このよ
うな構成のＴＦＴにおいて、前記の寄生容量のばらつき
が同一基板内で発生した場合に、例えばステッパーによ
り表示画素を分割して露光する場合など図11に示すよう
に、この露光境界線が認識され表示品位を落とす。また
基板間で寄生容量がばらつく場合では、回路常数を一定
とすることができず表示品質がばらつき、画質低下の一
因となる。
うな構成のＴＦＴにおいて、前記の寄生容量のばらつき
が同一基板内で発生した場合に、例えばステッパーによ
り表示画素を分割して露光する場合など図11に示すよう
に、この露光境界線が認識され表示品位を落とす。また
基板間で寄生容量がばらつく場合では、回路常数を一定
とすることができず表示品質がばらつき、画質低下の一
因となる。
【００３４】また、これらのパターンずれの主な原因は
露光時でのアラインメントずれ，フォトマスク自身のゆ
がみ等に起因する。この課題に対して、ＴＦＴの形状を
コの字型にする構造が提案されているが、このような構
造をとった場合、１画素内でのＴＦＴの占める面積が大
きくなり開口率の低下を招くという問題があった。
露光時でのアラインメントずれ，フォトマスク自身のゆ
がみ等に起因する。この課題に対して、ＴＦＴの形状を
コの字型にする構造が提案されているが、このような構
造をとった場合、１画素内でのＴＦＴの占める面積が大
きくなり開口率の低下を招くという問題があった。
【００３５】本発明は、前記従来技術の問題を解決する
ものであり、ＴＦＴの寄生容量のばらつきをなくし表示
品質を向上させ、液晶パネルの開口率が大きく取れるＴ
ＦＴを提供することを目的とする。
ものであり、ＴＦＴの寄生容量のばらつきをなくし表示
品質を向上させ、液晶パネルの開口率が大きく取れるＴ
ＦＴを提供することを目的とする。
【００３６】
【課題を解決するための手段】この目的を達成するため
に、本発明は、チャンネル保護膜をゲート電極上に形成
した薄膜トランジスタであって、ソース電極およびドレ
イン電極が、前記チャンネル保護膜を形成している領域
の対向する二辺のみとクロスオーバーして、他の辺上に
は重なっておらず、前記ソース電極およびドレイン電極
は、共に前記ゲート電極と十字型にクロスオーバーして
おり、かつ、半導体層は、前記チャンネル保護膜、前記
ソース電極および前記ドレイン電極の下方にのみ形成さ
れている構造を有するように構成したものである。
に、本発明は、チャンネル保護膜をゲート電極上に形成
した薄膜トランジスタであって、ソース電極およびドレ
イン電極が、前記チャンネル保護膜を形成している領域
の対向する二辺のみとクロスオーバーして、他の辺上に
は重なっておらず、前記ソース電極およびドレイン電極
は、共に前記ゲート電極と十字型にクロスオーバーして
おり、かつ、半導体層は、前記チャンネル保護膜、前記
ソース電極および前記ドレイン電極の下方にのみ形成さ
れている構造を有するように構成したものである。
【００３７】
【００３８】
【作用】前記構成によれば、ＴＦＴのゲート電極におけ
る部分と、ソース電極およびドレイン電極とがすべて十
字型となるクロスオーバーの構造を採用することによっ
て、マスクのアラインメントずれに起因する寄生容量の
ばらつきがなくなる。
る部分と、ソース電極およびドレイン電極とがすべて十
字型となるクロスオーバーの構造を採用することによっ
て、マスクのアラインメントずれに起因する寄生容量の
ばらつきがなくなる。
【００３９】
【実施例】以下、図面を参照して本発明の一実施例を詳
細に説明する。
細に説明する。
【００４０】図１は本実施例１のチャンネル保護型のＴ
ＦＴの平面構造図を示す。また、従来例の各図にて説明
した同一作用効果のものには同一符号を付し、その詳細
な説明は省略する。
ＦＴの平面構造図を示す。また、従来例の各図にて説明
した同一作用効果のものには同一符号を付し、その詳細
な説明は省略する。
【００４１】本実施例１はＴＦＴ３のチャンネル上に保
護膜を残したチャンネル保護型のＴＦＴ３の場合の例で
ある。図１において、Ｃ１，Ｃ２はソース電極９と図５
(k)に示した半導体層12のコンタクト部、Ｃ３，Ｃ４は
ドレイン電極10と半導体層12のコンタクト部、Ｃ５はチ
ャンネル保護膜13′とソース電極９，ドレイン電極10と
のコンタクト部である。図２は寄生容量を含めたＴＦＴ
３の等価回路を示している。
護膜を残したチャンネル保護型のＴＦＴ３の場合の例で
ある。図１において、Ｃ１，Ｃ２はソース電極９と図５
(k)に示した半導体層12のコンタクト部、Ｃ３，Ｃ４は
ドレイン電極10と半導体層12のコンタクト部、Ｃ５はチ
ャンネル保護膜13′とソース電極９，ドレイン電極10と
のコンタクト部である。図２は寄生容量を含めたＴＦＴ
３の等価回路を示している。
【００４２】液晶パネルの作成プロセスは従来のプロセ
スと同一で、ＴＦＴ３のチャンネル保護膜13′はゲート
電極８上にのみ形成され、前記ソース電極９およびドレ
イン電極10がチャンネル保護膜13′の形成している領域
の対向する２辺のみとクロスオーバーし、他の辺上には
重なっておらず、かつソース電極９およびドレイン電極
10と共にゲート電極８と十字型にクロスオーバーしてい
る。
スと同一で、ＴＦＴ３のチャンネル保護膜13′はゲート
電極８上にのみ形成され、前記ソース電極９およびドレ
イン電極10がチャンネル保護膜13′の形成している領域
の対向する２辺のみとクロスオーバーし、他の辺上には
重なっておらず、かつソース電極９およびドレイン電極
10と共にゲート電極８と十字型にクロスオーバーしてい
る。
【００４３】前記の構成により、ＴＦＴ３部分に発生す
る寄生容量の値はマスクのアラインメント精度によらず
一定とすることができる。この理由について説明する
と、図１(a)において図２に示すゲート−ソース間の寄
生容量Ｃgsは斜線部のＧＳ領域Ｓ１で示した領域であ
る。同様にゲート−ドレイン間の寄生容量Ｃgdは斜線部
のＧＤ領域Ｓ２で示した領域となる。
る寄生容量の値はマスクのアラインメント精度によらず
一定とすることができる。この理由について説明する
と、図１(a)において図２に示すゲート−ソース間の寄
生容量Ｃgsは斜線部のＧＳ領域Ｓ１で示した領域であ
る。同様にゲート−ドレイン間の寄生容量Ｃgdは斜線部
のＧＤ領域Ｓ２で示した領域となる。
【００４４】この構造を採用することによりアクティブ
マトリクス基板作製時において、図１(b)，(d)に示すよ
うに矢印方向にマスクのアラインメントずれが生じた場
合でもＣ１〜Ｃ５の領域は変わらず、ゲート−ソース間
の寄生容量Ｃgsおよびゲート−ドレイン間の寄生容量Ｃ
gdは常に斜線部のＧＳ領域Ｓ１，ＧＤ領域Ｓ２となり、
ずれの方向および量に関わらず常に一定値となる。
マトリクス基板作製時において、図１(b)，(d)に示すよ
うに矢印方向にマスクのアラインメントずれが生じた場
合でもＣ１〜Ｃ５の領域は変わらず、ゲート−ソース間
の寄生容量Ｃgsおよびゲート−ドレイン間の寄生容量Ｃ
gdは常に斜線部のＧＳ領域Ｓ１，ＧＤ領域Ｓ２となり、
ずれの方向および量に関わらず常に一定値となる。
【００４５】このことから、アクティブマトリックス基
板作製時において、フォトマスクあるいはステッパー等
の精度に起因するような露光ショット領域の境界におけ
るつなぎ合わせ部分のラインは消失し、表示品位の高い
液晶パネルを実現することができる。
板作製時において、フォトマスクあるいはステッパー等
の精度に起因するような露光ショット領域の境界におけ
るつなぎ合わせ部分のラインは消失し、表示品位の高い
液晶パネルを実現することができる。
【００４６】次に、実施例２について図面を用いて説明
する。実施例２は液晶パネルの作製プロセスの中で、半
導体層12のパターンを絶縁性基板の裏面からの露光によ
りゲート電極８の形状と同一形状に作製する自己整合型
のＴＦＴ３の場合である。図３は実施例２の自己整合型
のＴＦＴ３の平面構造図を示す。
する。実施例２は液晶パネルの作製プロセスの中で、半
導体層12のパターンを絶縁性基板の裏面からの露光によ
りゲート電極８の形状と同一形状に作製する自己整合型
のＴＦＴ３の場合である。図３は実施例２の自己整合型
のＴＦＴ３の平面構造図を示す。
【００４７】ここで、従来例との違いはＴＦＴアレイの
基板設計のパターンとして、図３(a)に示すようにチャ
ンネル領域13″上でのゲート電極８とソース電極９およ
びゲート電極８とドレイン電極10が共に十字型にクロス
オーバーする構造を持つように設計したものである。こ
の場合のゲート−ソース間の寄生容量Ｃgsは斜線部で示
したＧＳ領域Ｓ１である。同様にゲート−ドレイン間の
寄生容量Ｃgdは斜線部で示したＧＤ領域Ｓ２となる。
基板設計のパターンとして、図３(a)に示すようにチャ
ンネル領域13″上でのゲート電極８とソース電極９およ
びゲート電極８とドレイン電極10が共に十字型にクロス
オーバーする構造を持つように設計したものである。こ
の場合のゲート−ソース間の寄生容量Ｃgsは斜線部で示
したＧＳ領域Ｓ１である。同様にゲート−ドレイン間の
寄生容量Ｃgdは斜線部で示したＧＤ領域Ｓ２となる。
【００４８】したがって、図３(b)に示すように矢印方
向にマスクのアラインメントずれが生じた場合でも、ゲ
ート−ソース間の寄生容量Ｃgsおよびゲート−ドレイン
間の寄生容量Ｃgdは常に斜線部のＧＳ領域Ｓ１，ＧＤ領
域Ｓ２となり、いずれの方向および量に関わらず、常に
一定値となる。これにより実施例１と同様に、露光ショ
ット領域の境界におけるつなぎ合わせ部分のラインは消
失し、表示品位の高い液晶パネルを実現することができ
る。
向にマスクのアラインメントずれが生じた場合でも、ゲ
ート−ソース間の寄生容量Ｃgsおよびゲート−ドレイン
間の寄生容量Ｃgdは常に斜線部のＧＳ領域Ｓ１，ＧＤ領
域Ｓ２となり、いずれの方向および量に関わらず、常に
一定値となる。これにより実施例１と同様に、露光ショ
ット領域の境界におけるつなぎ合わせ部分のラインは消
失し、表示品位の高い液晶パネルを実現することができ
る。
【００４９】
【発明の効果】以上説明したように、本発明によれば、
チャンネル保護膜をゲート電極上に形成したチャンネル
保護型ＴＦＴの場合、ソース電極およびドレイン電極が
チャンネル保護膜の形成している領域の対向する２辺の
みとクロスオーバーし他の辺上には重なっておらず、か
つソース電極およびドレイン電極ともゲート電極と十字
型にクロスオーバーしている。以上の構成により、前記
のＴＦＴ部に発生する寄生容量の値はマスクのアライン
メント精度によらず一定とすることができる。
チャンネル保護膜をゲート電極上に形成したチャンネル
保護型ＴＦＴの場合、ソース電極およびドレイン電極が
チャンネル保護膜の形成している領域の対向する２辺の
みとクロスオーバーし他の辺上には重なっておらず、か
つソース電極およびドレイン電極ともゲート電極と十字
型にクロスオーバーしている。以上の構成により、前記
のＴＦＴ部に発生する寄生容量の値はマスクのアライン
メント精度によらず一定とすることができる。
【００５０】また、自己整合型ＴＦＴの場合も、ゲート
電極とソース電極およびゲート電極とドレイン電極が共
にチャンネル領域上で十字型にクロスオーバーの構造と
すれば、寄生容量の値はマスクのアラインメントずれが
生じた場合でも、ずれの方向および量に関わらず、常に
一定値となる。
電極とソース電極およびゲート電極とドレイン電極が共
にチャンネル領域上で十字型にクロスオーバーの構造と
すれば、寄生容量の値はマスクのアラインメントずれが
生じた場合でも、ずれの方向および量に関わらず、常に
一定値となる。
【００５１】以上のことから、本発明のＴＦＴを用いて
寄生容量のばらつきをなくし、表示品質を向上した開口
率を大きくとれる液晶パネルができるという効果を奏す
る。
寄生容量のばらつきをなくし、表示品質を向上した開口
率を大きくとれる液晶パネルができるという効果を奏す
る。
【図１】本発明の実施例１におけるチャンネル保護型薄
膜トランジスタの平面図である。
膜トランジスタの平面図である。
【図２】寄生容量を含めた薄膜トランジスタの等価回路
を示す図である。
を示す図である。
【図３】本発明の実施例２における自己整合型薄膜トラ
ンジスタの平面図である。
ンジスタの平面図である。
【図４】従来のアクティブマトリクス型液晶表示装置の
液晶パネル部を模式的に示した透視図である。
液晶パネル部を模式的に示した透視図である。
【図５】従来の液晶パネルのチャンネル保護型薄膜トラ
ンジスタアレイの作製プロセスを示す断面図である。
ンジスタアレイの作製プロセスを示す断面図である。
【図６】従来の液晶パネルのチャンネル保護型薄膜トラ
ンジスタアレイの作製プロセスを示す平面図である。
ンジスタアレイの作製プロセスを示す平面図である。
【図７】従来の自己整合型薄膜トランジスタアレイの作
製プロセスを示す断面図である。
製プロセスを示す断面図である。
【図８】従来の自己整合型薄膜トランジスタアレイの作
製プロセスを示す平面図である。
製プロセスを示す平面図である。
【図９】従来のチャンネル保護型薄膜トランジスタの平
面図である。
面図である。
【図１０】従来の自己整合型薄膜トランジスタの平面図
である。
である。
【図１１】基板内で寄生容量がばらついた場合に発生す
る露光境界での境界線を示す図である。
る露光境界での境界線を示す図である。
１…走査線、 ２…データ線、 ３…ＴＦＴ(薄膜トラ
ンジスタ)、 ４…画素電極、 ４′…ＩＴＯ膜層、
５…ガラス基板、 ６…対向電極、 ７…対向基板、
８…ゲート電極、 ８′…Ｃr層、 ９…ソース電極、
10…ドレイン電極、 11…絶縁層、 12…半導体層、
13…チャンネル保護層、 13′…チャンネル保護膜、
13″…チャンネル領域、 14…オーミック層、 15…
穴、 16…Ａl層。
ンジスタ)、 ４…画素電極、 ４′…ＩＴＯ膜層、
５…ガラス基板、 ６…対向電極、 ７…対向基板、
８…ゲート電極、 ８′…Ｃr層、 ９…ソース電極、
10…ドレイン電極、 11…絶縁層、 12…半導体層、
13…チャンネル保護層、 13′…チャンネル保護膜、
13″…チャンネル領域、 14…オーミック層、 15…
穴、 16…Ａl層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 木村 睦 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 田窪 米治 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 昭61−51972（ＪＰ，Ａ) 特開 昭61−108171（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/336
Claims (1)
- 【請求項１】 チャンネル保護膜をゲート電極上に形成
した薄膜トランジスタであって、ソース電極およびドレ
イン電極が、前記チャンネル保護膜を形成している領域
の対向する二辺のみとクロスオーバーして、他の辺上に
は重なっておらず、前記ソース電極およびドレイン電極
は、共に前記ゲート電極と十字型にクロスオーバーして
おり、かつ、半導体層は、前記チャンネル保護膜、前記
ソース電極および前記ドレイン電極の下方にのみ形成さ
れていることを特徴とする薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6141812A JP3030751B2 (ja) | 1994-06-23 | 1994-06-23 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6141812A JP3030751B2 (ja) | 1994-06-23 | 1994-06-23 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH088432A JPH088432A (ja) | 1996-01-12 |
| JP3030751B2 true JP3030751B2 (ja) | 2000-04-10 |
Family
ID=15300709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6141812A Expired - Fee Related JP3030751B2 (ja) | 1994-06-23 | 1994-06-23 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3030751B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4570278B2 (ja) | 2000-08-28 | 2010-10-27 | シャープ株式会社 | アクティブマトリクス基板 |
| EP1229379A3 (en) | 2001-01-31 | 2007-02-07 | Matsushita Electric Industrial Co., Ltd. | Active matrix liquid crystal display element |
| JP2005175379A (ja) * | 2003-12-15 | 2005-06-30 | Chunghwa Picture Tubes Ltd | トランジスタ |
-
1994
- 1994-06-23 JP JP6141812A patent/JP3030751B2/ja not_active Expired - Fee Related
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|---|---|
| JPH088432A (ja) | 1996-01-12 |
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