JP3030367B2 - Semiconductor device and manufacturing method thereof - Google Patents
Semiconductor device and manufacturing method thereofInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、絶縁基板（本明細書で
は絶縁性の表面を有する物体全体を指し、特に断らない
かぎり、ガラス等の絶縁材料のみならず、半導体や金属
等の材料上に絶縁物層を形成したものも意味する）上に
絶縁ゲイト型半導体装置およびそれらが多数形成された
集積回路を形成する方法に関する。本発明による半導体
装置は、液晶ディスプレー等のアクティブマトリクスや
イメージセンサー等の駆動回路、あるいはＳＯＩ集積回
路や従来の半導体集積回路（マイクロプロセッサーやマ
イクロコントローラ、マイクロコンピュータ、あるいは
半導体メモリー等）における薄膜トランジスタ（ＴＦ
Ｔ）として使用されるものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an insulating substrate (referred to as an entire object having an insulating surface in the present specification, unless otherwise specified, not only insulating materials such as glass but also materials such as semiconductors and metals). The present invention also relates to a method for forming an insulating gate type semiconductor device on an insulating gate type semiconductor device on which an insulating layer is formed. The semiconductor device according to the present invention includes a driving circuit such as an active matrix such as a liquid crystal display or an image sensor, or a thin film transistor (TF) in an SOI integrated circuit or a conventional semiconductor integrated circuit (such as a microprocessor, a microcontroller, a microcomputer, or a semiconductor memory).
T).
【０００２】[0002]
【従来の技術】従来より、アクティブマトリックス型の
液晶表示装置やイメージセンサー等のガラス基板上に集
積化された装置にＴＦＴ（薄膜トランジスタ）を利用す
る構成が広く知られている。図３に従来のＴＦＴの断面
の概略および作製工程の例を示す。図３に示されている
のは、ガラス基板上に設けられた薄膜珪素半導体を用い
た絶縁ゲイト型電界効果トランジスタ（以下単にＴＦＴ
という）である。以下にその作製工程を簡単に説明す
る。図３（Ａ）において、３０１がガラス基板であり、
このガラス基板３０１上に下地の酸化珪素膜３０２（２
０００Å厚程度）が形成され、さらにその上に珪素半導
体膜により構成される島状の活性層３０３が形成され
る。この珪素半導体膜は、５００〜２０００Å程度の厚
さであり、非晶質（アモルファス）または結晶性（多結
晶や微結晶等）を有している。そして活性層上にはゲイ
ト絶縁膜を構成する酸化珪素膜３０４が１０００〜１５
００Å程度の厚さで形成される。2. Description of the Related Art Hitherto, it has been widely known that a TFT (thin film transistor) is used in a device integrated on a glass substrate such as an active matrix type liquid crystal display device or an image sensor. FIG. 3 shows an outline of a cross section of a conventional TFT and an example of a manufacturing process. FIG. 3 shows an insulated gate field effect transistor (hereinafter simply referred to as a TFT) using a thin film silicon semiconductor provided on a glass substrate.
It is). Hereinafter, the manufacturing process will be briefly described. In FIG. 3A, reference numeral 301 denotes a glass substrate;
On this glass substrate 301, an underlying silicon oxide film 302 (2
2,000 mm thick), and an island-shaped active layer 303 made of a silicon semiconductor film is further formed thereon. This silicon semiconductor film has a thickness of about 500 to 2000 ° and has an amorphous or crystalline (polycrystalline, microcrystalline, etc.). Then, a silicon oxide film 304 constituting a gate insulating film is formed on the active layer by 1000 to 15 nm.
It is formed with a thickness of about 00 °.
【０００３】次に、ゲイト電極３０５がドーピングされ
た多結晶シリコンやタンタル、チタン、アルミニウム等
で形成される。（図３（Ｂ）） さらに、このゲイト電極をマスクとして、イオンドーピ
ング等の手段によって不純物元素（リンやホウ素）を導
入し、自己整合的にソース／ドレイン領域（不純物領
域）３０６が活性層３０３に形成される。不純物が導入
されなかったゲイト電極の下の活性層領域はチャネル形
成領域３０７となる。（図３（Ｃ）） さらに、レーザーもしくはフラッシュランプ等の熱源に
よって、ドーピングされた不純物の活性化をおこなう。
（図３（Ｄ））Next, a gate electrode 305 is formed of doped polycrystalline silicon, tantalum, titanium, aluminum or the like. (FIG. 3B) Further, using the gate electrode as a mask, an impurity element (phosphorus or boron) is introduced by means such as ion doping, and the source / drain region (impurity region) 306 is self-aligned with the active layer 303. Formed. The active layer region below the gate electrode into which the impurity has not been introduced becomes a channel formation region 307. (FIG. 3C) Further, the doped impurity is activated by a heat source such as a laser or a flash lamp.
(FIG. 3 (D))
【０００４】次に、プラズマＣＶＤ、ＡＰＣＶＤ等の手
段によって酸化珪素膜を形成し、これを層間絶縁物３０
７とする。さらに、層間絶縁物を通して、ソース／ドレ
イン領域にコンタクトホールを形成し、アルミニウム等
の金属材料によって、ソース／ドレインに接続する配線
・電極３０８を形成する。（図３（Ｅ））Next, a silicon oxide film is formed by means such as plasma CVD, APCVD, etc.
7 is assumed. Further, a contact hole is formed in the source / drain region through an interlayer insulator, and a wiring / electrode 308 connected to the source / drain is formed using a metal material such as aluminum. (FIG. 3 (E))
【０００５】このような従来のＴＦＴにおいては、特性
（特に電界移動度やサブスレシュホールド特性（Ｓ
値））を改善するには、ソース／ドレイン領域のシート
抵抗を低減することが必要であった。そのためには、 不純物のドーピング量（濃度）を多くする。 活性化のエネルギー（レーザーやフラッシュランプの
強度）を十分に大きくする。 チャネル形成領域３０７と金属電極３０８までの距離
（図中にｚと表示）を縮める。 という３つのことが考えられてきた。In such a conventional TFT, characteristics (in particular, electric field mobility and sub-threshold characteristics (S
Value)), it was necessary to reduce the sheet resistance of the source / drain regions. To do so, the doping amount (concentration) of the impurity is increased. Make the activation energy (laser or flash lamp intensity) sufficiently large. The distance between the channel formation region 307 and the metal electrode 308 (shown as z in the figure) is reduced. Three things have been considered.
【０００６】しかしながら、に関しては、ドーピング
量を増加させると、処理時間が増えてスループットが低
下し、また、活性層やゲイト絶縁膜３０４に対するダメ
ージが大きくなるという問題があった。特に、不純物導
入手段として、ドーピング元素を含有する気体をプラズ
マ状にして、これを加速して注入するという方法（イオ
ンドーピング法もしくはプラズマドーピング法）を用い
る場合には、量産性は優れるものの、加速されるイオン
には、水素やその他の元素も多数含まれ、基板が加熱さ
れやすいという問題があった。特にプラズマの密度を高
くするとこの問題が顕著になった。However, when the doping amount is increased, there is a problem that the processing time is increased and the throughput is reduced, and the damage to the active layer and the gate insulating film 304 is increased. In particular, when using a method (ion doping method or plasma doping method) in which a gas containing a doping element is made into a plasma state and accelerated and implanted as the impurity introduction means (ion doping method or plasma doping method), the mass productivity is excellent. The ions to be formed contain a large number of hydrogen and other elements, and there is a problem that the substrate is easily heated. In particular, when the density of the plasma was increased, this problem became remarkable.
【０００７】そして、ドーピングの際に、素子が加熱さ
れてダメージを受け、あるいは、ドーピングのマスクと
してフォトレジストを使用した場合には、これが炭化し
てその除去が著しく困難となることが問題であった。In doping, the element is heated and damaged, or when a photoresist is used as a doping mask, it is carbonized and its removal becomes extremely difficult. Was.
【０００８】また、に関しても、エネルギーが大きな
場合には活性層やゲイト電極が剥離したりしてＴＦＴの
歩留りを低下させる原因となった。また、スループット
も低下した。例えば、レーザーを用いる場合において
は、レーザーのエネルギー自体は大きく変更できないた
め、ビームの集束度を上げて、エネルギー密度を増やす
ことが必要となる。このことは必然的にビームの面積を
小さくすることとなり、同じ面積を処理するのに要する
時間が長くなるのである。[0008] Also, when the energy is large, the active layer and the gate electrode are peeled off, which causes a decrease in TFT yield. Also, the throughput decreased. For example, in the case of using a laser, the energy itself of the laser cannot be largely changed, so it is necessary to increase the degree of convergence of the beam and increase the energy density. This inevitably reduces the area of the beam and increases the time required to process the same area.
【０００９】さらに、に関しては、マスク合わせの精
度によって決定されるもので、極端な改善は望めなかっ
た。特に基板としてガラス基板を用いた場合には、加熱
工程（各種アニール工程が必要とされる）におけるガラ
ス基板の縮みがマスク合わせに際して大きな問題とな
る。例えば、１０ｃｍ角以上のガラス基板に対して、５
００℃程度の熱処理を加えると、数μｍ程度は簡単に縮
んでしまう。従って、距離ｚは２０μｍ程度としてマー
ジンをとっているのが現状である。しかも、ｚが小さな
場合にはゲイト電極３０５とソース／ドレイン電極３０
８との間の寄生容量が大きくなって、ＴＦＴの特性に好
ましからぬ影響を与えた。[0009] Furthermore, the method is determined by the accuracy of mask alignment, and no extreme improvement was expected. In particular, when a glass substrate is used as a substrate, shrinkage of the glass substrate in the heating step (which requires various annealing steps) poses a serious problem in mask alignment. For example, for a glass substrate of 10 cm square or more, 5
When a heat treatment at about 00 ° C. is applied, the area is reduced to about several μm easily. Therefore, at present, the distance z has a margin of about 20 μm. Moreover, when z is small, the gate electrode 305 and the source / drain electrode 30
8, increased the parasitic capacitance, which undesirably affected the characteristics of the TFT.
【００１０】また、ソース／ドレイン領域３０６へのコ
ンタクトホールの形成を行う場合、コンタクトホールを
確実に形成するために、ややオーバー気味にエッチング
をおこなうことが要求され、したがって、ｚで示される
距離を無闇に短くすることはできない。以上述べたよう
に、従来のＴＦＴにおいては、ソース／ドレイン領域の
寄生抵抗これ以上、低くすることは非常な困難をきわめ
ていた。When a contact hole is formed in the source / drain region 306, it is required that the etching be performed slightly overly in order to form the contact hole surely. You can't be short in the dark. As described above, in the conventional TFT, it is extremely difficult to lower the parasitic resistance of the source / drain regions any further.
【００１１】[0011]
【発明が解決しようとする課題】本発明は、上記のよう
な問題を解決し、実質的にチャネル形成領域とソース／
ドレイン電極との間を縮め、かつ、この間の抵抗を低下
させることによって、高い特性を得ることができるＴＦ
Ｔを得ることを課題とする。さらに、量産性に優れつつ
上記の課題を達成することを目的とする。SUMMARY OF THE INVENTION The present invention solves the above-mentioned problems, and substantially eliminates the channel forming region and the source / source.
TF which can obtain high characteristics by shortening the space between the drain electrode and reducing the resistance between them
The task is to obtain T. Further, it is another object of the present invention to achieve the above object while being excellent in mass productivity.
【００１２】[0012]
【課題を解決するための手段】本発明においては、ゲイ
ト電極の少なくとも側面、好ましくは側面と上面にゲイ
ト電極を酸化することによって、酸化物被膜を形成す
る。この酸化物被膜は絶縁性に優れていることが好まし
い。そして、このゲイト電極の酸化物のさらに外側に概
略三角形状の絶縁物を形成する。この概略三角形状の絶
縁物の幅は１μｍ以下が好ましい。そして、この概略三
角形状の絶縁物にあわせて（自己整合的に）シリサイド
をソース／ドレイン領域に密着して形成する。このシリ
サイドは比抵抗がドーピングされた多結晶シリコンより
も格段に小さいため、非常に薄いものであっても抵抗は
十分に小さい。In the present invention, an oxide film is formed by oxidizing the gate electrode on at least the side surfaces, preferably the side surfaces and the upper surface of the gate electrode. This oxide film preferably has excellent insulation properties. Then, a substantially triangular insulator is formed further outside the oxide of the gate electrode. The width of the substantially triangular insulator is preferably 1 μm or less. Then, silicide is formed in close contact with the source / drain regions (in a self-aligned manner) in accordance with the substantially triangular insulator. Since this silicide has a much lower specific resistance than doped polycrystalline silicon, its resistance is sufficiently small even if it is very thin.
【００１３】本発明ではシリサイドを構成する金属材料
は、そのシリサイドがシリコン半導体に対してオーミッ
クもしくはオーミックに近い低抵抗なコンタクトを形成
できるような材料であることが望まれる。具体的には、
モリブテン（Ｍｏ）、タングステン（Ｗ）、プラチナ
（白金、Ｐｔ）、クロム（Ｃｒ）、チタン（Ｔｉ）、コ
バルト（Ｃｏ）が適当である。本発明を実施するには、
これらの金属のうちの少なくとも１つとシリコンを反応
させてシリサイドとする。In the present invention, it is desired that the metal material constituting the silicide is such that the silicide can form an ohmic or near-ohmic low-resistance contact with the silicon semiconductor. In particular,
Molybdenum (Mo), tungsten (W), platinum (platinum, Pt), chromium (Cr), titanium (Ti), and cobalt (Co) are suitable. To implement the present invention,
At least one of these metals is reacted with silicon to form a silicide.
【００１４】図１は上記の技術思想を具体化した例で、
上記構成のＴＦＴを得るための工程をも示している。こ
れを用いて本発明を説明する。基板１０１上には、公知
の手段によって下地酸化膜１０２、ソース／ドレイン領
域１０３、チャネル形成領域１０４、ゲイト絶縁膜１０
５およびアルミニウム、チタン、タンタル等の金属や合
金を主成分とするゲイト電極１０６が形成される。そし
て、ゲイト電極の周囲にはゲイト電極の酸化物層１０７
が形成される。酸化物層の形成には熱酸化もしくは陽極
酸化が適している。特に、アルミニウム、チタン、タン
タルを主成分とする金属、合金をゲイト電極に用いる場
合には陽極酸化法によって酸化物層を得ることが望まし
い。不純物のドーピングはこの酸化物層１０７に対して
自己整合的におこなわれるため、ソース／ドレイン領域
とゲイト電極とは、オフセット状態となる。（図１
（Ａ））FIG. 1 is an example that embodies the above technical idea.
Also shown are steps for obtaining a TFT having the above configuration. The present invention will be described using this. A substrate oxide film 102, a source / drain region 103, a channel formation region 104, a gate insulating film 10
5 and a gate electrode 106 mainly composed of a metal or alloy such as aluminum, titanium and tantalum. The oxide layer 107 of the gate electrode is formed around the gate electrode.
Is formed. Thermal oxidation or anodic oxidation is suitable for forming the oxide layer. In particular, when a metal or alloy mainly containing aluminum, titanium, or tantalum is used for the gate electrode, it is desirable to obtain an oxide layer by an anodic oxidation method. Since the doping of the impurity is performed in a self-aligned manner with respect to the oxide layer 107, the source / drain region and the gate electrode are in an offset state. (Figure 1
(A))
【００１５】本発明において陽極酸化法を採用する場合
には、ゲイト電極の材料を選択することが陽極酸化物の
種類を決定することでもあるので重要である。本発明で
は、ゲイト電極としては、アルミニウム、チタン、タン
タル、シリコンのような純粋な金属やそれらに少量の添
加物を添加した合金（例えば、アルミニウムに１〜３％
のシリコンを加えた合金や、シリコンに１０００ｐｐｍ
〜５％の燐を加えた合金）、あるいは珪化タングステン
（ＷＳｉ2 ）や珪化モリブテン（ＭｏＳｉ2 ）等の導電
性珪化物、さらには窒化チタンに代表される導電性窒化
物が使用できる。なお、本明細書では、特に断らない限
り、例えば、アルミニウムといえば、純粋なアルミニウ
ムだけでなく、１０％以下の添加物を含有するものも含
むものとする。シリコンや他の材料についても同じであ
る。In the case of employing the anodic oxidation method in the present invention, it is important to select the material of the gate electrode because it also determines the type of the anodic oxide. In the present invention, the gate electrode may be a pure metal such as aluminum, titanium, tantalum, or silicon, or an alloy obtained by adding a small amount of an additive thereto (for example, 1 to 3% of aluminum).
Alloy containing silicon or 1000ppm of silicon
5% of the phosphorus was added alloy), or tungsten silicide (WSi 2) or silicide molybdenum (MoSi 2) conductive silicide such as, more conductive nitride typified by titanium nitride can be used. In the present specification, unless otherwise specified, for example, aluminum includes not only pure aluminum but also one containing 10% or less of additives. The same is true for silicon and other materials.
【００１６】本発明では、これらの材料を単独で使用し
た単層構造のゲイト電極を用いてもよいし、これらを２
層以上重ねた多層構造のゲイト電極としてもよい。例え
ば、アルミニウム上に珪化タングステンを重ねた２層構
造や窒化チタン上にアルミニウムを重ねた２層構造であ
る。各々の層の厚さは必要とされる素子特性に応じて実
施者が決定すればよい。In the present invention, a gate electrode having a single layer structure using these materials alone may be used.
A gate electrode having a multilayer structure in which layers are stacked may be used. For example, a two-layer structure in which tungsten silicide is stacked on aluminum or a two-layer structure in which aluminum is stacked on titanium nitride. The thickness of each layer may be determined by a practitioner according to the required device characteristics.
【００１７】次に絶縁性の被膜１０８を形成する。この
被膜はゲイト電極側面への被覆性が優れていることが重
要である。（図１（Ｂ）） そして、この絶縁性被膜をドライエッチング法等の手段
によって異方性エッチングする。すなわち、垂直方向の
みを選択的にエッチングする。この結果、ソース／ドレ
イン領域の表面は露出され、ゲイト電極（周囲の酸化物
層１０７を含む）の側面に概略三角形状の絶縁物１０９
が残る。（図１（Ｃ））Next, an insulating film 108 is formed. It is important that this coating has excellent coverage on the side surface of the gate electrode. (FIG. 1B) The insulating film is anisotropically etched by means such as a dry etching method. That is, only the vertical direction is selectively etched. As a result, the surface of the source / drain region is exposed, and a substantially triangular insulator 109 is formed on the side surface of the gate electrode (including the peripheral oxide layer 107).
Remains. (Fig. 1 (C))
【００１８】この概略三角形状の絶縁物１０９の寸法、
特にその幅は、予め成膜される絶縁性被膜１０８の厚さ
と、エッチング条件と、ゲイト電極（周囲の酸化物層１
０７を含む）の高さ（この場合酸化物層１０７の厚さも
含まれる）とによって決定される。絶縁性被膜１０８の
値は２０００Å〜２００００Å程度が一般的であるが、
実施態様に合わせて決めればよい。また、得られる絶縁
物１０９の形状は、三角形状に限定されるものではな
く、絶縁性被膜１０８のステップカバレージや膜厚によ
ってその形状が変化する。例えば、膜厚が小さな場合
は、方形状となる。しかし、簡単のため以下明細書中で
は、絶縁物１０９のことを図面に示すように概略三角形
状の絶縁物ということとする。The dimensions of the substantially triangular insulator 109 are as follows:
In particular, the width depends on the thickness of the insulating film 108 formed in advance, the etching conditions, and the gate electrode (the surrounding oxide layer 1).
07 (including the thickness of the oxide layer 107 in this case). The value of the insulating film 108 is generally about 2000 to 20000 °,
It may be determined according to the embodiment. Further, the shape of the obtained insulator 109 is not limited to a triangular shape, and the shape changes depending on the step coverage and the film thickness of the insulating film 108. For example, when the film thickness is small, it has a square shape. However, for simplicity, in the following description, the insulator 109 is referred to as a substantially triangular insulator as shown in the drawings.
【００１９】次に、前面に適当な金属、例えば、チタ
ン、モリブテン、タングステン、白金、パラジウム等の
被膜１１０を基板前面に形成する。（図１（Ｄ））Next, a coating 110 made of a suitable metal, for example, titanium, molybdenum, tungsten, platinum, palladium or the like is formed on the front surface of the substrate. (Fig. 1 (D))
【００２０】そして、適切な温度でのアニールやレーザ
ーもしくはフラッシュランプ等でのアニール等によって
この金属膜とソース／ドレイン領域のシリコンとを反応
させてシリサイド層を形成する。金属膜は、その他の材
料、例えば、酸化珪素や窒化珪素、あるいはゲイト電極
の酸化物層１０７を構成する酸化アルミニウムや酸化チ
タン、酸化タンタル等とは反応しないで、金属状態のま
まである。このように、基板上にはシリサイドと金属膜
とが同時に存在するが、適当なエッチャントによって、
金属膜のみを選択的にエッチングすることができる。こ
の際に、ゲイト電極の上面に酸化物層１０７が存在する
ことは重要である。というのは、この酸化物層によっ
て、金属膜１１０とゲイト電極１０６が直接に反応しな
いからである。このようにして、ソース／ドレイン領域
に密着してシリサイド層１１１のみが残される。（図１
（Ｅ））Then, the silicide layer is formed by reacting the metal film with silicon in the source / drain regions by annealing at an appropriate temperature, annealing with a laser or a flash lamp, or the like. The metal film does not react with other materials, for example, silicon oxide or silicon nitride, or aluminum oxide, titanium oxide, tantalum oxide, or the like forming the oxide layer 107 of the gate electrode, and remains in a metal state. Thus, the silicide and the metal film are present on the substrate at the same time, but with an appropriate etchant,
Only the metal film can be selectively etched. At this time, it is important that the oxide layer 107 exists on the upper surface of the gate electrode. This is because the metal film 110 and the gate electrode 106 do not directly react with each other due to the oxide layer. Thus, only the silicide layer 111 is left in close contact with the source / drain regions. (Figure 1
(E))
【００２１】なお、レーザー等の強光を金属膜に照射
し、下に存在するシリコン半導体膜と反応させてシリサ
イドとする場合には、パルス状のレーザーが好ましい。
連続発振レーザーでは照射時間が長いので、熱によって
被照射物が熱によって膨張することによって剥離するよ
うな危険がある。When irradiating the metal film with intense light such as a laser and reacting it with an underlying silicon semiconductor film to form silicide, a pulsed laser is preferable.
In the case of a continuous wave laser, the irradiation time is long, and there is a risk that an object to be irradiated is separated by expansion due to heat.
【００２２】パルスレーザーに関しては、Ｎｄ：ＹＡＧ
レーザー（Ｑスイッチパルス発振が望ましい）のごとき
赤外光レーザーやその第２高調波のごとき可視光、Ｋｒ
Ｆ、ＸｅＣｌ、ＡｒＦ等のエキシマーを使用する各種紫
外光レーザーが使用できるが、金属膜の上面からレーザ
ー照射をおこなう場合には金属膜に反射されないような
波長のレーザーを選択する必要がある。もっとも、金属
膜が極めて薄い場合にはほとんど問題がない。また、レ
ーザー光は、基板側から照射してもよい。この場合には
下に存在するシリコン半導体膜を透過するレーザー光を
選択する必要がある。As for the pulse laser, Nd: YAG
Infrared laser such as laser (preferably Q-switched pulse oscillation) and its visible light such as its second harmonic, Kr
Various ultraviolet lasers using excimers such as F, XeCl, and ArF can be used. However, when laser irradiation is performed from the upper surface of the metal film, it is necessary to select a laser having a wavelength that is not reflected by the metal film. However, there is almost no problem when the metal film is extremely thin. Further, the laser light may be applied from the substrate side. In this case, it is necessary to select a laser beam that passes through the underlying silicon semiconductor film.
【００２３】さて、図面ではシリサイド層は活性層の厚
さよりも薄く描かれているが、シリサイド層が活性層と
同じ厚さであってもよいことはいうまでもない。ただ
し、シリサイド層の厚さがどのようであれ、絶縁物１０
９の下の活性層領域は不純物半導体であり、ソース／ド
レイン領域である。シリサイド層１１０に用いられるシ
リサイドの種類としては、Tiを用いてTiSi，TiSi2 、Mo
用いてMoSi2 、Ｗを用いてWSi2，W(SiAl)2、TiSi2 を用
いてTi7Si12Al5、Pd2Si を用いてPd4SiAl3を利用するこ
とができる。しかしながら、Tiを用いてTiSiやTiSi2 を
利用することが、処理温度の問題や、接触抵抗, シート
抵抗の問題から好ましい。Now, in the drawings, the silicide layer is drawn thinner than the active layer, but it goes without saying that the silicide layer may have the same thickness as the active layer. However, whatever the thickness of the silicide layer, the insulator 10
The active layer region below 9 is an impurity semiconductor and is a source / drain region. The type of silicide used for the silicide layer 110 is Ti, TiSi 2 , Mo using Ti.
Can be utilized Pd 4 SiAl 3 using Ti 7 Si 12 Al 5, Pd 2 Si with a WSi 2, W (SiAl) 2 , TiSi 2 using MoSi 2, W using. However, it is preferable to use Ti and TiSi 2 using Ti from the viewpoint of the processing temperature, the contact resistance, and the sheet resistance.
【００２４】その後、層間絶縁物１１２を堆積し、コン
タクトホールを前記シリサイド層１１１に形成して、金
属電極・配線１１３を形成して、ＴＦＴが完成する。
（図１（Ｆ）） このように、本発明のＴＦＴでは、シリサイド層１１１
の抵抗が極めて小さいので、チャネル形成領域と金属電
極との間の抵抗は、実質的に図１（Ｆ）のｘで表示され
る距離によって決定されるとしてよい。そして、ｘは、
好ましくは１μｍ以下であるので、抵抗は格段に低減さ
れる。もちろん、コンタクトホールとゲイト電極の間の
距離は従来のままでもよい。Thereafter, an interlayer insulator 112 is deposited, a contact hole is formed in the silicide layer 111, and a metal electrode / wiring 113 is formed, thereby completing the TFT.
(FIG. 1F) As described above, in the TFT of the present invention, the silicide layer 111 is formed.
Is extremely small, the resistance between the channel forming region and the metal electrode may be substantially determined by the distance indicated by x in FIG. And x is
Since it is preferably 1 μm or less, the resistance is significantly reduced. Of course, the distance between the contact hole and the gate electrode may be unchanged.
【００２５】また、先に述べたオフセット（図中でｙと
表示）はＴＦＴのリーク電流を減少させる効果がある。
さらに本発明の好ましい別の実施態様例を図２に示す。
この例においても、基板２０１上に、下地酸化膜２０
２、ソース／ドレイン領域２０３とチャネル形成領域２
０４を有する活性層、ゲイト絶縁膜２０５、ゲイト電極
２０６とその周囲の酸化物層２０７は、図１の場合と同
様に形成される。（図２（Ａ））The above-mentioned offset (indicated by y in the figure) has an effect of reducing the leak current of the TFT.
Another preferred embodiment of the present invention is shown in FIG.
Also in this example, the base oxide film 20
2. Source / drain region 203 and channel formation region 2
The active layer having the layer 04, the gate insulating film 205, the gate electrode 206 and the surrounding oxide layer 207 are formed in the same manner as in FIG. (Fig. 2 (A))
【００２６】その後、ゲイト絶縁膜２０５はゲイト電極
とその周囲の酸化物層１０７をマスクとして自己整合的
にエッチングされる。例えば、酸化物層１０７が酸化ア
ルミニウムを主成分とし、また、ゲイト絶縁膜が酸化珪
素を主成分として形成されていた場合には、フッ素系
（例えばＮＦ3 、ＳＦ6 ）のエッチングガスを用いて、
ドライエッチングをおこなえばよい。これらのエッチン
グガスでは、酸化珪素であるゲイト絶縁膜は素早くエッ
チングされるが、酸化アルミニウムのエッチングレート
は十分に小さいの選択的にエッチングができる。その
後、絶縁性被膜２０８を前面に堆積する。（図２
（Ｂ））Thereafter, the gate insulating film 205 is etched in a self-aligned manner using the gate electrode and the surrounding oxide layer 107 as a mask. For example, when the oxide layer 107 is mainly composed of aluminum oxide and the gate insulating film is mainly composed of silicon oxide, a fluorine-based (eg, NF 3 , SF 6 ) etching gas is used. ,
Dry etching may be performed. With these etching gases, the gate insulating film made of silicon oxide is quickly etched, but the etching rate of aluminum oxide is sufficiently small so that the etching can be selectively performed. Thereafter, an insulating coating 208 is deposited on the front surface. (Figure 2
(B))
【００２７】さらに、これを図１の場合と同様に異方性
エッチングによってエッチングし、ゲイト電極の側面に
概略三角形状の絶縁物２０９を残す。そして、適切な金
属膜２１０を堆積する。（図２（Ｃ）） これを適当な熱処理、レーザー照射等によってシリコン
と反応させ、シリサイド層２１１を得る。（図２
（Ｄ）） その後、層間絶縁物２１２と金属電極・配線２１３を形
成する。（図２（Ｅ）） この場合においても、チャネル形成領域とソース／ドレ
イン電極間の抵抗は十分に小さいことは図１の場合と同
じである。Further, this is etched by anisotropic etching as in the case of FIG. 1, leaving a substantially triangular insulator 209 on the side surface of the gate electrode. Then, an appropriate metal film 210 is deposited. (FIG. 2C) This is reacted with silicon by appropriate heat treatment, laser irradiation, or the like, to obtain a silicide layer 211. (Figure 2
(D)) Thereafter, the interlayer insulator 212 and the metal electrode / wiring 213 are formed. (FIG. 2E) Also in this case, the resistance between the channel formation region and the source / drain electrodes is sufficiently small as in the case of FIG.
【００２８】[0028]
【作用】本発明の作用は上記の例に示したように実質的
にチャネル形成領域とソース／ドレイン電極間の距離を
短縮して、その間の抵抗を低減することによってＴＦＴ
の特性が向上することである。しかし、本発明の作用は
これだけに留まらない。すなわち、上記の抵抗が十分に
小さくできるので、ソース／ドレイン領域への不純物ド
ーピングの量を小さくできる。例えば、通常は１×１０
15〜８×１０15ｃｍ-2のドーズ量が必要とされるが、本
発明によって、これを１桁以上小さい、５×１０13〜１
×１０15ｃｍ-2とできる。このように少量のドーピング
でも特性は従来の場合よりも向上する。このため、単純
にドーピング時間を１０分の１に短縮できる。The function of the present invention is to substantially reduce the distance between the channel forming region and the source / drain electrodes and reduce the resistance between them, as shown in the above example, thereby reducing the TFT resistance.
Is improved. However, the operation of the present invention is not limited to this. That is, since the resistance can be sufficiently reduced, the amount of impurity doping into the source / drain regions can be reduced. For example, usually 1 × 10
Although a dose of 15 to 8 × 10 15 cm −2 is required, according to the present invention, it is reduced by one digit or more to 5 × 10 13 to 1 × 10 15 cm −2.
× 10 15 cm -2 . Even with such a small amount of doping, the characteristics are improved as compared with the conventional case. Therefore, the doping time can be simply reduced to one tenth.
【００２９】また、このような低濃度のドーピングで
は、チャネル形成領域とソース／ドレイン領域の境界の
部分のダメージが小さい。特に、レーザーアニール等の
手段で不純物の活性化をおこなう場合には、ゲイト電極
等が影となって、チャネル形成領域とソース／ドレイン
領域の境界の活性化が不十分になりがちで、多量のドー
ピングによる特性の劣化が問題となっていた。In addition, with such low concentration doping, damage at the boundary between the channel forming region and the source / drain region is small. In particular, when activating impurities by means such as laser annealing, the gate electrode or the like tends to be a shadow, and the boundary between the channel formation region and the source / drain region tends to be insufficiently activated. Deterioration of characteristics due to doping has been a problem.
【００３０】次に活性層を薄くできる。すなわち、従来
の方法ではソース／ドレインのシート抵抗が大きかった
ので、活性層の厚さを１０００Å以下、特に５００Å以
下とすることは困難であった。しかし、本発明によって
このような制約は取り除かれる。すなわち、シリサイド
層は比抵抗が１０-3〜１０-5Ωｃｍと小さいので、仮に
厚さが１００Åであったとしても、シート抵抗は１０Ω
〜１ｋΩである。活性層が薄いということは活性層の成
膜時間を短縮できるという意味の他にゲイト絶縁膜およ
びゲイト電極のステップカバレージ不良によるリーク電
流や断線（段切れ）を抑制できるという意味がある。す
なわち、歩留りの向上に寄与する。Next, the active layer can be thinned. That is, since the sheet resistance of the source / drain was large in the conventional method, it was difficult to make the thickness of the active layer 1000 ° or less, particularly 500 ° or less. However, the present invention removes such restrictions. That is, since the specific resistance of the silicide layer is as small as 10 -3 to 10 -5 Ωcm, even if the thickness is 100 °, the sheet resistance is 10 Ω.
１1 kΩ. The fact that the active layer is thin means that the time for forming the active layer can be shortened, and also that the leak current and disconnection (step disconnection) due to poor step coverage of the gate insulating film and the gate electrode can be suppressed. That is, it contributes to improvement in yield.
【００３１】[0031]
【実施例】〔実施例１〕 図１に本実施例を示す。ま
ず、基板（コーニング７０５９、３００ｍｍ×４００ｍ
ｍもしくは１００ｍｍ×１００ｍｍ）１０１上に下地酸
化膜１０２として厚さ１００〜３００ｎｍの酸化珪素膜
を形成した。この酸化膜の形成方法としては、酸素雰囲
気中でのスパッタ法を使用した。しかし、より量産性を
高めるには、ＴＥＯＳをプラズマＣＶＤ法で分解・堆積
した膜を４５０〜６５０℃でアニールしてもよい。[Embodiment 1] FIG. 1 shows this embodiment. First, a substrate (Corning 7059, 300 mm × 400 m
A silicon oxide film having a thickness of 100 to 300 nm was formed as a base oxide film 102 on (m or 100 mm × 100 mm) 101. As a method for forming this oxide film, a sputtering method in an oxygen atmosphere was used. However, in order to further improve mass productivity, a film obtained by decomposing and depositing TEOS by a plasma CVD method may be annealed at 450 to 650 ° C.
【００３２】その後、プラズマＣＶＤ法やＬＰＣＶＤ法
によってアモルファス状のシリコン膜を３０〜５００ｎ
ｍ、好ましくは５０〜１００ｎｍ堆積し、これを、５５
０〜６００℃の還元雰囲気に２４時間放置して、結晶化
せしめた。この工程は、レーザー照射によっておこなっ
てもよい。そして、このようにして結晶化させたシリコ
ン膜をパターニングして島状領域を形成した。さらに、
この上にスパッタ法によって厚さ７０〜１５０ｎｍの酸
化珪素膜１０５を形成した。Then, an amorphous silicon film is formed by plasma CVD or LPCVD for 30 to 500 n.
m, preferably 50-100 nm, which is
It was left in a reducing atmosphere of 0 to 600 ° C. for 24 hours to be crystallized. This step may be performed by laser irradiation. Then, the silicon film thus crystallized was patterned to form island regions. further,
On this, a silicon oxide film 105 having a thickness of 70 to 150 nm was formed by a sputtering method.
【００３３】その後、厚さ２００ｎｍ〜５μｍのアルミ
ニウム（Ａｌ９９％／Ｓｉ１％）膜を電子ビーム蒸着法
によって形成して、これをパターニングし、ゲイト電極
１０６とし、さらにこれに電解液中で電流を通じて陽極
酸化し、厚さ５０〜２５０ｎｍの陽極酸化物１０７を形
成した。陽極酸化の条件等については、特願平４−３０
２２０（平成４年１月２１日出願）に示されているもの
を用いた。Thereafter, an aluminum (Al 99% / Si 1%) film having a thickness of 200 nm to 5 μm is formed by an electron beam evaporation method, and is patterned to form a gate electrode 106, which is further passed through an electrolyte in an electrolytic solution to form an anode. It was oxidized to form an anodic oxide 107 having a thickness of 50 to 250 nm. For the conditions of anodic oxidation, refer to Japanese Patent Application No.
220 (filed on January 21, 1992) was used.
【００３４】その後、イオンドーピング法によって、各
ＴＦＴの島状シリコン膜中に、ゲイト電極部（すなわち
ゲイト電極とその周囲の陽極酸化膜）をマスクとして自
己整合的に不純物を注入し、図１（Ａ）に示すようにソ
ース／ドレイン領域（不純物領域）１０３を形成した。
ＮＭＯＳのＴＦＴを形成するにはフォスフィン（Ｐ
Ｈ3 ）をドーピングガスとして燐を注入し、ＰＭＯＳの
ＴＦＴを形成するにはジボラン（Ｂ2 Ｈ6 ）をドーピン
グガスとして、硼素を注入すればよい。ドーズ量は２〜
８×１０14ｃｍ-2、加速エネルギーは１０〜９０ｋｅＶ
とした。そして、プラズマＣＶＤ法によって厚さ４００
ｎｍ〜１．５μｍ、例えば９００ｎｍの酸化珪素膜１０
８を堆積した。（図１（Ｂ））Thereafter, impurities are implanted into the island-like silicon film of each TFT in a self-aligned manner using the gate electrode portion (that is, the gate electrode and the anodic oxide film around the gate electrode) as a mask by an ion doping method. As shown in A), source / drain regions (impurity regions) 103 were formed.
To form an NMOS TFT, a phosphine (P
Phosphorus is implanted using H 3 ) as a doping gas, and boron is implanted using diborane (B 2 H 6 ) as a doping gas to form a PMOS TFT. The dose is 2
8 × 10 14 cm -2 , acceleration energy 10-90 keV
And Then, a thickness of 400 is formed by a plasma CVD method.
silicon oxide film 10 having a thickness of 1.5 nm to 1.5 μm, for example, 900 nm.
8 was deposited. (FIG. 1 (B))
【００３５】次に、公知のＲＩＥ法による異方性ドライ
エッチングを行うことによって、この酸化珪素膜１０８
のエッチングを行う。この際、その高さが９００ｎｍあ
るゲイト電極１０６の側面においては、その高さ方向の
厚さが膜厚（酸化珪素膜の膜厚９００ｎｍのこと）の約
２倍となる。また、この際、ゲイト絶縁膜である酸化珪
素膜１０５をも続けてエッチングしてしまい、ソース／
ドレイン領域１０３を露呈させる。以上の工程によっ
て、ゲイト電極の側面には概略三角形状の絶縁物１０９
が残る。（図１（Ｃ））Next, the silicon oxide film 108 is anisotropically dry-etched by a known RIE method.
Is etched. At this time, on the side surface of the gate electrode 106 having a height of 900 nm, the thickness in the height direction is about twice the film thickness (the thickness of the silicon oxide film is 900 nm). At this time, the silicon oxide film 105 serving as the gate insulating film is also etched continuously, and
The drain region 103 is exposed. Through the above steps, a substantially triangular insulator 109 is formed on the side surface of the gate electrode.
Remains. (Fig. 1 (C))
【００３６】その後、図１（Ｄ）に示すように、厚さ５
〜５０ｎｍのタングステン膜１１０をスパッタ法によっ
て形成した。そして、ＫｒＦエキシマーレーザー（波長
２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、タン
グステンとシリコンを反応させ、珪化タングステン領域
１１１を不純物領域（ソース／ドレイン）上に形成し
た。レーザーのエネルギー密度は２００〜４００ｍＪ／
ｃｍ2 、好ましくは２５０〜３００ｍＪ／ｃｍ2 が適当
BR>であった。レーザー光の多くの部分はタングステン
膜に吸収されたので下にあるシリコンの不純物領域の結
晶性（これは先のイオンドーピングによってかなり損傷
を受けている）の回復にはほとんど利用されなかった。
しかしながら、珪化タングステンは、３０〜１００μΩ
・ｃｍという低い抵抗率であるので、実質的なソースお
よびドレイン領域（領域１０８とその下の不純物領域）
のシート抵抗は１０Ω／□以下であった。もちろん。不
純物導入の工程の直後にレーザー照射や熱アニール等に
よって不純物導入によって劣化した結晶性の回復を図っ
てもよい。Thereafter, as shown in FIG.
A tungsten film 110 having a thickness of about 50 nm was formed by a sputtering method. Then, irradiation with a KrF excimer laser (wavelength: 248 nm, pulse width: 20 nsec) caused tungsten and silicon to react, thereby forming a tungsten silicide region 111 on the impurity region (source / drain). Laser energy density is 200-400mJ /
cm 2 , preferably 250 to 300 mJ / cm 2
BR>. Since much of the laser light was absorbed by the tungsten film, it was rarely used to restore the crystallinity of the underlying silicon impurity region, which was significantly damaged by the previous ion doping.
However, tungsten silicide is 30-100 μΩ.
A substantial source and drain region (region 108 and its underlying impurity region) because of its low resistivity of cm
Was 10 Ω / □ or less. of course. Immediately after the impurity introduction step, the crystallinity deteriorated by the impurity introduction may be recovered by laser irradiation, thermal annealing, or the like.
【００３７】その後、図１（Ｅ）に示すように、反応し
なかったタングステン膜をエッチングして、珪化タング
ステンのみを残置せしめた。この際のエッチング法とし
ては、例えば、フッ化炭素雰囲気で反応性エッチングを
おこなえば、タングステンは６フッ化タングステンとな
って蒸発し、除去できる。Thereafter, as shown in FIG. 1E, the unreacted tungsten film was etched to leave only tungsten silicide. As an etching method at this time, for example, if reactive etching is performed in a fluorocarbon atmosphere, tungsten becomes tungsten hexafluoride, which can be evaporated and removed.
【００３８】最後に、全面に層間絶縁物１１２として、
ＣＶＤ法によって酸化珪素膜を厚さ３００ｎｍ形成し
た。ＴＦＴのソース／ドレインにコンタクトホールを形
成し、アルミニウム配線・電極１１３を形成した。以上
によって、ＴＦＴが完成された。不純物領域の活性化の
ために、さらに２００〜４００℃で水素アニールをおこ
なってもよい。Finally, an interlayer insulator 112 is formed on the entire surface.
A silicon oxide film was formed to a thickness of 300 nm by a CVD method. A contact hole was formed in the source / drain of the TFT, and an aluminum wiring / electrode 113 was formed. Thus, the TFT was completed. In order to activate the impurity region, hydrogen annealing may be further performed at 200 to 400 ° C.
【００３９】〔実施例２〕 図２に本実施例を示す。ま
ず、基板（コーニング７０５９）２０１上に実施例１と
同様に下地酸化膜２０２、島状シリコン半導体領域、ゲ
イト酸化膜として機能する酸化珪素膜２０５を形成し、
アルミニウム膜（厚さ２００ｎｍ〜５μｍ）によるゲイ
ト電極２０６を形成した。その後、実施例１と同様に陽
極酸化によって、ゲイト電極の周囲（側面と上面）に陽
極酸化物２０７を形成した。そして、ゲイト電極をマス
クとしてイオンドーピング法によって不純物注入をおこ
ない、不純物領域２０３を形成した。ドーズ量は１〜５
×１０14ｃｍ-3とした。Embodiment 2 FIG. 2 shows this embodiment. First, a base oxide film 202, an island-shaped silicon semiconductor region, and a silicon oxide film 205 functioning as a gate oxide film are formed on a substrate (Corning 7059) 201 as in the first embodiment.
The gate electrode 206 was formed of an aluminum film (thickness: 200 nm to 5 μm). Thereafter, anodic oxide 207 was formed around the gate electrode (side surface and upper surface) by anodic oxidation in the same manner as in Example 1. Then, impurity implantation was performed by ion doping using the gate electrode as a mask to form an impurity region 203. Dose amount is 1-5
× 10 14 cm -3 .
【００４０】さらに、ＫｒＦエキシマーレーザー（波長
２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、ドー
ピングされた不純物の活性化をおこなった。レーザーの
エネルギー密度は２００〜４００ｍＪ／ｃｍ2 、好まし
くは２５０〜３００ｍＪ／ｃｍ2 が適当であった。（図
２（Ａ））Further, irradiation with a KrF excimer laser (wavelength: 248 nm, pulse width: 20 nsec) activated the doped impurities. The energy density of the laser was 200 to 400 mJ / cm 2 , and preferably 250 to 300 mJ / cm 2 . (Fig. 2 (A))
【００４１】この活性化は、赤外光の照射によるランプ
アニールによるものでもよい。また公知の加熱によるも
のでもよい。しかし、赤外線（例えば1.2 μｍの赤外
線）によるアニールは、赤外線が珪素半導体に選択的に
吸収され、ガラス基板をそれ程加熱せず、しかも一回の
照射時間を短くすることで、ガラス基板に対する加熱を
抑えることができ、極めて有用である。そして、前記陽
極酸化物２０７をマスクとしてドライエッチング法によ
って、ゲイト酸化膜をエッチングした。例えば、エッチ
ングがすとしてＣＦ4 を使用すれば陽極酸化物はエッチ
ングされず、酸化珪素であるゲイト絶縁膜２０５のみが
エッチングされる。その後、プラズマＣＶＤ法によって
厚さ４００ｎｍ〜１．５μｍの酸化珪素膜２０８を堆積
した。This activation may be performed by lamp annealing by irradiation with infrared light. Further, a known heating method may be used. However, annealing with infrared light (for example, infrared light of 1.2 μm) selectively heats the glass substrate by not absorbing the infrared light selectively and shortening the irradiation time for one time. It can be suppressed and is extremely useful. Then, the gate oxide film was etched by dry etching using the anodic oxide 207 as a mask. For example, if CF 4 is used as an etching mask, the anodic oxide is not etched, and only the gate insulating film 205 made of silicon oxide is etched. After that, a silicon oxide film 208 having a thickness of 400 nm to 1.5 μm was deposited by a plasma CVD method.
【００４２】そして、実施例１と同様に異方性エッチン
グによって、ゲイト電極の側面に酸化珪素の概略三角形
状の絶縁物２０９を形成した。その後、図２（Ｃ）に示
すように、厚さ５〜５０ｎｍのチタン膜２１０をスパッ
タ法によって形成した。次に、これを２５０〜４５０℃
に加熱してチタンとシリコンを反応させ、珪化チタン領
域２１１を不純物領域（ソース／ドレイン）上に形成し
た。なお、この際には加熱によってゲイト電極等にヒロ
ックが発生しないような温度でおこなうことが望まれ
る。Then, a substantially triangular insulator 209 of silicon oxide was formed on the side surface of the gate electrode by anisotropic etching as in the first embodiment. After that, as shown in FIG. 2C, a titanium film 210 having a thickness of 5 to 50 nm was formed by a sputtering method. Next, this is 250-450 ° C
Then, titanium and silicon were reacted to form a titanium silicide region 211 on the impurity region (source / drain). In this case, it is desired that the heating is performed at a temperature at which hillocks do not occur on the gate electrode and the like due to heating.
【００４３】このアニールは赤外光のランプアニールに
よるものでもよい。ランプアニールを行う場合には、被
照射面表面が６００度〜１０００度程度になるように、
６００度の場合は数分間、１０００度の場合は数秒間の
ランプ照射を行うようにする。また、ここでは、ゲイト
電極にアルミを用いているので、チタン膜成膜後の熱ア
ニールを４５０℃までとしたが、ゲイト電極にシリコン
を主成分としたものを用いた場合には、５００℃以上の
温度で行うことが好ましい。This annealing may be performed by lamp annealing of infrared light. When performing lamp annealing, the surface to be irradiated should be about 600 to 1000 degrees.
The lamp irradiation is performed for several minutes at 600 degrees and several seconds at 1000 degrees. Further, here, since aluminum is used for the gate electrode, the thermal annealing after forming the titanium film is performed up to 450 ° C., but when the gate electrode is mainly made of silicon, it is 500 ° C. It is preferable to carry out at the above temperature.
【００４４】この後、過酸化水素とアンモニアと水とを
５：２：２で混合したエッチング液でＴｉ膜のエッチン
グする。この際、シリサイド層２１１はエッチングされ
ないので、残存させることができる。最後に、図２
（Ｅ）に示すように、全面に層間絶縁物２１２として、
ＣＶＤ法によって酸化珪素膜を厚さ３００ｎｍ形成し、
ＴＦＴのソース／ドレインにコンタクトホールを形成
し、アルミニウム配線・電極２１３を形成した。以上の
工程によって、ＴＦＴが完成された。Thereafter, the Ti film is etched with an etching solution in which hydrogen peroxide, ammonia and water are mixed at a ratio of 5: 2: 2. At this time, since the silicide layer 211 is not etched, it can be left. Finally, FIG.
As shown in (E), an interlayer insulator 212 is formed on the entire surface.
Forming a silicon oxide film with a thickness of 300 nm by a CVD method,
A contact hole was formed in the source / drain of the TFT, and an aluminum wiring / electrode 213 was formed. Through the above steps, a TFT was completed.
【００４５】〔実施例３〕 図４に本実施例を示す。本
実施例はアクティブマトリクス型の液晶ディスプレー基
板の作製工程に関するものである。まず、図４（Ａ）に
示すように、基板（コーニング７０５９）４０１上に実
施例１と同様に下地酸化膜４０２、島状シリコン半導体
領域、ゲイト酸化膜として機能する酸化珪素膜４０５を
形成し、アルミニウム膜（厚さ２００ｎｍ〜５μｍ）に
よるゲイト電極４０７および同じ層内の配線（第１層配
線）４０６を形成した。そして、実施例１と同様に陽極
酸化によって、ゲイト電極の周囲（側面と上面）に陽極
酸化物４０８、４０９を形成した。そして、イオンドー
ピングによって不純物導入をおこない、不純物領域４０
３を形成した。さらに、ＫｒＦエキシマーレーザー（波
長２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、ド
ーピングされた不純物の活性化をおこなった。レーザー
のエネルギー密度は２００〜４００ｍＪ／ｃｍ2 、好ま
しくは２５０〜３００ｍＪ／ｃｍ2 が適当であった。Embodiment 3 FIG. 4 shows this embodiment. This embodiment relates to a manufacturing process of an active matrix type liquid crystal display substrate. First, as shown in FIG. 4A, a base oxide film 402, an island-shaped silicon semiconductor region, and a silicon oxide film 405 functioning as a gate oxide film are formed on a substrate (Corning 7059) 401 as in the first embodiment. Then, a gate electrode 407 and a wiring (first-layer wiring) 406 in the same layer were formed by an aluminum film (thickness: 200 nm to 5 μm). Then, anodic oxides 408 and 409 were formed around the gate electrode (side surface and upper surface) by anodic oxidation in the same manner as in Example 1. Then, impurities are introduced by ion doping, and impurity regions 40 are introduced.
3 was formed. Further, irradiation with a KrF excimer laser (wavelength: 248 nm, pulse width: 20 nsec) activated the doped impurities. The energy density of the laser was 200 to 400 mJ / cm 2 , and preferably 250 to 300 mJ / cm 2 .
【００４６】そして、図４（Ｂ）に示すように酸化珪素
膜４１０を堆積した。そして、実施例１と同様に異方性
エッチングによって、ゲイト電極および第１層配線の側
面に概略三角形状の絶縁物４１１および４１２を形成し
た。また、ソース／ドレイン領域を露出させた。そし
て、厚さ５〜５０ｎｍのチタン膜をスパッタ法によって
形成した。成膜時の基板温度は２００〜４５０℃、好ま
しくは２００〜３００℃としたため、成膜中にチタンと
シリコンが反応し、ソース／ドレイン領域の表面にシリ
サイド層を４１３を形成した。Then, as shown in FIG. 4B, a silicon oxide film 410 was deposited. Then, substantially triangular insulators 411 and 412 were formed on the side surfaces of the gate electrode and the first layer wiring by anisotropic etching in the same manner as in Example 1. Further, the source / drain regions were exposed. Then, a titanium film having a thickness of 5 to 50 nm was formed by a sputtering method. Since the substrate temperature during film formation was 200 to 450 ° C., preferably 200 to 300 ° C., titanium and silicon reacted during the film formation, and a silicide layer 413 was formed on the surface of the source / drain regions.
【００４７】その後、図４（Ｃ）に示すように、反応し
なかったチタン膜をエッチングした。そして、全面に層
間絶縁物４１４として、ＣＶＤ法によって酸化珪素膜を
厚さ６００ｎｍ形成した。さらに、スパッタ法によって
ＩＴＯ膜５０〜１００ｎｍを堆積して、これをパターニ
ングし、画素電極４１５を形成した。最後に、図４
（Ｄ）に示すように、、ＴＦＴのソース／ドレインにコ
ンタクトホールを形成し、窒化チタンとアルミニウムの
多層膜を堆積し、これをパターニングして、第２層の配
線・電極４１６を形成した。窒化チタンとアルミニウム
の厚さはそれぞれ、８０ｎｍ、５００ｎｍとした。以上
の工程によって、アクティブマトリクス基板が完成され
た。Thereafter, as shown in FIG. 4C, the unreacted titanium film was etched. Then, a silicon oxide film having a thickness of 600 nm was formed as an interlayer insulator 414 over the entire surface by a CVD method. Further, an ITO film having a thickness of 50 to 100 nm was deposited by a sputtering method, and this was patterned to form a pixel electrode 415. Finally, FIG.
As shown in (D), a contact hole was formed in the source / drain of the TFT, a multilayer film of titanium nitride and aluminum was deposited, and this was patterned to form a second layer wiring / electrode 416. The thicknesses of titanium nitride and aluminum were 80 nm and 500 nm, respectively. Through the above steps, an active matrix substrate was completed.
【００４８】本実施例で作製したアクティブマトリクス
のうち、１つの画素の回路を図４（Ｅ）に示す。本実施
例では、ソース／ドレイン電極４１６とゲイト電極４０
７を十分に離してもソース／ドレインのシート抵抗は問
題とならず、また、ゲイト電極はオフセットゲイトであ
るので、ゲイト電極とソース／ドレイン領域（もしくは
ソース／ドレイン電極）間の寄生容量ＣP は十分に小さ
く、アクティブマトリクスとしては理想的である。この
ため、画素容量と並列に作製する保持容量ＣSを十分に
小さくしても、あるいは全く設けなくともよい。このた
め、画素の開口率が向上する。FIG. 4E shows a circuit of one pixel in the active matrix manufactured in this embodiment. In this embodiment, the source / drain electrode 416 and the gate electrode 40
Even if the gate electrode 7 is sufficiently separated, the sheet resistance of the source / drain does not matter, and since the gate electrode is an offset gate, a parasitic capacitance C P between the gate electrode and the source / drain region (or source / drain electrode) is obtained. Is sufficiently small and is ideal as an active matrix. For this reason, the storage capacitor C S manufactured in parallel with the pixel capacitor may be sufficiently small or may not be provided at all. Therefore, the aperture ratio of the pixel is improved.
【００４９】なお、アクティブトリクスの周辺の駆動回
路は本実施例のＴＦＴを用いても作製できるが、本実施
例（画素ＴＦＴ）の場合よりも、陽極酸化物４０９を薄
くしても、あるいは全く設けなくともよい。これは、画
素ＴＦＴが寄生容量ＣP の影響を小さくする必要がある
のに対し、周辺回路のＴＦＴではその必要がより少ない
からである。Although the driving circuit around the active matrix can be manufactured by using the TFT of this embodiment, the anodic oxide 409 can be made thinner or completely different from the case of this embodiment (pixel TFT). It is not necessary to provide. This pixel TFT Whereas it is necessary to reduce the influence of the parasitic capacitance C P, the TFT of the peripheral circuit requires its because fewer.
【００５０】[0050]
【発明の効果】本発明によって、ソース／ドレイン間の
実質的な抵抗を著しく低減することができた。本発明に
おいては、シリコン半導体（ソース／ドレイン）の表面
にシリサイド膜を形成することによってシート抵抗を著
しく低減させ、典型的には１００Ω／□以下にまで低減
させることができる。本発明では、このシリサイド膜を
得るために金属膜の成膜が必要とされるが、成膜時間は
わずかであり、量産上の問題は少ない。According to the present invention, the substantial resistance between the source and the drain can be significantly reduced. In the present invention, the sheet resistance can be significantly reduced by forming a silicide film on the surface of the silicon semiconductor (source / drain), and can be reduced to typically 100Ω / □ or less. In the present invention, it is necessary to form a metal film in order to obtain this silicide film, but the film formation time is short and there is little problem in mass production.
【００５１】本発明では、シリサイド層の下にあるシリ
コン半導体の不純物領域に関しては、イオン注入の後
に、結晶性を回復させるための工程（活性化工程）を設
けても設けなくてもよい。例えば、イオンドーピング法
によって不純物注入をおこなった場合では、１０15ｃｍ
-2以上のヘビードーピングをおこなった場合には、活性
化工程を設けなくても１０ｋΩ／□程度のシート抵抗は
得られ、本発明のように不純物領域に密接して低抵抗の
シリサイド層が形成されている場合には、実質的なソー
スやドレインのシート抵抗は十分に低い。In the present invention, with respect to the impurity region of the silicon semiconductor under the silicide layer, a step (activation step) for restoring crystallinity after the ion implantation may or may not be provided. For example, when impurities are implanted by an ion doping method, 10 15 cm
When heavy doping of −2 or more is performed, a sheet resistance of about 10 kΩ / □ can be obtained without providing an activation step, and a low-resistance silicide layer is formed in close contact with the impurity region as in the present invention. If so, the effective source and drain sheet resistance is sufficiently low.
【００５２】しかしながら、活性化工程を経ていないシ
リコン半導体中には、多くの欠陥が存在し、目的によっ
ては信頼性の観点から好ましくない場合がある。このよ
うな目的には不純物領域の活性化をおこなうべきであ
る。ただし、この場合の活性化工程として、レーザー照
射を使用する場合には、不純物領域のシート抵抗の最適
化を目的とするのではないので、従来の場合よりもより
緩やかな条件を適用することができる。However, many defects are present in the silicon semiconductor which has not been subjected to the activation step, and may not be preferable from the viewpoint of reliability depending on the purpose. For such a purpose, activation of the impurity region should be performed. However, when laser irradiation is used as the activation step in this case, since the purpose is not to optimize the sheet resistance of the impurity region, a milder condition than in the conventional case may be applied. it can.
【００５３】その他、本発明を使用することによって派
生的に得られるメリットはOther advantages obtained by using the present invention are as follows.
【作用】の項で述べたとおりである。このように本発明
はＴＦＴの特性を改善せしめ、その歩留りを向上させる
上で著しく有益である。[Function] As described in the section. As described above, the present invention is extremely useful for improving the characteristics of the TFT and improving the yield.
【図１】本発明によるＴＦＴの作製方法を示す。FIG. 1 shows a method for manufacturing a TFT according to the present invention.
【図２】本発明によるＴＦＴの作製方法を示す。FIG. 2 shows a method for manufacturing a TFT according to the present invention.
【図３】従来法によるＴＦＴの作製方法を示す。FIG. 3 shows a method for manufacturing a TFT according to a conventional method.
【図４】本発明によるアクティブマトリクス基板の作製
方法を示す。FIG. 4 shows a method for manufacturing an active matrix substrate according to the present invention.
１０１ 絶縁基板 １０２ 下地酸化膜（酸化珪素） １０３ ソース／ドレイン領域（不純物シリコ
ン領域） １０４ チャネル形成領域 １０５ ゲイト絶縁膜（酸化珪素） １０６ ゲイト電極（アルミニウム） １０７ 陽極酸化物（酸化アルミニウム） １０８ 絶縁性被膜（酸化珪素） １０９ 概略三角形状の絶縁物（酸化珪素） １１０ 金属膜（タングステン） １１１ シリサイド層（珪化タングステン） １１２ 層間絶縁膜（酸化珪素） １１３ 金属配線・電極（アルミニウム）DESCRIPTION OF SYMBOLS 101 Insulating substrate 102 Base oxide film (silicon oxide) 103 Source / drain region (impurity silicon region) 104 Channel formation region 105 Gate insulating film (silicon oxide) 106 Gate electrode (aluminum) 107 Anodized oxide (aluminum oxide) 108 Insulation Coating (silicon oxide) 109 Insulator (silicon oxide) having a substantially triangular shape 110 Metal film (tungsten) 111 Silicide layer (tungsten silicide) 112 Interlayer insulating film (silicon oxide) 113 Metal wiring / electrode (aluminum)
Claims (4)
領域およびチャネル形成領域を含む半導体層と、 前記チャネル形成領域上に形成されたゲイト絶縁膜と、 前記ゲイト絶縁膜上に形成されたゲイト電極と、 前記ゲイト電極の上面および側面に形成された酸化物層
と、 前記酸化物層に密接して形成された概略三角形状の絶縁
膜と、 前記ソース領域およびドレイン領域の一部に形成された
シリサイド層とを有し、 前記ゲイト電極は金属からなり、 前記酸化物層は前記ゲイト電極の金属酸化物であり、 前記概略三角形状の絶縁物は前記ゲイト電極の金属酸化
物とは異なる材料からなることを特徴とする半導体装
置。An insulating substrate, a semiconductor layer including a source region, a drain region, and a channel forming region formed on the insulating substrate; a gate insulating film formed on the channel forming region; A gate electrode formed on the gate insulating film; an oxide layer formed on the top and side surfaces of the gate electrode; a substantially triangular insulating film formed in close contact with the oxide layer; And a silicide layer formed on a part of the drain region, wherein the gate electrode is made of metal, the oxide layer is a metal oxide of the gate electrode, and the substantially triangular insulator is the gate. A semiconductor device comprising a material different from a metal oxide of an electrode.
ウム、チタンまたはタンタルを主成分とする金属である
ことを特徴とする半導体装置。2. The semiconductor device according to claim 1, wherein the metal is a metal containing aluminum, titanium, or tantalum as a main component.
はチタンが含まれることを特徴とする半導体装置。3. The semiconductor device according to claim 1, wherein the silicide layer contains titanium.
を陽極酸化し酸化物層を形成する工程と、 前記ゲイト電極および前記酸化物層を覆って絶縁層を形
成する工程と、 異方性エッチングを行うことによって、前記絶縁層をエ
ッチングし、前記ゲイト電極の側面に概略三角形状の絶
縁物を残存させ、ソース領域およびドレイン領域の表面
を前記概略三角形状の絶縁物に合わせて露呈させる工程
と、前記 ソース領域およびドレイン領域の表面が露呈した部
分にシリサイド層を形成する工程とを有することを特徴
とする半導体装置の作製方法。4. An anodizing process for forming an oxide layer by anodizing a top surface and side surfaces of a metal gate electrode; forming an insulating layer covering the gate electrode and the oxide layer; A step of etching the insulating layer, leaving a substantially triangular insulator on the side surface of the gate electrode, and exposing the surfaces of the source region and the drain region to the substantially triangular insulator. parts of the surface of the source region and the drain region is exposed
The method for manufacturing a semiconductor device characterized by divided into a step of forming a silicide layer.
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