JP3030209B2 - Video processing equipment - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、入力されたアナログ映
像信号をＡ／Ｄ変換してから映像処理を行う映像処理装
置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a video processing apparatus for performing A / D conversion on an analog video signal input thereto and then performing video processing.

【０００２】[0002]

【従来の技術】この種の映像処理装置が取り扱うＮＴＳ
Ｃ信号（輝度信号とカラーバー信号と同期信号からなる
複合映像信号である）等のアナログ映像信号は、オーデ
ィオ信号とは異なり、その基準となる直流成分が存在し
ている。そして、暗い映像や明るい映像では、信号の平
均レベルが異なるため、コンデンサを使用して交流的に
結合された回路にアナログ映像信号を入力したときに
は、当然その基準レベルとなるペデスタルレベル（具体
的には水平同期信号と輝度信号の境界レベルである）が
変動する。従って、そのままＡ／Ｄ変換すると、基準と
するレベルが一定しないために、以後のデータ処理が困
難となる。そこで、かかるペデスタルレベルを一定にす
るために、クランプ回路が使用される。2. Description of the Related Art NTS handled by this type of video processing apparatus
An analog video signal such as a C signal (a composite video signal including a luminance signal, a color bar signal, and a synchronization signal), unlike an audio signal, has a DC component as a reference. Since the average level of a signal is different between a dark image and a bright image, when an analog image signal is input to a circuit that is AC-coupled using a capacitor, a pedestal level (specifically, a reference level) is naturally obtained. Is the boundary level between the horizontal synchronization signal and the luminance signal). Therefore, if the A / D conversion is performed as it is, since the reference level is not constant, the subsequent data processing becomes difficult. Therefore, a clamp circuit is used to keep the pedestal level constant.

【０００３】クランプ回路では、アナログ映像信号の入
力波形のペデスタルレベルの変動を抑えて一定値となる
ように制御するが、その場合のクランプ方式としては、
水平同期信号の底のレベルでクランプをかけるシンクチ
ップクランプと、ペデスタルレベル（具体的には水平同
期信号に続くバックポーチの部分）でクランプをかける
ペデスタルクランプとがある。通常は、アナログ映像信
号における同期信号の長さやそのレベルの変動に影響さ
れないペデスタルクランプが多く使用されている。そし
て、ペデスタルクランプでは、同期信号を利用してクラ
ンプパルス発生回路で発生させたクランプパルスを使用
して、クランプ時点において、結合コンデンサに所定電
圧をチャージさせ、クランプをかけている。The clamp circuit controls the pedestal level of the input waveform of the analog video signal so as to keep the pedestal level at a constant value. In this case, the clamp method is as follows.
There is a sync tip clamp that clamps at the bottom level of the horizontal synchronization signal, and a pedestal clamp that clamps at the pedestal level (specifically, the portion of the back porch following the horizontal synchronization signal). Normally, pedestal clamps that are not affected by fluctuations in the length or level of a synchronization signal in an analog video signal are often used. In the pedestal clamp, a predetermined voltage is charged to the coupling capacitor at the time of clamping by using a clamp pulse generated by a clamp pulse generating circuit using a synchronization signal, and clamping is performed.

【０００４】図３は、ディジタルクランプ回路の従来構
成を示すブロック図である。ここに示す回路では、結合
コンデンサＣ１を介して入力したアナログ映像信号をＡ
／Ｄ変換し、得られた１周期分のディジタル映像信号に
ＬＰＦ（ローパスフィルタ）をかけて高域成分（ノイズ
成分やカラーバスト成分等が含まれている）を除去して
ペデスタルレベルを検出し（なお、シンクチップクラン
プの場合には、同期信号レベルを検出することとな
る）、更に、加算器を使用して、検出したペデスタルレ
ベルとその基準値との差分を抽出するようになってい
る。FIG. 3 is a block diagram showing a conventional configuration of a digital clamp circuit. In the circuit shown here, the analog video signal input via the coupling capacitor C1 is converted to A
/ D conversion, the obtained digital video signal for one cycle is subjected to LPF (Low Pass Filter) to remove high frequency components (including noise components, color bust components, etc.) and detect the pedestal level. (In the case of a sync tip clamp, the synchronization signal level is detected.) Further, the difference between the detected pedestal level and its reference value is extracted using an adder. .

【０００５】次に、抽出した差分の最上位ビット、つま
り”ＳＩＧＮ ＢＩＴ”をトライステートバッファＴ１
に入力する。この場合、”ＳＩＧＮ ＢＩＴ”は、抽出
した差分がプラス、即ち、基準値よりも大きいときに
は”Ｌｏｗレベル”となり、逆に、抽出した差分がマイ
ナス、即ち、基準値よりも小さいときには”Ｈｉｇｈレ
ベル”となる。そして、この”ＳＩＧＮ ＢＩＴ”が”
Ｈｉｇｈレベル”である場合に、結合コンデンサＣ１が
充電され、”Ｌｏｗレベル”である場合に放電されるよ
うになっている。Next, the most significant bit of the extracted difference, that is, "SIGN BIT" is stored in the tri-state buffer T1.
To enter. In this case, “SIGN BIT” becomes “Low level” when the extracted difference is positive, that is, larger than the reference value, and conversely, “High level” when the extracted difference is minus, that is, smaller than the reference value. Becomes And this "SIGN BIT"
The coupling capacitor C1 is charged when it is at "High level", and is discharged when it is at "Low level".

【０００６】一方、抽出した差分の絶対値をとり、ダウ
ンカウンターにロードする。この場合、ダウンカウンタ
ーは、そのカウンター値が”０”になる迄ダウンカウン
ト動作を続け、”０”になったとき、ダウンカウント動
作を停止するものとしており、トライステートバッファ
Ｔ１をイネーブルとなす時間を規定している。具体的に
は、このダウンカウンタに抽出した差分の絶対値がロー
ドされた時点では、その出力回路であるゼロ値デコード
信号ラインが”Ｌｏｗレベル”となり、トライステート
バッファＴ１がイネーブルとなる。また、その後、カウ
ンター値が”０”になると、ゼロ値デコード信号ライン
が”Ｈｉｇｈレベル”となり、トライステートバッファ
Ｔ１がイネーブルでなくなる。On the other hand, the absolute value of the extracted difference is obtained and loaded into a down counter. In this case, the down counter continues the down-counting operation until the counter value becomes "0", and when the down-counter becomes "0", the down-counting operation is stopped, and the time for enabling the tristate buffer T1 is set. Has been stipulated. Specifically, when the absolute value of the extracted difference is loaded into the down counter, the zero-value decode signal line, which is the output circuit thereof, becomes “Low level”, and the tristate buffer T1 is enabled. After that, when the counter value becomes “0”, the zero-value decode signal line becomes “High level”, and the tristate buffer T1 is not enabled.

【０００７】このようにしておけば、トライステートバ
ッファＴ１の出力は、検出したペデスタルレベルが基準
値よりも大きい場合には、その差分の絶対値に応じた時
間だけ”Ｌｏｗレベル”となって、結合コンデンサＣ１
を放電させ（その場合の電流方向は、Ｃ１→Ｒ１→Ｔ１
である）、それ以降はハイインピーダンス状態とする。
また逆に、検出したペデスタルレベルが基準値よりも小
さい場合には、トライステートバッファＴ１の出力は、
その差分の絶対値に応じた時間だけ”Ｈｉｇｈレベル”
となって、結合コンデンサＣ１を充電する（その場合の
電流方向は、Ｔ１→Ｒ１→Ｃ１である）。In this way, when the detected pedestal level is larger than the reference value, the output of the tri-state buffer T1 becomes "Low level" for a time corresponding to the absolute value of the difference. Coupling capacitor C1
(In this case, the current direction is C1 → R1 → T1).
After that, the state is set to the high impedance state.
Conversely, when the detected pedestal level is smaller than the reference value, the output of the tristate buffer T1 is:
"High level" for a time corresponding to the absolute value of the difference
Then, the coupling capacitor C1 is charged (in this case, the current direction is T1 → R1 → C1).

【０００８】図４は、図３に示すディジタルクランプ回
路の主要ブロックにおける入出力信号の波形図である。
図に示すように、結合コンデンサＣ１を介してＡ／Ｄ変
換器に入力されるＮＴＳＣ方式のアナログ映像信号の入
力波形は、基本的には水平同期信号の後に所定期間の水
平部分があり（これをバックポーチと言う）、更に輝度
信号とこれに重畳されたカラー信号が続き、更に所定期
間の水平部分（これをフロントポーチと言う）があっ
て、次なる水平同期信号がくるようになっているが、連
続して入力される各ペデスタルレベルは、破線で示すペ
デスタル基準値に対して変動している。そして、この変
動状況については、次に説明する入力信号のペデスタル
レベルとペデスタル基準値との差分出力によって把握で
きる。FIG. 4 is a waveform diagram of input / output signals in main blocks of the digital clamp circuit shown in FIG.
As shown in the drawing, the input waveform of the analog video signal of the NTSC system input to the A / D converter via the coupling capacitor C1 basically has a horizontal portion for a predetermined period after the horizontal synchronizing signal. Is called a back porch), a luminance signal and a color signal superimposed on the luminance signal continue, and there is a horizontal portion for a predetermined period (this is called a front porch), and the next horizontal synchronizing signal comes. However, the continuously input pedestal levels fluctuate with respect to a pedestal reference value indicated by a broken line. This variation can be grasped by a difference output between a pedestal level of an input signal and a pedestal reference value described below.

【０００９】ここに示す差分出力の信号波形は、上記Ａ
／Ｄ変換器の入力波形に対応しており、その出力レベル
は、１周期分の入力映像信号におけるペデスタルレベル
とペデスタル基準値との差の絶対値に比例している。ま
た、この場合、入力映像信号のペデスタルレベルが、ペ
デスタル基準値よりも大であるので、差分出力はプラス
となっている。The signal waveform of the differential output shown in FIG.
The output level is proportional to the absolute value of the difference between the pedestal level and the pedestal reference value in the input video signal for one cycle. In this case, since the pedestal level of the input video signal is larger than the pedestal reference value, the difference output is positive.

【００１０】次に、トライステートバッファＴ１と結合
コンデンサＣ１の間に挿入される抵抗Ｒ１に流れる電流
の波形について説明する。この場合、上述したように、
差分出力はプラスであるので、その絶対値に応じたクラ
ンプ期間にわたって、放電電流が流れるようになってい
る。なお、その時の電流値は、クランプ電圧（トライス
テートバッファＴ１の出力電圧）が一定であるので、抵
抗Ｒ１の値によって決まる。また、クランプ期間が次な
る映像信号期間に重なってくるが、抵抗Ｒ１を流れる電
流値は低く設定されるので、バックポーチにノイズが重
畳されることはない。Next, the waveform of the current flowing through the resistor R1 inserted between the tristate buffer T1 and the coupling capacitor C1 will be described. In this case, as described above,
Since the difference output is positive, a discharge current flows over a clamp period corresponding to the absolute value. Note that the current value at that time is determined by the value of the resistor R1 because the clamp voltage (the output voltage of the tristate buffer T1) is constant. Further, although the clamp period overlaps with the next video signal period, the current value flowing through the resistor R1 is set low, so that no noise is superimposed on the back porch.

【００１１】[0011]

【発明が解決しようとする課題】ところが、上述した従
来のクランプ回路では、結合コンデンサＣ１の充放電期
間中にトライステートバッファＴ１の出力パルスが、入
力されるアナログ映像信号に影響を与えないようにする
ために、抵抗Ｒ１の値をある程度大きくして、結合コン
デンサＣ１の充放電電流を小さくするようにしている。However, in the above-described conventional clamp circuit, the output pulse of the tri-state buffer T1 does not affect the input analog video signal during the charging / discharging period of the coupling capacitor C1. For this purpose, the value of the resistor R1 is increased to some extent so that the charge / discharge current of the coupling capacitor C1 is reduced.

【００１２】また、結合コンデンサＣ１の充放電期間が
映像信号期間に重なってくると映像信号に歪みを生じて
しまうため、充放電期間については、あまり長くとるこ
とはできなかった。以上により、従来のクランプ回路で
は、入力アナログ映像信号の直流成分が急激に変化した
場合に対して追従することができず、そのペデスタルレ
ベルを基準値に速く到達させることができなかった。Further, if the charge / discharge period of the coupling capacitor C1 overlaps with the video signal period, the video signal will be distorted. Therefore, the charge / discharge period cannot be made too long. As described above, the conventional clamp circuit cannot follow a sudden change in the DC component of the input analog video signal, and cannot quickly reach the pedestal level to the reference value.

【００１３】本発明は、かかる現状に鑑みてなされたも
のであり、入力アナログ映像信号の直流成分が急激に変
化した場合にも、それにす速く追従してクランプをか
け、映像処理することが可能な映像処理装置を提供する
ことを目的としている。The present invention has been made in view of such a situation, and even when the DC component of an input analog video signal changes abruptly, it is possible to quickly follow and clamp the video signal and perform video processing. It is intended to provide a simple video processing device.

【００１４】[0014]

【課題を解決するための手段】上記目的を達成するため
に、本請求項１の発明は、入力されたアナログ映像信号
の直流レベルの変動を抑え、該直流レベルが一定となる
ように制御して信号処理する映像処理装置であって、前
記アナログ映像信号をＡ／Ｄ変換するＡ／Ｄ変換手段
と、前記Ａ／Ｄ変換手段によって得られたディジタルデ
ータより、前記直流レベルを検出する直流レベル検出手
段と、検出された前記直流レベルとその基準値との差分
を求め、その差分量に応じて、該直流レベルが該基準値
となるよう制御する第１の制御手段と、検出された前記
直流レベルとその基準値との差分量が所定値を越えた場
合に、直ちに該直流レベルの変動を抑えて基準値となる
ように制御する第２の制御手段とを備える。In order to achieve the above object, according to the first aspect of the present invention, a change in a DC level of an input analog video signal is suppressed, and control is performed so that the DC level is constant. A / D conversion means for A / D converting the analog video signal, and a DC level detecting the DC level from digital data obtained by the A / D conversion means. Detecting means, a first control means for obtaining a difference between the detected DC level and its reference value, and controlling the DC level to be the reference value in accordance with the difference amount; and If the difference amount of the DC level and the reference value exceeds a predetermined value, obtain Preparations and second control means for controlling so that the reference value immediately suppress the fluctuation of direct current levels.

【００１５】また、上記請求項１記載の発明であって、
更に、前記第１及び第２の制御手段が、共に、アナログ
映像信号の入力を受ける結合コンデンサを、求めた前記
差分量に応じて充放電させてそのチャージ電圧を一定と
なすことにより、前記直流レベルの制御を行うことを特
徴としている。 Further, an invention of the above Symbol claim 1,
Further, the first and second control means both charge and discharge the coupling capacitor receiving the input of the analog video signal in accordance with the obtained difference amount and make the charge voltage constant, thereby making the DC voltage higher. It is characterized by performing level control .

【００１６】更に、前記第１の制御手段が、第１のダウ
ンカウンタを備え、求めた前記差分の絶対値を第１のカ
ウント値としてダウンカウントすることにより前記結合
コンデンサの充放電期間を規定し、前記第２の制御手段
が、第２のダウンカウンタを備え、求めた前記差分の絶
対値よりも少ない所定値を第２のカウント値としてダウ
ンカウントすることにより前記結合のコンデンサの充放
電期間を規定することを特徴としている。[0016] Further, the specified charging and discharging period of the coupling capacitor by said first control means comprises a first down counter counts down the absolute value of the obtained difference as a first count value The second control means includes a second down counter, and counts down a predetermined value smaller than the obtained absolute value of the difference as a second count value, thereby charging and discharging the coupled capacitor. It is characterized by defining.

【００１７】また、本請求項２の発明は、上記請求項１
記載の発明であって、更に、前記第２の制御手段が、求
めた前記差分の絶対値が所定の比較値を越えたか否かを
判定する差分量判定手段を備え、前記差分量判定手段に
よって、前記差分の絶対値が所定の比較値を越えたと判
定された場合に、前記第２のダウンカウンタに対し、前
記第２のカウント値をロードすることを特徴としてい
る。Further, the present invention of claim 2 provides the above-described claim 1.
In the invention described in the above, the second control means further includes a difference amount determination means for determining whether the obtained absolute value of the difference exceeds a predetermined comparison value, When it is determined that the absolute value of the difference exceeds a predetermined comparison value, the second count value is loaded into the second down counter.

【００１８】[0018]

【作用】上記本請求項１記載の発明の構成によれば、本
映像処理装置によって、入力されたアナログ映像信号の
直流レベルの変動が抑えられ、該直流レベルが一定とな
るように制御されて信号処理される。この場合、Ａ／Ｄ
変換手段によって、前記アナログ映像信号がＡ／Ｄ変換
される。また、直流レベル検出手段によって、前記Ａ／
Ｄ変換手段によって得られたディジタルデータより、直
流レベルが検出される。そして、第１の制御手段によっ
て、検出された前記直流レベルとその基準値との差分が
求められ、その差分量に応じて、該直流レベルが基準値
となるよう制御される。また、第２の制御手段によっ
て、検出された前記直流レベルとその基準値との差分量
が所定値を越えた場合に、直ちに該直流レベルの変動が
抑えられて基準値となるように制御される。According to the configuration of the first aspect of the present invention, the video processing apparatus controls the DC level of the input analog video signal so that the fluctuation is suppressed and the DC level is kept constant. The signal is processed. In this case, A / D
The analog video signal is A / D-converted by the conversion means. Further, the A / A
A DC level is detected from the digital data obtained by the D conversion means. Then, a difference between the detected DC level and the reference value is obtained by the first control means, and the DC level is controlled to be the reference value according to the amount of the difference. Further, when the difference between the detected DC level and its reference value exceeds a predetermined value, the second control means controls the fluctuation of the DC level immediately so as to become the reference value. You.

【００１９】また、前記第１及び第２の制御手段によっ
て、アナログ映像信号の入力を受ける結合コンデンサ
が、求められた前記差分量に応じて充放電され、そのチ
ャージ電圧が一定となるように制御される。 Further, the prior SL first and second control means, as a coupling capacitor to receive the input of the analog video signal is charged and discharged in response to the difference amount obtained, its charge voltage is constant that it is controlled.

【００２０】また、前記第１の制御手段には、第１のダ
ウンカウンタが備えられており、求めた前記差分の絶対
値が第１のカウント値としてダウンカウントされること
により、前記結合コンデンサの充放電期間が規定され
る。また、前記第２の制御手段には、第２のダウンカウ
ンタが備えられており、求めた前記差分の絶対値よりも
少ない所定値が第２のカウント値としてダウンカウント
されることにより、前記結合のコンデンサの充放電期間
が規定される。 Further, in the prior SL first control means it is provided with a first down counter, by the absolute value of the obtained difference is down-counted as the first count value, the coupling capacitor Is defined. Further, the second control means includes a second down counter, and a predetermined value smaller than the obtained absolute value of the difference is down-counted as a second count value, whereby the coupling is performed. The charge / discharge period of the capacitor is specified.

【００２１】また、本請求項２記載の発明の構成にれ
ば、前記第２の制御手段には、差分量判定手段が備えら
れており、求めた前記差分の絶対値が所定の比較値を越
えたか否かが判定される。そして、前記差分量判定手段
によって、前記差分の絶対値が所定の比較値を越えたと
判定された場合には、前記第２のダウンカウンタに対し
て前記第２のカウント値がロードされる。According to the configuration of the second aspect of the present invention, the second control means includes a difference amount determining means, and the absolute value of the obtained difference is a predetermined comparison value. It is determined whether or not it has been exceeded. Then, if the difference amount determining means determines that the absolute value of the difference exceeds a predetermined comparison value, the second count value is loaded into the second down counter.

【００２２】以上の結果、映像信号の直流レベルが急激
に変化した場合に対しても、結合コンデンサの充放電電
流を大きくして、急激に充放電させるので、十分に早く
ペデスタルレベルを基準値レベルにすることが可能とな
る。また、急激に変化していない通常の場合にあって
は、該結合コンデンサの充放電電流は小さいので、入力
されたアナログ映像信号に対してはノイズを重畳させる
ことなく、クランプを行うことが可能となる。As a result, even when the DC level of the video signal changes abruptly, the charge / discharge current of the coupling capacitor is increased and the charge / discharge is rapidly performed. It becomes possible to. Also, in the normal case where there is no rapid change, the charging and discharging current of the coupling capacitor is small, so that it is possible to clamp the input analog video signal without superimposing noise. Becomes

【００２３】[0023]

【実施例】以下、本発明の一実施例を、図面に従って具
体的に説明する。図１は、本発明にかかる映像処理装置
の回路構成を示すブロック図である。この回路は、図
中、（Ａ）が示す従来のディジタルクランプ回路に、
（Ｂ）が示す付加回路が結合されて構成されている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be specifically described below with reference to the drawings. FIG. 1 is a block diagram showing a circuit configuration of a video processing device according to the present invention. This circuit is different from the conventional digital clamp circuit shown in FIG.
The additional circuit shown in (B) is combined.

【００２４】（Ａ）が示す回路では、結合コンデンサＣ
１を介して入力したアナログ映像信号をＡ／Ｄ変換器１
にてディジタル変換した後、ＬＰＦをかけてノイズ成分
やカラーバスト成分等の高域成分を除去する。そして、
クランプパルス発生回路（図示せず）で発生させたクラ
ンプパルスを使って、ペデスタルレベル検出回路２で入
力映像信号のペデスタルレベルの検出を行い（具体的に
は、同期信号の後のバックポーチの部分でペデスタルレ
ベルを検出するようにクランプパルスでタイミングを取
って行う）、加算器にて、検出したペデスタルレベルと
その基準値との差分を抽出する。In the circuit shown in (A), the coupling capacitor C
The analog video signal input through the A / D converter 1
After the digital conversion, a high frequency component such as a noise component and a color bust component is removed by applying an LPF. And
The pedestal level detection circuit 2 detects the pedestal level of the input video signal using a clamp pulse generated by a clamp pulse generation circuit (not shown) (specifically, a back porch portion after the synchronization signal). , The timing is determined by a clamp pulse so as to detect the pedestal level), and the adder extracts the difference between the detected pedestal level and its reference value.

【００２５】続いて、加算器では、抽出した差分の最上
位ビットである”ＳＩＧＮ ＢＩＴ”をトライステート
バッファＴ１に出力する一方、該差分の絶対値を、ダウ
ンカウンタ並びに差分量判定回路４にロードする。こ
こで、”ＳＩＧＮ ＢＩＴ”は、先述したように、加算
器での加算結果がマイナス、即ち、検出したペデスタル
レベルが基準値よりも小さい場合に”Ｈｉｇｈレベル”
となり、逆に、加算結果がプラス、即ち、検出したペデ
スタルレベルが基準値よりも大きい場合に”Ｌｏｗレベ
ル”となって、ペデスタルレベルが基準値よりも大きい
か小さいかについての情報をトライステートバッファＴ
１に与えるようになっている。そして、この”ＳＩＧＮ
ＢＩＴ”のＨｉｇｈ，Ｌｏｗ情報に従って、トライス
テートバッファＴ１の出力が、Ｈｉｇｈ，Ｌｏｗとな
り、結合コンデンサＣ１の充電、放電が実行される。Subsequently, the adder outputs "SIGN BIT", which is the most significant bit of the extracted difference, to the tristate buffer T1, and loads the absolute value of the difference into the down counter and the difference amount determination circuit 4. I do. Here, “SIGN BIT” is “High level” when the addition result in the adder is minus, that is, when the detected pedestal level is smaller than the reference value, as described above.
Conversely, when the addition result is positive, that is, when the detected pedestal level is higher than the reference value, the level becomes “Low level”, and information on whether the pedestal level is higher or lower than the reference value is stored in the tri-state buffer. T
1 is given. And this "SIGN"
The output of the tri-state buffer T1 becomes High and Low according to the High and Low information of "BIT", and the charging and discharging of the coupling capacitor C1 are performed.

【００２６】一方、ダウンカウンタでは、差分の絶対
値がロードされた時点よりカウントを開始し、カウント
値が”０”になるとカウントを停止する。その時、トラ
イステートバッファＴ１に対する出力回路となる”０”
値デコード信号ラインは”Ｈｉｇｈレベル”となって、
トライステートバッファＴ１の出力をイネーブルでなく
する。即ち、ダウンカウンタでは、結合コンデンサＣ
１の充放電時間を規定している。On the other hand, the down counter starts counting from the time when the absolute value of the difference is loaded, and stops counting when the count value becomes "0". At that time, "0" which is an output circuit for the tri-state buffer T1
The value decode signal line becomes “High level”,
Disable the output of tristate buffer T1. That is, in the down counter, the coupling capacitor C
1 charge / discharge time.

【００２７】このように、（Ａ）が示す回路の動作は、
従来のディジタルクランプ回路の動作と全く同じであ
る。従って、抵抗Ｒ１に流れる電流の波形は、図４に示
したと同様な波形となり、入力するアナログ映像信号の
直流成分があまり変動しない通常の入力の場合に対して
は、従来どおり問題なくクランプ動作が実行される。と
ころが、放送信号のように、伝送路上で、何らかの影響
を受ける可能性がある場合には、時として、入力アナロ
グ映像信号の直流成分が急激に変化する場合がある。こ
のような場合、（Ａ）が示す回路では、その変化に追従
することができず、抽出したペデスタルレベルとその基
準値との差分の絶対値が大きくなることに伴い、結合コ
ンデンサＣ１の充放電期間を長くしてしまう。その結
果、充放電電流が映像信号に重なって、信号を大きく歪
ませてしまう。As described above, the operation of the circuit shown in FIG.
The operation is exactly the same as that of the conventional digital clamp circuit. Accordingly, the waveform of the current flowing through the resistor R1 is similar to that shown in FIG. 4, and the clamp operation can be performed without any problem as in the conventional case where the DC component of the input analog video signal does not fluctuate much. Be executed. However, when there is a possibility that some influence may occur on a transmission line like a broadcast signal, the DC component of the input analog video signal sometimes changes abruptly. In such a case, the circuit shown in (A) cannot follow the change, and the absolute value of the difference between the extracted pedestal level and its reference value increases, so that the charge and discharge of the coupling capacitor C1 is increased. Make the period longer. As a result, the charging / discharging current overlaps with the video signal, greatly distorting the signal.

【００２８】また、（Ａ）の回路において、抵抗Ｒ１の
値は、結合コンデンサＣ１の充放電電流値を小さくする
ために、ある程度大きくしているので、入力アナログ映
像信号の直流成分が大きく変化した場合には、その変化
分を補填するに足る充放電電流を短時間に発生させるこ
とができず、ペデスタルレベルを基準値にす速く到達さ
せることができなくなる。In the circuit (A), since the value of the resistor R1 is increased to some extent in order to reduce the charging / discharging current value of the coupling capacitor C1, the DC component of the input analog video signal changes greatly. In such a case, a charging / discharging current sufficient to compensate for the change cannot be generated in a short time, and the pedestal level cannot reach the reference value quickly.

【００２９】そこで、上記（Ａ）が示す回路と併行して
動作させる（Ｂ）の回路を結合した。即ち、（Ｂ）が示
す回路では、差分を抽出する加算器３からの”ＳＩＧＮ
ＢＩＴ”が、トライステートバッファＴ２にも入力さ
れると共に、抽出された差分の絶対値が差分量判定回路
４並びにカウント値調整回路５へ入力される。そして、
差分量判定回路４にて差分の絶対値が所定の比較値と比
較され、比較値より大きい場合には、カウント値調整回
路５にて、例えば、差分の絶対値に１／ｎを乗じ、その
値がダウンカウンタにロードされる。また、差分量判
定回路４にて、差分の絶対値が比較値より小さいと判定
された場合には、カウント値調整回路５での調整値がダ
ウンカウンタにロードされない。Therefore, the circuit of (B) operated in parallel with the circuit of (A) is connected. That is, in the circuit shown in (B), “SIGN” from the adder 3 for extracting the difference is used.
BIT "is also input to the tri-state buffer T2, and the absolute value of the extracted difference is input to the difference amount determination circuit 4 and the count value adjustment circuit 5.
The absolute value of the difference is compared with a predetermined comparison value in the difference amount determination circuit 4, and if the absolute value is larger than the comparison value, the absolute value of the difference is multiplied by 1 / n in the count value adjustment circuit 5, for example. The value is loaded into the down counter. When the difference amount determination circuit 4 determines that the absolute value of the difference is smaller than the comparison value, the adjustment value of the count value adjustment circuit 5 is not loaded to the down counter.

【００３０】このように、差分量判定回路４では、ダウ
ンカウンタへのカウント値のロードイネーブルを決定
するようになっている。そして、入力アナログ映像信号
の直流成分が大きく変動した場合には、抽出した差分が
大きくなって、カウント値調整回路５からダウンカウン
タに対して調整されたカウント値がロードされる。こ
の場合、カウント値を、先述したように、絶対値の１／
ｎに設定しておけば、ダウンカウンタのカウント期間
は、（Ａ）の回路のダウンカウンタのカウント期間の
１／ｎに短縮される。従って、映像信号期間には入る前
に、結合コンデンサＣ１を急激に充放電させることが可
能となる。As described above, the difference amount determination circuit 4 determines the load enable of the count value to the down counter. Then, when the DC component of the input analog video signal fluctuates greatly, the extracted difference increases, and the count value adjusted by the count value adjustment circuit 5 is loaded into the down counter. In this case, as described above, the count value is set to 1 / the absolute value.
If it is set to n, the count period of the down counter is reduced to 1 / n of the count period of the down counter of the circuit of FIG. Therefore, it is possible to rapidly charge and discharge the coupling capacitor C1 before entering the video signal period.

【００３１】そして、ダウンカウンタのカウント値が
０となったときには、”０”値デコード信号ラインが”
Ｈｉｇｈレベル”となって、トライステートバッファＴ
２の出力はイネーブルでなくなる。このようにして、
（Ｂ）の回路では、（Ａ）の回路動作に比べて極めて短
時間の内に結合コンデンサＣ１の充放電が行われるよう
に回路が動作するようになっている。When the count value of the down counter becomes 0, the "0" value decode signal line becomes "0".
High level "and the tri-state buffer T
The output of 2 is no longer enabled. In this way,
In the circuit of (B), the circuit operates so that the charging and discharging of the coupling capacitor C1 is performed in an extremely short time as compared with the circuit operation of (A).

【００３２】ここで、差分量判定回路４で使用する比較
値としては、例えば、ＮＴＳＣ方式の場合、ホワイトレ
ベル（０．７１５Ｖであって、１００−ＩＲＥと定めら
れている）の約１／１０程度の値を使用する。即ち、入
力したアナログ映像信号の直流成分であるペデスタルレ
ベルに、この程度のレベル変動があった場合に、（Ｂ）
の回路が動作するように比較値を設定する。Here, in the case of the NTSC system, for example, the comparison value used in the difference amount determination circuit 4 is about 1/10 of the white level (0.715 V, which is defined as 100-IRE). Use a degree value. That is, when the pedestal level, which is the DC component of the input analog video signal, has such a level change, (B)
The comparison value is set so that the circuit operates.

【００３３】また、トライステートバッファＴ２の出力
端に接続される抵抗Ｒ２の値については、トライステー
トバッファＴ１の出力端に接続される抵抗Ｒ１の値より
も小さい値、例えば、抵抗Ｒ１の値の約１／１０程度に
設定する。このようにしておけば、抵抗Ｒ１に流れる電
流に比べて大きな電流が抵抗Ｒ２に流れて、結合コンデ
ンサＣ１の充放電が行われるので、ペデスタル基準値へ
の収束が速くなり、入力アナログ映像信号の変動に十分
追従してクランプをかけれるようになる。The value of the resistor R2 connected to the output terminal of the tristate buffer T2 is smaller than the value of the resistor R1 connected to the output terminal of the tristate buffer T1, for example, the value of the resistor R1. Set to about 1/10. By doing so, a current larger than the current flowing through the resistor R1 flows through the resistor R2, and the charging and discharging of the coupling capacitor C1 is performed. Therefore, the convergence to the pedestal reference value becomes faster, and the input analog video signal Clamping can be performed sufficiently following the fluctuation.

【００３４】以上の結果、入力アナログ映像信号の直流
成分が急激に変化した場合には、トライステートバッフ
ァ”Ｔ２”が出力イネーブルとなって、支配的に結合コ
ンデンサＣ１を急激に充放電するために、十分に速くペ
デスタルレベルを基準値レベルに到達させることが可能
となる。また、直流成分があまり変動していないときに
は、トライステートバッファＴ２が動作せず、トライス
テートバッファＴ１が従来どおり動作するので、入力ア
ナログ映像信号にノイズを重畳させることなくクランプ
を行うことが可能となる。As a result, when the DC component of the input analog video signal changes rapidly, the output of the tri-state buffer "T2" becomes enabled, and the coupling capacitor C1 is charged and discharged rapidly rapidly. , The pedestal level can reach the reference value level sufficiently quickly. Further, when the DC component does not fluctuate much, the tri-state buffer T2 does not operate and the tri-state buffer T1 operates as before, so that clamping can be performed without superimposing noise on the input analog video signal. Become.

【００３５】図２は、図１に示す映像処理装置の回路を
構成する主要ブロックにおける入出力信号の波形図であ
る。（１）はＡ／Ｄ変換器１へ入力されるＮＴＳＣ方式
のアナログ映像信号の周期毎の連続波形（Ｉ）→（IV）
を示している。ここでは、（Ｉ）〜（III）の各映像信
号のペデスタルレベルが、図中、破線で示すペデスタル
基準値よりも高くなっており、（IV）の映像信号のペデ
スタルレベルは、ほとんどペデスタル基準値に近づいて
いる。また（Ｉ）〜（III）の各映像信号において、同
期信号ａに続く、水平部分（バックポーチ）ｌには、ノ
イズｂが乗っており、（IV）の映像信号には、ノイズが
乗っていない。このようにノイズが乗っかってくる原因
は、図１に示す（Ｂ）の回路が動作することにより、大
きな充放電電流が急激に結合コンデンサＣ１に流れるか
らである。FIG. 2 is a waveform diagram of input / output signals in main blocks constituting a circuit of the video processing apparatus shown in FIG. (1) is a continuous waveform (I) → (IV) for each cycle of the analog video signal of the NTSC system input to the A / D converter 1
Is shown. Here, the pedestal level of each of the video signals (I) to (III) is higher than the pedestal reference value indicated by the broken line in the figure, and the pedestal level of the video signal of (IV) is almost equal to the pedestal reference value. Is approaching. In each of the video signals (I) to (III), noise b is present in the horizontal portion (back porch) 1 following the synchronization signal a, and noise is present in the video signal (IV). Absent. The reason why the noise is superimposed is that a large charge / discharge current rapidly flows to the coupling capacitor C1 due to the operation of the circuit (B) shown in FIG.

【００３６】（２）は、（１）に示す各映像信号に対応
して、加算器３から出力される差分を示している。即
ち、各映像信号のペデスタルレベルとペデスタル基準値
との差分量に応じた出力となっている。なお、ここに示
す例では、各ペデスタルレベルは、ペデスタル基準値に
比べて大きいので、符号はプラスとなっている。（３）
は、差分量判定回路４の判定出力の信号波形を示してい
る。ここでは、（２）の差分出力波形において、（II
I）で示す差分値と（IV）で示す差分値との間に比較値
を設定した場合の例を示しているため、判定出力として
は、（Ｉ）〜（III）の各映像信号については”Ｈｉｇ
ｈレベル”となり、（IV）の映像信号については”Ｌｏ
ｗレベル”となっている。(2) shows the difference output from the adder 3 corresponding to each video signal shown in (1). That is, the output is in accordance with the difference between the pedestal level of each video signal and the pedestal reference value. In the example shown here, since each pedestal level is larger than the pedestal reference value, the sign is plus. (3)
Shows the signal waveform of the judgment output of the difference amount judgment circuit 4. Here, in the differential output waveform of (2), (II
Since an example is shown in which a comparison value is set between the difference value indicated by I) and the difference value indicated by (IV), the judgment output is as follows for each of the video signals (I) to (III). "Hig
h level ”, and the video signal of (IV) is“ Lo ”.
w level ”.

【００３７】（４）は、（Ａ）の回路における抵抗Ｒ１
を、流れる電流の波形を、また、（５）は（Ｂ）の回路
における抵抗Ｒ２を流れる電流の波形を夫々示してい
る。先述したように、（Ａ）の回路と（Ｂ）の回路は、
共に、常に併行して動作しているが、夫々の回路におけ
るトライステートバッファＴ１及びＴ２のイネーブル期
間が異なっている。そして、この場合、（Ｂ）の回路に
おけるトライステートバッファＴ２のイネーブル期間に
ついては、カウント値調整回路５にて、トライステート
バッファＴ１に比べて、短く設定されているので、
（５）に示すように、充放電期間は、（４）に比べて短
くなっている。(4) shows the case where the resistor R1 in the circuit of FIG.
And (5) shows the waveform of the current flowing through the resistor R2 in the circuit (B). As described above, the circuit of (A) and the circuit of (B)
Although they always operate in parallel, the enable periods of the tristate buffers T1 and T2 in each circuit are different. In this case, the enable period of the tristate buffer T2 in the circuit (B) is set shorter by the count value adjustment circuit 5 than the tristate buffer T1.
As shown in (5), the charge / discharge period is shorter than that in (4).

【００３８】また、抵抗Ｒ１とＲ２の抵抗値について
は、抵抗Ｒ２が抵抗Ｒ１に比べて小さくなるように設定
されているので、充放電電流の値が、抵抗Ｒ２では、抵
抗Ｒ１におけるよりも大きくなっている。そして、この
抵抗Ｒ２に流れる電流が（１）に示すバックポーチの部
分にノイズとして重なってくるが、充放電期間は短いの
で、映像信号期間に重畳されることはない。The resistance values of the resistors R1 and R2 are set so that the resistance R2 is smaller than the resistance R1, so that the charge / discharge current value of the resistance R2 is larger than that of the resistance R1. Has become. The current flowing through the resistor R2 overlaps with the back porch shown in (1) as noise. However, since the charge / discharge period is short, the current is not superimposed on the video signal period.

【００３９】なお、上述した実施例において設定するペ
デスタル基準値や差分量判定の比較値、そして、ダウン
カウンタの設定カウント値や抵抗Ｒ１，Ｒ２の値につ
いては、使用するＡ／Ｄ変換器１やダウンカウンタ、
の各仕様に基づき、適宜、所定値に設定される。The pedestal reference value set in the above-described embodiment, the comparison value for determining the difference amount, the set count value of the down counter, and the values of the resistors R1 and R2 are determined by using the A / D converter 1 Down counter,
Is appropriately set to a predetermined value based on the above specifications.

【００４０】[0040]

【発明の効果】以上の本発明によれば、入力されたアナ
ログ映像信号の直流レベルが急激に変動した場合でも、
すばやくそれに追従してクランプをかけることができ、
また、直流レベルがあまり変動していない通常の場合に
は、ノイズを重畳させずにクランプできるので、Ａ／Ｄ
変換したディジタル映像信号の処理が容易となり、映像
品質は格段に向上される。According to the present invention described above, even when the DC level of the input analog video signal fluctuates rapidly,
You can quickly follow it and clamp it,
In a normal case where the DC level does not fluctuate so much, the clamp can be performed without superimposing noise.
Processing of the converted digital video signal is facilitated, and video quality is significantly improved.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明にかかる映像処理装置の回路構成を示す
ブロック図である。FIG. 1 is a block diagram showing a circuit configuration of a video processing device according to the present invention.

【図２】図１に示す映像処理装置の回路を構成する主要
ブロックにおける入出力信号の波形図である。FIG. 2 is a waveform diagram of input / output signals in main blocks constituting a circuit of the video processing device shown in FIG.

【図３】ディジタルクランプ回路の従来構成を示すブロ
ック図である。FIG. 3 is a block diagram showing a conventional configuration of a digital clamp circuit.

【図４】図３に示すディジタルクランプ回路の主要ブロ
ックにおける入出力信号の波形図である。FIG. 4 is a waveform diagram of input / output signals in main blocks of the digital clamp circuit shown in FIG.

【符号の説明】[Explanation of symbols]

１ Ａ／Ｄ変換器 ２ ペデスタルレベル検出回路 ３ 加算器 ４ 差分量判定回路 ５ カウント値調整回路 Ｃ１ 結合コンデンサ Ｒ１ 抵抗 Ｒ２ 抵抗 Ｔ１ トライステートバッファ Ｔ２ トライステートバッファ DESCRIPTION OF SYMBOLS 1 A / D converter 2 Pedestal level detection circuit 3 Adder 4 Difference amount judgment circuit 5 Count value adjustment circuit C1 Coupling capacitor R1 Resistance R2 Resistance T1 Tristate buffer T2 Tristate buffer

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 入力されたアナログ映像信号の直流レベ
ルの変動を抑え、該直流レベルが一定となるように制御
して信号処理する映像処理装置であって、 前記アナログ映像信号をＡ／Ｄ変換するＡ／Ｄ変換手段
と、 前記Ａ／Ｄ変換手段によって得られたディジタルデータ
より、前記直流レベルを検出する直流レベル検出手段
と、 検出された前記直流レベルとその基準値との差分を求
め、その差分量に応じて、該直流レベルが該基準値とな
るよう制御する第１の制御手段と、 検出された前記直流レベルとその基準値との差分量が所
定値を越えた場合に、直ちに該直流レベルの変動を抑え
て基準値となるように制御する第２の制御手段と、 を備え、 前記第１及び第２の制御手段は、共に、 アナログ映像信号の入力を受ける結合コンデンサを、求
めた前記差分量に応じて充放電させてそのチャージ電圧
を一定となすことにより、前記直流レベルの制御を行
い、 前記第１の制御手段は、第１のダウンカウンタを備え、
求めた前記差分の絶対値を第１のカウント値としてダウ
ンカウントすることにより前記結合コンデンサの充放電
期間を規定し、 前記第２の制御手段は、第２のダウンカウンタを備え、
求めた前記差分の絶対値よりも少ない所定値を第２のカ
ウント値としてダウンカウントすることにより前記結合
コンデンサの充放電期間を規定することを特徴とする映
像処理装置。 1. An image processing apparatus for performing signal processing by controlling fluctuation of a DC level of an input analog video signal and controlling the DC level to be constant, wherein the analog video signal is A / D-converted. A / D conversion means for performing the operation, DC level detection means for detecting the DC level based on the digital data obtained by the A / D conversion means, First control means for controlling the DC level to be the reference value in accordance with the difference amount, and immediately when the difference amount between the detected DC level and the reference value exceeds a predetermined value, comprising a second control means for controlling so that the reference value by suppressing the fluctuation of the direct current level, the said first and second control means, together, a coupling capacitor receiving an input of an analog video signal, Request
Charge and discharge according to the difference amount
The DC level is controlled by setting
There, the first control means comprises a first down counter,
The absolute value of the obtained difference is used as a first count
Charge and discharge of the coupling capacitor
Defining a time period, the second control means includes a second down counter,
A predetermined value smaller than the absolute value of the obtained difference
The above combination by counting down as a count value
An image characterized by defining the charging and discharging period of the capacitor
Image processing device. 【請求項２】 前記第２の制御手段は、更に、求めた前
記差分の絶対値が所定の比較値を越えたか否かを判定す
る差分量判定手段を備え、 前記差分量判定手段によって、前記差分の絶対値が所定
の比較値を越えたと判定された場合に、前記第２のダウ
ンカウンタに対し、前記第２のカウント値をロードする
ことを特徴とする請求項１記載の映像処理装置。 2. The apparatus according to claim 1, wherein said second control means further comprises a difference amount determining means for determining whether or not the absolute value of said difference exceeds a predetermined comparison value. If the absolute value of the difference is determined to exceed the predetermined comparison value, the relative second down counter, the image processing apparatus according to claim 1, wherein the loading the second count value.