JP3028840B2 - バイポーラトランジスタとｍｏｓトランジスタの複合回路、及びそれを用いた半導体集積回路装置 - Google Patents

バイポーラトランジスタとｍｏｓトランジスタの複合回路、及びそれを用いた半導体集積回路装置

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JP3028840B2 JP02247544A JP24754490A JP3028840B2 JP 3028840 B2 JP3028840 B2 JP 3028840B2 JP 02247544 A JP02247544 A JP 02247544A JP 24754490 A JP24754490 A JP 24754490A JP 3028840 B2 JP3028840 B2 JP 3028840B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、バイポーラトランジスタとMOSトランジス
タを用いた複合回路に係り、更にそれを用いた半導体集
積回路装置及びシステムに関する。
〔従来の技術〕
MOSトランジスタとバイポーラトランジスタからな
り、出力段が２ケのNPNトランジスタ（以下、NPNと略
す）で構成されたトーテムポール出力型BiCMOS論理回路
は特開昭59−11034号他で公知である。トーテムポール
出力型の回路は5v近傍の電源電圧では十分高速性を発揮
できるが、次世代の標準電源電圧とみられる3v近傍、又
はそれ以下の電源電圧では高速性能の特長が急速に失わ
れるという問題点がある。この主原因は、トーテムポー
ル出力回路のプルダウ用NPNのベース電流を供給するNMO
Sトランジスタ（以下、NMOSと略す）のゲート・ソース
間電圧が、電源電圧の低下とともに、減少し、プルダウ
ン用NPNに十分なベース電流を供給できなくなる事にあ
る。
このため、低電源電圧時代のBiCMOS回路としてプルア
ツプをNPN、プルダウンをNMOSで行うBiNMOS型回路と、
プルアツプをNPN、プルダウンをPNPトランジスタ（以下
PNPと略す）で行うコンプリメンタリーエミツタフオロ
ワ型回路が有望視されている。BiNMOS型回路は高負荷領
域で駆動能力が低下するため、高負荷領域ではコンプリ
メンタリーエミツタフオロワ型が有利である。コンプメ
ンタリーエミツタフオロワ型BiCMOS回路の代表的な公知
技術を以下に示す。
第30図：特開54−148469号公報の第３図 第31図：特開60−141018号公報の第５図 第32図:USP4,682,054とfig.1 第33図：アイイーイーイー 1989 バイポーラ サー
キツツ アンド テクノロジー ミーテイング 1989年
９月 p229〜p232（IEEE 1989 Bipolar Circuits and T
echrology Meeting Sept 1989.p229〜p232）のfig.1 その他、1990年シンポジウム オン ブイエルエスア
イ サーキツツ p89−p90 ６月（1990 Symbosium on
VLSI Circuits p89−90 Jure）にもコンプリメンタリー
エミツタフオロワ型のBiCMOS回路が記載されている。
〔発明が解決しようとする課題〕
しかしながら、上記の従来技術には超高速性能を実現
する上で解決すべき共通の問題点がいくつかある。
第１の問題点は、プルアツプ用NPNのベースとプロダ
ウン用PNPのベースが直接あるいはダイオード手段を介
して電気的に結合されていることである。このため、プ
ルアツプ用NPNをオンさせるとき、ベース駆動用のPMOS
トランジスタ（以下PMOSと略す。）はNPNのベースノー
ドに結合されるすべての寄生容量の充電に加えて、プル
ダウン用PNPトランジスタのベースノードに結合される
すべての寄生容量を余分に充電しなければならない。
また、プルダウン用PNPをオンさせるとき、ベース駆
動用のNMOSはPNPのベースノードに結合されるすべての
寄生容量の放電に加えて、プルアツプ用NPNトランジス
タのベースノードに結合されるすべての寄生容量を余分
に放電しなければならない。
したがつて、入力信号が印加されてから、NPNとPNPが
動き始めるまでの時間が長くなり、高速応答性が阻害さ
れる。
第２の問題点は、プルダウン用PNPトランジスタは、
一般にNPNトランジスタに比べてfTが低いことである。
このため、入力信号の急峻な変化に対してPNPトランジ
スタのレスポンスはNPNトランジスタのレスポンスより
遅くなる。
したがつて、従来の回路はPNPトランジスタの性能が
回路性能の上限を決めることになり、PNPトランジスタ
の性能を越えた高速性能を実現することは不可能であ
る。
以上のように、従来のコンプリメンタリーエミツタフ
オロワ型BiCMOS回路は入力信号の変化に対してバイポー
ラトランジスタのレスポンスが遅くなると云う問題があ
つた。また、プルダウン用のPNPトランジスタはNPNトラ
ンジスタに比べてfTが低いため、回路性能の上限がPNP
トランジスタの性能で抑えられると云う問題があつた。
本発明の目的は入力信号の変化に対してバイポーラト
ランジスタのレスポンスをより速くしたコンプリメンタ
リーエミツタフオロワ型BiCMOS論理回路を提供すること
にある。
本発明の他の目的はPNPトランジスタにより抑えられ
ている回路性能の限界を越えられるコンプリメンタリー
エミツタフオロワ型BiCMOS論理回路を提供することにあ
る。
本発明の他の目的は種々のスイツチング回路を構成す
る上で有用なPNPトランジスタとMOSトランジスタを組合
せた回路を提供することにある。
本発明の他の目的は、PNPトランジスタとMOSトランジ
スタを組合せた複合回路を用いた半導体集積回路及びシ
ステムを提供することにある。
〔課題を解決するための手段〕
上記従来技術の課題を解決するために、本発明ではプ
ルアツプ用のNPNのベースとプルダウン用PNPのベースが
電気的に絶縁されるように夫夫独立のベース駆動回路を
構成し、さらに、PNPのベースにはベースプリチヤージ
手段を設ける。また、プルダウン用PNPトランジスタの
エミツタとコレクタ間に入力信号により制御されるNMOS
論理回路を設けたものである。
〔作用〕
プルアツプ用のNPNのベースとプルダウン用のPNPのベ
ースは電気的に絶縁されているため、夫々のベースノー
ドの充電又は放電は自身のベース廻りの寄生容量だけを
充電又は放電するだけでよい。また、プルダウン用PNP
のエミツタ・コレクタ間に設けたNMOS論理回路は入力信
号の変化に対してPNPよりも速いレスポンスを示し、プ
ルダウンの速度と負荷駆動能力を向上させる。
〔実施例〕
第１図に本発明の第１の実施例を示す。以下の説明で
は同一部分は同一記号で示すことにする。
第１図において、Q1はコレクタが電源Vcに、エミツタ
が出力OUTに接続されたNPN、Q2はエミツタが出力OUT
に、コレクタ基準電位に接続されたPNP、11はCMOS論理
回路であり、入力信号INに応答してNPNQ1のベースを
“1"レベル又は“0"に駆動する。12はPNPQ2のベースと
基準電位間に接続されたNMOS論理回路であり、入力信号
INに応答してPNPQ2のベース電流をオン又はオフに制御
する。13はPNPQ2がオフのとき、そのベース電位を所定
の値に設定するベースプリチヤージ手段であり、略エミ
ツタ電位に等しいか、それより低い電位に設定される。
次に、本実施例の動作を説明する。いま、入力信号IN
が“1"レベルから“0"レベルにスイツチした場合を考え
ると、NMOS論理回路12がオフにより、PNPQ2もオフにな
る。一方、CMOS論理回路11の出力は“0"レベルから“1"
レベルにスイツチし、NPNQ1をオンさせる。その結果、
出力OUTは“1"レベルにスイツチする。なお、このと
き、ベースプリチヤージ手段13はPNPQ2のベース電位を
所定のレベルまでプリチヤージする。このレベルはPNPQ
2をカツトオフするに必要なレベルで且つ、過大なカツ
トオフを起さないようにすることが重要である。
次に、入力信号INが“0"レベルから“1"レベルにスイ
ツチした場合を考える。このとき、CMOS論理回路11の出
力は“0"レベルにスイツチし、これによりNPNQ1はオフ
になる。一方、NMOS論理回路12がオンになるため、PNPQ
2はベース電流が流れてオンになる。その結果、出力OUT
は“0"レベルにスイツチする。
ここで、本発明の特徴の１つは、プルアツプ用のNPNQ
1とプルダウン用のPNPQ2が夫々、CMOS論理回路11とNMOS
論理回路12によつて独立に駆動され、NPNQ1のベースとP
NPQ2のベースは電気的に分離されていることである。こ
のため、出力OUTを“1"レベルにスイツチさせるとき、C
MOS論理回路11はNPNQ1のベース廻りに結合する寄生容量
だけを充電すればよく、NPNQ1を高速にオンさせること
ができる。同様に、出力OUTを“0"レベルにスイツチさ
せるとき、NMOS論理回路12はPNPQ2のベース廻りに結合
する寄生容量だけを放電すればよく、PNPQ2を高速にオ
ンさせることができる。なお、ここで寄生容量の代表的
なものはNPNQ1,PNPQ2,CMOS論理回路11,NMOS論理回路12
の接合容量である。
さらに、ベースプリチヤージ手段13はQ2がオフの時の
ベース電位が過大にならないように所定のレベルに設定
する。したがつて、NMOS論理回路12がオンしてPNPQ2を
オンさせるとき、PNPQ2のベース電位を“0"レベルにス
イツチする時間が速くなり、PNPQ2をより高速にオンさ
せることができる。
なお、第１図の実施例では入力信号INが１本だけ示さ
れているが、本発明はそれに限定されるものではなく、
一般にＮ入力が実現できるものである。ちなみにＮ入力
のとき、CMOS論理回路11とNMOS論理回路12は夫々Ｎ入力
の論理回路となる。以下の実施例では説明を簡潔にして
理解を容易にするために、すべて１入力の場合を例にと
つて説明することにする。
第２図に本発明の第２の実施例を示す。図において、
Q1はコレクタが電源Vcに、エミツタが出力OUTに接続さ
れたNPN,Q2がエミツタが出力OUTに、コレクタが基準電
位に接続されたPNP、21はソース，ゲート，ドレインが
夫夫電源Vc,入力IN,NPNQ1のベースに接続されたPMOS、2
2はドレイン，ゲート，ソースが夫々NPNQ1のベース，入
力IN,基準電位に接続されたNMOS、23はドレイン，ゲー
ト，ソースが夫々PNPQ2のベース，入力IN,基準電位に接
続されたNMOS、24はドレイン，ゲート，ソースが夫々出
力OUT,NPNQ1のベース,PNPQ2のベースに接続されたNMOS
である。
ここで、PMOS21とNMOS22は第１図のCMOS論理回路11に
相当し、NMOS23はNMOS論理回路12に相当する。また、NM
OS24は第１図のベースプリチヤージ手段13に相当する。
この回路の動作は次のようになる。まず、入力INが
“1"から“0"レベルにスイツチした場合を考える。この
とき、NMOS22,23がオフになり、PNPQ2もベース電流が流
れないため、オフになる。一方、PMOS21がオンになり、
NPNQ1もオンになり、出力OUTを“1"レベルにスイツチす
る。このときNMOS24もオンになり、出力OUTからNMOS24
を通して、PNPQ2のベースに充電電流が流れ、ベース電
位をNMOSのゲート電圧より、Vthだけ低いレベルまでプ
リチヤージする（VthはMOSトランジスタの閾値）。した
がつて、PNPQ2のベース電位は電圧VcよりVthだけ低い所
定のレベルにプリチヤージされる。
次に、入力INが“0"から“1"レベルにスイツチした場
合、PMOS21,NPNQ1がオフになり、NMOS22,23がオンにな
る。その結果NMOS24はオフ、PNPQ2はオンになり、出力O
UTを“0"レベルにスイツチする。
この回路ではNPNQ1とPNPQ2が独立に駆動され、夫々の
ベースは電気的に分離されているので余分な寄生容量の
充電、又は放電が不要になり、出力OUTのプルアツプ，
プルダウン共に従来回路よりも高速になるという特長が
ある。
また、PNPQ2はオフ時のベース電位が電源Vcの電位よ
りVthだけ低いレベルプリチヤージされるため、次にオ
ンするときベース廻りの寄生容量の放電時間が短くな
り、高速なレスポンスが得られるという特長がある。
第３図に第２図の回路のデバイス断面構造の一例を示
す。図において、201はｐ型半導体基板であり、基板電
位は接地（GND）電位に固定されている。NPNQ1はＮ型半
導体層207をコレクタ、Ｐ型半導体層209をベース、N+型
半導体層212をエミツタとして形成され、コレクタ電極
とベース電極は夫々、N+型半導体層204、P+型半導体層2
11から取り出される。
PNPQ2はＰ型半導体層208をコレクタ、Ｎ型半導体層21
0をベース、P+型半導体層214をエミツタとして形成さ
れ、ベース電極はN+型半導体層213から取り出される。
また、Ｎ型半導体層205はN+型半導体層225を介して電源
Vcが接続されている。
PMOS21はＮ型半導体層206を基板、P+型半導体層215,2
17を夫々ソースおよびドレインとして形成され、ゲート
電極216は例えばポリシリコンなどで形成される。ま
た、Ｎ型の基板206はN+半導体層227を介して電圧Vcに接
続されている。
NMOS22,23,24はＰ型半導体層201を共通の基板として
形成されており、219はNMOS22のドレインとなるN+型半
導体層、218はNMOS22とNMOS23の共通ソースとなるN+型
半導体層、220はNMOS23のドレインとNMOS24のソースが
共通に形成されるN+型半導体層、221はNMOS24のドレイ
ンとなるN+型拡散層である。また、NMOS22,23,24のゲー
ト222,223,224は例えばポリシリコンなどで形成され
る。
ここで、重要なことは、PNPQのコレクタを形成するＰ
型半導体層208は、半導体基板のＰ型半導体層201とはＮ
型半導体層205によつて分離されていることである。こ
のため、PNPQ2のコレクタに大きな放電電流が流れても
半導体基板201は電位変動は起こらない。したがつて、
同一チツプ上の他のトランジスタに無用の干渉を起こし
たり、ラツチアツプを起こしたりすることがない。
第４図に本発明の第３の実施例を示す。図において、
34はドレイン，ゲート，ソースが夫々電源Vc、NPNQ1の
ベース,PNPQ2のベースに接続されたNMOSであり、その他
の回路要素および論理回路としての機能及び特長は第２
図の実施例と同じである。NMOS34はPNPQ2がオフの時に
オンになり、この時、電源VcからNMOS34を通してPNPQ2
のベースをゲート電圧よりもVthだけ低い電位にプリチ
ヤージするためのものである。
第５図に、本発明の第４の実施例を示す。図におい
て、44はドレイン，ゲート，ソースが夫々PNPQ2のベー
ス，入力IN,出力OUTに接続されたPMOSであり、その他の
回路要素および論理回路としての機能及び特長は第２図
の実施例と同じである。PMOS44はPNPQ2がオフの時にオ
ンになり、この時、出力OUTからPMOS44を通してPNPQ2の
ベース電位を出力OUTと同じレベルまで充電するための
ものである。
第６図に本発明の第５の実施例を示す。図において、
54はドレインとゲートが出力OUTに、ソースがPNPQ2のベ
ースに接続されたNMOSであり、その他の回路要素及び論
理回路としての機能および特長は第２図の実施例と同じ
である。
NMOS54はPNPQ2がオフのとき、出力OUTからPNPQ2のベ
ースへ充電電流を流し、出力OUTよりVthだけ低いレベル
にプリチヤージする。
第７図に本発明の第６の実施例を示す。図において、
64はソースが出力OUTに、ゲート及びドレインがPNPQ2の
ベースに接続されたPMOSであり、その他の回路要素及び
論理回路としての機能、特長は第２図の実施例と同じで
ある。
PMOS64はPNPQ2がオフのとき、出力OUTからPNPQ2のベ
ースへ充電電流を流し、出力OUTよりVthだけ低いレベル
にプリチヤージする。
第８図に本発明の第７の実施例を示す。図において、
74はドレイン及びゲートが出力OUTに、ソースがPNPQ2の
ベースに接続されたNMOS、75はソースが出力OUTに、ゲ
ート及びドレインがPNPQ2のベースに接続されたPMOSで
あり、その他の回路要素及び論理回路としての機能、特
長は第２図の実施例と同じである。NMOS74とPMOS75はPN
PQ2がオフのとき、出力OUTからPNPQ2のベースへ充電電
流を流し、出力OUTよりVthだけ低いレベルにプリチヤー
ジする。
第９図に本発明の第８の実施例を示す。図において、
91はソース，ゲート，ドレインが夫々電源Vc,入力IN,出
力OUTに接続されたPMOS、92はソース，ゲート，ドレイ
ンが夫々出力OUT,入力IN,PNPQ2のベースに接続されたPM
OS、93はドレイン，ゲート，ソースが夫夫PNPQ2のベー
ス，入力IN,基準電位に接続されたNMOS、Q2はコレクタ
及びエミツタが基準電位と出力に接続されたPNPであ
る。
この回路の動作は次のようである。まず、入力INが
“1"から“0"レベルにスイツチした場合を考える。この
とき、NMOS93がオフになり、PNPQ2もオフになる。一
方、PMOS91がオンになり、出力OUTを“1"レベルにスイ
ツチする。この時、同時にPMOS92もオンになり、出力OU
TからPNPQ2のベースへ充電電流を流し、出力OUTと同じ
レベルにプリチヤージする。
次に、入力INが“0"から“1"レベルにスイツチした場
合を考える。このとき、PMOS91,92がオフになり、NMOP9
3がオンになる。その結果、PNPQ2がオンになり出力OUT
を“0"レベルにスイツチする。本実施例では、PNPQ2の
ベース電位はエミツタ電位と同レベルまでしか充電され
ないので、次にオンするときのベースノードの放電時間
が短くなり、出力OUTのプルダウンを高速に行える。
第10図に本発明の第９の実施例を示す。図において、
Q1はコレクタが電源Vcに、エミツタが出力OUTに接続さ
れたNPN,Q2はコレクタが基準電位に、エミツタが出力OU
Tに接続されたPNP,101はPMOS論理回路であり、入力信号
INに応答してNPNQ1のベース電流をオン又はオフに制御
する。102はPNPQ2のベースと基準電位間に接続されたNM
OS論理回路であり、入力信号INに応答してPNPQ2のベー
ス電流をオン又はオフに制御する。さらに、103は出力O
UTと基準電位間に接続されたNMOS論理回路であり、入力
信号INに応答して、PNPQ2と共に出力OUTを“0"にスイツ
チする役目を担う。
次に、本実施例の動作を説明する。いま、入力信号IN
が“1"レベルから“0"レベルにスイツチした場合を考え
る。このとき、NMOS論理回路102,103はオフになり、PNP
Q2もオフになる。一方、PMOS論理回路101がオンにな
り、NPNQ1にベース電流を流すため、NPNQ1がオンにな
り、出力OUTは“1"レベルにスイツチする。
次に入力信号が“0"レベルから“1"レベルにスイツチ
した場合を考える。このとき、PMOS論理回路101がオフ
になり、NPNQ1もオフになる。一方、NMOS論理回路102,1
03が共にオンになり、PNPQ2もオンになる。その結果、
出力OUTは“0"レベルにスイツチする。
ここで、本実施例の特徴は出力OUTを“1"から“0"レ
ベルにスイツチするとき、PNPQ2とNMOS論理回路103がそ
れぞれの特徴を活かしてその役割を分担することであ
る。その結果、本実施例によれば、従来のPNPQ2だけに
よるプルダウンに比べてより高速に、より強力にプルダ
ウンすることが可能になる。
第11図は本発明の第10の実施例である。図において、
111はドレイン，ゲート，ソースが夫々出力OUT,入力IN,
基準電位に接続されたNMOSであり、第10図のNMOS論理回
路103に相当し、その他の回路要素及び論理回路として
の機能は第２図の実施例と同じである。本実施例を含む
以下の実施例では出力のプルダウンをNMOSで駆動される
PNPとNMOS論理回路両方で行うことにより高速化を実現
するものであるため、以下の説明では出力プルダウン時
の動作についてのみ説明する。
いま、入力INが“0"から“1"レベルにスイツチする場
合を考える。入力INが、NMOS23と111のVthよりも高くな
るとNMOS23と111の両方が導通し始め、まず、出力OUTか
らNMOS111を通つてプルダウン電流が流れる。一方、NMO
S23のドレイン電流によりPNPQ2のベース電位は下がり始
めるが、ベース電位がPNPQ2のエミツタ電位よりVBEだけ
下がらないとPNPはオンしない。したがつて、NMOS111に
よるプルダウン電流よりも遅れてPNPQ2によるプルダウ
ン電流が流れる。別の見方をすればNMOS111によるプル
ダウン電流によつて、従来のPNPだけによるプルダウン
より先行してプルダウン電流が流れるため、プルダウン
の高速化が図られることになる。
また、PNPQ2のターン，オンの速度はfTに依存する
が、一般にPNPはNPNに比べて約1/3からそれ以下のfTの
ものしか実現できないことから、従来の回路ではNPNに
よるプルアツプの速度に比べてPNPにするプルダウンの
速度の低さが顕著であり、PNPの性能によつて論理回路
のスイツチング性能が律速されることになる。
第28図（ａ），（ｂ）はNMOSとPNPのプルダウン電流
の時間応答を示したものである。図示のように、時間t0
で入力INが“0"から“1"レベルにスイツチしたとき、NM
OSによるプルダウン電流は時間t1から流れ始め、時間t4
まで流れる。一方、PNPによるプルダウン電流はそれよ
り遅れて時間t2から流し始め、時間t3まで流れる。これ
より、プルダウン電流は時間t1からt2までがNMOSだけに
流れ、時間t2からt3までがNMOSとPNPの両方に流れ、t3
からt4ではNMOSだけに流れる。なお、PNPのプルダウン
電流が時間t3で流れなくなるのはプルダウンによつて出
力OUTのレベルが下がり、PNPのエミツタ・ベース間電位
が約0.7Vまで下がるためである。
この図で明らかなように、本発明によるとNMOSによる
プルダウン電流がPNPによるプルダウン電流に先行して
流れるため、PNPの性能によつて律速されるプルダウン
の性能限界を打ち破ることができる。また、別の効果と
してPNPがプルダウン電流を流す期間はNMOSも同時にプ
ルダウン電流を流すため、PNP単独の場合より強力な駆
動能力を得ることができる。さらに、別の効果として、
出力の“0"レベルはNMOSの作用により基準電位まで下げ
ることができる。
第12図に本発明の第11の実施例を示す。図において、
121はドレイン，ゲート，ソースが夫夫出力OUT,入力IN,
基準電位に接続されたNMOSであり、その他の回路要素及
び論理回路としての機能、特徴は第４図の実施例と同じ
である。
本実施例によると第11図の説明と同様に出力OUTのプ
ルダウンがNMOS121とPNPQ2の両方で実行されるため、従
来に比べて高速レスポンス、高駆動能力の論理回路を実
現できる。
第13図に本発明の第12の実施例を示す。図において、
131はドレイン，ゲート，ソースが夫々出力OUT,入力IN,
基準電位に接続されたNMOSであり、その他の回路要素及
び論理回路としての機能、特徴は第５図の実施例と同じ
である。
本実施例によると第11図の説明と同様に出力OUTのプ
ルダウンがNMOS131とPNPQ2の両方で実行されるため、従
来に比べて高速レスポンス、高駆動能力の論理回路を実
現できる。
第14図に本発明の第13の実施例を示す。図において、
141はドレイン，ゲート，ソースが夫々、出力OUT,入力I
N,基準電位に接続されたNMOSであり、その他の回路要素
及び論理回路としての機能、特徴は第６図の実施例と同
じである。本実施例によると第11図の説明と同様に出力
OUTのプルダウンがNMOS141とPNPQ2の両方で実行される
ため、従来に比べて高速レスポンス、高駆動能力の論理
回路を実現できる。
第15図に本発明の第14の実施例を示す。図において、
151はドレイン，ゲート，ソースが夫々出力OUT,入力IN,
基準電位に接続されたNMOSであり、その他の回路要素及
び論理回路としての機能，特徴は第７図の実施例と同じ
である。
本実施例によると第11図の説明と同様に、出力OUTの
プルダウンがNMOS151とPNPQ2の両方で実行されるため、
従来に比べて高速レスポンス、高駆動能力の論理回路を
実現できる。
第16図に本発明の第15の実施例を示す。図において、
161はドレイン，ゲート，ソースが夫々出力OUT,入力IN,
基準電位に接続されたNMOS,162は出力OUTとPNPQ2のベー
ス間に接続された抵抗であり、PNPQ2がオフの時、エミ
ツタとベース間を同電位にする働きを持つ。
本実施例も第11〜15図の実施例と同様に、出力OUTの
プルダウンがNMOS161とPNPQ2の両方で実行されるため、
従来に比べて高速レスポンス、高駆動能力の論理回路を
実現できる。
第17図は本発明の第16の実施例を示す。図において、
171はドレイン，ゲート，ソースが夫々出力OUT,入力IN,
基準電位に接続されたNMOSであり、その他の回路要素及
び論理回路の機能，特徴は第８図の実施例と同じであ
る。
本実施例によると第11図の説明と同様に出力OUTのプ
ルダウンがNMOS16,PNPQ2の両方で行われるため、高速レ
スポンス、高駆動能力の論理回路を実現できる。
第18図に本発明の第17の実施例を示す。図において、
191はドレイン，ゲート，ソースが夫々に出力OUT,入力I
N,基準電位に接続されたNMOSであり、その他の回路要素
及び論理回路としての機能，特徴は第９図の実施例と同
じである。
本実施例によると、第11図の説明と同様に、出力OUT
のプルダウンがNMOS191とPNPQ2の両方で実行されるた
め、高速レスポンス、高駆動能力の論理回路を実現でき
る。
第19図は本発明の第18の実施例である複合トランジス
タ回路を示す。この回路は第５図からPMOS44,NMOS24,PN
PQ2を抜き出したものででり、その動作は次のようであ
る。いま、入力INが“1"から“0"レベルにスイツチした
場合、NMOS24がオフになり、PNPQ2もオフになる。一
方、PMOS44がオンになり、PNPQ2のエミツタ，ベース間
を短絡させる。次に、入力INが“0"から“1"レベルにス
イツチした場合、PMOS44はオフになる。一方、NMOS24が
オンになり、PNPQ2もオンになる。
したがつて、本実施例は高入力インピーダンス、低オ
ン抵抗のスイツチとして作用し、電子回路のコンポーネ
ントとして種々の応用が可能である。
第20図は本発明の第19の実施例である複合トランジス
タ回路を示す。この回路は第６図からNMOS54,23,PNPQ2
を抜き出したものであり、その動作は次のようである。
いま、入力INが“1"から“0"レベルにスイツチした場
合、NMOS23がオフになり、PNPQ2もオフになる。このと
き、NMOS54はダイオード接続になつているため、PNPQ2
のベースをエミツタよりVthだけ低い電位にプリチヤー
ジし、PNPQ2のオフを確実なものとする。
したがつて、本実施例は高入力インピーダンス、低オ
ン抵抗のスイツチとして作用し、電子回路のコンポーネ
ントとして種々の応用が可能である。
第21図は本発明の第20の実施例を示す複合トランジス
タ回路を示す。この回路は第７図からPMOS64,NMOS23,PN
PQ2を抜き出したものであり、その動作は次のようであ
る。いま、入力INが“1"から“0"レベルにスイツチした
場合、NMOS23がオフになり、PNPQ2もオフになる。この
とき、PMOS64はダイオード接続になつているため、PNPQ
2のベースをエミツタよりVthだけ低い電位にプリチヤー
ジし、PNPQ2のオフを確実なものとする。
したがつて、本実施例は高入力インピーダンス，低オ
ン抵抗のスイツチとして作用し、電子回路のコンポーネ
ントとして種々の応用が可能である。
第22図は本発明の第21の実施例を示す複合トランジス
タ回路を示す。この回路は第８図の実施例からNMOS74,2
3,PMOS75,PNPQ2を抜き出したものであり、その動作は次
のようである。いま、入力INが“1"から“0"レベルにス
イツチした場合、NMOS23がオフになり、PNPQ2もオフに
なる。このとき、NMOS74とPMOS75はPNPQ2のベースをエ
ミツタよりVthだけ低いレベルにプリチヤージし、PNPQ2
のオフを確実なものとする。
したがつて、本実施例は高入力インピーダンス，低オ
ン抵抗のスイツチとして作用し、電子回路のコンポーネ
ントとして種々の応用が可能である。
第23図は本発明の第22の実施例を示す複合トランジス
タ回路である。この回路は第11図の実施例からNMOS23,1
11,PNPQ2を抜き出したものであり、その動作は次のよう
である。いま、入力が“1"から“0"レベルにスイツチし
た場合、NMOS23,111が共にオフになり、PNPQ2もオフに
なる。一方、入力INが“0"から“1"レベルにスイツチし
た場合、NMOS23,111が共にオンになり、PNPQ2もオンに
なる。
したがつて、本実施例は高入力インピーダンス、低オ
ン抵抗のスイツチとして作用し、電子回路のコンポーネ
ントとして種々の応用が可能である。
第24図に本発明の第23の実施例を示す複合トランジス
タ回路である。この回路は第13図の実施例からPMOS44,N
MOS23,NMOS131,PNPQ2を抜き出したものであり、その動
作は次のとおりである。いま、入力INが“1"から“0"レ
ベルにスイツチした場合、NMOS23,131がオフになり、PN
PQ2もオフになる。このとき、PMOS44がオンになり、PNP
Q2のエミツタ，ベース間を短絡してPNPQ2のオフを確実
なものとする。一方、入力INが“0"から“1"レベルにス
イツチしたとき、PMOS44がオフになりNMOS23,111がオン
になり、PNPQ2もオンになる。
したがつて、本実施例は高入力インピーダンス、低オ
ン抵抗のスイツチとして作用し、電子回路のコンポーネ
ントして種々の応用が可能である。
第25図は本発明の第24の実施例を示す複合トランジス
タ回路である。この回路は第14図の実施例からNMOS54,N
MOS23,141,PNPQ2を抜き出したものであり、その動作は
次のようである。いま、入力INが“1"から“0"レベルに
スイツチした場合、NMOS23,141がオフになり、PNPQ2も
オフになる。このとき、NMOS54はダイオード接続されて
いるためPNPQ2のベースをエミツタよりVthだけ低いレベ
ルにプリチヤージし、PNPQ2のオフを確実なものにす
る。一方、入力INが“0"から“1"レベルにスイツチする
とNMOS23,141が共にオンになり、PNPQ2もオンになる。
したがつて、本実施例は高入力インピーダンス、低オ
ン抵抗のスイツチとして作用し、電子回路のコンポーネ
ントとして種々の応用が可能である。
第26図は本発明の第25の実施例を示す複合トランジス
タ回路である。この回路は第15図の実施例からPMOS64,N
MOS23,151,PNPQ2を抜き出したものであり、その動作は
次のようである。いま、入力INが“1"から“0"レベルに
スイツチした場合、NMOS23,151が共にオフになり、PNPQ
2もオフになる。このとき、PMOS64はダイオード接続さ
れているため、PNPQ2のベースをエミツタよりVthだけ低
いレベルにプリチヤージし、PNPQ2のオフを確実なもの
とする。一方、入力INが“0"から“1"レベルにスイツチ
した場合、NMOS23,151が共にオンになり、PNPQ2もオン
になる。
したがつて、本実施例は高入力インピーダンス、低オ
ン抵抗のスイツチとして作用し、電子回路のコンポーネ
ントとして、種々の応用が可能である。
第27図は本発明の第26の実施例を示す場合トランジス
タ回路である。この回路は、第16図の実施例から抵抗16
2,NMOS23,161,PNPQ2を抜き出したものであり、その動作
は次のようである。いま、入力INが“1"から“0"レベル
にスイツチしたとき、NMOS23,161が共にオフになり、PN
PQ2もオフになる。このとき、抵抗162はPNPQ2のベース
をエミツタと同電位までプリチヤージし、PNPQ2のオフ
を確実なものにする。
一方、入力INが“0"から“1"レベルにスイッチすると
NMOS23,161に共にオンになり、PNPQ2もオンになる。
したがつて、本実施例は、高入力インピーダンス、低
オン抵抗のスイツチとして作用し、電子回路のコンポー
ネントとして種々の応用が可能である。
第29図は本発明によるバイポーラトランジスタとMOS
トランジスタの複合回路をマイクロプロセツサの主要部
に適用した例を示す。
図において、340はマイクロプロセツサであり、単一
又は複数の半導体チツプ上に形成される。
341はクロツク分配器であり、基準クロツクCLKを図中
斜線で示すドライバを介してその出力351〜１〜351〜ｎ
を複数の機能回路ブロツクに分配する。
342はプログラムカウンタであり、命令を読出すため
のアドレス352を出力する。343は命令キヤツシユであ
り、プログラムカウンタの出力352で指定されたアドレ
スの命令を読出し、斜線部の出力ドライバを介して出力
する。
344は命令制御部であり、命令データを解釈して、演
算器を制御するための信号354や、レジスタフアイルの
動作を制御する信号355、その他の制御信号を斜線部の
ドライバを介して出力する。
345は演算器であり、バス356から演算データを受取
り、加減算やシフト演算などを実行し、斜線部のドライ
バを介して結果をバス357に出力する。
346はレジスタフアイルであり、演算結果のデータを
バス357から受取つて記憶し、必要に応じて斜線部のド
ライバを介してバス356に読出す。
347はデータキヤツシユであり、演算用の入力デー
タ、演算結果の出力データが記憶される。
データキヤツシユ347の読出しデータは斜線部のドラ
イバからバス359を経てバス356に結合され、演算器345
の入力データになる。
348は入出力制御部であり、データキヤツシユの出力
の外部バス358へ読出しや、外部バス358からのデータの
命令キヤツシユ343やデータキヤツシユ347への書込みな
どを実行する。
ここで、各機能ブロツクの斜線部で示した出力ドライ
バは２〜3pF前後から100pF前後の重負荷を高速に駆動す
るために設けられており、出力のプルアツプをNPN、プ
ルダウンをPNPで行う第１図から第８図に示した回路又
は出力のプルアツプをNPN、プルダウンをPNPとNMOSの両
方で行う第10図から第17図の回路が用いられる。
なお、349はマイクロプロセツサ340に電力を供給する
電源であり、斜線部の出力ドライバーの高速性を維持す
るため、3.5V〜2.5V近傍の電源電圧を用いる。
これらにより、演算速度向上のボトルネツクの一つに
なつている重負荷信号のプルアツププルダウンの両方を
高速に行うことができるため、マイクロプロセツサのマ
シンサイクルの短縮に効果が大である。
また、本発明のマイクロプロセツサは3.5V〜2.5V近傍
の低電圧電源で動作させることができるため、次世代の
超高速，超高集マイクロプロセツサ実現上のもう一つの
ボトルネツクである消費電力も大幅に低減できる効果が
ある。
この他、本発明にかかるバイポーラトランジスタとMO
Sトランジスタの複合回路はマイクロプロセツサに限ら
ず、各種半導体集積回路装置（例えば、メモリ等）、シ
ステムに広く適用可能である。
〔発明の効果〕
以上の説明で明らかなように、本発明によるコンプリ
メンタリーエミツタフオロワ型BiCMOS論理回路はプルア
ツプ用のNPNトランジスタとプルダウン用PNPトランジス
タをCMOS論理回路とNMOS論理回路で独立に駆動する構成
としたことにより、入力信号の変化に対して高速に応答
できるため、高速スイツチング特性が得られると云う効
果がある。また、拡張された本発明によるとプルダウン
用NMOS論理回路が、プルダウン用PNPトランジスタに先
行して動作するため、PNPトランジスタのスイツチング
性能を越えた高速スイツチング性能が得られると云う効
果がある。
さらに、また、本発明で開示したバイポーラトランジ
スタとMOSトランジスタの複合トランジスタ回路は高入
力インピーダンス、低オン抵抗の特徴を持つスイツチ回
路として広汎な応用が期待できるものである。
【図面の簡単な説明】
第１図及び第２図は本発明の実施例を示す図、第３図は
第２図の実施例のデバイス断面構造を示す図、第４図〜
第27図は本発明の実施例を示す図、第28図はプルダウン
電流の時間応答を示す図、第29図は本発明によるバイポ
ーラトランジスタとMOSトランジスタの複合回路をマイ
クロプロセツサに適用した図、第30図〜第33図は従来の
バイポーラトランジスタとMOSトランジスタの複合回路
を示す図である。 11……CMOS論理回路、12……NMOS論理回路、13……ベー
スプリチヤージ回路、Q1……NPNトランジスタ、Q2……P
NPトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森 和孝 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/08

Claims (18)

    (57)【特許請求の範囲】
  1. 【請求項１】コレクタが電源に、エミッタが出力に接続
    されたNPNトランジスタと、コレクタが基準電位に、エ
    ミッタが出力に接続されたPNPトランジスタと、出力がN
    PNトランジスタのベースに接続され、入力信号に応答し
    てNPNトランジスタのオン、オフを制御するCMOS論理回
    路と、PNPトランジスタのベースと基準電位間に設けら
    れ、入力信号に応答してPNPトランジスタのオン、オフ
    を制御するNMOS論理回路と、ドレインが電源に、ゲート
    がNPNトランジスタのベースに、ソースがPNPトランジス
    タのベースに接続されたNMOSトランジスタとを備えたバ
    イポーラトランジスタとMOSトランジスタの複合回路。
  2. 【請求項２】コレクタが電源に、エミッタが出力に接続
    されたNPNトランジスタと、コレクタが基準電位に、エ
    ミッタが出力に接続されたPNPトランジスタと、出力がN
    PNトランジスタのベースに接続され、入力信号に応答し
    てNPNトランジスタのオン、オフを制御するCMOS論理回
    路と、PNPトランジスタのベースと基準電位間に設けら
    れた、入力信号に応答してPNPトランジスタのオン、オ
    フを制御するNMOS論理回路と、ソースが出力に、ゲート
    が入力に、ドレインがPNPトランジスタのベースに接続
    されたPMOSトランジスタとを備えたバイポーラトランジ
    スタとMOSトランジスタの複合回路。
  3. 【請求項３】コレクタが電源に、エミッタが出力に接続
    されたNPNトランジスタと、コレクタが基準電位に、エ
    ミッタが出力に接続されたPNPトランジスタと、出力がN
    PNトランジスタのベースに接続され、入力信号に応答し
    てNPNトランジスタのオン、オフを制御するCMOS論理回
    路と、PNPトランジスタのベースと基準電位間に設けら
    れた、入力信号に応答してPNPトランジスタのオン、オ
    フを制御するNMOS論理回路と、ドレイン及びゲートが出
    力に、ソースがPNPトランジスタのベースに接続されたN
    MOSトランジスタとを備えたバイポーラトランジスタとM
    OSトランジスタの複合回路。
  4. 【請求項４】コレクタが電源に、エミッタが出力に接続
    されたNPNトランジスタと、コレクタが基準電位に、エ
    ミッタが出力に接続されたPNPトランジスタと、出力がN
    PNトランジスタのベースに接続され、入力信号に応答し
    てNPNトランジスタのオン、オフを制御するCMOS論理回
    路と、PNPトランジスタのベースと基準電位間に設けら
    れ、入力信号に応答してPNPトランジスタのオン、オフ
    を制御するNMOS論理回路と、ソースが出力に、ゲート及
    びドレインがPNPトランジスタのベースに接続されたPMO
    Sトランジスタとを備えたバイポーラトランジスタとMOS
    トランジスタの複合回路。
  5. 【請求項５】コレクタが電源に、エミッタが出力に接続
    されたNPNトランジスタと、コレクタが基準電位に、エ
    ミッタが出力に接続されたPNPトランジスタと、出力がN
    PNトランジスタのベースに接続され、入力信号に応答し
    てNPNトランジスタのオン、オフを制御するCMOS論理回
    路と、PNPトランジスタのベースと基準電位間に設けら
    れた、入力信号に応答してPNPトランジスタのオン、オ
    フを制御するNMOS論理回路と、ドレイン及びゲートが出
    力に、ソースがPNPトランジスタのベースに接続されたN
    MOSトランジスタと、ソースが出力に、ゲート及びドレ
    インがPNPトランジスタのベースに接続されたPMOSトラ
    ンジスタとを備えたバイポーラトランジスタとMOSトラ
    ンジスタの複合回路。
  6. 【請求項６】コレクタが電源に、エミッタが出力に接続
    されたNPNトランジスタと、コレクタが基準電位に、エ
    ミッタが出力に接続されたPNPトランジスタと、電源とN
    PNトランジスタのベース間に設けられ、入力信号に応答
    してNPNトランジスタのオン、オフを制御するPMOS論理
    回路と、PNPトランジスタのベースと基準電位間に設け
    られ、入力信号に応答してPNPトランジスタのオン、オ
    フを制御するNMOS論理回路と、出力と基準電位間に設け
    られ、入力信号に応答してオン、オフするNMOS論理回路
    とを備えたバイポーラトランジスタとMOSトランジスタ
    の複合回路。
  7. 【請求項７】請求項１〜４項にいずれかにおいて、ドレ
    インの一端が出力に、ゲートが入力に、ソースの一端が
    基準電位に接続されたNMOS論理回路を備えたバイポーラ
    トランジスタとMOSトランジスタ複合回路。
  8. 【請求項８】コレクタが電源に、エミッタが出力に接続
    されたNPNトランジスタと、コレクタが基準電位に、エ
    ミッタが出力に接続されたPNPトランジスタと、出力がN
    PNトランジスタのベースに接続され、入力信号に応答し
    てNPNトランジスタのオン、オフを制御するCMOS論理回
    路と、PNPトランジスタのベースと基準電位間に設けら
    れ、入力信号に応答してPNPトランジスタのオン、オフ
    を制御するNMOS論理回路と、出力とPNPトランジスタの
    ベースに接続された抵抗と、ドレインの一端が出力に、
    ゲートが入力に、ソースの一端が基準電位に接続された
    NMOS論理回路とを備えたバイポーラトランジスタとMOS
    トランジスタの複合回路。
  9. 【請求項９】請求項５において、ドレインの一端が出力
    に、ゲートが入力に、ソースの一端が基準電位に接続さ
    れたNMOS論理回路を備えたバイポーラトランジスタとMO
    Sトランジスタの複合回路。
  10. 【請求項１０】コレクタ、ベース、エミッタを有するPN
    Pトランジスタと、ドレイン及びゲートがPNPトランジス
    タのエミッタに、ソースがPNPトランジスタのベースに
    接続されたNMOSトランジスタと、ドレインがPNPトラン
    ジスタのベースに、ゲートが入力にソースがPNPトラン
    ジスタのコレクタに接続されたNMOSトランジスタとを備
    えたバイポーラトランジスタとMOSトランジスタの複合
    回路。
  11. 【請求項１１】コレクタ、ベース、エミッタを有するPN
    Pトランジスタと、ソースがPNPトランジスタのエミッタ
    に、ゲート及びドレインがPNPトランジスタのベースに
    接続されたPMOSトランジスタと、ドレインがPNPトラン
    ジスタのベースに、ゲートが入力に、ソースがPNPトラ
    ンジスタのコレクタに接続されたNMOSトランジスタとを
    備えたバイポーラトランジスタとMOSトランジスタの複
    合回路。
  12. 【請求項１２】コレクタ、ベース、エミッタを有するPN
    Pトランジスタと、ドレイン及びゲートがPNPトランジス
    タのエミッタに、ソースがPNPトランジスタのベースに
    接続されたNMOSトランジスタと、ソースがPNPトランジ
    スタのエミッタに、ゲート及びドレインがPNPトランジ
    スタのベースに接続されたPMOSトランジスタと、ドレイ
    ンがPNPトランジスタのベースに、ゲートが入力に、ソ
    ースがPNPトランジスタのコレクタに接続されたNMOSト
    ランジスタとを備えたバイポーラトランジスタとMOSト
    ランジスタの複合回路。
  13. 【請求項１３】コレクタ、ベース、エミッタを有するPN
    Pトランジスタと、ドレインがPNPトランジスタのベース
    に、ゲートが入力に、ソースがPNPトランジスタのコレ
    クタに接続されたNMOSトランジスタと、ドレインがPNP
    トランジスタのエミッタに、ゲートが入力に、ソースが
    PNPトランジスタのコレクタに接続されたNMOSトランジ
    スタとを備えたバイポーラトランジスタとMOSトランジ
    スタの複合回路。
  14. 【請求項１４】コレクタ、ベース、エミッタを有するPN
    Pトランジスタと、ソースがPNPトランジスタのエミッタ
    に、ゲートが入力に、ドレインがPNPトランジスタのベ
    ースに接続されたPMOSトランジスタとドレインがPNPト
    ランジスタのベースに、ゲートが入力に、ソースがPNP
    トランジスタのコレクタに接続されたNMOSトランジスタ
    と、ドレインがPNPトランジスタのエミッタに、ゲート
    が入力に、ソースがPNPトランジスタのコレクタに接続
    されたNMOSトランジスタとを備えたバイポーラトランジ
    スタとMOSトランジスタの複合回路。
  15. 【請求項１５】コレクタ、ベース、エミッタを有するPN
    Pトランジスタと、ドレイン及びゲートがPNPトランジス
    タのエミッタに、ソースがPNPトランジスタのベースに
    接続されたNMOSトランジスタと、ドレインがPNPトラン
    ジスタのベースに、ゲートが入力に、ソースがPNPトラ
    ンジスタのコレクタに接続されたNMOSトランジスタと、
    ドレインがPNPトランジスタのエミッタに、ゲートが入
    力に、ソースがPNPトランジスタのコレクタに接続され
    たNMOSトランジスタとを備えたバイポーラトランジスタ
    とMOSトランジスタの複合回路。
  16. 【請求項１６】コレクタ、ベース、エミッタを有するPN
    Pトランジスタと、ソースがPNPトランジスタのエミッタ
    に、ゲート及びドレインがPNPトランジスタのベースに
    接続されたPMOSトランジスタと、ドレインがPNPトラン
    ジスタのベースに、ゲートが入力に、ソースがPNPトラ
    ンジスタのコレクタに接続されたNMOSトランジスタと、
    ドレインがPNPトランジスタのエミッタに、ゲートが入
    力に、ソースがPNPトランジスタのコレクタに接続され
    たNMOSトランジスタとを備えたバイポーラトランジスタ
    とMOSトランジスタ複合回路。
  17. 【請求項１７】コレクタ、ベース、エミッタを有するPN
    Pトランジスタと、PNPトランジスタのエミッタとベース
    間に接続された抵抗と、ドレインがPNPトランジスタの
    ベースに、ゲートが入力に、ソースがPNPトランジスタ
    のコレクタに接続されたNMOSトランジスタと、ドレイン
    がPNPトランジスタのエミッタに、ゲートが入力に、ソ
    ースがPNPトランジスタのコレクタに接続されたNMOSト
    ランジスタとを備えたバイポーラトランジスタとMOSト
    ランジスタの複合回路。
  18. 【請求項１８】コレクタが電源に、エミッタが出力に接
    続されたNPNトランジスタと、エミッタが出力に、コレ
    クタが基準電位に接続されたPNPトランジスタと、ゲー
    トが入力に接続され、入力信号に応答して、前記NPNト
    ランジスタとPNPトランジスタのベース電流のオン、オ
    フを制御する複数のMOSトランジスタを含むバイポーラ
    トランジスタとMOSトランジスタの複合回路であって、
    前記NPNトランジスタのコレクタとPNPトランジスタのコ
    レクタは共に半導体基板から分離して形成されている半
    導体集積回路装置。
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