JP3025385B2 - Semiconductor device - Google Patents
Semiconductor deviceInfo
- Publication number
- JP3025385B2 JP3025385B2 JP864893A JP864893A JP3025385B2 JP 3025385 B2 JP3025385 B2 JP 3025385B2 JP 864893 A JP864893 A JP 864893A JP 864893 A JP864893 A JP 864893A JP 3025385 B2 JP3025385 B2 JP 3025385B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- channel
- gate
- region
- channel tft
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ｎチャネル絶縁ゲート
型電界効果トランジスタ（以下ＦＥＴと称する）および
ｐチャネル絶縁ゲート型ＦＥＴを備えた液晶表示パネ
ル、密着型イメージセンサー、三次元ＩＣなどの半導体
装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device such as a liquid crystal display panel provided with an n-channel insulated gate field effect transistor (hereinafter referred to as an FET) and a p-channel insulated gate FET, a contact type image sensor, and a three-dimensional IC. Related to the device.
【０００２】[0002]
【従来の技術】上述の絶縁ゲート型ＦＥＴとして薄膜ト
ランジスタ（以下ＴＦＴと称する）が知られている。ま
た、ｐチャネルＴＦＴおよびｎチャネルＴＦＴを用いた
ＣＭＯＳ回路の基本回路の１つとして、ＣＭＯＳインバ
ータがある。2. Description of the Related Art A thin film transistor (hereinafter referred to as TFT) is known as the above-mentioned insulated gate FET. One of the basic circuits of a CMOS circuit using a p-channel TFT and an n-channel TFT is a CMOS inverter.
【０００３】図６（ａ）に、ＣＭＯＳインバータの等価
回路を示し、図６（ｂ）にその伝達特性を示す。このＣ
ＭＯＳインバータの閾値電圧ＶTHCは、以下のように表
される。FIG. 6A shows an equivalent circuit of a CMOS inverter, and FIG. 6B shows its transfer characteristics. This C
The threshold voltage VTHC of the MOS inverter is expressed as follows.
【０００４】[0004]
【数１】 (Equation 1)
【０００５】ここで、高性能のＣＭＯＳ回路を得るため
に、以下の２つの条件を満足することが要求される。Here, in order to obtain a high-performance CMOS circuit, it is necessary to satisfy the following two conditions.
【０００６】その１つは、電源電圧の高レベル電圧と低
レベル電圧とを全く対称な特性とし、立ち上がり時間と
立ち下がり時間とを等しくすべく、One of them is to make the high level voltage and the low level voltage of the power supply voltage completely symmetrical and to make the rise time and the fall time equal.
【０００７】[0007]
【数２】 (Equation 2)
【０００８】となるように設定することである。Is to be set so that
【０００９】もう１つは、電源電圧を低減させるべく、
ＶthpおよびＶthnの両方の絶対値を充分小さくすること
である。Another is to reduce the power supply voltage.
The purpose is to make the absolute values of both Vthp and Vthn sufficiently small.
【００１０】上記２つの条件を満足させるためには、Ｖ
thpをＶthnと独立して制御する必要がある。In order to satisfy the above two conditions, V
It is necessary to control thp independently of Vthn.
【００１１】従来、ＶthpをＶthnと独立して制御するた
めに、例えば、CHARACTERIZATION OF N-CHANNEL AND P-
CHANNEL LPCVD POLYSILICON MOSFETS H. Shichijo et.a
l.,IEDM 83,p202-p205(1983)に示されるように、チャネ
ル領域に不純物をドーピングする、所謂チャネルドーピ
ングが行われている。このチャネルドーピングを用いた
ＴＦＴの作製方法について、図５を参照して説明する。Conventionally, in order to control Vthp independently of Vthn, for example, CHARACTERIZATION OF N-CHANNEL AND P-
CHANNEL LPCVD POLYSILICON MOSFETS H. Shichijo et.a
As shown in I., IEDM 83, p202-p205 (1983), so-called channel doping is performed in which a channel region is doped with an impurity. A method for manufacturing a TFT using this channel doping will be described with reference to FIGS.
【００１２】まず、Ｓｉウェハー１０１を熱酸化してＳ
ｉＯ2からなる絶縁層１０２を厚み５０００オングスト
ローム程度に形成する。この上に、ＬＰＣＶＤ（減圧化
学気相成長法）により多結晶シリコン（ｐ−Ｓｉ）半導
体層１０３を厚み１５００オングストロームに積層す
る。次に、イオン注入法により厚み５００オングストロ
ームのダミー酸化膜を通して、ほう素（Ｂ）またはヒ素
（Ａｓ）をチャネル領域１０３ａにドーピングする。ド
ーズ量は、２×１０11〜１×１０13ｃｍ-2とする。ダミ
ー酸化膜を除去した後、半導体層１０３を熱酸化処理す
ることにより、厚み５００オングストロームのゲート絶
縁膜１０４を形成する。その後、リンドープｐ−Ｓｉか
らなる厚み５０００オングストロームのゲート電極１０
５を形成する。ゲート電極をマスクとしてイオン注入法
により、半導体層１０３にソース・ドレイン領域１０３
ｂを形成する。以上により、ＴＦＴが作製される。First, the Si wafer 101 is thermally oxidized to
An insulating layer 102 made of iO 2 is formed to a thickness of about 5000 Å. On this, a polycrystalline silicon (p-Si) semiconductor layer 103 is laminated to a thickness of 1500 angstroms by LPCVD (low pressure chemical vapor deposition). Next, boron (B) or arsenic (As) is doped into the channel region 103a through a dummy oxide film having a thickness of 500 angstroms by an ion implantation method. The dose is set to 2 × 10 11 to 1 × 10 13 cm −2 . After removing the dummy oxide film, the semiconductor layer 103 is thermally oxidized to form a gate insulating film 104 having a thickness of 500 Å. Thereafter, a 5000 angstrom thick gate electrode 10 made of phosphorus-doped p-Si is formed.
5 is formed. The source / drain regions 103 are formed in the semiconductor layer 103 by ion implantation using the gate electrode as a mask.
b is formed. Thus, a TFT is manufactured.
【００１３】[0013]
【発明が解決しようとする課題】しかし、上記の方法で
作製されたｐチャネルＴＦＴにおいては、上記文献に記
載されているように、ｐ型の不純物をチャネルドーピン
グするとリーク電流が著しく増加してＴＦＴの特性が損
なわれるので、チャネルドーピングは実用的な方法とは
言えない。However, in the p-channel TFT manufactured by the above-mentioned method, as described in the above-mentioned document, the channel doping with a p-type impurity significantly increases the leak current, and Therefore, channel doping is not a practical method because the characteristics of the channel doping are impaired.
【００１４】また、一般に、Ｖthpの絶対値はＶthnの絶
対値に比べてかなり大きいとされている。このことは、
例えば、Processing and Device Performance of Low-T
emperature CMOS Poly-TFTs on 18.4-in.-Diagonal Sub
strater for AMLCD Application I.-W. Wu et.al.,SID
92 DIGEST, p-615-p-618に示されており、この文献で
は、Ｖthn=３．６Ｖ、Ｖthp＝−１２．５Ｖとなってい
る。よって、Ｖthpの絶対値をＶthnの絶対値から独立し
て低減させる必要がある。Generally, the absolute value of Vthp is considered to be considerably larger than the absolute value of Vthn. This means
For example, Processing and Device Performance of Low-T
emperature CMOS Poly-TFTs on 18.4-in.-Diagonal Sub
strater for AMLCD Application I.-W.Wu et.al., SID
92 DIGEST, p-615-p-618. In this document, Vthn = 3.6V and Vthp = -12.5V. Therefore, it is necessary to reduce the absolute value of Vthp independently of the absolute value of Vthn.
【００１５】本発明は、上記問題点を解決するためにな
されたものであり、ｐチャネル絶縁ゲート型ＦＥＴの閾
値電圧の絶対値を、ＦＥＴの特性を損なうことなく、か
つ、ｎチャネル絶縁ゲート型ＦＥＴの閾値電圧の絶対値
から独立させた状態で低減させ得る、高性能な半導体装
置を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and it is an object of the present invention to determine the absolute value of the threshold voltage of a p-channel insulated-gate FET without impairing the characteristics of the n-channel insulated-gate FET. It is an object of the present invention to provide a high-performance semiconductor device which can be reduced independently of the absolute value of the threshold voltage of an FET.
【００１６】[0016]
【課題を解決するための手段】本発明の半導体装置は、
絶縁性基板上に、第１のゲート絶縁膜を有するｎチャネ
ルのポリシリコンＴＦＴと、第２のゲート絶縁膜を有す
るｐチャネルのポリシリコンＴＦＴと、によってＣＭＯ
Ｓインバータが構成され、該第２のゲート絶縁膜の単位
面積当りの容量が、該第１のゲート絶縁膜の単位面積当
りの容量より大きく設定されており、そのことにより上
記目的が達成される。According to the present invention, there is provided a semiconductor device comprising:
An n-channel having a first gate insulating film on an insulating substrate
Having a polysilicon gate TFT and a second gate insulating film
C-channel polysilicon TFT
An S inverter, and a unit of the second gate insulating film.
The capacitance per area corresponds to the unit area of the first gate insulating film.
The capacity is set to be larger than the above capacity, thereby achieving the above object.
【００１７】前記第２のゲート絶縁膜が、前記第１のゲ
ート絶縁膜より薄肉となっていてもよい。[0017] The second gate insulating film may be thinner than the first gate insulating film.
【００１８】前記第２のゲート絶縁膜の少なくとも一部
が、前記第１のゲート絶縁膜より高い誘電率を有する材
料からなっていてもよい。At least a part of the second gate insulating film may be made of a material having a higher dielectric constant than the first gate insulating film.
【００１９】[0019]
【作用】ＴＦＴの閾値電圧Ｖthは、一般に下記式で表さ
れる。The threshold voltage Vth of a TFT is generally expressed by the following equation.
【００２０】[0020]
【数３】 (Equation 3)
【００２１】この式から理解されるように、Ｖthの絶対
値を低減させる方法の１つとしてＣoxを大きくする方法
が考えられる。As can be understood from this equation, one of the methods for reducing the absolute value of Vth is to increase Cox.
【００２２】本発明においては、ｐチャネル絶縁ゲート
型ＦＥＴのＣoxを、ｎチャネル絶縁ゲート型ＦＥＴのＣ
oxに比べて大きくしている。ｐチャネル絶縁ゲート型Ｆ
ＥＴのゲート絶縁膜をｎチャネル絶縁ゲート型ＦＥＴの
それより薄肉にすること、またはｐチャネル絶縁ゲート
型ＦＥＴのゲート絶縁膜をｎチャネル絶縁ゲート型ＦＥ
Ｔのそれより高い誘電率を有する材料から形成すること
により、ｐチャネル絶縁ゲート型ＦＥＴのＶthを、ｎチ
ャネル絶縁ゲート型ＦＥＴのＶthから独立して制御する
ことができる。In the present invention, Cox of the p-channel insulated gate FET is replaced by C of the n-channel insulated gate FET.
It is larger than ox. p-channel insulated gate type F
The gate insulating film of the ET is made thinner than that of the n-channel insulated gate FET, or the gate insulating film of the p-channel insulated gate FET is changed to the n-channel insulated gate FE.
By forming from a material having a dielectric constant higher than that of T, the Vth of the p-channel insulated gate FET can be controlled independently of the Vth of the n-channel insulated gate FET.
【００２３】[0023]
【実施例】以下に図面を参照しながら本発明の実施例に
ついて説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００２４】（実施例１）図１（ｇ）に、本発明の半導
体装置の一実施例を示す。この半導体装置は、絶縁性基
板１上に形成されたｐチャネルＴＦＴおよびｎチャネル
ＴＦＴを備えている。ｐチャネルＴＦＴにおいては、絶
縁性基板１上にソース領域・ドレイン領域および活性領
域を有する半導体層２ｐが形成され、その上に基板のほ
ぼ全面を覆うように絶縁膜４が形成されてゲート絶縁膜
となっている。その上に活性領域と対向するようにゲー
ト電極８ｐが形成され、ゲート電極８ｐを覆って層間絶
縁膜１０が形成されている。さらに、ソース電極・ドレ
イン電極１２ｐが形成されて、ゲート絶縁膜４および層
間絶縁膜１０に形成されたコンタクトホール１１ｐを介
してソース領域・ドレイン領域と電気的に接続されてい
る。また、ｎチャネルＴＦＴにおいては、絶縁性基板１
上にソース領域・ドレイン領域および活性領域を有する
半導体層２ｎが形成されている。その上にｎチャネルＴ
ＦＴ部分に絶縁膜３が形成され、さらに、基板のほぼ全
面を覆うように絶縁膜４が形成されて絶縁膜３および４
からなるゲート絶縁膜となっている。その上に活性領域
と対向するようにゲート電極８ｎが形成され、ゲート電
極８ｎを覆って層間絶縁膜１０が形成されている。さら
に、ソース電極・ドレイン電極１２ｎが形成されて、ゲ
ート絶縁膜４および層間絶縁膜１０に形成されたコンタ
クトホール１１ｎを介してソース領域・ドレイン領域と
電気的に接続されている。(Embodiment 1) FIG. 1 (g) shows an embodiment of a semiconductor device according to the present invention. This semiconductor device has a p-channel TFT and an n-channel TFT formed on an insulating substrate 1. In a p-channel TFT, a semiconductor layer 2p having a source region / drain region and an active region is formed on an insulating substrate 1, and an insulating film 4 is formed on the semiconductor layer 2p so as to cover almost the entire surface of the substrate. It has become. A gate electrode 8p is formed thereon so as to face the active region, and an interlayer insulating film 10 is formed to cover the gate electrode 8p. Further, a source electrode / drain electrode 12p is formed, and is electrically connected to the source region / drain region via a contact hole 11p formed in the gate insulating film 4 and the interlayer insulating film 10. In the case of an n-channel TFT, the insulating substrate 1
A semiconductor layer 2n having a source region / drain region and an active region is formed thereon. N channel T
An insulating film 3 is formed on the FT portion, and an insulating film 4 is formed so as to cover almost the entire surface of the substrate.
The gate insulating film is made of A gate electrode 8n is formed thereon so as to face the active region, and an interlayer insulating film 10 is formed to cover the gate electrode 8n. Further, a source electrode / drain electrode 12n is formed, and is electrically connected to the source region / drain region via a contact hole 11n formed in the gate insulating film 4 and the interlayer insulating film 10.
【００２５】このような構成の半導体装置は、例えば、
図１（ａ）〜（ｇ）に示すような製造工程により作製す
ることができる。The semiconductor device having such a configuration is, for example,
It can be manufactured by the manufacturing steps as shown in FIGS.
【００２６】まず、図１（ａ）に示すように、絶縁性基
板１の上に、ＬＰＣＶＤ法により厚み８００オングスト
ロームの非晶質シリコン（ａ−Ｓｉ）膜を堆積し、これ
に熱処理を施してｐ−Ｓｉ膜とする。これをエッチング
して半導体層２ｐおよび２ｎをそれぞれｐチャネルＴＦ
Ｔ領域およびｎチャネルＴＦＴ領域に形成する。次に、
ＬＰＣＶＤ法により、原料ガスＳｉＨ4およびＮ2Ｏ、圧
力５０Ｐａ、基板温度８５０℃の条件で、基板のほぼ全
面に厚み５００オングストロームのＳｉＯ2からなる絶
縁膜３を形成する。First, as shown in FIG. 1A, an 800 .ANG.-thick amorphous silicon (a-Si) film is deposited on an insulating substrate 1 by an LPCVD method, and is subjected to a heat treatment. A p-Si film is used. This is etched to make the semiconductor layers 2p and 2n respectively p-channel TF
It is formed in a T region and an n-channel TFT region. next,
An insulating film 3 made of SiO 2 having a thickness of 500 Å is formed on almost the entire surface of the substrate under the conditions of source gases SiH 4 and N 2 O, a pressure of 50 Pa, and a substrate temperature of 850 ° C. by LPCVD.
【００２７】その後、図１（ｂ）に示すように、絶縁膜
３のｐチャネルＴＦＴ領域のみを除去する。Thereafter, as shown in FIG. 1B, only the p-channel TFT region of the insulating film 3 is removed.
【００２８】さらに、図１（ｃ）に示すように、ＬＰＣ
ＶＤ法により、原料ガスＳｉＨ4およびＮ2Ｏ、圧力５０
Ｐａ、基板温度８５０℃の条件で、基板のほぼ全面に厚
み５００オングストロームのＳｉＯ2からなる絶縁膜４
を形成する。Further, as shown in FIG.
According to the VD method, source gases SiH 4 and N 2 O, pressure 50
Under the conditions of Pa and a substrate temperature of 850 ° C., an insulating film 4 of 500 angstrom thick SiO 2 is formed on almost the entire surface of the substrate.
To form
【００２９】次に、図１（ｄ）に示すように、リンをド
ープしたＳｉ膜からなるゲート電極８ｐおよび８ｎをそ
れぞれｐチャネルＴＦＴ領域およびｎチャネルＴＦＴ領
域に形成する。Next, as shown in FIG. 1D, gate electrodes 8p and 8n made of a Si film doped with phosphorus are formed in a p-channel TFT region and an n-channel TFT region, respectively.
【００３０】その後、図１（ｅ）に示すように、フォト
レジスト９ｐをｐチャネルＴＦＴ部分に形成する。その
状態で、半導体層２ｎに加速電圧１００ｋｅＶ、不純物
密度１×１０15ｃｍ-2の条件でリン（31Ｐ+）をイオン
注入してｎチャネルＴＦＴのソース領域およびドレイン
領域を形成する。この時、ゲート電極８ｎの遮へい効果
によって、ＴＦＴの活性領域には不純物はイオン注入さ
れない。Thereafter, as shown in FIG. 1E, a photoresist 9p is formed on the p-channel TFT. In this state, phosphorus ( 31 P + ) is ion-implanted into the semiconductor layer 2 n under the conditions of an acceleration voltage of 100 keV and an impurity density of 1 × 10 15 cm −2 to form a source region and a drain region of the n-channel TFT. At this time, impurities are not implanted into the active region of the TFT due to the shielding effect of the gate electrode 8n.
【００３１】さらに、図１（ｆ）に示すように、フォト
レジスト９ｎをｎチャネルＴＦＴ部分に形成する。その
状態で、半導体層２ｐに加速電圧３０ｋｅＶ、不純物密
度１×１０15ｃｍ-2の条件でほう素（11Ｂ+）をイオン
注入してｐチャネルＴＦＴのソース領域およびドレイン
領域を形成する。この時、ゲート電極８ｐの遮へい効果
によって、ＴＦＴの活性領域には不純物はイオン注入さ
れない。Further, as shown in FIG. 1F, a photoresist 9n is formed on the n-channel TFT. In this state, an acceleration voltage 30keV to the semiconductor layer 2p, boron under the conditions of impurity concentration 1 × 10 15 cm -2 (11 B +) and is ion-implanted to form a source region and a drain region of the p-channel TFT. At this time, impurities are not ion-implanted into the active region of the TFT due to the shielding effect of the gate electrode 8p.
【００３２】続いて、ＣＶＤ法により、厚み５０００オ
ングストロームのＳｉＯ2からなる層間絶縁膜１０をゲ
ート電極８ｐおよび８ｎを覆うようにして形成する。そ
の状態の基板に、Ｎ2雰囲気下、温度９５０℃で３０分
間熱処理を行い、不純物を不活性化する。Subsequently, an interlayer insulating film 10 of 5000 angstrom thick SiO 2 is formed by CVD so as to cover the gate electrodes 8p and 8n. The substrate in this state is subjected to a heat treatment at a temperature of 950 ° C. for 30 minutes in an N 2 atmosphere to inactivate impurities.
【００３３】さらに、図１（ｇ）に示すように、絶縁膜
３、４および層間絶縁膜１０の所定部分を除去して、ソ
ース領域・ドレイン領域に達するようにコンタクトホー
ル１１ｐおよび１１ｎをそれぞれｐチャネルＴＦＴ領域
およびｎチャネルＴＦＴ領域に形成する。次に、Ａｌを
用いて、ソース領域・ドレイン領域に達するソース電極
・ドレイン電極１２ｐおよび１２ｎをそれぞれｐチャネ
ルＴＦＴ領域およびｎチャネルＴＦＴ領域に形成する。Further, as shown in FIG. 1G, predetermined portions of the insulating films 3, 4 and the interlayer insulating film 10 are removed, and contact holes 11p and 11n are respectively formed to reach the source region and the drain region. It is formed in a channel TFT region and an n-channel TFT region. Next, using Al, source and drain electrodes 12p and 12n reaching the source and drain regions are formed in the p-channel TFT region and the n-channel TFT region, respectively.
【００３４】以上の工程により、ｐチャネルＴＦＴおよ
びｎチャネルＴＦＴを備えた半導体装置が得られる。Through the above steps, a semiconductor device having a p-channel TFT and an n-channel TFT can be obtained.
【００３５】この実施例においては、ｐチャネルＴＦＴ
のゲート絶縁膜は絶縁膜３であり、５００オングストロ
ームである。また、ｎチャネルＴＦＴのゲート絶縁膜は
絶縁膜３および４からなり、１０００オングストローム
である。よって、ｐチャネルＴＦＴのゲート絶縁膜をｎ
チャネルＴＦＴのゲート絶縁膜に比べて薄く形成するこ
とができた。また、ゲート長５μｍのＴＦＴについて、
Ｖthp＝−３．５Ｖ、Ｖthn＝３．５Ｖとなり、ＣＭＯＳ
回路を高性能化するために、充分小さい絶対値とするこ
とができた。In this embodiment, a p-channel TFT
Is an insulating film 3 having a thickness of 500 angstroms. The gate insulating film of the n-channel TFT is composed of insulating films 3 and 4, and has a thickness of 1000 Å. Therefore, the gate insulating film of the p-channel TFT is changed to n
It could be formed thinner than the gate insulating film of the channel TFT. For a TFT having a gate length of 5 μm,
Vthp = -3.5V, Vthn = 3.5V, CMOS
In order to improve the performance of the circuit, the absolute value could be made sufficiently small.
【００３６】上記実施例において、ＳｉＯ2を用いて絶
縁膜３および４を形成したが、Ｓｉ3Ｎ4やＴａ2Ｏ5など
を用いて形成してもよい。Although the insulating films 3 and 4 are formed using SiO 2 in the above embodiment, they may be formed using Si 3 N 4 or Ta 2 O 5 .
【００３７】（実施例２）図２（ｆ）に、本発明の半導
体装置の他の実施例を示す。この半導体装置において
は、ｎチャネルＴＦＴのゲート絶縁膜としてＳｉＯ2か
らなる絶縁膜６および７が形成されており、ｐチャネル
ＴＦＴのゲート絶縁膜としてＳｉＯ2からなる絶縁膜
３、７およびＳｉ3Ｎ4からなる高誘電率絶縁膜５が形成
されている。Embodiment 2 FIG. 2F shows another embodiment of the semiconductor device of the present invention. In this semiconductor device, insulating films 6 and 7 made of SiO 2 are formed as gate insulating films of an n-channel TFT, and insulating films 3 and 7 made of SiO 2 and Si 3 N as a gate insulating film of a p-channel TFT. 4 , a high dielectric constant insulating film 5 is formed.
【００３８】このような構成の半導体装置は、例えば、
図２（ａ）〜（ｆ）に示すような製造工程により作製す
ることができる。The semiconductor device having such a configuration is, for example,
It can be manufactured by the manufacturing steps as shown in FIGS.
【００３９】まず、図２（ａ）に示すように、絶縁性基
板１の上に、ＬＰＣＶＤ法により厚み８００オングスト
ロームの非晶質シリコン（ａ−Ｓｉ）膜を堆積し、これ
に熱処理を施してｐ−Ｓｉ膜とする。これをエッチング
して半導体層２ｐおよび２ｎをそれぞれｐチャネルＴＦ
Ｔ領域およびｎチャネルＴＦＴ領域に形成する。次に、
ＬＰＣＶＤ法により、原料ガスＳｉＨ4およびＮ2Ｏ、圧
力５０Ｐａ、基板温度８５０℃の条件で、基板のほぼ全
面に厚み１５０オングストロームのＳｉＯ2からなる絶
縁膜３を形成する。続いて、ＬＰＣＶＤ法により、原料
ガスＳｉＨ2Ｃｌ2（ジクロロシラン）およびＮＨ3、圧
力５０Ｐａ、基板温度８５０℃の条件で、基板のほぼ全
面に厚み３００オングストロームのＳｉ3Ｎ4からなる高
誘電率絶縁膜５を形成する。First, as shown in FIG. 2A, an 800 .ANG.-thick amorphous silicon (a-Si) film is deposited on the insulating substrate 1 by LPCVD, and is subjected to a heat treatment. A p-Si film is used. This is etched to make the semiconductor layers 2p and 2n respectively p-channel TF
It is formed in a T region and an n-channel TFT region. next,
An insulating film 3 made of SiO 2 having a thickness of 150 Å is formed on almost the entire surface of the substrate under the conditions of the source gases SiH 4 and N 2 O, the pressure of 50 Pa, and the substrate temperature of 850 ° C. by the LPCVD method. Subsequently, a high dielectric constant made of Si 3 N 4 having a thickness of 300 angstroms is formed on almost the entire surface of the substrate under the conditions of a source gas SiH 2 Cl 2 (dichlorosilane), NH 3 , a pressure of 50 Pa and a substrate temperature of 850 ° C. by LPCVD. An insulating film 5 is formed.
【００４０】その後、図２（ｂ）に示すように、絶縁膜
３および高誘電率絶縁膜５のｎチャネルＴＦＴ領域のみ
を除去する。Thereafter, as shown in FIG. 2B, only the n-channel TFT region of the insulating film 3 and the high dielectric constant insulating film 5 is removed.
【００４１】さらに、図２（ｃ）に示すように、ＬＰＣ
ＶＤ法により、原料ガスＳｉＨ4およびＮ2Ｏ、圧力５０
Ｐａ、基板温度８５０℃の条件で、基板のほぼ全面に厚
み８００オングストロームのＳｉＯ2からなる絶縁膜６
を形成する。Further, as shown in FIG.
According to the VD method, source gases SiH 4 and N 2 O, pressure 50
Under the conditions of Pa and a substrate temperature of 850 ° C., an insulating film 6 of 800 angstrom thick SiO 2 is formed on almost the entire surface of the substrate.
To form
【００４２】その後、図２（ｄ）に示すように、絶縁膜
６のｐチャネルＴＦＴ領域のみを除去する。希ＨＦ水溶
液を用いるとＳｉ3Ｎ4からなる高誘電率絶縁膜５はエッ
チングされないので、ｐチャネルＴＦＴ領域のＳｉＯ2
からなる絶縁膜６のみをエッチングすることができる。Thereafter, as shown in FIG. 2D, only the p-channel TFT region of the insulating film 6 is removed. Since the high dielectric constant insulating film 5 made using the Si 3 N 4 with dilute HF solution is not etched, SiO p-channel TFT region 2
Can be etched only.
【００４３】次に、図２（ｅ）に示すように、ＬＰＣＶ
Ｄ法により、原料ガスＳｉＨ4およびＮ2Ｏ、圧力５０Ｐ
ａ、基板温度８５０℃の条件で、基板のほぼ全面に厚み
２００オングストロームのＳｉＯ2からなる絶縁膜７を
形成する。Next, as shown in FIG.
According to Method D, source gases SiH 4 and N 2 O, pressure 50P
a, At a substrate temperature of 850 ° C., an insulating film 7 made of SiO 2 having a thickness of 200 Å is formed on almost the entire surface of the substrate.
【００４４】次に、図２（ｆ）に示すように、リンをド
ープしたＳｉ膜からなるゲート電極８ｐおよび８ｎをそ
れぞれｐチャネルＴＦＴ領域およびｎチャネルＴＦＴ領
域に形成する。Next, as shown in FIG. 2F, gate electrodes 8p and 8n made of a Si film doped with phosphorus are formed in a p-channel TFT region and an n-channel TFT region, respectively.
【００４５】その後、フォトレジストをｐチャネルＴＦ
Ｔ部分に形成する。その状態で、半導体層２ｎに加速電
圧１００ｋｅＶ、不純物密度１×１０15ｃｍ-2の条件で
リン（31Ｐ+）をイオン注入してｎチャネルＴＦＴのソ
ース領域およびドレイン領域を形成する。この時、ゲー
ト電極８ｎの遮へい効果によって、ＴＦＴの活性領域に
は不純物はイオン注入されない。Thereafter, the photoresist is replaced with a p-channel TF
Formed in the T portion. In this state, phosphorus ( 31 P + ) is ion-implanted into the semiconductor layer 2 n under the conditions of an acceleration voltage of 100 keV and an impurity density of 1 × 10 15 cm −2 to form a source region and a drain region of the n-channel TFT. At this time, impurities are not implanted into the active region of the TFT due to the shielding effect of the gate electrode 8n.
【００４６】さらに、フォトレジストをｎチャネルＴＦ
Ｔ部分に形成する。その状態で、半導体層２ｐに加速電
圧６０ｋｅＶ、不純物密度１×１０15ｃｍ-2の条件でほ
う素（11Ｂ+）をイオン注入してｐチャネルＴＦＴのソ
ース領域およびドレイン領域を形成する。この時、ゲー
ト電極８ｐの遮へい効果によって、ＴＦＴの活性領域に
は不純物はイオン注入されない。Further, the photoresist is replaced with an n-channel TF
Formed in the T portion. In this state, an acceleration voltage 60keV to the semiconductor layer 2p, boron under the conditions of impurity concentration 1 × 10 15 cm -2 (11 B +) and is ion-implanted to form a source region and a drain region of the p-channel TFT. At this time, impurities are not ion-implanted into the active region of the TFT due to the shielding effect of the gate electrode 8p.
【００４７】続いて、ＣＶＤ法により、厚み５０００オ
ングストロームのＳｉＯ2からなる層間絶縁膜１０をゲ
ート電極８ｐおよび８ｎを覆うようにして形成する。そ
の状態の基板に、Ｎ2雰囲気下、温度９５０℃で３０分
間熱処理を行い、不純物を不活性化する。Subsequently, an interlayer insulating film 10 made of SiO 2 and having a thickness of 5000 Å is formed by CVD so as to cover the gate electrodes 8p and 8n. The substrate in this state is subjected to a heat treatment at a temperature of 950 ° C. for 30 minutes in an N 2 atmosphere to inactivate impurities.
【００４８】さらに、絶縁膜３、５、６、７および層間
絶縁膜１０の所定部分を除去して、ソース領域・ドレイ
ン領域に達するようにコンタクトホール１１ｐおよび１
１ｎをそれぞれｐチャネルＴＦＴ領域およびｎチャネル
ＴＦＴ領域に形成する。次に、Ａｌを用いて、ソース領
域・ドレイン領域に達するソース電極・ドレイン電極１
２ｐおよび１２ｎをそれぞれｐチャネルＴＦＴ領域およ
びｎチャネルＴＦＴ領域に形成する。Further, predetermined portions of the insulating films 3, 5, 6, 7 and the interlayer insulating film 10 are removed, and the contact holes 11p and 1p are extended to reach the source region and the drain region.
1n are formed in the p-channel TFT region and the n-channel TFT region, respectively. Next, using Al, the source electrode / drain electrode 1 reaching the source region / drain region.
2p and 12n are formed in a p-channel TFT region and an n-channel TFT region, respectively.
【００４９】以上の工程により、ｐチャネルＴＦＴおよ
びｎチャネルＴＦＴを備えた半導体装置が得られる。Through the above steps, a semiconductor device having a p-channel TFT and an n-channel TFT can be obtained.
【００５０】この実施例においては、ｐチャネルＴＦＴ
のゲート絶縁膜はＳｉＯ2からなる絶縁膜３、７および
Ｓｉ3Ｎ4からなる高誘電率絶縁膜５からなり、ＳｉＯ2
換算で厚み５００オングストロームである。また、ｎチ
ャネルＴＦＴのゲート絶縁膜はＳｉＯ2からなる絶縁膜
６および７からなり、１０００オングストロームであ
る。ＳｉＯ2の比誘電率εは３．９程度であり、Ｓｉ3Ｎ
4のεは７．８程度である。よって、ｐチャネルＴＦＴ
のゲート絶縁膜をｎチャネルＴＦＴのゲート絶縁膜に比
べてεの高い材料を含んだ構成とすることができた。ま
た、ゲート長５μｍのＴＦＴについて、Ｖthp＝−２．
９Ｖ、Ｖthn＝３．５Ｖとなり、ＣＭＯＳ回路を高性能
化するために、充分小さい絶対値とすることができた。In this embodiment, a p-channel TFT
The gate insulating film made of a high dielectric constant insulating film 5 made of an insulating film 3, 7 and Si 3 N 4 consisting of SiO 2, SiO 2
The thickness is 500 Å in conversion. The gate insulating film of the n-channel TFT is made of insulating films 6 and 7 made of SiO 2 and has a thickness of 1000 Å. The relative dielectric constant ε of SiO 2 is about 3.9 and that of Si 3 N
4 is about 7.8. Therefore, p-channel TFT
Was able to be configured to include a material having a higher ε than the gate insulating film of the n-channel TFT. For a TFT having a gate length of 5 μm, Vthp = −2.
9 V and Vthn = 3.5 V, and the absolute value was sufficiently small to improve the performance of the CMOS circuit.
【００５１】上記実施例において、Ｓｉ3Ｎ4を用いて高
誘電率絶縁膜５を形成したが、Ｔａ2Ｏ5などを用いて形
成してもよい。In the above embodiment, the high dielectric constant insulating film 5 is formed by using Si 3 N 4 , but may be formed by using Ta 2 O 5 or the like.
【００５２】以上、本発明の実施例について、具体的に
説明したが、本発明は上記実施例に限定されるものでは
なく、各種の変形が可能である。Although the embodiments of the present invention have been specifically described above, the present invention is not limited to the above embodiments, and various modifications are possible.
【００５３】例えば、ｐ−Ｓｉからなる半導体層以外
に、微結晶シリコン半導体層、あるいは非晶質シリコン
半導体層を用いることもできる。ＴＦＴの構成も上記に
限られず、例えば、図３および図４に示すような逆スタ
ッガ型のＴＦＴとすることができる。また、絶縁ゲート
型電界効果トランジスタであれば、ＴＦＴ以外であって
も適用することができる。また、ＣＭＯＳ回路以外の回
路に適用することもできる。For example, a microcrystalline silicon semiconductor layer or an amorphous silicon semiconductor layer can be used other than the semiconductor layer made of p-Si. The configuration of the TFT is not limited to the above, and for example, an inverted staggered TFT as shown in FIGS. 3 and 4 can be used. Further, as long as it is an insulated gate field effect transistor, it can be applied even if it is not a TFT. Further, the present invention can be applied to circuits other than the CMOS circuit.
【００５４】上記において、ｎチャネル絶縁ゲート型Ｆ
ＥＴおよびｐチャネル絶縁ゲート型ＦＥＴのゲート絶縁
膜の膜厚および材料を各々変えることにより、各々のＶ
thを独立して制御することができ、回路の特性を最適化
して高性能な半導体装置を得ることができる。In the above, the n-channel insulated gate type F
By changing the thickness and material of the gate insulating film of the ET and p-channel insulated gate FETs,
It is possible to independently control th, and to obtain a high-performance semiconductor device by optimizing circuit characteristics.
【００５５】[0055]
【発明の効果】以上の説明から明らかなように、本発明
によれば、ｎチャネル絶縁ゲート型ＦＥＴおよびｐチャ
ネル絶縁ゲート型ＦＥＴのＶthを独立して制御して、そ
の絶対値を低減させることができるので、高性能な半導
体装置を得ることができる。よって、高解像度の液晶表
示パネル、高速で高解像度の密着型イメージセンサーお
よび３次元ＩＣなどを実現させることができる。As is apparent from the above description, according to the present invention, it is possible to control the Vth of an n-channel insulated gate FET and a p-channel insulated gate FET independently to reduce their absolute values. Therefore, a high-performance semiconductor device can be obtained. Therefore, a high-resolution liquid crystal display panel, a high-speed and high-resolution contact image sensor, a three-dimensional IC, and the like can be realized.
【図１】本発明の実施例１の半導体装置の製造工程を示
す断面図である。FIG. 1 is a sectional view illustrating a manufacturing process of a semiconductor device according to a first embodiment of the present invention.
【図２】本発明の実施例２の半導体装置の製造工程を示
す断面図である。FIG. 2 is a cross-sectional view illustrating a manufacturing process of a semiconductor device according to a second embodiment of the present invention.
【図３】本発明の半導体装置の他の実施例を示す断面図
である。FIG. 3 is a sectional view showing another embodiment of the semiconductor device of the present invention.
【図４】本発明の半導体装置の他の実施例を示す断面図
である。FIG. 4 is a sectional view showing another embodiment of the semiconductor device of the present invention.
【図５】従来の半導体装置を示す断面図である。FIG. 5 is a sectional view showing a conventional semiconductor device.
【図６】ＣＭＯＳインバータの等価回路と伝達特性を示
す図である。FIG. 6 is a diagram illustrating an equivalent circuit and a transfer characteristic of a CMOS inverter.
１ 絶縁性基板 ２ｐ、２ｎ 半導体層 ３、４、６、７ 絶縁膜 ５ 高誘電率絶縁膜 ８ｐ、８ｎ ゲート電極 ９ フォトレジスト １０ｐ、１０ｎ 層間絶縁膜 １１ｐ、１１ｎ コンタクトホール １２ｐ、１２ｎ ソース電極・ドレイン電極 DESCRIPTION OF SYMBOLS 1 Insulating substrate 2p, 2n Semiconductor layer 3, 4, 6, 7 Insulating film 5 High dielectric constant insulating film 8p, 8n Gate electrode 9 Photoresist 10p, 10n Interlayer insulating film 11p, 11n Contact hole 12p, 12n Source electrode / drain electrode
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/136 G02F 1/1343 H01L 29/78 H01L 27/08 H01L 27/12 Continuation of the front page (58) Field surveyed (Int.Cl. 7 , DB name) G02F 1/136 G02F 1/1343 H01L 29/78 H01L 27/08 H01L 27/12
Claims (3)
有するｎチャネルのポリシリコンＴＦＴと、第２のゲー
ト絶縁膜を有するｐチャネルのポリシリコンＴＦＴと、
によってＣＭＯＳインバータが構成され、該第２のゲー
ト絶縁膜の単位面積当りの容量が、該第１のゲート絶縁
膜の単位面積当りの容量より大きい半導体装置。 1. A first gate insulating film is formed on an insulating substrate.
An n-channel polysilicon TFT and a second gate
A p-channel polysilicon TFT having a gate insulating film;
Constitutes a CMOS inverter, and the second gate
The capacitance per unit area of the gate insulating film depends on the first gate insulation.
A semiconductor device having a larger capacity per unit area of the film .
ゲート絶縁膜より薄肉となっている請求項１に記載の半
導体装置。Wherein said second gate insulating film, a semiconductor device according to claim 1 which is thinner than the first gate insulating film.
部が、前記第１のゲート絶縁膜より高い誘電率を有する
材料からなっている請求項１に記載の半導体装置。Wherein said at least a portion of the second gate insulating film, a semiconductor device according to claim 1 which is a material having a higher dielectric constant than the first gate insulating film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP864893A JP3025385B2 (en) | 1993-01-21 | 1993-01-21 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP864893A JP3025385B2 (en) | 1993-01-21 | 1993-01-21 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06222387A JPH06222387A (en) | 1994-08-12 |
| JP3025385B2 true JP3025385B2 (en) | 2000-03-27 |
Family
ID=11698769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP864893A Expired - Fee Related JP3025385B2 (en) | 1993-01-21 | 1993-01-21 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3025385B2 (en) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2734357B2 (en) * | 1993-12-27 | 1998-03-30 | 日本電気株式会社 | Method of manufacturing thin film transistor and method of manufacturing polycrystalline silicon film |
| JP4963140B2 (en) * | 2000-03-02 | 2012-06-27 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| JP2002164439A (en) * | 2000-11-24 | 2002-06-07 | Mitsubishi Electric Corp | Semiconductor device and method for manufacturing semiconductor device |
| WO2003049188A1 (en) | 2001-11-30 | 2003-06-12 | Renesas Technology Corp. | Semiconductor integrated circuit device and manufacturing method thereof |
| TWI258811B (en) * | 2003-11-12 | 2006-07-21 | Samsung Electronics Co Ltd | Semiconductor devices having different gate dielectrics and methods for manufacturing the same |
| JP4447305B2 (en) * | 2003-12-22 | 2010-04-07 | 株式会社半導体エネルギー研究所 | Semiconductor device and manufacturing method thereof |
| JP4040602B2 (en) | 2004-05-14 | 2008-01-30 | Ｎｅｃエレクトロニクス株式会社 | Semiconductor device |
| JP4938262B2 (en) | 2004-08-25 | 2012-05-23 | ルネサスエレクトロニクス株式会社 | Semiconductor device and manufacturing method thereof |
| JP2006179635A (en) * | 2004-12-22 | 2006-07-06 | Nec Electronics Corp | Cmos semiconductor device |
| JP2007335677A (en) * | 2006-06-15 | 2007-12-27 | Furukawa Electric Co Ltd:The | Normally-off field-effect transistor using group iii nitride semiconductor and its manufacturing method |
| US7777224B2 (en) * | 2007-01-30 | 2010-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP4782069B2 (en) * | 2007-05-09 | 2011-09-28 | ルネサスエレクトロニクス株式会社 | Manufacturing method of semiconductor integrated circuit device |
| US20120049193A1 (en) * | 2009-02-06 | 2012-03-01 | Sharp Kabushiki Kaisha | Semiconductor device |
| JP4963328B2 (en) * | 2010-08-05 | 2012-06-27 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| JP2011228718A (en) * | 2011-05-23 | 2011-11-10 | Renesas Electronics Corp | Semiconductor integrated circuit device |
| JP5042378B2 (en) * | 2011-07-04 | 2012-10-03 | 株式会社半導体エネルギー研究所 | Semiconductor device and electronic equipment |
| JP6013084B2 (en) * | 2012-08-24 | 2016-10-25 | ルネサスエレクトロニクス株式会社 | Semiconductor device and manufacturing method of semiconductor device |
| CN104465516B (en) * | 2014-12-05 | 2017-08-11 | 京东方科技集团股份有限公司 | Manufacture method, array base palte and the display device of array base palte |
| CN104934373B (en) * | 2015-06-30 | 2018-10-26 | 厦门天马微电子有限公司 | A kind of array substrate and preparation method thereof |
-
1993
- 1993-01-21 JP JP864893A patent/JP3025385B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06222387A (en) | 1994-08-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3025385B2 (en) | Semiconductor device | |
| US6861304B2 (en) | Semiconductor integrated circuit device and method of manufacturing thereof | |
| US5262655A (en) | Thin film field effect device having an LDD structure and a method of manufacturing such a device | |
| US20060261339A1 (en) | Thin film semiconductor device and method for manufacturing same | |
| MXPA06007643A (en) | Method for fabricating strained silicon-on-insulator structures and strained silicon-on -insulator structures formed thereby. | |
| JPH01268064A (en) | Formation of polycrystalline silicon thin film | |
| JPH07169965A (en) | Semiconductor device and manufacture thereof | |
| JPH09162417A (en) | Cmos integrated circuit formed on silicon-on-insulator substrate, and its forming method | |
| EP0457434B1 (en) | MOS thin film transistor having a drain offset region | |
| JP2900870B2 (en) | MOS type field effect transistor and method of manufacturing the same | |
| JP2572379B2 (en) | Method for manufacturing thin film transistor | |
| EP0152625A2 (en) | Method for fabricating a semiconductor device having a polycrystalline silicon-active region. | |
| JP2874062B2 (en) | Method for manufacturing thin film transistor | |
| JPH098238A (en) | Semiconductor memory and its preparation | |
| JP2705550B2 (en) | CMOS thin film transistor and method of manufacturing the same | |
| JP2659619B2 (en) | Semiconductor device | |
| JPH0794721A (en) | Semiconductor device and manufacture thereof | |
| JP2638685B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP3274653B2 (en) | MOS type field effect transistor and method of manufacturing the same | |
| JPH04321271A (en) | Semiconductor device | |
| JP3120372B2 (en) | Method for manufacturing thin film transistor | |
| JP4077917B2 (en) | Manufacturing method of liquid crystal display device | |
| JP2004327599A (en) | Tft, its manufacturing method, and flat panel display | |
| JP3133861B2 (en) | Method for manufacturing semiconductor device | |
| JPH11135801A (en) | Manufacture of thin-film transistor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000106 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080121 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090121 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |