JP3024620B2 - Liquid crystal panel manufacturing method - Google Patents
Liquid crystal panel manufacturing methodInfo
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Description
【０００１】本発明は、薄膜トランジスタ（Thin Film
Transistor、以下、ＴＦＴという。）アレイによって構
成される液晶表示パネルの製造方法に関し、特に、その
表示体の表示密度やコントラスト等の表示性能の向上を
達成するための技術に関する。The present invention relates to a thin film transistor (Thin Film).
Transistor, hereinafter referred to as TFT. A) a method of manufacturing a liquid crystal display panel including an array, and more particularly, to a technique for achieving an improvement in display performance such as display density and contrast of a display body.
【０００２】[0002]
【従来の技術】ＴＦＴアレイによるアクティブマトリク
ス液晶表示パネルは、ＴＦＴの大きなＯＮ／ＯＦＦ抵抗
比に起因して走査線数の増大が可能かつ電荷蓄積用のコ
ンデンサが不要である点、及びＴＦＴアレイの大面積
化、量産化が容易である点が着目されたことから、従来
から盛んに研究開発が行われている。2. Description of the Related Art An active matrix liquid crystal display panel using a TFT array has a large number of scanning lines due to a large ON / OFF resistance ratio of a TFT and does not require a capacitor for charge storage. Attention has been paid to the fact that large area and mass production are easy, and R & D has been actively carried out.
【０００３】この液晶表示パネルは、走査信号を伝達す
るゲート線と画像信号を供給するデータ線がそれぞれ水
平方向と垂直方向に格子状に配置され、これらの格子に
よって区画された各画素領域内に、電位供給スイッチと
して用いられるＴＦＴと、液晶に電位を付与する画素電
極とが形成される。液晶はこの画素電極とこれに対向す
る共通電極との間に設置される。In this liquid crystal display panel, a gate line for transmitting a scanning signal and a data line for supplying an image signal are arranged in a grid pattern in a horizontal direction and a vertical direction, respectively, and each pixel region is partitioned by these grids. A TFT used as a potential supply switch and a pixel electrode for applying a potential to the liquid crystal are formed. The liquid crystal is provided between the pixel electrode and a common electrode facing the pixel electrode.
【０００４】ここに、ＴＦＴのゲート電極はゲート線
に、ソースはデータ線に、ドレインは画素電極に、それ
ぞれ接続されており、ゲート線から入力された走査信号
に基づいてＴＦＴがオン状態になると、データ線から画
像信号が導入されて画素電極に所定の電位を付与し、共
通電極との間に電位差を生じさせて液晶を駆動する。Here, the gate electrode of the TFT is connected to the gate line, the source is connected to the data line, and the drain is connected to the pixel electrode. When the TFT is turned on based on a scanning signal input from the gate line. Then, an image signal is introduced from the data line, a predetermined potential is applied to the pixel electrode, and a potential difference is generated between the pixel electrode and the common electrode to drive the liquid crystal.
【０００５】ところが、上記液晶パネルは近年益々高精
細化されてきており、各画素領域の面積が微細化するこ
とによって画素領域の表示容量が減少し、オフ抵抗の高
いＴＦＴの微量なリーク電流であってもそのゲート線に
おける非選択期間（ｌフィールド期間）内に表示電圧の
低下を引き起こし、液晶パネルにおけるコントラスト等
の表示性能の劣化やＳ／Ｎ比の悪化を招来していた。However, the liquid crystal panel has been increasingly finer in recent years, and the display capacity of the pixel region has been reduced due to the miniaturization of the area of each pixel region. Even so, the display voltage is reduced during the non-selection period (one field period) of the gate line, and the display performance such as the contrast of the liquid crystal panel is deteriorated and the S / N ratio is deteriorated.
【０００６】この問題は、電荷蓄積容量を各画素領域に
形成することによって解決するものであるが、ＴＦＴア
レイによる液晶表示パネルにあっては、例えばシリコン
基板の表面側に形成した導電層と該基板の表面上に形成
した絶縁膜及び導電層とから簡単に電荷蓄積容量を作込
むことのできるＭＯＳ−ＦＥＴアレイの場合とは異な
り、ガラス基板等の絶縁体上にＴＦＴを形成することか
ら、容易に電荷蓄積容量を形成することができない。こ
のため、各画素領域にＴＦＴと同一構造のＭＯＳ構造を
形成し、これに高バイアスを印加して真性シリコン層の
表面を導電化することによりＭＯＳ容量を形成し、これ
を電荷蓄積容量として用いていた。[0006] This problem is solved by forming a charge storage capacitor in each pixel region. In a liquid crystal display panel using a TFT array, for example, a conductive layer formed on the front side of a silicon substrate and the conductive layer are formed. Unlike the case of a MOS-FET array in which a charge storage capacitor can be easily formed from an insulating film and a conductive layer formed on the surface of a substrate, a TFT is formed on an insulator such as a glass substrate. The charge storage capacitor cannot be easily formed. Therefore, a MOS structure having the same structure as the TFT is formed in each pixel region, and a high bias is applied thereto to make the surface of the intrinsic silicon layer conductive, thereby forming a MOS capacitor, which is used as a charge storage capacitor. I was
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、上記液
晶パネルにおいては、ＭＯＳ容量を形成するために常時
２０Ｖ程度の高電圧を印加する必要があり、この高電界
の発生に起因して絶縁破壊等による信頼性の低下やリー
ク電流の増大を招き、折角形成した電荷蓄積容量の効果
を減殺するという問題があった。However, in the above-mentioned liquid crystal panel, it is necessary to constantly apply a high voltage of about 20 V in order to form a MOS capacitor, and this high electric field causes dielectric breakdown or the like. There is a problem that the reliability is reduced and the leak current is increased, and the effect of the charge storage capacitor formed at an angle is reduced.
【０００８】また、この電荷蓄積容量の形成は、特に透
過型の表示体として用いられるＴＦＴアレイ液晶表示に
あっては、液晶表示体の開口率（全パネル面積に対する
光の透過可能な面積の比）の低下をもたらし、表示性能
の低下に直結する。しかも、この開口率はＭＯＳ容量の
形成に必要な高電圧供給ラインの形成によって更に低下
することもあって、表示体の高精細化による各画素領域
の面積縮小との狭間で、液晶表示パネルの開発上の大き
な障害となっていた。The formation of the charge storage capacitor is particularly effective in the case of a TFT array liquid crystal display used as a transmission type display, in which the aperture ratio of the liquid crystal display (the ratio of the area through which light can be transmitted to the entire panel area). ), Which directly leads to a decrease in display performance. In addition, the aperture ratio may be further reduced due to the formation of the high voltage supply line necessary for forming the MOS capacitor, and the aperture ratio of the liquid crystal display panel is narrowed between the reduction in the area of each pixel region due to the higher definition of the display. It was a major obstacle to development.
【０００９】そこで、本発明は上記問題点を解決するも
のであり、その課題は、ＴＦＴの製造工程を利用しつ
つ、高電圧供給が不要且つ小面積大容量の電荷蓄積容量
を形成するとともにその多層構造化を図ることによっ
て、開口率の保持と信号保持特性の向上とを両立させ、
高精細表示体の表示性能を向上させることにある。Accordingly, the present invention is to solve the above-mentioned problems, and an object of the present invention is to form a small-area large-capacity charge storage capacitor which does not require a high voltage supply while utilizing a TFT manufacturing process. By achieving a multi-layered structure, it is possible to maintain both the aperture ratio and the signal retention characteristics,
It is to improve the display performance of a high definition display.
【００１０】[0010]
【課題を解決するための手段】本発明の液晶パネルの製
造方法は、基板上にデータ線と、前記データ線に交差す
るゲート線と、前記データ線とゲート線に接続されたト
ランジスタと、前記トランジスタに電気的に接続される
画素電極及び蓄積容量とを有する液晶表示パネルの製造
方法において、前記基板上に前記蓄積容量の一方の電極
となる導電層を金属層あるいは導電性のシリコン層で形
成する工程と、前記導電層を形成した後に、前記導電層
に重なるとともに前記導電層に導電接続されるように前
記導電層上に前記トランジスタのソース・ドレイン・チ
ャネルとなる半導体層を形成する工程と、前記半導体層
及び前記導電層上に絶縁膜を形成する工程と、前記絶縁
膜上にゲート電極と、前記蓄積容量の他方の電極を形成
する工程とを有することを特徴とする。According to the present invention, there is provided a method of manufacturing a liquid crystal panel, comprising the steps of: providing a data line on a substrate, a gate line intersecting the data line, a transistor connected to the data line and the gate line; In a method for manufacturing a liquid crystal display panel having a pixel electrode and a storage capacitor electrically connected to a transistor, a conductive layer serving as one electrode of the storage capacitor is formed of a metal layer or a conductive silicon layer on the substrate. Forming a conductive layer after forming the conductive layer, forming a semiconductor layer serving as a source, drain, and channel of the transistor on the conductive layer so as to overlap with the conductive layer and to be conductively connected to the conductive layer. Forming an insulating film on the semiconductor layer and the conductive layer; and forming a gate electrode and the other electrode of the storage capacitor on the insulating film. It is characterized in.
【００１１】[0011]
【００１２】[0012]
【００１３】[0013]
【００１４】[0014]
【００１５】[0015]
【００１６】[0016]
【００１７】[0017]
【００１８】[0018]
【００１９】[0019]
【００２０】[0020]
【００２１】[0021]
【００２２】[0022]
【００２３】[0023]
【発明の実施の形態】次に、添付図面を参照して本発明
の実施例を説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, an embodiment of the present invention will be described with reference to the accompanying drawings.
【００２４】図１は本発明に係る液晶表示パネルの第ｌ
実施例の平面図、図２は図１のII−II線に沿って切断し
た状態を示す断面図、図３は図１のIII−III線に沿って
切断した状態を示す断面図である。この実施例は、図１
に示すように、垂直方向のデータ線４ａ，４ｂ，・・・
と水平方向に伸びたゲート線６ａ，６ｂ，・・・とが格
子状に配線され、両者の間に５０μｍ×５５μｍの寸法
で各画素領域２ａａ，２ａｂ，・・・が形成されてい
る。FIG. 1 is a sectional view of a liquid crystal display panel according to the present invention.
FIG. 2 is a plan view of the embodiment, FIG. 2 is a cross-sectional view taken along line II-II of FIG. 1, and FIG. 3 is a cross-sectional view taken along line III-III of FIG. This embodiment is shown in FIG.
, Vertical data lines 4a, 4b,.
And the gate lines 6a, 6b,... Extending in the horizontal direction are arranged in a grid pattern, and pixel regions 2aa, 2ab,.
【００２５】以下に画素領域２ａａを例にとってその内
部構造を説明する。この画素領域２ａａ内には、ゲート
線６ａから引き出されたゲート電極８、デー夕線４ａに
接続されたソース１０、及びドレインｌ２からなるＴＦ
Ｔが形成されており、このドレインｌ２に接続層ｌ６を
介して下部電極ｌ８が接続され、その上方に前段のゲー
ト線６ｂが重なって形成されている。また、これらの構
造の上方には画素領域２ａａのほぼ全面に亘ってＩＴＯ
からなる透明電極２０が形成されており、この透明電極
２０も開ロ部を通してＴＦＴのドレインｌ２に接続され
ている。The internal structure of the pixel region 2aa will be described below as an example. In the pixel region 2aa, a TF including a gate electrode 8 extending from the gate line 6a, a source 10 connected to the data line 4a, and a drain 12 is provided.
T is formed, a lower electrode 18 is connected to the drain 12 via a connection layer 16, and a gate line 6 b of the previous stage is formed above the lower electrode 18. In addition, over these structures, ITO is formed over almost the entire pixel region 2aa.
Is formed, and this transparent electrode 20 is also connected to the drain 12 of the TFT through the opening.
【００２６】ＴＦＴの構造断面は、図２に示すようにな
っており、液晶パネル全体を支持する透明なガラス基板
ｌの表面上に多結晶シリコン層が被着され、ゲート電極
８直下の真性のチャネル領域ｌ４を除いてソース１０及
びドレインｌ２にｎ型の導電型不純物としてリンが導入
されている。この上に厚さｌ０００〜ｌ５００Åのゲー
ト酸化膜２２が形成されており、更に、ゲート電極８が
導電性の多結晶シリコンで形成されている。これらの上
には厚さ０．５〜１．０μｍの層間絶縁膜２４が堆積さ
れ、この層間絶縁膜２４を開口してソース１０に接続す
るデータ線４ａとドレインｌ２に接続する透明電極２０
が形成されている。ここで、ドレインｌ２の下層には導
電性多結晶シリコンで形成された接続層ｌ６が接触す
る。FIG. 2 shows a cross section of the structure of the TFT. A polycrystalline silicon layer is deposited on the surface of a transparent glass substrate 1 which supports the entire liquid crystal panel. Except for the channel region 14, phosphorus is introduced as an n-type conductivity type impurity into the source 10 and the drain 12. A gate oxide film 22 having a thickness of 1000 to 1500 ° is formed thereon, and a gate electrode 8 is formed of conductive polycrystalline silicon. On these, an interlayer insulating film 24 having a thickness of 0.5 to 1.0 μm is deposited, and the interlayer insulating film 24 is opened to form a data line 4 a connected to the source 10 and a transparent electrode 20 connected to the drain 12.
Are formed. Here, a connection layer 16 made of conductive polycrystalline silicon contacts the lower layer of the drain 12.
【００２７】これに対し、ゲート線６ｂ下に作られた電
荷蓄積容量の形成領域の断面は、図３に示すようになっ
ている。ガラス基板ｌ上に導電型多結晶シリコン層で形
成された矩形状の下部電極ｌ８の上には、ＴＦＴのゲー
ト酸化膜２２と同時に形成された誘電絶縁膜２６があ
り、この上にゲート線６ｂが下部電極ｌ８の延長方向と
同じ方向に形成されている。これらの上には層間絶縁膜
２４を介して透明電極２０の一部が存在する。On the other hand, the cross section of the charge storage capacitor forming region formed below the gate line 6b is as shown in FIG. On a rectangular lower electrode 18 formed of a conductive type polycrystalline silicon layer on a glass substrate 1, there is a dielectric insulating film 26 formed simultaneously with the gate oxide film 22 of the TFT. Are formed in the same direction as the extension direction of the lower electrode 18. On these, a part of the transparent electrode 20 exists via an interlayer insulating film 24.
【００２８】この液晶表示パネルは、導電性多結晶シリ
コンで形成した下部電極ｌ８と上部電極とを備えた電荷
蓄積容量を有しているので、非選択期間における液晶バ
イアス電圧の保持能力が高く、その表示特性の向上が達
成される。ここに、本実施例における各画素領域の液晶
自体の容量値はｌ４〜３５×１０-15Ｆであり、電荷蓄
積容量の値は３００×１０１０-15Ｆ以上である。Since the liquid crystal display panel has a charge storage capacitor having a lower electrode 18 and an upper electrode formed of conductive polycrystalline silicon, the liquid crystal display panel has a high liquid crystal bias voltage holding capacity during a non-selection period. The display characteristics are improved. Here, the capacitance value of the liquid crystal itself in each pixel region in this embodiment is 14 to 35 × 10 −15 F, and the value of the charge storage capacitance is 300 × 10 10 −15 F or more.
【００２９】また、本実施例は透過型（各画素領域上の
液晶の透過率をデータ線に導入される画像信号に基づい
て変化させ、バックライト光の透過量の分布によって画
像を形成表示する。）の液晶表示パネルであるが、電荷
蓄積容量の電位供給配線が不要であり、しかもその上部
電極はゲート線６ａ自体で構成しているので電荷蓄積容
量による透過面積の減少がないことから、電荷蓄積容量
の形成されていない液晶パネルに比して接続層ｌ６の形
成のみが開口率の低下をもたらす。したがって、この実
施例では全表示面積に対する開口率を３６．２％に止め
ることができた。In this embodiment, the transmission type (the transmittance of the liquid crystal in each pixel area is changed based on the image signal introduced to the data line, and an image is formed and displayed by the distribution of the amount of transmission of the backlight light. ), The potential supply wiring of the charge storage capacitor is not required, and since the upper electrode is formed by the gate line 6a itself, the transmission area is not reduced by the charge storage capacitor. Only the formation of the connection layer 16 causes a decrease in the aperture ratio as compared with the liquid crystal panel in which the charge storage capacitor is not formed. Therefore, in this embodiment, the aperture ratio with respect to the entire display area could be kept at 36.2%.
【００３０】次に、図４及び図５を参照して本発明に係
る液晶表示パネルの第２実施例を説明する。この実施例
は第ｌ実施例とほぼ同様であり、同一部分には同一符号
を付し、その説明は省略する。Next, a second embodiment of the liquid crystal display panel according to the present invention will be described with reference to FIGS. This embodiment is almost the same as the first embodiment, and the same portions are denoted by the same reference numerals and description thereof will be omitted.
【００３１】この液晶表示パネルの平面構造は、図４に
示すように、ドレインｌ２と下部電極ｌ８とを接続する
接続層ｌ６の一部が隣接するデータ線４ｂの下方に形成
されており、第ｌ実施例よりも液晶パネルの開口率が向
上している。なお、図５に示すように、このデータ線４
ｂの下方に形成された接続層ｌ６の部分とデータ線４ｂ
との間には、誘電絶縁膜２６よりも充分に厚い層間絶縁
膜２４が形成されているので、接続層ｌ６とデー夕線４
ｂとの間の容量は電荷蓄積容量に殆ど影響を与えない。In the planar structure of this liquid crystal display panel, as shown in FIG. 4, a part of a connection layer 16 connecting the drain 12 and the lower electrode 18 is formed below the adjacent data line 4b. The aperture ratio of the liquid crystal panel is higher than in the first embodiment. Note that, as shown in FIG.
b and the data line 4b
The interlayer insulating film 24 which is sufficiently thicker than the dielectric insulating film 26 is formed between the connection layer 16 and the data line 4.
The capacitance between b and n has almost no effect on the charge storage capacitance.
【００３２】上記接続層ｌ６とドレインｌ２との接続部
分は図４のドレインｌ２から下部電極ｌ８までの経路上
のどの部分にも形成することができる。The connection portion between the connection layer 16 and the drain 12 can be formed at any portion on the path from the drain 12 to the lower electrode 18 in FIG.
【００３３】上記第ｌ及び第２実施例以外の異なった実
施例を、ＴＦＴ構造部と電荷蓄積容量部との断面を模式
的示す図６及び参考例を図７から図８までを参照して説
明する。まず、図６は、下部電極ｌ８及び接続層ｌ６の
代わりに金属電極３８を形成するものであり、Ａｌ又は
高融点金属を材料とすることができる。また、図７は、
ＴＦＴのドレインｌ２から接続層ｌ６、下部電極ｌ８ま
でを一体の多結晶シリコン層４０で形成したものであ
る。更に、図８には、接続層ｌ６を形成することなく、
ＴＦＴのドレインｌ２と導電接触する透明電極２０に下
部電極４２を直接接続した例を示している。この例によ
れば、下部電極４２を上部電極たるゲート線６ｂの直下
から若干張り出した部分を形成するだけでよいので、接
続部を極めて小面積のものとすることが可能であり、開
口率の低下をほぼ完全に除去することができる。Referring to FIGS. 6 and 7 which schematically show cross sections of a TFT structure portion and a charge storage capacitor portion, different embodiments other than the first and second embodiments will be described with reference to FIGS. explain. First, in FIG. 6, a metal electrode 38 is formed in place of the lower electrode 18 and the connection layer 16 and can be made of Al or a high melting point metal. Also, FIG.
The portion from the drain 12 of the TFT to the connection layer 16 and the lower electrode 18 is formed by an integral polycrystalline silicon layer 40. Further, in FIG. 8, without forming the connection layer 16,
An example is shown in which the lower electrode 42 is directly connected to the transparent electrode 20 that is in conductive contact with the drain 12 of the TFT. According to this example, it is only necessary to form a portion in which the lower electrode 42 slightly protrudes from immediately below the gate line 6b serving as the upper electrode, so that the connection portion can have an extremely small area, and the aperture ratio can be reduced. The drop can be almost completely eliminated.
【００３４】なお、図４及び図５に示す実施例、及び図
６に示す実施例においては、ドレインｌ２が、それぞれ
接続層３６及び下部電極ｌ８上、金属電極３８上の全面
若しくは一部を覆う構造となっていてもよい。In the embodiments shown in FIGS. 4 and 5, and the embodiment shown in FIG. 6, the drain 12 covers the whole or a part of the connection layer 36, the lower electrode 18 and the metal electrode 38, respectively. It may have a structure.
【００３５】次に、本発明に係る液晶パネルの製造方法
の実施例を説明する。Next, an embodiment of a method for manufacturing a liquid crystal panel according to the present invention will be described.
【００３６】この製造方法の第ｌ実施例を説明するため
の工程断面図を図９に示す。先ず、図９（ａ）に示すよ
うに、ガラス基板ｌの表面上にＣＶＤ法によりリンをド
ープした多結晶シリコン層を堆積して下部電極ｌ８を形
成する。次に、図９（ｂ）に示すように、真性の多結晶
シリコン層ｌ０３を下部電極ｌ８のうち接続層ｌ６の部
分に接触するように堆積し、更に図９（ｃ）に示すよう
に、これらの上を同じくＣＶＤ法によるシリコン酸化膜
ｌ０４で被覆する。ここで、多結晶シリコン層ｌ０３が
下部電極ｌ８の全部又は一部を覆うように形成すること
もできる。この後、図９（ｄ）に示すように、ＴＦＴの
ゲート電極８と電荷蓄積容量の上部電極ｌ０５をリンド
ープの多結晶シリコンをＣＶＤ法により形成し、ゲート
電極８をマスクとしてセルフアラインによりリン又は砒
素イオンを注入し、ＴＦＴのソース１０及びドレインｌ
２を形成する。その後図９（ｅ）に示すように、ＣＶＤ
法により層間絶縁膜２４を全面上に堆積形成し、図９
（ｆ）に示すように、この層間絶縁膜２４のドレインｌ
２の上方位置に開口部を設けて画素領域のほぼ全面にＩ
ＴＯからなる透明電極２０をスパッタリング法により形
成する。最後に図９（ｇ）に示すように、層問絶縁膜２
４の開口部を通してＴＦＴのソース１０に接続するデー
タ線４ａをＡｌで被着する。FIG. 9 is a process sectional view for explaining the first embodiment of this manufacturing method. First, as shown in FIG. 9A, a polycrystalline silicon layer doped with phosphorus is deposited on the surface of a glass substrate 1 by a CVD method to form a lower electrode 18. Next, as shown in FIG. 9B, an intrinsic polycrystalline silicon layer 103 is deposited so as to be in contact with the connection layer 16 of the lower electrode 18 and, as shown in FIG. These are similarly covered with a silicon oxide film 104 by the CVD method. Here, the polycrystalline silicon layer 103 may be formed so as to cover all or a part of the lower electrode 18. Thereafter, as shown in FIG. 9D, the gate electrode 8 of the TFT and the upper electrode 105 of the charge storage capacitor are formed of phosphorus-doped polycrystalline silicon by a CVD method, and phosphorus or phosphorus is self-aligned using the gate electrode 8 as a mask. Arsenic ions are implanted, and the TFT source 10 and drain l
Form 2 Thereafter, as shown in FIG.
An interlayer insulating film 24 is deposited and formed on the entire surface by the method shown in FIG.
As shown in (f), the drain l of the interlayer insulating film 24 is formed.
An opening is provided at a position above the pixel region 2 so that the I
A transparent electrode 20 made of TO is formed by a sputtering method. Finally, as shown in FIG.
The data line 4a connected to the source 10 of the TFT through the opening 4 is covered with Al.
【００３７】この製造方法において、前記下部電極ｌ８
は、電荷蓄積容量の画素領域内の作成位置によって様々
な平面形状をとることができる。また、上部電極ｌ０５
も、その下部電極ｌ８の平面形状に応じて種々の形状を
とることができるが、特に、先に説明した液晶パネルの
実施例のように、上部電極ｌ０５をゲート線６ｂ自体と
してもよい。In this manufacturing method, the lower electrode 18
Can have various planar shapes depending on the position where the charge storage capacitor is formed in the pixel region. Also, the upper electrode 105
Also, various shapes can be taken according to the planar shape of the lower electrode 18. In particular, as in the above-described embodiment of the liquid crystal panel, the upper electrode 105 may be the gate line 6 b itself.
【００３８】この実施例では、ゲート酸化膜２２と誘電
絶縁膜２６を同時に形成し、ゲート電極８と上部電極ｌ
０５を同時に形成するので、工程数の増加を最小限に抑
制することができる。また、誘電絶縁膜２６は必然的に
薄いゲート酸化膜と同厚になるので、電荷蓄積容量の容
量値を占有面積に比して大きくすることができる。In this embodiment, the gate oxide film 22 and the dielectric insulating film 26 are formed simultaneously, and the gate electrode 8 and the upper electrode 1 are formed.
Since the layers 05 are formed at the same time, an increase in the number of steps can be suppressed to a minimum. Further, since the dielectric insulating film 26 necessarily has the same thickness as the thin gate oxide film, the capacitance value of the charge storage capacitor can be made larger than the occupied area.
【００３９】次に、液晶パネルの製造方法の第参考例を
図１０を参照して説明する。この参考例では、まず、図
１０（ａ）に示すように、ガラス基板ｌ上に真性多結晶
シリコン層１０６を形成し、図９（ｂ）に示すように、
この上にＣＶＤ法によりシリコン酸化膜ｌ０７を堆積し
た後、このうちの一部をレジスト層ｌ０８で被覆してリ
ンイオンの注入を施し、真性多結晶シリコン層ｌ０６の
一部を下部電極ｌ８とする。この後、図９（ｃ）に示す
ように、第ｌ実施例と同様にゲート電極８及び上部電極
ｌ０５を形成し、更に第ｌ実施例と同様にイオン注入を
行ってソース１０、ドレインｌ２を形成する。ここで、
シリコン酸化層ｌ０７を熱酸化法によって形成すること
も可能であり、この場合には、ＴＦＴのドレイン予定領
域とチャネル予定領域との境界と、下部電極ｌ８のドレ
イン予定領域側の先端部との間隔ｄは、加熱にともなう
横拡散を防止するために少なくとも１０μｍ以上を取る
必要がある。この工程以後は、第ｌ実施同様に、層間絶
縁膜２４、透明電極２０及びデータ線４ａを形成するこ
とによって、液晶パネルが完成する。Next, a first embodiment of a method for manufacturing a liquid crystal panel will be described with reference to FIG. In this reference example, first, as shown in FIG. 10A, an intrinsic polycrystalline silicon layer 106 is formed on a glass substrate l, and as shown in FIG.
After a silicon oxide film 107 is deposited thereon by the CVD method, a part of the silicon oxide film 107 is covered with a resist layer 108 and phosphorus ions are implanted, so that a part of the intrinsic polycrystalline silicon layer 106 becomes a lower electrode 18. Thereafter, as shown in FIG. 9C, a gate electrode 8 and an upper electrode 105 are formed in the same manner as in the first embodiment, and ions are implanted in the same manner as in the first embodiment to form a source 10 and a drain 12. Form. here,
It is also possible to form the silicon oxide layer 107 by a thermal oxidation method. In this case, the distance between the boundary between the planned drain region of the TFT and the planned channel region and the tip of the lower electrode 18 on the planned drain region side. d needs to be at least 10 μm or more in order to prevent lateral diffusion due to heating. After this step, the liquid crystal panel is completed by forming the interlayer insulating film 24, the transparent electrode 20, and the data lines 4a as in the first embodiment.
【００４０】この参考例は、予め一体の真性多結晶シリ
コン層ｌ０６を形成し、後にこれを下部電極とＴＦＴの
活性層の双方に形成することに特徴を有するものであ
り、工程数は変わらないものの、第ｌ実施例のような下
部電極ｌ８とドレインｌ２の接続部分の段差を生じな
い。The reference example is characterized in that an integral intrinsic polycrystalline silicon layer 106 is formed in advance and then formed on both the lower electrode and the active layer of the TFT, and the number of steps does not change. However, there is no step in the connection between the lower electrode 18 and the drain 12 as in the first embodiment.
【００４１】最後に、第ｌｌ図を参照して本発明に係る
製造方法の第２参考施例を説明する。この参考例では、
まず、第ｌｌ図（ａ）に示すように、ガラス基板ｌの表
面上に予め相互に離間させた真性多結晶シリコン層ｌ０
７と導電性多結晶シリコン層ｌ０８を形成する。この形
成方法は、真性多結晶シリコン層をＣＶＤ法で２つ分離
して形成し、片方のみにリンを導入しても良いし、或い
は、ＣＶＤ法で別々に非ドープ層とドープ層とを形成す
るものでも良い。次に、第ｌｌ図（ｂ）に示すように、
熱酸化法によってこれらの表面にゲート酸化膜２２と誘
電絶縁膜２６を形成し、誘電絶縁膜２６の下にある導電
性多結晶シリコン層を下部電極４２とする。更に、第ｌ
ｌ図（ｃ）に示すように、この上にゲート電極８、上部
電極１０５を形成し、ゲート電極８をマスクとしてリン
を注入してＴＦＴのソース１０、ドレインｌ２を形成す
る。この後層間絶縁膜２４を堆積した後に、第ｌｌ図
（ｄ）に示すように、ドレインｌ２の露出部ｌ２ａ、下
部電極４２の露出部４２ａを形成するように層間絶縁膜
２４をエッチング除去し、この開口部分をも含めて透明
電極２０を被着して両露出部ｌ２ａ，４２ａに導電接触
状態に形成する。Finally, a second reference example of the manufacturing method according to the present invention will be described with reference to FIG. In this example,
First, as shown in FIG. 11 (a), an intrinsic polycrystalline silicon layer 10 previously separated from each other is formed on the surface of a glass substrate l.
7 and a conductive polycrystalline silicon layer 108 are formed. In this formation method, an intrinsic polycrystalline silicon layer may be formed by separating two by a CVD method and phosphorus may be introduced into only one of them, or an undoped layer and a doped layer may be separately formed by a CVD method. What you do. Next, as shown in FIG. 11 (b),
A gate oxide film 22 and a dielectric insulating film 26 are formed on these surfaces by a thermal oxidation method, and a conductive polycrystalline silicon layer below the dielectric insulating film 26 is used as a lower electrode 42. Further, the l
1C, a gate electrode 8 and an upper electrode 105 are formed thereon, and phosphorus is implanted using the gate electrode 8 as a mask to form a source 10 and a drain 12 of the TFT. Thereafter, after the interlayer insulating film 24 is deposited, the interlayer insulating film 24 is removed by etching so as to form the exposed portion 12a of the drain 12 and the exposed portion 42a of the lower electrode 42, as shown in FIG. The transparent electrode 20 is applied to the exposed portions 12a and 42a in a conductive contact state, including the opening.
【００４２】この参考例では、熱酸化による加熱が行わ
れても、ＴＦＴの活性層と下部電極４２とが完全に分離
して形成されていることから、下部電極からＴＦＴ活性
層への横拡散が発生しないので、橿拡散によるＴＦＴ特
性の悪化（特にオフ抵抗値の減少）を考慮することなく
工程設計を行うことができる。したがって、熱酸化法を
採用し、しかも、高温処理が可能となることによってゲ
ート酸化膜２２及び誘電絶縁膜２６の膜質の向上を図る
ことができるので、液晶パネルのリーク電流が低減され
ることもあって、表示特性の更なる向上に寄与すること
ができる。In this reference example, even if heating by thermal oxidation is performed, since the active layer of the TFT and the lower electrode 42 are completely separated from each other, the lateral diffusion from the lower electrode to the TFT active layer is performed. Therefore, the process can be designed without considering deterioration of TFT characteristics (particularly, decrease in off-resistance value) due to diffusion. Therefore, since the film quality of the gate oxide film 22 and the dielectric insulating film 26 can be improved by adopting the thermal oxidation method and performing high-temperature processing, the leakage current of the liquid crystal panel can be reduced. Thus, it can contribute to further improvement of display characteristics.
【００４３】上記液晶パネル又はその製造方法の各実施
例においては、ゲート電極、ゲート線、及びデータ線を
ポリサイド構造としてもよく、或いは、これらの形成工
程においてサリサイド技術を採用することもできる。ま
た、ゲート電極とゲート線を別工程で形成することも可
能であり、特に、ゲート電極を多結晶シリコン又はポリ
サイドで、ゲート線を高融点金属シリサイドで、それぞ
れ形成することもできる。In each of the embodiments of the liquid crystal panel or the method of manufacturing the same, the gate electrode, the gate line, and the data line may have a polycide structure, or a salicide technique may be employed in these forming steps. Further, the gate electrode and the gate line can be formed in different steps. In particular, the gate electrode can be formed of polycrystalline silicon or polycide, and the gate line can be formed of refractory metal silicide.
【００４４】[0044]
【発明の効果】以上説明したように、本発明によれば下
記の効果を奏することができる。 （１）蓄積容量の一方の電極となる導電層をソース・ド
レイン・チャネル領域となるシリコン層とは別に、金属
層あるいは導電性のシリコン層で形成するため、蓄積容
量の電極を低抵抗にすることができる。 （２）一般に、ソース・ドレイン・チャネルとなるシリ
コン層と蓄積容量の下部電極とが同一層からなる場合、
蓄積容量の下部電極を低抵抗にするために、イオン打ち
込みの工程が必要である。しかも、下部電極となる領域
に選択的にイオン打ち込みする場合、ソース・ドレイン
・チャネルとなるシリコン層をレジストで覆う必要があ
り、イオン打ち込みの後、レジストを剥離してもレジス
ト残りが発生してソース・ドレイン・チャネルとなるシ
リコン層とゲート絶縁膜との界面がダメージを受けると
いう問題がある。しかし、本発明の製造方法によれば、
蓄積容量の下部電極となる導電層を低抵抗な材料である
金属層あるいは導電性のシリコン層で形成した後に、ソ
ース・ドレイン・チャネル領域となるシリコン層を形成
するため、ソース・ドレイン・チャネルとなる領域が蓄
積容量の下部電極を低抵抗にするためのイオン打ち込み
によるダメージを受けることがなく、ＴＦＴ特性の悪化
を防止することができる。As described above, according to the present invention, the following effects can be obtained. (1) Since the conductive layer serving as one electrode of the storage capacitor is formed of a metal layer or a conductive silicon layer separately from the silicon layer serving as the source / drain / channel region, the resistance of the storage capacitor electrode is reduced. be able to. (2) In general, when the silicon layer serving as the source / drain / channel and the lower electrode of the storage capacitor are formed of the same layer,
In order to lower the resistance of the lower electrode of the storage capacitor, an ion implantation step is required. In addition, when selectively ion-implanting the region serving as the lower electrode, it is necessary to cover the silicon layer serving as the source / drain / channel with a resist. There is a problem that the interface between the silicon layer serving as the source / drain / channel and the gate insulating film is damaged. However, according to the production method of the present invention,
After the conductive layer serving as the lower electrode of the storage capacitor is formed of a metal layer or a conductive silicon layer which is a low-resistance material, a source / drain channel is formed to form a silicon layer serving as a source / drain / channel region. Region is not damaged by ion implantation for lowering the resistance of the lower electrode of the storage capacitor, so that deterioration of the TFT characteristics can be prevented.
【００４５】下部電極を形成したことによって、ＴＦ
Ｔアレイを備えた液晶パネルであっても、高電圧の印加
なしに電荷蓄積容量を動作させることが可能であり、更
に、隣接ゲート線の電位を付与することで電位供給配線
の付加が不要となるので、開口率の低下を抑制しつつリ
ーク電流の少ない電荷蓄積容量を高い信頼性を以て機能
させることが可能であり、高精細表示パネルの表示特性
の向上を図ることができる。By forming the lower electrode, TF
Even in a liquid crystal panel having a T array, it is possible to operate the charge storage capacitor without applying a high voltage, and it is not necessary to add a potential supply wiring by applying a potential of an adjacent gate line. Therefore, it is possible to cause the charge storage capacitor having a small leak current to function with high reliability while suppressing a decrease in the aperture ratio, and to improve display characteristics of the high definition display panel.
【００４６】上部電極を隣接ゲート線自体とした場合
には、電荷蓄積容量の占有面積による開口率の低下を回
避することができる。When the upper electrode is the adjacent gate line itself, it is possible to avoid a decrease in aperture ratio due to the area occupied by the charge storage capacitor.
【００４７】下部電極にＴＦＴドレイン電位を付与す
るための接続部を設ける場合には、この接続部をデータ
線下に配置することによって接続部による開口率の低下
を抑制することができる。In the case where a connection portion for applying a TFT drain potential to the lower electrode is provided, the lowering of the aperture ratio due to the connection portion can be suppressed by arranging this connection portion below the data line.
【００４８】下部電極を画素電極に直接接続する場合
には、接続部の占有面積をほとんど不要とすることが可
能であり、開口率の低下をほぼ完全に防止することがで
きる。When the lower electrode is directly connected to the pixel electrode, the area occupied by the connection portion can be made almost unnecessary, and the decrease in the aperture ratio can be almost completely prevented.
【００４９】下部電極形成後にゲート絶縁膜と誘電絶
縁膜を同時に形成し、更にゲート電極と上部電極とを同
時に形成する場合には、少ない工程数によって、ＴＦＴ
アレイを備えた液晶表示パネルに電荷蓄積容量を作り込
むことができる。この製造方法によって形成された液晶
パネル内の電荷蓄積容量は、高電位の付与を必要としな
いので液晶駆動の信頼性を高めることができる。When the gate insulating film and the dielectric insulating film are formed simultaneously after the formation of the lower electrode, and the gate electrode and the upper electrode are simultaneously formed, the TFTs can be formed by a small number of steps.
A charge storage capacitor can be built in a liquid crystal display panel having an array. The charge storage capacitor in the liquid crystal panel formed by this manufacturing method does not require application of a high potential, so that the reliability of driving the liquid crystal can be improved.
【００５０】電荷蓄積容量の下部電極を予めＴＦＴの
活性層とは分離して形成し、画素電極をＴＦＴのドレイ
ンと下部電極の露出部上に接触するように形成する場合
には、加熱工程による下部電極からＴＦＴ活性層への横
拡散を完全に遮断することができるので、ＴＦＴ特性の
悪化を防止することができるとともに、工程設計が容易
となり、特に熱拡散法によってゲート絶縁膜及び誘電絶
縁膜を形成する場合には、高温処理が可能となるので高
品質の絶縁膜が得られ、表示特性の更なる向上を期すこ
とができる。In the case where the lower electrode of the charge storage capacitor is formed separately from the active layer of the TFT in advance and the pixel electrode is formed so as to be in contact with the drain of the TFT and the exposed portion of the lower electrode, a heating step is required. Since the lateral diffusion from the lower electrode to the TFT active layer can be completely shut off, deterioration of the TFT characteristics can be prevented, and the process design becomes easy. In particular, the gate insulating film and the dielectric insulating film are formed by the thermal diffusion method. When a is formed, high-temperature processing can be performed, so that a high-quality insulating film can be obtained, and further improvement in display characteristics can be expected.
【図面の簡単な説明】[Brief description of the drawings]
【図ｌ】本発明に係る液晶表示パネルの第ｌ実施例の構
造を示す平面図である。FIG. 1 is a plan view showing the structure of a first embodiment of a liquid crystal display panel according to the present invention.
【図２】図１のII−II線に沿って切断した状態を示す断
面図である。FIG. 2 is a cross-sectional view showing a state cut along the line II-II in FIG.
【図３】図１のIII−III線に沿って切断した状態を示す
断面図である。FIG. 3 is a cross-sectional view showing a state cut along the line III-III in FIG. 1;
【図４】本発明に係る液晶表示パネルの第２実施例の構
造を示す平面図である。FIG. 4 is a plan view showing a structure of a second embodiment of the liquid crystal display panel according to the present invention.
【図５】図４のＶ−Ｖ線に沿って切断した状態を示す断
面図である。FIG. 5 is a cross-sectional view showing a state cut along line VV in FIG. 4;
【図６】本発明に係る液晶表示パネルのそれぞれ異なる
実施例を示す概略断面図である。FIG. 6 is a schematic sectional view showing different embodiments of the liquid crystal display panel according to the present invention.
【図７】本発明に係る液晶表示パネルの参考例を示す概
略断面図である。FIG. 7 is a schematic sectional view showing a reference example of the liquid crystal display panel according to the present invention.
【図８】本発明に係る液晶表示パネルの参考例を示す概
略断面図である。FIG. 8 is a schematic sectional view showing a reference example of the liquid crystal display panel according to the present invention.
【図９】（ａ）乃至（ｇ）は本発明に係る液晶表示パネ
ルの製造方法の第ｌ実施例を示す工程断面図である。FIGS. 9A to 9G are cross-sectional views illustrating a first embodiment of a method of manufacturing a liquid crystal display panel according to the present invention.
【図１０】（ａ）乃至（ｄ）は本発明に係る液晶表示パ
ネルの製逢方法の参考例を示す工程断面図である。FIGS. 10A to 10D are process cross-sectional views illustrating a reference example of a method for manufacturing a liquid crystal display panel according to the present invention.
【図ｌｌ】（ａ）乃至（ｄ）は本発明に係る液晶表示パ
ネルの製造方法の第参考例を示す工程断面図である。FIGS. 11A to 11D are process cross-sectional views illustrating a first reference example of the method for manufacturing a liquid crystal display panel according to the present invention.
ｌ・・・ガラス基板 ２ａａ・・・画素領域 ４ａ，４ｂ・・・データ線 ６ａ，６ｂ・・・ゲート線 ８・・・ゲート電極 １０・・・ソース ｌ２・・・ドレイン ｌ４・・・チャネル領域 ｌ６，３６・・・接続層 ｌ８，４２・・・下部電極 ２０・・・透明電極 ２２・・・ゲート酸化膜 ２４・・・層間絶縁膜 ２６・・・誘電絶縁膜 ３８・・・金属電極 ４０，ｌ０９・・・導電性多結晶シリコン層 ｌ０３，ｌ０６，ｌ０７・・・真性多結晶シリコン層 ｌ０４・・・シリコン酸化層 ｌ０５・・・上部電極 l: Glass substrate 2aa: Pixel region 4a, 4b: Data line 6a, 6b: Gate line 8: Gate electrode 10: Source 12: Drain 14: Channel region 16, 36: Connection layer 18, 42: Lower electrode 20: Transparent electrode 22: Gate oxide film 24: Interlayer insulating film 26: Dielectric insulating film 38: Metal electrode 40 , 109: conductive polycrystalline silicon layer 103, 106, 107: intrinsic polycrystalline silicon layer 104: silicon oxide layer 105: upper electrode
Claims (1)
差するゲート線と、前記データ線とゲート線に接続され
たトランジスタと、前記トランジスタに電気的に接続さ
れる画素電極及び蓄積容量とを有する液晶表示パネルの
製造方法において、 前記基板上に前記蓄積容量の一方の電極となる導電層を
金属層あるいは導電性のシリコン層で形成する工程と、 前記導電層を形成した後に、前記導電層に重なるととも
に前記導電層に導電接続されるように前記導電層上に前
記トランジスタのソース・ドレイン・チャネルとなる半
導体層を形成する工程と、 前記半導体層及び前記導電層上に絶縁膜を形成する工程
と、 前記絶縁膜上にゲート電極と、前記蓄積容量の他方の電
極を形成する工程とを有することを特徴とする液晶パネ
ルの製造方法。1. A data line on a substrate, a gate line crossing the data line, a transistor connected to the data line and the gate line, a pixel electrode and a storage capacitor electrically connected to the transistor. Forming a conductive layer to be one electrode of the storage capacitor from a metal layer or a conductive silicon layer on the substrate; and forming the conductive layer on the substrate, Forming a semiconductor layer serving as a source / drain / channel of the transistor on the conductive layer so as to overlap the layer and to be conductively connected to the conductive layer; and forming an insulating film on the semiconductor layer and the conductive layer. And a step of forming a gate electrode and the other electrode of the storage capacitor on the insulating film.
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