JP3022777B2 - Memory controller - Google Patents
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Description
【0001】[0001]
【発明の属する技術分野】本発明は、メモリコントロー
ラに関し、特に、出力バッファの電流駆動能力を可変と
したメモリコントローラに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory controller, and more particularly, to a memory controller having a variable current driving capability of an output buffer.
【0002】[0002]
【従来の技術】駆動能力を可変とした出力バッファ回路
が知られている。例えば、特開平5−67961号公報
には、この形式の出力バッファ回路が記載されており、
これを図4に示す。出力バッファ回路20は、制御信号
入力端子23にHレベル又はLレベルの制御信号を供給
することにより、出力最終段を成すバッファ回路24の
駆動能力を2段階に制御する。つまり、バッファ回路2
4の相互に並列に接続されたインバータの一方を出力ラ
イン22の駆動時にオンとし、他方は、外部から与える
制御信号に基づいて、出力ラインの駆動時に、前記一方
と共にオンとし、又は、常にオフに保つ。これにより、
出力バッファ回路20の駆動能力を使用条件に合わせて
2段階に変える構成である。2. Description of the Related Art An output buffer circuit having a variable driving capability is known. For example, Japanese Patent Application Laid-Open No. 5-67961 describes an output buffer circuit of this type.
This is shown in FIG. The output buffer circuit 20 supplies a control signal of H level or L level to the control signal input terminal 23 to control the driving capability of the buffer circuit 24 constituting the final output stage in two stages. That is, the buffer circuit 2
4 is turned on when the output line 22 is driven, and the other is turned on together with the one when the output line is driven, or is always turned off, based on a control signal supplied from the outside. To keep. This allows
In this configuration, the driving capability of the output buffer circuit 20 is changed in two stages according to the use conditions.
【0003】ところで、コンピュータシステムでは、使
用されるメモリの容量が益々大きくなり、特に、多バン
ク構成のメモリが採用される傾向にある。このような多
バンク構成のメモリでは、メモリコントローラの出力ラ
インに接続されるメモリのバンク数が多いことから、出
力ラインの負荷容量が特に大きくなるため、出力バッフ
ァの駆動能力を可変とする要請が特に大きい。この場
合、上記公報記載の出力バッファ回路を採用することも
考えられる。[0003] In computer systems, the capacity of memories used has become larger and larger, and in particular, memories having a multi-bank configuration tend to be employed. In such a memory having a multi-bank configuration, since the number of banks connected to the output line of the memory controller is large, the load capacity of the output line becomes particularly large. Especially large. In this case, it is conceivable to employ the output buffer circuit described in the above publication.
【0004】[0004]
【発明が解決しようとする課題】しかし、上記公報記載
の出力バッファ回路は、駆動能力が2段階に制御できる
ものであるが、何れにしても、接続される負荷容量及び
必要な動作速度を勘案してそれに見合う駆動能力を有す
るトランジスタを選択することに変りはない。つまり、
出力バッファが選択された後には、2段階での制御は可
能であるものの、出力バッファの駆動能力を負荷容量に
応じて変えることは出来ない。However, the output buffer circuit described in the above-mentioned publication can control the driving capability in two stages. In any case, the output buffer circuit takes into consideration the connected load capacity and the required operation speed. Then, there is no change in selecting a transistor having a driving ability corresponding to the above. That is,
After the output buffer is selected, control in two stages is possible, but the driving capability of the output buffer cannot be changed according to the load capacity.
【0005】本発明は、負荷容量に見合った駆動能力を
容易に出力可能とした出力バッファを有することによ
り、出力バッファの設計を簡素化すると共にメモリの誤
動作等の発生を防止できるメモリコントローラを提供す
ることを目的とする。The present invention provides a memory controller which has an output buffer capable of easily outputting a driving capacity corresponding to a load capacity, thereby simplifying the design of the output buffer and preventing occurrence of a malfunction of the memory. The purpose is to do.
【0006】[0006]
【課題を解決するための手段】上記目的を発生するた
め、本発明のメモリコントローラは、メモリ制御信号を
出力する出力バッファと、該出力バッファの出力端に接
続された出力ラインの信号波形に基づいて駆動能力制御
信号を出力する駆動能力制御信号生成手段と、前記駆動
能力制御信号に従って前記出力バッファの駆動能力を調
整する駆動能力調整手段とを具備したことを特徴とす
る。In order to achieve the above object, a memory controller according to the present invention is based on an output buffer for outputting a memory control signal and a signal waveform of an output line connected to an output terminal of the output buffer. And a driving capability control signal generating unit for outputting a driving capability control signal, and a driving capability adjusting unit for adjusting the driving capability of the output buffer according to the driving capability control signal.
【0007】本発明のメモリコントローラの好ましい態
様では、上記出力バッファを複数のバッファ素子から構
成し、駆動能力調整手段は、駆動される複数のバッファ
素子の個数を選択することにより前記調整を行うように
構成する。In a preferred embodiment of the memory controller of the present invention, the output buffer is constituted by a plurality of buffer elements, and the driving capability adjusting means performs the adjustment by selecting the number of the plurality of driven buffer elements. To be configured.
【0008】また、上記複数のバッファ素子を夫々、出
力ライン充電用トランジスタ及び出力ライン放電用トラ
ンジスタから構成し、駆動能力調整手段は、充電用トラ
ンジスタ及び放電用トランジスタを夫々個別に制御する
ことも好ましい態様である。この場合、特に最適な信号
波形が得られる。It is also preferable that the plurality of buffer elements comprise an output line charging transistor and an output line discharging transistor, respectively, and that the driving capacity adjusting means controls the charging transistor and the discharging transistor individually. It is an aspect. In this case, a particularly optimal signal waveform is obtained.
【0009】本発明のメモリコントローラによると、そ
の負荷容量の大小に関わらず最適な駆動能力を実現する
ことが出来る。このため、過大なオーバーシュートやア
ンダーシュート等のノイズが発生せず、メモリの誤動作
等の発生を防止することができる。According to the memory controller of the present invention, an optimum driving capability can be realized regardless of the magnitude of the load capacity. For this reason, noises such as excessive overshoot and undershoot do not occur, and malfunction of the memory can be prevented.
【0010】[0010]
【発明の実施の形態】以下、本発明の実施形態例に基づ
いて本発明を更に詳細に説明する。図1は、本発明の一
実施形態例のメモリコントローラ10を含むメモリシス
テムを示すブロック図である。同図において、このメモ
リシステムでは、メモリコントローラ10の出力バッフ
ァ11の負荷を構成する共通接続された多数バンクのメ
モリ12が、メモリ制御信号を伝達する出力ライン13
に接続されている。なお、同図には、便宜上唯1つの出
力バッファ11及び出力ライン13を示したが、これら
は、制御信号の数だけ配設される。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in more detail based on embodiments of the present invention. FIG. 1 is a block diagram showing a memory system including a memory controller 10 according to an embodiment of the present invention. In this memory system, in this memory system, a large number of commonly connected banks 12 constituting a load of an output buffer 11 of a memory controller 10 are connected to an output line 13 for transmitting a memory control signal.
It is connected to the. In FIG. 1, only one output buffer 11 and one output line 13 are shown for the sake of convenience, but these are arranged by the number of control signals.
【0011】メモリコントローラ10は、夫々が1つの
メモリ制御信号を出力する複数の出力バッファ11と、
各出力バッファ11の信号波形を検出する共通の駆動能
力検出回路15と、駆動能力検出回路15の出力を受け
て出力バッファ11の駆動能力を制御する共通の出力バ
ッファ可変回路16とを備える。各出力バッファ11に
は、並列接続された複数のバッファ14が配設される。
複数のメモリ制御信号は、例えば、カラムアドレ・スス
トローブ(CAS)、ロウアドレス・ストローブ(RA
S)、ライトイネーブル信号(WE)、アドレス信号、
及び、データ信号を含んでいる。The memory controller 10 has a plurality of output buffers 11 each outputting one memory control signal,
A common driving capability detection circuit 15 for detecting the signal waveform of each output buffer 11 and a common output buffer variable circuit 16 for receiving the output of the driving capability detection circuit 15 and controlling the driving capability of the output buffer 11 are provided. Each output buffer 11 is provided with a plurality of buffers 14 connected in parallel.
The plurality of memory control signals include, for example, a column address strobe (CAS) and a row address strobe (RA
S), a write enable signal (WE), an address signal,
And a data signal.
【0012】メモリシステム構築時には、メモリ12の
負荷容量の大きさに関らず、各出力バッファ11の駆動
能力が最大になるように選択しておくことにより、出力
バッファ11の駆動能力が最適な値になるような制御が
各制御信号毎に行われる。駆動能力検出回路15は、周
期的又は間欠的に作動し、各出力バッファ11から出力
ライン13を経由してメモリ12に出力されるメモリ制
御信号を順次に検出し、それに基づいて各出力ライン1
3に対応する駆動能力制御信号A及びBを順次に出力す
る。出力バッファ可変回路16は、駆動能力制御信号A
及びBを受けて、各出力バッファ11内で並列接続され
た多数のバッファ14を制御して、各出力バッファ11
の駆動能力を順次に調整する機能を有する。When the memory system is constructed, the driving capability of each output buffer 11 is selected so as to maximize the driving capability regardless of the size of the load capacity of the memory 12, so that the driving capability of the output buffer 11 is optimized. The control to be a value is performed for each control signal. The drive capability detection circuit 15 operates periodically or intermittently, sequentially detects a memory control signal output from each output buffer 11 to the memory 12 via the output line 13, and based on that, detects each output line 1.
The driving capability control signals A and B corresponding to No. 3 are sequentially output. The output buffer variable circuit 16 outputs the driving capability control signal A
And B, control a large number of buffers 14 connected in parallel in each output buffer 11 so that each output buffer 11
Has the function of sequentially adjusting the driving capability of
【0013】図2(a)〜(d)は夫々、図1のメモリ
コントローラの動作を説明するための、出力バッファの
駆動能力の大きさの各場合に対応する出力ラインの信号
波形を示す。図2(a)に示す場合のように、出力バッ
ファの駆動能力が大きいために、或る出力ラインにオー
バーシュートが発生しているときには、駆動能力検出回
路はこのオーバーシュートを所定の基準値と比較して検
出し、その検出結果から、オーバーシュートが発生して
いる出力ラインの出力バッファの駆動能力を1ランク下
げるために、所定の駆動能力制御信号A及びBを出力す
る。2 (a) to 2 (d) show signal waveforms of output lines corresponding to each case of the driving capacity of the output buffer, for explaining the operation of the memory controller of FIG. As shown in FIG. 2A, when the output buffer has a large driving capability and an overshoot occurs on a certain output line, the driving capability detecting circuit compares the overshoot with a predetermined reference value. Based on the result of the comparison, predetermined driving capability control signals A and B are output in order to lower the driving capability of the output buffer of the output line in which overshoot occurs by one rank.
【0014】駆動能力制御信号A及びBは、出力バッフ
ァ可変回路に送られ、出力バッファ可変回路は、この駆
動能力制御信号A及びBに基づいて、出力バッファの駆
動能力を1ランク下げる。つまり、並列に接続されてい
る多数のバッファの内の1つについて、その駆動を停止
する。この動作は、図2(b)に示す信号波形が得られ
るまで繰り返され、過大なオーバーシュートがない信号
波形が得られる。The driving capability control signals A and B are sent to an output buffer variable circuit, and the output buffer variable circuit lowers the driving capability of the output buffer by one rank based on the driving capability control signals A and B. That is, the driving of one of many buffers connected in parallel is stopped. This operation is repeated until a signal waveform shown in FIG. 2B is obtained, and a signal waveform without excessive overshoot is obtained.
【0015】また、出力ラインに図2(c)に示すよう
なアンダーシュートが生じている場合にも、駆動能力検
出回路は、所定の基準値と比較してこれを検出し、アン
ダーシュートが発生している出力ラインの出力バッファ
の駆動能力を1ランク下げるために、所定の駆動能力制
御信号A及びBを出力する。駆動能力制御信号A及びB
は、出力バッファ可変回路に送られ、出力バッファ可変
回路は、この制御信号に基づいて、出力バッファの駆動
能力を1ランク下げる。つまり、並列に接続されている
多数のバッファの内の1つについて、その駆動を停止す
る。この動作は、図2(b)に示すような波形が得られ
るまで繰り返され、過大なアンダーシュートがない信号
波形が得られる。Further, even when an undershoot occurs in the output line as shown in FIG. 2 (c), the drive capability detection circuit detects the undershoot by comparing it with a predetermined reference value, and the undershoot occurs. In order to lower the driving capability of the output buffer of the output line by one rank, predetermined driving capability control signals A and B are output. Driving ability control signals A and B
Is sent to the output buffer variable circuit, and the output buffer variable circuit lowers the driving capability of the output buffer by one rank based on the control signal. That is, the driving of one of many buffers connected in parallel is stopped. This operation is repeated until a waveform as shown in FIG. 2B is obtained, and a signal waveform without excessive undershoot is obtained.
【0016】また、図2(d)に示すように、駆動能力
が小さすぎる場合には、駆動能力検出回路は、駆動能力
を1ランク上げるために駆動能力制御信号A及びBを出
力する。出力バッファ可変回路は、この駆動能力制御信
号に基づいて出力バッファの駆動能力を1ランク上げ
る。つまり、出力バッファ内で駆動されるバッファを1
つ追加する。As shown in FIG. 2D, when the driving capability is too small, the driving capability detection circuit outputs the driving capability control signals A and B to raise the driving capability by one rank. The output buffer variable circuit raises the driving capability of the output buffer by one rank based on the driving capability control signal. That is, the buffer driven in the output buffer is set to 1
Add one.
【0017】なお、例えばCMOSトランジスタを採用
するバッファの場合には、より最適な信号波形を得るた
めに、出力ラインを充電するPチャネルトランジスタと
出力ラインから放電するNチャネルトランジスタとを、
個別(単独)に追加駆動することも出来る。この場合、
先に示したオーバーシュート又はアンダーシュートを個
別に且つ実質的に零に出来る。For example, in the case of a buffer employing a CMOS transistor, a P-channel transistor for charging the output line and an N-channel transistor for discharging from the output line are provided in order to obtain a more optimal signal waveform.
Additional (individual) drive can also be performed. in this case,
The above-mentioned overshoot or undershoot can be individually and substantially reduced to zero.
【0018】図3は、図1に示したメモリコントローラ
における駆動能力制御信号の波形をタイミングチャート
で示している。駆動能力制御信号は、例えば所定の時間
間隔をおいて周期的に出力されるもので、その各出力期
間は、制御信号の出力を予告する開始予告期間と、各出
力ライン毎の制御信号を順次に出力する各制御信号出力
期間と、制御信号の出力の終了を告知する終了告知期間
とから成る。FIG. 3 is a timing chart showing the waveform of the driving capability control signal in the memory controller shown in FIG. The driving capability control signal is output periodically, for example, at predetermined time intervals. In each output period, the start notice period for notifying the output of the control signal and the control signal for each output line are sequentially output. , And an end notification period for notifying the end of the output of the control signal.
【0019】開始予告期間では、駆動制御信号Aをロウ
レベルとし駆動制御信号Bを4クロック送る。これによ
り、次に各出力ラインに対応する個別の駆動制御信号が
出力される旨を予告する。各制御信号出力期間では、制
御信号Aがクロックを構成し、2クロックの間に1つの
制御ラインに対応する個別制御信号を成す駆動能力制御
信号Bが出力される。つまり、個別制御信号は、2クロ
ックの間に出力される2ビットの信号として構成され
る。In the start notice period, the drive control signal A is set to the low level and the drive control signal B is sent for four clocks. Thereby, it is notified that an individual drive control signal corresponding to each output line will be output next. In each control signal output period, the control signal A forms a clock, and the driving capability control signal B forming an individual control signal corresponding to one control line is output during two clocks. That is, the individual control signal is configured as a 2-bit signal output during two clocks.
【0020】個別制御信号が2クロック期間Hレベルで
あることは、つまり、個別制御信号=(H、H)は、現
在の駆動能力が高いので駆動能力を1ランク下げる必要
があることを意味する。また、個別制御信号が最初のク
ロック期間Hレベルで次のクロック期間Lレベルである
ことは、つまり個別制御信号=(H、L)は、現在の駆
動能力が低いため駆動能力を1ランク上げる必要がある
ことを意味し、同様に、個別制御信号=(L、L)は、
現状の駆動能力が適当であることを意味する。従って、
図示の場合では、RAS0、RAS1、CAS0、アドレ
ス、及び、データは、夫々、現在の駆動能力が「高
い」、「低い」、「適当」、「高い」、「低い」ことを
示している。The fact that the individual control signal is at the H level for two clock periods, that is, the individual control signal = (H, H) means that the current driving capability is high and the driving capability needs to be reduced by one rank. . In addition, the fact that the individual control signal is at the H level in the first clock period and at the L level in the next clock period, that is, the individual control signal = (H, L) has a low current driving capability, so the driving capability needs to be raised by one rank Similarly, the individual control signal = (L, L) is
This means that the current driving capability is appropriate. Therefore,
In the case shown, RAS 0 , RAS 1 , CAS 0 , address, and data indicate that the current driving capability is “high”, “low”, “suitable”, “high”, “low”, respectively. ing.
【0021】終了告知期間には、駆動能力制御信号Bが
クロックを構成し、4クロックの間駆動能力制御信号A
をHレベルとする。これによって、駆動制御信号の出力
が終了したことを告知する。In the end notification period, the driving capability control signal B forms a clock, and the driving capability control signal A
Is set to the H level. This notifies that the output of the drive control signal has ended.
【0022】出力バッファ可変回路では、駆動能力制御
信号A及びBに基づいて、各出力バッファの駆動能力の
調整を行う。まず、各出力ライン毎に駆動能力を上げる
か、下げるか、又は、現状維持とするかの制御の内容を
その内部レジスタに格納し、この内部レジスタに基づい
て、各出力バッファにおける並列バッファの数を増減さ
せ又は維持する。この駆動信号波形の検出及び出力バッ
ファの駆動能力調整は、各制御信号で最適な信号波形が
得られるまで繰り返される。In the output buffer variable circuit, the driving capability of each output buffer is adjusted based on the driving capability control signals A and B. First, the content of the control for increasing, decreasing, or maintaining the current state of the drive capacity for each output line is stored in its internal register, and the number of parallel buffers in each output buffer is determined based on the internal register. Is increased or decreased or maintained. The detection of the drive signal waveform and the adjustment of the drive capability of the output buffer are repeated until an optimal signal waveform is obtained for each control signal.
【0023】上記実施形態例のメモリコントローラで
は、夫々がメモリ制御信号を出力する複数の出力バッフ
ァについて、その構成自体は、出力バッファ相互間で且
つ異なるメモリコントローラ間で共通にしつつ、夫々に
最適な信号波形を個別に得ることが出来る。これによっ
て、出力バッファの設計が簡素化され且つメモリの誤動
作が防止できる。従来は、メモリの負荷容量が大きいこ
と及びばらつくことに起因して、メモリコントローラの
出力バッファの設計が困難であった。In the memory controller of the above embodiment, the plurality of output buffers, each of which outputs a memory control signal, have the same configuration itself among output buffers and different memory controllers, while maintaining the optimum configuration. Signal waveforms can be obtained individually. This simplifies the design of the output buffer and prevents malfunction of the memory. Conventionally, it has been difficult to design an output buffer of a memory controller due to the large and variable load capacity of the memory.
【0024】なお、上記実施形態例では、多数の出力ラ
インに対して共通の駆動能力検出回路及び出力バッファ
可変回路を設けた例を示したが、これに代えて、各出力
ライン毎に各1つの駆動能力検出回路及び出力バッファ
可変回路を設けてもよい。In the above-described embodiment, an example is shown in which a common drive capability detection circuit and an output buffer variable circuit are provided for a large number of output lines. One drive capability detection circuit and an output buffer variable circuit may be provided.
【0025】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明は、上記実施形態例の構成に
のみ限定されるものではなく、上記実施形態例の構成か
ら種々の修正及び変更を施したメモリコントローラも、
本発明の範囲に含まれる。As described above, the present invention has been described based on the preferred embodiments. However, the present invention is not limited to the configuration of the above-described embodiment, and various modifications may be made from the configuration of the above-described embodiment. And the modified memory controller,
It is included in the scope of the present invention.
【0026】[0026]
【発明の効果】以上、説明したように、本発明のメモリ
コントローラによると、メモリの負荷容量の大きさを個
別に考慮することなく、適切な駆動能力を有するメモリ
コントローラを容易に実現でき、また、過大なオーバー
シュートやアンダーシュートに起因するノイズが発生せ
ず、メモリの誤動作等の発生を防止することもできる。As described above, according to the memory controller of the present invention, a memory controller having an appropriate driving capability can be easily realized without individually considering the size of the load capacity of the memory. In addition, noise due to excessive overshoot or undershoot does not occur, and the occurrence of malfunction of the memory can be prevented.
【図1】本発明の一実施形態例のメモリコントローラの
ブロック図。FIG. 1 is a block diagram of a memory controller according to an embodiment of the present invention.
【図2】図1のメモリコントローラの作用をを説明する
ための駆動信号の波形図。FIG. 2 is a waveform diagram of a drive signal for explaining an operation of the memory controller of FIG. 1;
【図3】図1のメモリコントローラにおける駆動能力制
御信号の波形を示すタイミングチャート。FIG. 3 is a timing chart showing a waveform of a driving capability control signal in the memory controller of FIG. 1;
【図4】従来の出力バッファ回路のブロック図。FIG. 4 is a block diagram of a conventional output buffer circuit.
10 メモリコントローラ 11 出力バッファ 12 メモリ 13 出力ライン 14 バッファ素子 15 駆動能力検出回路 16 出力バッファ可変回路 20 出力バッファ回路 21 入力端子 22 出力端子 23 制御信号入力端子 24 最終段出力バッファ DESCRIPTION OF SYMBOLS 10 Memory controller 11 Output buffer 12 Memory 13 Output line 14 Buffer element 15 Drivability detection circuit 16 Output buffer variable circuit 20 Output buffer circuit 21 Input terminal 22 Output terminal 23 Control signal input terminal 24 Final stage output buffer
Claims (3)
出力バッファと、該複数の出力バッファに共通に配設さ
れ、該複数の出力バッファの各出力端に接続された出力
ラインの信号波形に基づいて各出力バッファに対応する
駆動能力制御信号を順次に出力する駆動能力制御信号生
成手段と、前記各駆動能力制御信号に従って対応する各
出力バッファの駆動能力を調整する駆動能力調整手段と
を具備したことを特徴とするメモリコントローラ。1. A plurality of output buffers each outputting a memory control signal, and a signal waveform of an output line disposed in common with the plurality of output buffers and connected to each output terminal of the plurality of output buffers. A drive capability control signal generating unit for sequentially outputting a drive capability control signal corresponding to each output buffer based on the output buffer; and a drive capability adjustment unit for adjusting the drive capability of each output buffer in accordance with each drive capability control signal. A memory controller characterized in that:
素子から構成されており、前記駆動能力調整手段は、駆
動される複数のバッファ素子の個数を選択することによ
り前記調整を行う、請求項1に記載のメモリコントロー
ラ。2. The output buffer according to claim 1, wherein each of the output buffers is constituted by a plurality of buffer elements, and the driving capability adjusting means performs the adjustment by selecting the number of the plurality of driven buffer elements. A memory controller as described.
イン充電用トランジスタ及び出力ライン放電用トランジ
スタから成り、前記駆動能力調整手段は、前記充電用ト
ランジスタ及び放電用トランジスタを夫々個別に制御す
る、請求項2に記載のメモリコントローラ。3. The plurality of buffer elements each include an output line charging transistor and an output line discharging transistor, and the driving capability adjusting means controls the charging transistor and the discharging transistor individually. Item 3. The memory controller according to item 2.
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