JP3019315B2 - AFC lock discrimination circuit - Google Patents
AFC lock discrimination circuitInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えばTV受像機において受信信号の安定等
を判別するAFCロック判別回路に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an AFC lock discrimination circuit for discriminating, for example, the stability of a received signal in a TV receiver.
本発明はAFCロック判別回路に関し、アップダウンカ
ウンタを用いて水平パルスを計数すると共に水平同期信
号の連続性を検出して計数方向を制御し、このカウンタ
の計数値を用いて判別を行うことによって、全てをディ
ジタル処理で判別が行われるようにするものである。The present invention relates to an AFC lock determination circuit, which counts horizontal pulses using an up / down counter, detects the continuity of a horizontal synchronization signal, controls the counting direction, and performs determination using the count value of this counter. , Are all determined by digital processing.
例えばTV受像機において受信信号の安定等を判別する
AFCロック判別回路としては、従来から第５図に示すよ
うなアナログ処理によるものが知られている。For example, determine the stability of the received signal in a TV receiver
As an AFC lock discrimination circuit, a circuit based on analog processing as shown in FIG. 5 is conventionally known.
すなわち図において、受信信号から分離された水平同
期信号（H.Sync）が端子（51a）（51b）を通じて差動回
路を構成するトランジスタ（52a）（52b）のベースに供
給される。このトランジスタ（52a）（52b）のエミッタ
が定電流源（53）に接続されると共に、トランジスタ
（52a）のコレクタが電源端子（54）に接続される。That is, in the figure, the horizontal synchronization signal (H.Sync) separated from the received signal is supplied to the bases of the transistors (52a) (52b) forming the differential circuit through the terminals (51a) (51b). The emitters of the transistors (52a) and (52b) are connected to a constant current source (53), and the collector of the transistor (52a) is connected to a power supply terminal (54).
また受像機内で安定に発生される水平周期の信号、例
えばフライバックトランスからの水平ブランキングパル
ス（H.P.）が端子（55a）（55b）を通じて差動回路を構
成するトランジスタ（56a）（56b）のベースに供給され
る。このトランジスタ（56a）（56b）のエミッタがトラ
ンジスタ（52b）のコレクタに接続されると共に、トラ
ンジスタ（56a）（56b）のコレクタがトランジスタ（57
a）（57b）のカレントミラー回路を通じて電源端子（5
4）に接続される。In addition, a signal having a horizontal period that is stably generated in the receiver, for example, a horizontal blanking pulse (HP) from a flyback transformer is supplied to terminals (55a) and (55b) through transistors (56a) and (56b) that constitute a differential circuit. Supplied to the base. The emitters of the transistors (56a) (56b) are connected to the collector of the transistor (52b), and the collectors of the transistors (56a) (56b) are connected to the transistor (57).
a) The power supply terminal (5
4) Connected to.
さらにトランジスタ（56b）のコレクタ電位がコンデ
ンサ（58）に印加され、このコンデンサ（58）の端子電
圧が差動回路を構成するトランジスタ（59a）のベース
に印加されると共に、トランジスタ（59b）のベースに
電圧源（60）からの基準電圧が印加される。このトラン
ジスタ（59a）（59b）のエミッタが定電流源（61）に接
続されると共に、トランジスタ（59a）のコレクタが抵
抗器（62）を通じて電源端子（54）に接続され、トラン
ジスタ（59b）のコレクタが電源端子（54）に接続され
る。Further, the collector potential of the transistor (56b) is applied to the capacitor (58), and the terminal voltage of the capacitor (58) is applied to the base of the transistor (59a) constituting the differential circuit, and the base of the transistor (59b) The reference voltage from the voltage source (60) is applied. The emitters of the transistors (59a) and (59b) are connected to a constant current source (61), and the collector of the transistor (59a) is connected to a power supply terminal (54) through a resistor (62). The collector is connected to the power supply terminal (54).
そしてトランジスタ（59a）のコレクタからエミッタ
ホロアのトランジスタ（63）を通じて判別出力端子（6
5）が導出される。Then, the discrimination output terminal (6) is connected from the collector of the transistor (59a) through the transistor (63) of the emitter follower.
5) is derived.
従ってこの回路において、例えば第６図A,Bに示すよ
うな水平同期信号（H.Sync）と水平パルス（H.P.）が端
子（51）（55）に供給された場合には、このアンド出力
がトランジスタ（56b）のコレクタから取出され、この
アンド出力の期間にコンデンサ（58）は充電されると共
に、これ以外の期間はコンデンサ（58）と定電流源（5
3）の時定数で放電される。これによってコンデンサ（5
8）の端子電圧は同図Ｃに示すように積分値とされ、こ
の端子電圧が電圧源（60）からの基準電圧を越えると同
図Ｄに示すように判別出力が出力端子（65）に取出され
る。Therefore, in this circuit, when a horizontal synchronization signal (H.Sync) and a horizontal pulse (HP) as shown in FIGS. 6A and 6B are supplied to the terminals (51) and (55), the AND output is output. The capacitor (58) is charged from the collector of the transistor (56b) during the period of the AND output, and the capacitor (58) and the constant current source (5
It is discharged with the time constant of 3). This allows the capacitor (5
The terminal voltage of 8) is an integral value as shown in FIG. C, and when this terminal voltage exceeds the reference voltage from the voltage source (60), the discrimination output is output to the output terminal (65) as shown in FIG. Be taken out.
なお例えば水平同期信号と水平パルスとが不一致のと
きは、トランジスタ（56b）のコレクタにアンド出力が
得られないのでコンデンサ（58）の端子電圧は変化され
ない。また判別出力が得られた後で信号が一致しなくな
ったときは、コンデンサ（58）は上述の積分の時定数で
放電され、所定時間後に判別出力は得られなくなる。For example, when the horizontal synchronizing signal and the horizontal pulse do not match, an AND output is not obtained at the collector of the transistor (56b), so that the terminal voltage of the capacitor (58) is not changed. If the signals do not match after the discrimination output has been obtained, the capacitor (58) is discharged with the above-mentioned integration time constant, and no discrimination output is obtained after a predetermined time.
ところがこの回路において、上述の積分の時定数は定
電流源（通常は抵抗器）（53）とコンデンサ（58）の値
によって決定され、その長さは数ｍ秒と比較的長いもの
が要求される。このため回路をIC化しようとした場合
に、コンデンサ（58）は内蔵可能な小値のものとされ、
従って定電流源（53）の抵抗値も小さくなり、これによ
って温度特性やばらつきの影響が大きくなって安定な判
別を行うことができなくなってしまう問題があった。な
おコンデンサ（58）を外付けとすることはICのピン数の
増加，スペースファクタ等の点から問題がある。However, in this circuit, the time constant of the above-mentioned integration is determined by the values of the constant current source (usually a resistor) (53) and the capacitor (58), and its length is required to be relatively long, several milliseconds. You. For this reason, when trying to make the circuit an IC, the capacitor (58) is considered to be of a small value that can be built in,
Therefore, the resistance value of the constant current source (53) also becomes small, which causes a problem that the influence of the temperature characteristics and the variation becomes large and stable determination cannot be performed. The use of an external capacitor (58) is problematic in terms of an increase in the number of IC pins and a space factor.
この出願はこのような点に鑑みてなされたものであ
る。The present application has been made in view of such points.
本発明は、受信信号より分離（コンパレータ（３））
された水平同期信号と、この水平同期信号に同期して安
定に連続発生される水平パルス（端子（８））とがアン
ド回路（７）に供給され、このアンド回路からのアンド
信号によりセットされ、このアンド信号が欠落したとき
にリセットされる連続性の検出手段（フリップフロップ
（９）〜カウンタ（11））が設けられ、上記水平パルス
がアップダウンカウンタ（13）の計数入力に供給される
と共に上記検出手段の出力にてこのカウンタの計数方向
が制御され、このカウンタの計数値が、所定の第１の値
を越えると高電位となり上記第１の値より小さい第２の
値を割ると低電位となる判別信号を得る判別手段（オア
回路（14）〜アンド回路（19））に供給されることを特
徴とするAFCロック判別回路である。The present invention separates from a received signal (comparator (3))
The supplied horizontal synchronizing signal and a horizontal pulse (terminal (8)) continuously and stably generated in synchronization with the horizontal synchronizing signal are supplied to an AND circuit (7), and are set by the AND signal from the AND circuit. There is provided a continuity detecting means (flip-flop (9) to counter (11)) that is reset when the AND signal is lost, and the horizontal pulse is supplied to a count input of an up-down counter (13). At the same time, the counting direction of this counter is controlled by the output of the detection means. When the count value of this counter exceeds a predetermined first value, the potential becomes high and the second value smaller than the first value is divided. An AFC lock discriminating circuit is supplied to a discriminating means (OR circuit (14) to AND circuit (19)) for obtaining a discrimination signal of a low potential.
これによれば、判別をカウンタの計数値を用いて行う
ことによって、全てをディジタル処理で行うことがで
き、温度特性やばらつきの影響のない安定な判別を行う
ことができる。According to this, by performing determination using the count value of the counter, everything can be performed by digital processing, and stable determination without the influence of temperature characteristics and variations can be performed.
第１図において、入力端子（１）には受信信号から分
離された同期信号が供給される。この同期信号が抵抗器
及びコンデンサから成るローパスフィルタ（２）に供給
され、ノイズ成分が除去されてコンパレータ（３）に供
給される。また電源端子（Vcc）と接地間に抵抗器
（４）〜（６）から成る分圧回路が設けられ、この抵抗
器（４）（５）の接続中点に得られる電位がコンパレー
タ（３）に供給される。In FIG. 1, a synchronization signal separated from a received signal is supplied to an input terminal (1). This synchronizing signal is supplied to a low-pass filter (2) composed of a resistor and a capacitor, from which a noise component is removed, and supplied to a comparator (3). A voltage dividing circuit including resistors (4) to (6) is provided between the power supply terminal (Vcc) and the ground, and a potential obtained at a connection middle point between the resistors (4) and (5) is compared with a comparator (3). Supplied to
これによって例えば第２図Ａに示すような信号が入力
端子（１）に供給された場合に、この信号がローパスフ
ィルタ（２）に供給されて同図Ｂに示すような信号が抽
出され、この信号が例えば図中に実線で示すレベルと比
較されて、同図Ｃに示すような水平同期信号（H.Sync）
が取出される。Thus, for example, when a signal as shown in FIG. 2A is supplied to the input terminal (1), this signal is supplied to a low-pass filter (2) to extract a signal as shown in FIG. The signal is compared with, for example, a level indicated by a solid line in the figure, and a horizontal synchronization signal (H.Sync) as shown in FIG.
Is taken out.
この水平同期信号（H.Sync）がアンド回路（７）に供
給されると共に、端子（８）からの第３図Ｄに示すよう
な水平パルス（H.P.）がアンド回路（７）に供給され、
このアンド出力がフリップフロップ（９）のセット端子
（Ｓ）に供給される。さらにこのフリップフロップ
（９）の出力とアンド回路（７）の出力とがオア回路
（10）で合成されてカウンタ（11）のリセット端子
（Ｒ）に供給されると共に、端子（12）からの第３図Ｆ
に示すような２倍の水平周波数（2fH）の信号がカウン
タ（11）の計数端子（Ｃ）に供給される。そしてこのカ
ウンタ（11）の“3"の計数を示す信号がフリップフロッ
プ（９）のリセット端子（Ｒ）に供給される。The horizontal synchronizing signal (H.Sync) is supplied to the AND circuit (7), and a horizontal pulse (HP) as shown in FIG. 3D from the terminal (8) is supplied to the AND circuit (7).
This AND output is supplied to the set terminal (S) of the flip-flop (9). Further, the output of the flip-flop (9) and the output of the AND circuit (7) are combined by the OR circuit (10) and supplied to the reset terminal (R) of the counter (11). FIG. 3F
Signals of two times the horizontal frequency (2f H) as shown in is supplied to the count terminal (C) of the counter (11). Then, a signal indicating the count of "3" of the counter (11) is supplied to the reset terminal (R) of the flip-flop (9).
これによってフリップフロップ（９）のＱ出力から
は、第３図Ａに示すように単パルスがセット端子（Ｓ）
に供給されたときには同図Ｂに示すように1.5水平期間
後に低電位に戻され、同図Ｃに示すように連続した水平
周期のパルスが供給されたときには同図Ｄ及び第２図Ｇ
に示すように連続して高電位となる連続性の検出信号が
取出される。As a result, a single pulse is output from the Q output of the flip-flop (9) as shown in FIG.
When the pulse is supplied to the gate, the potential is returned to the low potential after 1.5 horizontal periods as shown in FIG. B, and when a pulse having a continuous horizontal cycle is supplied as shown in FIG.
As shown in (1), a continuity detection signal having a high potential is taken out continuously.
この検出信号が例えば９ビットのアップダウンカウン
タ（13）の計数方向（U/D）の制御部に供給されると共
に、端子（８）からの水平パルス（H.P.）がカウンタ
（13）の計数端子（Ｃ）に供給される。これによって例
えば第２図Ｈに示すように、連続性の検出信号が得られ
ている期間に水平パルス（H.P.）の加算計数が行われ、
検出信号が得られていない期間に減算計数が行われる。This detection signal is supplied to a control unit in the counting direction (U / D) of, for example, a 9-bit up / down counter (13), and a horizontal pulse (HP) from a terminal (8) is supplied to a counting terminal of the counter (13). (C). Thereby, as shown in FIG. 2H, for example, the horizontal pulse (HP) is added and counted during the period in which the continuity detection signal is obtained.
Subtraction counting is performed during a period in which no detection signal is obtained.
そしてさらにこのカウンタ（13）のQ5出力とQ6出力が
オア回路（14）及びアンド回路（15）に供給され、この
アンド回路（15）の出力がオア回路（16）に供給される
と共にインバータ（17），アンド回路（18）を通じてオ
ア回路（16）に供給され、このオア回路（16）の出力と
オア回路（14）の出力とがアンド回路（19）で合成され
て出力端子（20）に取出されると共にアンド回路（18）
に供給される。And further Q 5 output and Q 6 output of the counter (13) is supplied to the OR circuit (14) and an AND circuit (15), the output of the AND circuit (15) is supplied to an OR circuit (16) The output of the OR circuit (16) and the output of the OR circuit (14) are supplied to an OR circuit (16) through an inverter (17) and an AND circuit (18), and the output terminal ( Taken out to 20) and AND circuit (18)
Supplied to
従ってこの回路において、例えば第４図Ａに示すよう
な水平パルス（H.P.）と同図Ｂに示すような連続性の検
出信号がカウンタ（13）に供給された場合に、このカウ
ンタ（13）の計数値は同図Ｃに示すようになる。そして
この場合にオア回路（14）〜アンド回路（19）の構成は
計数値はヒステリシスを持って判別するように成されて
おり、例えば加算計数によって上側の基準値THを越える
と同図Ｄに示すように判別出力が高電位となると共に、
減算計数によって下側の基準値TLを割ると判別出力が低
電位とされる。Therefore, in this circuit, for example, when a horizontal pulse (HP) as shown in FIG. 4A and a continuity detection signal as shown in FIG. 4B are supplied to the counter (13), the counter (13) The count value is as shown in FIG. The figure D this configuration counts the OR circuit (14) to the AND circuit (19) when are adapted to determine the hysteresis exceeds the upper reference value T H for example by adding counts As shown in the figure, the discrimination output becomes high potential and
When the lower reference value TL is divided by the subtraction counting, the discrimination output is set to a low potential.
これによって出力端子（20）には水平同期信号が所定
時間以上安定に得られたときに判別信号が取出され、良
好なAFCロックの判別が行われると共に、この判別をカ
ウンタの計数値を用いて行うことによって、全てをディ
ジタル処理で行うことができ、温度特性やばらつきの影
響のない安定な判別を行うことができるものである。As a result, when the horizontal synchronizing signal is stably obtained for a predetermined time or more at the output terminal (20), a discrimination signal is taken out, good AFC lock discrimination is performed, and this discrimination is performed using the count value of the counter. By doing so, everything can be performed by digital processing, and stable determination without the influence of temperature characteristics and variations can be performed.
さらに上述の回路において判別信号を抵抗器（６）に
並列接続されたトランジスタ（21）のベースに供給する
ことにより、判別信号が得られている期間に第２図Ｂに
破線で示すように比較レベルを低下させて、判別が安定
に行われるようにされている。Further, in the above-described circuit, by supplying the discrimination signal to the base of the transistor (21) connected in parallel to the resistor (6), the comparison is made as shown by the broken line in FIG. The discrimination is performed stably by lowering the level.
また受信チャンネルの切換時等には端子（22）にリセ
ット信号を供給してカウンタ（13）をリセットすること
により、切換時の動作が円滑に行われるようにされてい
る。When the receiving channel is switched, a reset signal is supplied to the terminal (22) to reset the counter (13), so that the switching operation is performed smoothly.
なおこの回路は、一般の時定数回路に応用することが
できる。This circuit can be applied to a general time constant circuit.
この発明によれば、判別をカウンタの計数値を用いて
行うことによって、全てをディジタル処理で行うことが
でき、温度特性やばらつきの影響のない安定な判別を行
うことができるようになった。According to the present invention, by performing the determination using the count value of the counter, everything can be performed by digital processing, and stable determination free from the influence of temperature characteristics and variations can be performed.
第１図は本発明の一例の構成図、第２図〜第４図はその
説明のための図、第５図，第６図は従来の技術の説明の
ための図である。 （１）（８）（12）は入力端子、（２）はローパスフィ
ルタ、（３）はコンパレータ、（４）〜（６）は抵抗
器、（７）（15）（18）（19）はアンド回路、（９）は
フリップフロップ、（10）（14）（16）はオア回路、
（11）（13）はカウンタ、（17）はインバータ、（20）
は出力端子である。FIG. 1 is a block diagram of an example of the present invention, FIGS. 2 to 4 are diagrams for explaining the same, and FIGS. 5 and 6 are diagrams for explaining a conventional technique. (1) (8) and (12) are input terminals, (2) is a low-pass filter, (3) is a comparator, (4) to (6) are resistors, (7), (15), (18), and (19) are AND circuit, (9) flip-flop, (10) (14) (16) OR circuit,
(11) (13) is a counter, (17) is an inverter, (20)
Is an output terminal.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−86972（ＪＰ，Ａ) 特開 昭63−1257（ＪＰ，Ａ) 特開 昭59−110280（ＪＰ，Ａ) 特開 昭59−149465（ＪＰ，Ａ) 特開 昭59−183591（ＪＰ，Ａ) 特開 昭57−185772（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 5/12 ──────────────────────────────────────────────────続 き Continuation of front page (56) References JP-A-62-86972 (JP, A) JP-A-63-1257 (JP, A) JP-A-59-110280 (JP, A) JP-A-59-110280 149465 (JP, A) JP-A-59-183591 (JP, A) JP-A-57-185772 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H04N 5/12
Claims (1)
この水平同期信号に同期して安定に連続発生される水平
パルスとがアンド回路に供給され、 このアンド回路からのアンド信号によりセットされ、こ
のアンド信号が欠落したときにリセットされる連続性の
検出手段が設けられ、 上記水平パルスがアップダウンカウンタの計数入力に供
給されると共に上記検出手段の出力にてこのカウンタの
計数方向が制御され、 このカウンタの計数値が、所定の第１の値を越えると高
電位となり上記第１の値より小さい第２の値を割ると低
電位となる判別信号を得る判別手段に供給される ことを特徴とするAFCロック判別回路。A horizontal synchronizing signal separated from a received signal;
A horizontal pulse that is stably continuously generated in synchronization with the horizontal synchronizing signal is supplied to an AND circuit, which is set by the AND signal from the AND circuit, and is reset when the AND signal is lost. Means is provided, the horizontal pulse is supplied to a count input of an up / down counter, and the counting direction of the counter is controlled by the output of the detecting means. The count value of the counter is set to a predetermined first value. An AFC lock discriminating circuit, which is supplied to a discriminating means for obtaining a discriminating signal which, when exceeded, becomes a high potential and becomes lower when a second value smaller than the first value is divided.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1014852A JP3019315B2 (en) | 1989-01-24 | 1989-01-24 | AFC lock discrimination circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1014852A JP3019315B2 (en) | 1989-01-24 | 1989-01-24 | AFC lock discrimination circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02195778A JPH02195778A (en) | 1990-08-02 |
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| JPH02195778A (en) | 1990-08-02 |
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