JP3012717B2 - Broadband field effect transistor amplifier - Google Patents
Broadband field effect transistor amplifierInfo
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Description
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【０００１】[0001]
【産業上の利用分野】この発明はマイクロ波帯、準マイ
クロ波帯で使用される広帯域電界効果トランジスタ増幅
器、特にバイアス回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a broadband field effect transistor amplifier used in a microwave band or a quasi-microwave band, and particularly to a bias circuit.
【０００２】[0002]
【従来の技術】図８は例えば、Ralph Halladay,et al
“Dual MMICs Deliver 1W at Ku Band”，MICROWAVE JO
URNAL ，PP168-178 (AUGUST,1987）に示された従来の広
帯域電界効果トランジスタ増幅器の構成図である。以下
の説明において、構成図上で対称性をもつものに対し
て、一般に１ａ，１ｂのように符号を付与する。特に１
ａ，１ｂの両者を総称して適宜、１と呼ぶ。図におい
て、１ａ，１ｂはソ−ス接地された１段目の電界効果ト
ランジスタ（以下、ＦＥＴと称す）であり、２ａ，２ｂ
はソ−ス接地された２段目のＦＥＴである。３は増幅器
の入力端子、４は増幅器の出力端子である。５は入力整
合回路、６ａ，６ｂは１段目と２段目のＦＥＴの段間に
それぞれ設けられている整合回路、６４は出力整合回路
である。抵抗７ａ，７ｂと分布定数線路８ａ，８ｂとキ
ャパシタ９ａ，９ｂとからそれぞれ１段目ＦＥＴ１ａ，
１ｂのゲ−トバイアス回路を構成しており、上記抵抗７
ａ，７ｂと分布定数線路８ａ，８ｂとからなる抵抗整合
回路は整合回路としても動作している。２段目ＦＥＴ２
ａ，２ｂのゲ−トバイアス回路も上記１段目ＦＥＴ１
ａ，１ｂのゲ−トバイアス回路と同様の構成を有してい
る。１段目と２段目のＦＥＴのゲ−トバイアスはそれぞ
れＶG1端子１０とＶG2端子１７から印加されている。ま
た、分布定数線路１１ａ，１１ｂとキャパシタ１２ａ，
１２ｂとからそれぞれ１段目ＦＥＴ１ａ，１ｂのドレイ
ンバイアス回路を構成しており、この回路はキャパシタ
１２ａ，１２ｂによりそれぞれＲＦ的に短絡されたスタ
ブを構成し、整合回路としても動作している。２段目Ｆ
ＥＴ２ａ，２ｂのドレインバイアス回路も上記１段目Ｆ
ＥＴ１ａ，１ｂのドレインバイアス回路と同様の構成を
有している。１段目と２段目のＦＥＴのドレインバイア
スはそれぞれＶD1端子１３とＶD2端子２０から印加され
ている。なお、２１ａ，２１ｂ，２２ａ，２２ｂ，２３
はＤＣブロック用キャパシタであり整合回路としても動
作している。２４ａ，２４ｂ，２５ａ，２５ｂ，２６
ａ，２６ｂは分布定数線路であり整合回路として動作し
ている。2. Description of the Related Art FIG. 8 shows, for example, Ralph Halladay, et al.
“Dual MMICs Deliver 1W at Ku Band”, MICROWAVE JO
1 is a configuration diagram of a conventional broadband field effect transistor amplifier shown in URNAL, PP168-178 (AUGUST, 1987). In the following description, those having symmetry on the configuration diagram are generally denoted by reference numerals 1a and 1b. Especially 1
Both a and 1b are collectively referred to as 1. In the figure, reference numerals 1a and 1b denote source-grounded first-stage field effect transistors (hereinafter referred to as FETs), 2a and 2b, respectively.
Is a second-stage FET grounded at the source. 3 is an input terminal of the amplifier, and 4 is an output terminal of the amplifier. 5 is an input matching circuit, 6a and 6b are matching circuits respectively provided between the first and second FETs, and 64 is an output matching circuit. The first-stage FETs 1a, 7b are composed of resistors 7a, 7b, distributed constant lines 8a, 8b, and capacitors 9a, 9b.
1b constituting a gate bias circuit.
The resistance matching circuit composed of a, 7b and distributed constant lines 8a, 8b also operates as a matching circuit. Second stage FET2
The gate bias circuits a and 2b are also provided in the first stage FET1.
It has the same configuration as the gate bias circuits a and 1b. The gate biases of the first-stage and second-stage FETs are applied from the VG1 terminal 10 and the VG2 terminal 17, respectively. Also, the distributed constant lines 11a, 11b and the capacitors 12a,
12b constitutes a drain bias circuit for the first-stage FETs 1a and 1b, respectively. This circuit constitutes a stub short-circuited in terms of RF by the capacitors 12a and 12b, and also operates as a matching circuit. 2nd stage F
The drain bias circuits of the ETs 2a and 2b are also in the first stage F
It has the same configuration as the drain bias circuits of the ETs 1a and 1b. The drain biases of the first-stage and second-stage FETs are applied from the V D1 terminal 13 and the V D2 terminal 20, respectively. Incidentally, 21a, 21b, 22a, 22b, 23
Is a DC blocking capacitor, which also operates as a matching circuit. 24a, 24b, 25a, 25b, 26
Reference numerals a and 26b denote distributed constant lines which operate as matching circuits.
【０００３】次に動作について説明する。入力端子３か
ら入力された入力信号は入力整合回路５において２分配
され、並列に動作する１段目ＦＥＴ１ａ，１ｂにそれぞ
れ入力され、１段目ＦＥＴ１ａ，１ｂによって増幅され
た信号はそれぞれ整合回路６ａ，６ｂを介して２段目Ｆ
ＥＴ２ａ，２ｂに入力される。２段目ＦＥＴ２ａ，２ｂ
によって増幅されたそれぞれの信号は出力整合回路６４
におてい合成され、出力端子４から出力される。１段目
ＦＥＴの入力側に設けられた抵抗整合回路は１段目ＦＥ
Ｔのゲ−ト・ソ−ス間の容量性成分を打ち消すと共に低
周波数領域で利得を抑えることによって広帯域整合を行
っている。また、１段目ＦＥＴの出力側に設けられた分
布定数線路はショ−トスタブとして動作し、１段目ＦＥ
Ｔのドレイン・ソ−ス間の容量性成分を打ち消し、広帯
域整合を行っている。２段目ＦＥＴについても入力側に
設けられた抵抗整合回路と、出力側に設けられた分布定
数線路は上記の１段目ＦＥＴの説明と同様の働きをす
る。１段目ＦＥＴ１ａ，１ｂのゲ−トバイアスは、それ
ぞれＶG1端子１０ａ，１０ｂから抵抗整合回路を介して
印加され、１段目ＦＥＴ１ａ，１ｂのドレインバイアス
はそれぞれＶD1端子１３ａ，１３ｂから分布定数線路１
１ａ，１１ｂを介して印加されている。２段目ＦＥＴ２
ａ，２ｂのゲ−トバイアスは、それぞれＶG2端子１７
ａ，１７ｂから抵抗整合回路を介して印加され、２段目
ＦＥＴ２ａ，２ｂのドレインバイアスは、それぞれＶD2
端子２０ａ，２０ｂから分布定数線路１８ａ，１１ｂを
介して印加されている。Next, the operation will be described. An input signal input from the input terminal 3 is divided into two by an input matching circuit 5 and input to first-stage FETs 1a and 1b operating in parallel, respectively, and signals amplified by the first-stage FETs 1a and 1b are respectively matched to a matching circuit 6a. , 6b through the second stage F
Input to ETs 2a and 2b. Second-stage FETs 2a and 2b
Each signal amplified by the output matching circuit 64
And output from the output terminal 4. The resistance matching circuit provided on the input side of the first stage FET is the first stage FE
Wideband matching is performed by canceling the capacitive component between the gate and source of T and suppressing the gain in the low frequency region. The distributed constant line provided on the output side of the first stage FET operates as a short stub, and the first stage FE
The capacitive component between the drain and source of T is canceled out to perform broadband matching. Regarding the second-stage FET, the resistance matching circuit provided on the input side and the distributed constant line provided on the output side operate in the same manner as described above for the first-stage FET .
You. The gate biases of the first-stage FETs 1a and 1b are applied from VG1 terminals 10a and 10b via a resistance matching circuit, respectively, and the drain biases of the first-stage FETs 1a and 1b are distributed constant lines from the VD1 terminals 13a and 13b, respectively. 1
It is applied via 1a and 11b. Second stage FET2
a, 2b of the gate - Tobias, respectively V G2 terminal 17
a, 17b via a resistance matching circuit, the drain bias of the second-stage FETs 2a, 2b is V D2
The voltage is applied from terminals 20a and 20b via distributed constant lines 18a and 11b.
【０００４】[0004]
【発明が解決しようとする課題】従来の広帯域ＦＥＴ増
幅器は以上のように構成されているので、ＦＥＴを並列
に動作させる場合、ＦＥＴの各バイアスをそれぞれ個別
に印加するため、バイアス回路が複雑になるという課題
があった。Since the conventional wide-band FET amplifier is configured as described above, when the FETs are operated in parallel, the respective biases of the FETs are individually applied, so that the bias circuit becomes complicated. There was a problem of becoming.
【０００５】この発明は上記のような課題を解決するた
めになされたもので、広帯域に整合が行え、かつ並列に
動作するＦＥＴの各バイアスの印加回路を簡素化して小
形で広帯域なＦＥＴ増幅器を得ることを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problem, and a small and wide band FET amplifier capable of performing matching in a wide band and simplifying a bias application circuit of FETs operating in parallel is provided. The purpose is to gain.
【０００６】[0006]
【課題を解決するための手段】この発明に係る広帯域電
界効果トランジスタ増幅器は、並列に動作するソース接
地の電界効果トランジスタと入力整合回路と出力整合回
路とを備える構成において、上記並列動作の各電界効果
トランジスタの出力側、または入力側、もしくは入出力
側に上記各電界効果トランジスタ毎に対応するショート
スタブを設けると共に、該各ショートスタブの上記電界
効果トランジスタ側とは異なる他端同士を相互接続して
接地する構成とし、上記電界効果トランジスタへのバイ
アス電圧を各電界効果トランジスタの段毎に上記電界効
果トランジスタの一方に印加して、他の電界効果トラン
ジスタのバイアスは上記ショートスタブを経由して与え
るようにしたことを特徴とする。SUMMARY OF THE INVENTION A broadband field effect transistor amplifier according to the present invention comprises a grounded source field effect transistor operating in parallel, an input matching circuit, and an output matching circuit. the output side of the effect transistor, or input side, or provided with a short stub that correspond to each of the one field effect transistor to the input and output side, the field of the respective short stub
The other end different from the effect transistor side is interconnected
Is configured to be grounded, by applying a bias voltage to the field effect transistor to one of the field effect transistor in each stage of the field effect transistor, the bias of the other field effect transistor gives via the short stub as It is characterized by the following.
【０００７】また、この発明の請求項２に係る広帯域Ｆ
ＥＴ増幅器は、並列に動作するソース接地の電界効果ト
ランジスタと入力整合回路と出力整合回路とを備える構
成において、 並列動作の各電界効果トランジスタの出力
側、または入力側、もしくは入出力側に分布定数回路と
先端開放スタブまたはキャパシタ、および先端短絡スタ
ブから構成される並列共振回路を設けると共に、この並
列共振回路を構成する先端開放スタブ相当の電界効果ト
ランジスタ側とは異なる他端同士を相互接続する構成と
し、 電界効果トランジスタへのバイアス電圧を各電界効
果トランジスタの段毎に電界効果トランジスタの一方に
印加して、他の電界効果トランジスタのバイアスは相互
接続点を経由して与えるようにしたものである。[0007] A wideband F according to claim 2 of the present invention.
ET amplifier structure and a field-effect transistor input matching circuit and the output matching circuit of the grounded source operating in parallel
Output of each field effect transistor in parallel operation
Side, or input side, or input / output side with distributed constant circuit
Open-end stub or capacitor, and short-circuit stub
A parallel resonance circuit composed of
Field-effect transistor equivalent to an open-end stub that constitutes a column resonance circuit
A configuration in which the other ends different from the transistor side are interconnected
And, each of the field effect a bias voltage to the field effect transistor
One of the field effect transistors
When applied, the bias of the other field-effect transistors
It is provided via a connection point .
【０００８】[0008]
【作用】以上のように構成された請求項１に係わる発明
の広帯域ＦＥＴ増幅器では、各ＦＥＴの、出力側または
入力側、もしくは出力側及び入力側にショ−トスタブを
設けて広帯域に整合を行うとともに、並列に動作する隣
接する各ＦＥＴに設けた上記ショ−トスタブの一端を相
互にそれぞれ接続することにより、ＦＥＴの各バイアス
を各段ごとに一端子から印加することができる。In the wide-band FET amplifier according to the first aspect of the present invention, a short stub is provided on the output side or the input side, or on the output side and the input side of each FET to perform broadband matching. At the same time, by connecting one ends of the short stubs provided for adjacent FETs operating in parallel to each other, each bias of the FETs can be applied from one terminal for each stage.
【０００９】また、請求項２に係わる発明の広帯域ＦＥ
Ｔ増幅器では、各ＦＥＴの、出力側または入力側、もし
くは出力側及び入力側に並列共振回路を装荷して広帯域
に整合を行うとともに、並列に動作する隣接する各ＦＥ
Ｔに設けた上記共振回路の容量性または誘導性スタブの
一端を相互にそれぞれ接続することにより、ＦＥＴの各
バイアスを各段ごとに一端子から印加することができ
る。A wideband FE according to the second aspect of the present invention.
In the T-amplifier, a parallel resonance circuit is loaded on the output side or the input side or the output side and the input side of each FET to perform matching in a wide band, and adjacent FEs operating in parallel.
By connecting one end of the capacitive or inductive stub of the resonance circuit provided at T to each other, it is possible to apply each bias of the FET from one terminal for each stage.
【００１０】[0010]
【実施例】以下、この発明の実施例について図を参照し
て説明する。 実施例１．図１は請求項１に係わる発明の実施例１を示
す広帯域ＦＥＴ増幅器の構成図である。図において、１
ａ，１ｂはソ−ス接地された１段目のＦＥＴ、２ａ，２
ｂはソ−ス接地された２段目のＦＥＴであり、２段増幅
器が並列に動作している。３は増幅器の入力端子、４は
増幅器の出力端子である。３８は入力整合回路、３９
ａ，３９ｂは上記１段目と２段目のＦＥＴの段間にそれ
ぞれ設けた整合回路、４０は出力整合回路である。３５
ａ，３５ｂ，３６ａ，３６ｂ，３７はＤＣブロック用キ
ャパシタである。また、４１ａ，４１ｂは分布定数線路
で整合回路として動作している。２７ａ，２７ｂは並列
に動作する１段目ＦＥＴ１ａ，１ｂの出力側に設けた分
布定数線路で、分布定数線路２７ａ，２７ｂの一端は相
互に接続され、該接続点はキャパシタ２９を介して接地
されている。上記分布定数線路２７ａ，２７ｂはキャパ
シタ２９とともにショ−トスタブを構成し整合回路とし
て動作する。２段目ＦＥＴ２ａ，２ｂの出力側に設けた
分布定数線路３１ａ，３１ｂも、上記の１段目ＦＥＴの
出力側に設けた分布定数線路と同様にキャパシタ３３と
ともにショ−トスタブを構成し整合回路として動作す
る。６６，６７はバイアス印加用の回路で端子３０，３
４から１段目ＦＥＴ１ａ，１ｂ及び２段目ＦＥＴ２ａ，
２ｂのドレインバイアスをそれぞれ印加している。キャ
パシタ２８，３２はＤＣブロック用である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. Embodiment 1 FIG. FIG. 1 is a block diagram of a broadband FET amplifier according to a first embodiment of the present invention. In the figure, 1
a, 1b are source-grounded first-stage FETs, 2a, 2b
b denotes a source-grounded second-stage FET, in which two-stage amplifiers operate in parallel. 3 is an input terminal of the amplifier, and 4 is an output terminal of the amplifier. 38 is an input matching circuit, 39
Reference numerals a and 39b denote matching circuits provided between the first and second FETs, respectively, and reference numeral 40 denotes an output matching circuit. 35
a, 35b, 36a, 36b and 37 are DC blocking capacitors. 41a and 41b are distributed constant lines which operate as matching circuits. 27a and 27b are distributed constant lines provided on the output side of the first-stage FETs 1a and 1b operating in parallel. One ends of the distributed constant lines 27a and 27b are connected to each other, and the connection point is grounded via a capacitor 29. ing. The distributed constant lines 27a and 27b constitute a short stub together with the capacitor 29 and operate as a matching circuit. The distributed constant lines 31a and 31b provided on the output side of the second-stage FETs 2a and 2b also form a short stub together with the capacitor 33 as a matching circuit, similarly to the distributed constant lines provided on the output side of the first-stage FET. Operate. Reference numerals 66 and 67 denote circuits for applying a bias.
Fourth to first stage FETs 1a and 1b and second stage FET 2a,
2b is applied. The capacitors 28 and 32 are for a DC block.
【００１１】次に動作について説明する。入力端子３か
ら入力された信号は、入力整合回路３８におてい２分配
され１段目ＦＥＴ１ａ，１ｂにそれぞれ入力される。１
段目ＦＥＴ１ａ，１ｂによって増幅された信号はそれぞ
れ段間の整合回路３９ａ，３９ｂを介して２段目ＦＥＴ
２ａ，２ｂに入力される。２段目ＦＥＴ２ａ，２ｂによ
って増幅された信号は出力整合回路４０において合成さ
れ、出力端子４から出力される。１段目ＦＥＴの出力側
に設けられた分布定数線路はキャパシタ２９を介して接
地されショ−トスタブとして動作する。これにより１段
目ＦＥＴのドレイン・ソ−ス間の容量性成分を打ち消し
て、広帯域整合を行う。２段目ＦＥＴの出力側に設けら
れた分布定数線路についても、上記１段目ＦＥＴの出力
側に設けられた分布定数線路と同様に作用する。以上の
ように１段目及び２段目のＦＥＴの出力側にショ−トス
タブを設けることで広帯域整合が行えるとともに、上記
ショ−トスタブを構成する分布定数線路２７ａ，２７ｂ
及び３１ａ，３１ｂを相互にそれぞれ接続することによ
り、並列に動作する各段のＦＥＴのドレイン端子を直流
的に接続でき、ドレインバイアスは各段それぞれ共通の
端子３０，３４からそれぞれバイアス印加用回路６６，
６７を介して、１段目のＦＥＴ１ａ，１ｂ及び２段目の
ＦＥＴ２ａ，２ｂに印加することができる。Next, the operation will be described. The signal input from the input terminal 3 is divided into two by the input matching circuit 38 and input to the first-stage FETs 1a and 1b, respectively. 1
The signals amplified by the first-stage FETs 1a and 1b are passed through matching circuits 39a and 39b between the second stages, respectively.
2a and 2b. The signals amplified by the second-stage FETs 2a and 2b are combined in the output matching circuit 40 and output from the output terminal 4. The distributed constant line provided on the output side of the first-stage FET is grounded via the capacitor 29 and operates as a short stub. As a result, the capacitive component between the drain and source of the first-stage FET is canceled to perform broadband matching. The distributed constant line provided on the output side of the second-stage FET operates similarly to the distributed constant line provided on the output side of the first-stage FET. By providing a short stub on the output side of the first and second stage FETs as described above, broadband matching can be performed, and the distributed constant lines 27a and 27b constituting the short stub are provided.
And 31a, 31b are connected to each other, so that the drain terminals of the FETs of the respective stages operating in parallel can be connected in a DC manner, and the drain bias can be supplied from the common terminal 30, 34 to the bias application circuit 66 through the common terminal 30, 34, respectively. ,
The voltage can be applied to the first-stage FETs 1a and 1b and the second-stage FETs 2a and 2b via the gate 67.
【００１２】実施例２．図２は請求項１に係わる発明の
実施例２を示す広帯域ＦＥＴ増幅器の構成図である。図
において、図１と同様に、１ａ，１ｂはソ−ス接地され
た１段目ＦＥＴ、２ａ，２ｂはソ−ス接地された２段目
ＦＥＴ、３８は入力整合回路、３９ａ，３９ｂは１段目
と２段目のＦＥＴの段間に設けられる整合回路、４０は
出力整合回路、２８，３２，３５ａ，３５ｂ，３６ａ，
３６ｂ，３７はＤＣブロック用キャパシタ、４１ａ，４
１ｂは分布定数線路である。１段目のＦＥＴ１ａ，１ｂ
の出力側に設けられた２７ａ，２７ｂ，２７ｃ，２７ｄ
は分布定数線路で、キャパシタ２８ａ，２８ｂ，２９に
よってそれぞれ一端が短絡されショートスタブを構成し
整合回路として動作する。同様に、２段目のＦＥＴ２
ａ，２ｂの出力側に設けられた分布定数線路３１ａ，３
１ｂ，３１ｃ，３１ｄもキャパシタ３２ａ，３２ｂ，３
３によってそれぞれ一端が短絡されショートスタブを構
成し整合回路として作用する。Embodiment 2 FIG. FIG. 2 is a block diagram of a broadband FET amplifier according to a second embodiment of the present invention. In the drawing, as in FIG. 1, 1a and 1b are source-grounded first-stage FETs, 2a and 2b are source-grounded second-stage FETs, 38 is an input matching circuit, and 39a and 39b are 1st-stage FETs. A matching circuit provided between the first and second stages of FETs; 40, an output matching circuit; 28, 32, 35a, 35b, 36a,
36b and 37 are DC blocking capacitors, 41a and 4
1b is a distributed constant line. First-stage FETs 1a and 1b
27a, 27b, 27c, 27d provided on the output side of
Is a distributed constant line, one end of which is short-circuited by each of the capacitors 28a, 28b and 29 to form a short stub and operate as a matching circuit. Similarly, the second stage FET2
a, 2b distributed constant lines 31a, 3b provided on the output side.
1b, 31c and 31d are also capacitors 32a, 32b and 3
3, one end is short-circuited to each other to form a short stub and to function as a matching circuit.
【００１３】次に動作について説明する。入力端子３か
ら入力された信号は、入力整合回路３８によって２分配
され１段目ＦＥＴ１ａ，１ｂにそれぞれ入力される。１
段目ＦＥＴによって増幅された信号はそれぞれ段間の整
合回路３９ａ，３９ｂを介して２段目ＦＥＴ２ａ，２ｂ
に入力される。２段目ＦＥＴ２ａ，２ｂによって増幅さ
れた信号は出力整合回路４０において合成され、出力端
子４から出力される。先に説明したように１段目ＦＥＴ
１ａ，１ｂの出力側に設けられた分布定数線路２７ａ，
２７ｂ，２７ｃ，２７ｄはショ−トスタブとして動作
し、これにより１段目ＦＥＴ１のドレイン・ソ−ス間の
容量性成分を打ち消して、広帯域整合を行う。２段目Ｆ
ＥＴ２ａ，２ｂの出力側に設けられた分布定数線路３１
ａ，３１ｂ，３１ｃ，３１ｄについても、上記同様に作
用する。この実施例では整合に必要な所要のインダクタ
ンスは、１個のショ−トスタブを用いた場合に比べて線
路のインピ−ダンスを２倍、または線路長を約２倍にし
て実現する。さらに、この実施例２では先に説明した１
段目及び２段目の各ＦＥＴの出力側にそれぞれ設けたシ
ョ−トスタブをバイアス印加用の回路として用いるよう
に構成している。以上のように１段目及び２段目の各Ｆ
ＥＴの出力側にそれぞれショ−トスタブを２個並列に設
けることで広帯域整合を行えるとともに、上記ショ−ト
スタブを構成する分布定数線路２７ｃ，２７ｄ及び３１
ｃ，３１ｄの一端を相互にそれぞれ接続することによ
り、並列に動作する各段のＦＥＴのドレイン端子を直流
的に接続できるので、ドレインバイアスを端子３０，３
４からそれぞれ分布定数線路２７ａ，３１ａを介して１
段目のＦＥＴ１ａ，１ｂ及び２段目のＦＥＴ２ａ，２ｂ
に印加することができる。Next, the operation will be described. The signal input from the input terminal 3 is divided into two by the input matching circuit 38 and input to the first-stage FETs 1a and 1b, respectively. 1
The signals amplified by the second-stage FETs are passed through second-stage FETs 2a and 2b via matching circuits 39a and 39b between the stages.
Is input to The signals amplified by the second-stage FETs 2a and 2b are combined in the output matching circuit 40 and output from the output terminal 4. First-stage FET as explained earlier
1a and 1b, distributed constant lines 27a,
27b, 27c, and 27d operate as short stubs, thereby canceling out the capacitive component between the drain and source of the first-stage FET 1 and performing broadband matching. 2nd stage F
Distributed constant line 31 provided on the output side of ETs 2a and 2b
a, 31b, 31c, also with the 31d, act in the same manner as described above. In this embodiment, the required inductance required for matching is to double the line impedance or to approximately double the line length as compared with the case where one short stub is used.
To achieve. Further, in the second embodiment, the above-described 1
The short stubs provided on the output side of each of the first and second stage FETs are used as a bias application circuit. As described above, each F in the first and second stages
By providing two short stubs in parallel on the output side of the ET, broadband matching can be performed, and the distributed constant lines 27c, 27d and 31 constituting the short stubs are provided.
By connecting one end of each of c and 31d to each other, the drain terminals of the FETs of each stage operating in parallel can be connected in a DC manner.
4 through distributed parameter lines 27a and 31a, respectively.
First-stage FETs 1a and 1b and second-stage FETs 2a and 2b
Can be applied.
【００１４】実施例３． 図３は請求項１に係わる発明の実施例３を示す広帯域Ｆ
ＥＴ増幅器の構成図である。この実施例では、実施例２
を示す図２の構成に加えて、１段目及び２段目の各ＦＥ
Ｔの出力側と同様に各ＦＥＴの入力側にもそれぞれそ分
布定数線路及びキャパシタからなるショ−トスタブを２
個並列に設け、かつ並列に動作する各段のＦＥＴのゲー
ト端子を直流的に接続することにより、ゲ−トバイアス
を端子４５，４９からそれぞれ分布定数線路４２ａ，４
６ａを介して１段目のＦＥＴ１ａ，１ｂ及び２段目のＦ
ＥＴ２ａ，２ｂに印加することができる。Embodiment 3 FIG. FIG. 3 shows a wideband F according to a third embodiment of the present invention.
FIG. 3 is a configuration diagram of an ET amplifier. In this embodiment, the second embodiment
In addition to the configuration of FIG.
As with the output side of T, the input side of each FET has two short stubs each composed of a distributed constant line and a capacitor.
The gate bias is supplied from the terminals 45 and 49 to the distributed constant lines 42a and 4a by connecting the gate terminals of the FETs of the respective stages which are provided in parallel and operate in parallel.
6a and the first-stage FETs 1a and 1b and the second-stage F1a and 1b.
It can be applied to the ETs 2a and 2b.
【００１５】実施例４． 図４は請求項１に係わる発明の実施例４を示す広帯域Ｆ
ＥＴ増幅器の構成図である。図において、１ａ，１ｂは
ソ−ス接地された１段目のＦＥＴ、２ａ，２ｂはソ−ス
接地された２段目のＦＥＴであり、２段増幅器が並列に
動作する。３８は入力整合回路、３９ａ，３９ｂは１段
目と２段目のＦＥＴの段間に設けられる整合回路、４０
は出力整合回路である。３５ａ，３５ｂ，３６ａ，３６
ｂ，３７はＤＣブロック用キャパシタである。また、４
１ａ，４１ｂ，５８ａ，５８ｂは分布定数線路で整合回
路として動作している。分布定数線路５０ａ，５０ｂ及
び５４ａ，５４ｂと、それぞれキャパシタ５２ａ，５２
ｂ及び５６ａ，５６ｂとからそれぞれ一端が短絡された
ショートスタブを構成している。一方、分布定数線路５
１ａ，５１ｂ及び５５ａ，５５ｂとは並列に動作するＦ
ＥＴ各段の出力側において相互にそれぞれ接続され、こ
の接続点で信号は同電位となるため、これらの分布定数
線路はオ−プンスタブを構成する。以上のように上記シ
ョ−トスタブとオ−プンスタブの並列回路構成により、
各ＦＥＴの出力側に並列共振回路が構成される。Embodiment 4 FIG. Wideband F 4 showing a fourth embodiment of the invention according to claim 1
FIG. 3 is a configuration diagram of an ET amplifier. In the drawing, 1a and 1b are source-grounded first-stage FETs, 2a and 2b are source-grounded second-stage FETs, and two-stage amplifiers operate in parallel. 38 is an input matching circuit; 39a and 39b are matching circuits provided between the first and second FETs;
Is an output matching circuit. 35a, 35b, 36a, 36
b and 37 are DC blocking capacitors. Also, 4
Reference numerals 1a, 41b, 58a, and 58b are distributed constant lines and operate as matching circuits. Distributed constant lines 50a, 50b and 54a, 54b and capacitors 52a, 52
b and 56a, 56b constitute a short stub having one end short-circuited. On the other hand, the distributed constant line 5
F operating in parallel with 1a, 51b and 55a, 55b
At the output side of each stage of the ET, they are connected to each other, and at this connection point, the signals have the same potential. Therefore, these distributed constant lines constitute an open stub. As described above, by the parallel circuit configuration of the short stub and the open stub,
A parallel resonance circuit is formed on the output side of each FET.
【００１６】次に動作について説明する。入力端子３か
ら入力された信号は、入力整合回路３８において２分配
され、１段目ＦＥＴ１ａ，１ｂにそれぞれ入力される。
１段目ＦＥＴ１ａ，１ｂによって増幅された信号はそれ
ぞれ整合回路３９ａ，３９ｂを介して２段目ＦＥＴ２
ａ，２ｂに入力される。２段目ＦＥＴ２ａ，２ｂによっ
て増幅された信号は出力整合回路４０において合成され
出力端子４から出力される。１段目と２段目のＦＥＴの
出力側に構成される並列共振回路は、以下に説明するよ
うに作用する。George D. Vendelin,et al ，“Microwa
ve Circuit Design Using Linear andNonlinear Techni
ques”，WILEY INTERSCIENCE, pp180-185に示されるよ
うに、並列共振回路を用いてインピ−ダンスの周波数特
性の変化量を低減し、広帯域整合を行なう方法が知られ
ている。この実施例４では、各ＦＥＴの出力側に共振回
路を設けることにより、ショ−トスタブのみの整合に比
べ、さらに広帯域整合を図っている。この実施例４で
は、上記共振回路の誘導性成分を各ＦＥＴの出力側のシ
ョ−トスタブで構成し、容量性成分を上記ショ−トスタ
ブに並列接続のオ−プンスタブで構成している。また、
各段の上記オ−プンスタブを相互にそれぞれ接続するこ
とにより、直流に対しては各段の両ＦＥＴのドレイン端
子の電位差をゼロにしている。以上の構成により、各Ｆ
ＥＴの出力側に設けた広帯域整合に用いる共振回路を構
成するショ−トスタブをバイアス印加用回路として用
い、各段のＦＥＴのドレインバイアスを１段目は端子５
３、２段目は端子５７から並列に動作する各ＦＥＴに印
加することができる。Next, the operation will be described. The signal input from the input terminal 3 is divided into two by the input matching circuit 38 and input to the first-stage FETs 1a and 1b, respectively.
The signals amplified by the first-stage FETs 1a and 1b are passed through matching circuits 39a and 39b, respectively.
a and 2b. The signals amplified by the second-stage FETs 2a and 2b are combined in the output matching circuit 40 and output from the output terminal 4. The parallel resonance circuit configured on the output side of the first-stage and second-stage FETs operates as described below. George D. Vendelin, et al, “Microwa
ve Circuit Design Using Linear and Nonlinear Techni
ques ", WILEY INTERSCIENCE, pp. 180-185, a method is known in which a parallel resonance circuit is used to reduce the amount of change in impedance frequency characteristics and perform broadband matching. By providing a resonance circuit on the output side of each FET, broadband matching is achieved as compared with the short stub alone.In the fourth embodiment, the inductive component of the resonance circuit is reduced to the output side of each FET. , And the capacitive component is constituted by an open stub connected in parallel with the short stub.
By connecting the open stubs in each stage to each other, the potential difference between the drain terminals of both FETs in each stage is made zero for DC. With the above configuration, each F
A short stub constituting a resonance circuit used for broadband matching provided on the output side of the ET is used as a bias application circuit.
The third and second stages can be applied from the terminal 57 to each FET operating in parallel.
【００１７】実施例５．図５は請求項２に係わる発明の
実施例５を示す広帯域ＦＥＴ増幅器の構成図である。実
施例４を示す図４の構成と同様に、１ａ，１ｂはソ−ス
接地された１段目のＦＥＴ、２ａ，２ｂはソ−ス接地さ
れた２段目のＦＥＴであり、１段目と２段目のＦＥＴの
出力側にそれぞれぞれ並列共振回路が設けられている
が、この例では、上記並列共振回路の容量性回路として
オ−プンスタブではなく、一端が接地されたキャパシタ
６８及び６９として薄膜コンデンサを用いて構成してい
る。即ち、ＭＩＭキャパシタ６８ａ，６８ｂの上面金属
導体は、１段目ＦＥＴ１ａ，１ｂの出力側にそれぞれ接
続され、該上面金属導体も相互に接続される。また、Ｍ
ＩＭキャパシタ６８ａ，６８ｂの下面金属導体は接地さ
れる。並列共振回路に集中定数素子であるＭＩＭキャパ
シタを用いても、ＦＥＴ１ａとＦＥＴ１ｂのドレイン端
子を直流的に電位差ゼロで接続することができるので、
ドレンバイアス端子５３から１段目ＦＥＴ１ａ，１ｂの
両者のドレインバイアスを印加することができる。２段
目ＦＥＴ２の出力側についても、同様に並列共振回路に
ＭＩＭキャパシタを用いて、バイアス端子５７から２段
目ＦＥＴ２ａ，２ｂの両者のドレインバイアスを印加す
ることができる。以上のように並列共振回路の容量性回
路として、ＭＩＭキャパシタの様な集中定数素子を用い
ることにより、オ−プンスタブを用いるよりも回路を小
形にすることができる利点がある。Embodiment 5 FIG. FIG. 5 is a block diagram of a broadband FET amplifier according to a fifth embodiment of the present invention. Similar to the configuration of FIG. 4 showing the fourth embodiment, 1a and 1b are source-grounded first-stage FETs, 2a and 2b are source-grounded second-stage FETs, A parallel resonance circuit is provided on the output side of each of the first and second stage FETs. In this example, instead of an open stub, a capacitor 68 having one end grounded is used as a capacitive circuit of the parallel resonance circuit. The reference numeral 69 denotes a thin film capacitor. That is, the upper metal conductors of the MIM capacitors 68a and 68b are connected to the output sides of the first-stage FETs 1a and 1b, respectively, and the upper metal conductors are also connected to each other. Also, M
The lower metal conductors of the IM capacitors 68a and 68b are grounded. Even if an MIM capacitor, which is a lumped constant element, is used for the parallel resonance circuit, the drain terminals of the FET 1a and the FET 1b can be DC-connected with zero potential difference.
The drain bias of the first-stage FETs 1a and 1b can be applied from the drain bias terminal 53. Similarly, with respect to the output side of the second-stage FET 2, the drain bias of both of the second-stage FETs 2 a and 2 b can be applied from the bias terminal 57 using the MIM capacitor in the parallel resonance circuit. As described above, by using a lumped constant element such as an MIM capacitor as the capacitive circuit of the parallel resonance circuit, there is an advantage that the circuit can be made smaller than using an open stub.
【００１８】上記実施例では並列に動作するＦＥＴの出
力側に設けられた共振回路の容量性回路として、各ＦＥ
ＴについてそれぞれＭＩＭキャパシタを設けたが、該キ
ャパシタ２個を一つにまとめて１個のキャパシタとして
より効果をあげることができる。In the above embodiment, each FE is used as a capacitive circuit of a resonance circuit provided on the output side of FETs operating in parallel.
Although an MIM capacitor is provided for each of T, the two capacitors can be combined into one to achieve more effect as one capacitor.
【００１９】実施例６． 図６は請求項１に係わる発明の実施例６を示す広帯域Ｆ
ＥＴ増幅器の構成図である。図において、１ａ，１ｂ，
１ｃ，１ｄはソ−ス接地された１段目のＦＥＴ、２ａ，
２ｂ，２ｃ，２ｄはソ−ス接地された２段目のＦＥＴで
あり、各段それぞれ４個並列に動作するよう構成されて
いる。ここで、１段目ＦＥＴ１ｂ，１ｃ及び２段目ＦＥ
Ｔ２ｂ，２ｃの出力側にそれぞれぞれ設けている並列共
振回路の各ショ−トスタブ５０ｂ，５０ｃ及び５４ｂ，
５４ｃをそれぞれ中点で切り離すと図４と同様の構成と
なる。ＦＥＴ１ｂ，１ｃの出力側にそれぞれぞれ設けた
分布定数線路５０ｂ，５０ｃの一端を相互に接続し、上
記接続点をキャパシタ６０を介して接地することでショ
−トスタブを構成するとともに、直流的に同電位として
いる。同様にＦＥＴ２ｂ，２ｃの出力側にそれぞれぞれ
設けた分布定数線路５４ｂ，５４ｃの一端を相互に接続
し、上記接続点をキャパシタ６１を介して接地すること
でショ−トスタブを構成するとともに、直流的に同電位
としている。以上のように、ＦＥＴが２段増幅器で各段
それぞれ４個並列に動作する場合も、並列共振回路を上
記のように構成し、各段でショ−トスタブの一つをバイ
アス印加用回路として用い、ＦＥＴに印加する各バイア
スを各段ごとに一端子から印加することができる。Embodiment 6 FIG. Figure 6 is a broadband F showing Embodiment 6 of the invention relating to claim 1
FIG. 3 is a configuration diagram of an ET amplifier. In the figure, 1a, 1b,
1c and 1d are source-grounded first-stage FETs , 2a,
2b, 2c, and 2d are source-grounded second-stage FETs, each of which is configured to operate four in parallel. Here, the first-stage FETs 1b and 1c and the second-stage FE
Each of the short stubs 50b, 50c and 54b of the parallel resonance circuit provided on the output side of T2b, 2c, respectively.
When each of 54c is cut off at the midpoint, a configuration similar to that of FIG. 4 is obtained. One ends of distributed constant lines 50b and 50c respectively provided on the output sides of the FETs 1b and 1c are connected to each other, and the connection point is grounded via a capacitor 60 to form a short stub and to provide a direct current. It has the same potential. Similarly, one ends of distributed constant lines 54b and 54c respectively provided on the output sides of the FETs 2b and 2c are connected to each other, and the connection point is grounded via a capacitor 61 to form a short stub. The same potential. As described above, even when four FETs are operated in parallel in each stage by a two-stage amplifier, the parallel resonance circuit is configured as described above, and one of the short stubs is used as a bias application circuit in each stage. , Each bias applied to the FET can be applied from one terminal for each stage.
【００２０】実施例７． 図７はこの発明の請求項１における実施例７による広帯
域増幅器の構成図である。図において、実施例６を示す
図６と以下に説明する構成の他は同じである。この実施
例ではＦＥＴ各段の出力側の共振回路は、分布定数線路
５１ａ，６２ａと、５１ｂ，６２ｂと、５１ｃ，６２ｃ
と、５１ｄ，６２ｄの各２個のオ−プンスタブ、分布定
数線路５０ａ，５０ｂ，５０ｃ，５０ｄとそれぞれに対
応するキャパシタ５２ａ，５２ｂ，５２ｃ，５２ｄとか
らなる１個のショ−トスタブから構成される。以上のよ
うに共振回路を構成するとともに、各ＦＥＴ１ｂ，１ｃ
及びＦＥＴ２ｂ，２ｃの出力側の分布定数線路６２ｂ，
６２ｃと、６３ｂ，６３ｃの対のオ−プンスタブの一端
を接続することにより、ＦＥＴのドレインバイアスを１
段目は共通点５３から印加することができ、２段目は共
通点５７から印加することができる。Embodiment 7 FIG. Figure 7 is a block diagram of a wide-band amplifier according to Example 7 of the first aspect of the present invention. The drawing is the same as FIG. 6 showing the sixth embodiment except for the configuration described below . In this embodiment, the resonance circuits on the output side of each stage of the FET are distributed constant lines 51a, 62a, 51b, 62b, 51c, 62c.
And two open stubs 51d and 62d, and one short stub comprising distributed constant lines 50a, 50b, 50c and 50d and capacitors 52a, 52b, 52c and 52d corresponding to the respective open stubs. . In addition to configuring the resonance circuit as described above, each of the FETs 1b and 1c
And a distributed constant line 62b on the output side of the FETs 2b and 2c,
By connecting one end of a pair of open stubs 62c and 63b, 63c, the drain bias of the FET is reduced by one.
The stage can be applied from the common point 53, and the second stage can be applied from the common point 57.
【００２１】上記実施例では各共振回路が２個のオ−プ
ンスタブ及び１個のショ−トスタブからなっているが、
各共振回路を１個のオ−プンスタブ及び２個のショ−ト
スタブで構成し、ＦＥＴ１ｂ及びＦＥＴ１ｃの間及びＦ
ＥＴ２ｂ及びＦＥＴ２ｃの間にショ−トスタブを構成
し、上記ショ−トスタブの一端をそれぞれ接続し、キャ
パシタにより接地することによりＦＥＴの各バイアスを
各段ごとに一端子から印加することができる。In the above embodiment, each resonance circuit is composed of two open stubs and one short stub.
Each resonance circuit is composed of one open stub and two short stubs, and is connected between the FET 1b and the FET 1c and the F stub.
By forming a short stub between the ET 2b and the FET 2c, connecting one end of the short stub, and grounding with a capacitor, each bias of the FET can be applied from one terminal for each stage.
【００２２】以上の実施例１，２，４，５，６，７，で
はＦＥＴの出力側に共振回路を設けた例について説明し
たが、入力側に設けても同様の効果が得られる。In the first, second, fourth, fifth, sixth, and seventh embodiments, examples in which the resonance circuit is provided on the output side of the FET have been described. However, similar effects can be obtained by providing the resonance circuit on the input side.
【００２３】[0023]
【発明の効果】以上のように請求項１に係わる発明によ
れば、各ＦＥＴの、出力側または入力側、もしくは出力
側及び入力側にショ−トスタブを設けるとともに、並列
に動作する隣接する各ＦＥＴに設けた上記ショ−トスタ
ブの一端を相互に接続して、ＦＥＴの各バイアスを各段
ごとに一端子から印加することにより小形で広帯域なＦ
ＥＴ増幅器を得ることができる。As described above, according to the first aspect of the present invention, a short stub is provided on the output side or the input side, or the output side and the input side of each FET, and each adjacent FET operating in parallel is provided. By connecting one end of the short stub provided to the FET to each other and applying each bias of the FET from one terminal for each stage, a small and wide band F
An ET amplifier can be obtained.
【００２４】また、請求項２に係わる発明の広帯域ＦＥ
Ｔ増幅器では、各ＦＥＴの、出力側または入力側、もし
くは出力側及び入力側に並列共振回路を装荷するととも
に、並列に動作する隣接する各ＦＥＴに設けた上記共振
回路の容量性または誘導性スタブの一端を相互に接続し
て、ＦＥＴの各バイアスを各段ごとに一端子から印加す
ることにより小形で広帯域なＦＥＴ増幅器を得ることが
できる。Further, the wideband FE according to the second aspect of the present invention.
In the T amplifier, a parallel resonance circuit is loaded on the output side or the input side, or the output side and the input side of each FET, and the capacitive or inductive stub of the resonance circuit provided in each adjacent FET operating in parallel is provided. Are connected to each other and each bias of the FET is applied from one terminal for each stage, so that a small and wide-band FET amplifier can be obtained.
【図１】この発明の請求項１に係わる実施例１を示す広
帯域ＦＥＴ増幅器の構成図である。FIG. 1 is a configuration diagram of a broadband FET amplifier according to a first embodiment of the present invention.
【図２】この発明の請求項１に係わる実施例２を示す広
帯域ＦＥＴ増幅器の構成図である。FIG. 2 is a configuration diagram of a wideband FET amplifier according to a second embodiment of the present invention.
【図３】この発明の請求項１に係わる実施例３を示す広
帯域ＦＥＴ増幅器の構成図である。FIG. 3 is a configuration diagram of a broadband FET amplifier according to a third embodiment of the present invention.
【図４】この発明の請求項２に係わる実施例４を示す広
帯域ＦＥＴ増幅器の構成図である。FIG. 4 is a configuration diagram of a broadband FET amplifier according to a fourth embodiment of the present invention.
【図５】この発明の請求項２に係わる実施例５を示す広
帯域ＦＥＴ増幅器の構成図である。FIG. 5 is a configuration diagram of a wideband FET amplifier according to a fifth embodiment of the present invention.
【図６】この発明の請求項２に係わる実施例６を示す広
帯域ＦＥＴ増幅器の構成図である。FIG. 6 is a configuration diagram of a wideband FET amplifier according to a sixth embodiment of the present invention.
【図７】この発明の請求項２に係わる実施例７を示す広
帯域ＦＥＴ増幅器の構成図である。FIG. 7 is a configuration diagram of a wideband FET amplifier according to a seventh embodiment of the present invention.
【図８】従来例を示す広帯域増幅器の構成図である。FIG. 8 is a configuration diagram of a broadband amplifier showing a conventional example.
１，２ ＦＥＴ ３ 入力端子 ４ 出力端子 ２７，３１ 分布定数線路 ２８，２９ キャパシタ ３０，３４ バイアス端子 ３２，３３ キャパシタ ３５，３６，３７ キャパシタ ３８，５８，６５ 入力整合回路 ３９ 段間整合回路 ４０，５９，６４ 出力整合回路 ４２，４６ 分布定数線路 ４３，４４ キャパシタ ４５，４９ バイアス端子 ４７，４８ キャパシタ ５０，５１ 分布定数線路 ５２，５６ キャパシタ ５３，５７ バイアス端子 ５４，５５，５８ 分布定数線路 ６０，６１ キャパシタ ６２，６３ 分布定数線路 ６６，６７ バイアス印加用回路 ６８，６９ キャパシタ（薄膜キャパシタ） 1, 2 FET 3 input terminal 4 output terminal 27, 31 distributed constant line 28, 29 capacitor 30, 34 bias terminal 32, 33 capacitor 35, 36, 37 capacitor 38, 58, 65 input matching circuit 39 interstage matching circuit 40, 59, 64 output matching circuit 42, 46 distributed constant line 43, 44 capacitor 45, 49 bias terminal 47, 48 capacitor 50, 51 distributed constant line 52, 56 capacitor 53, 57 bias terminal 54, 55, 58 distributed constant line 60, 61 Capacitor 62, 63 Distributed parameter line 66, 67 Bias application circuit 68, 69 Capacitor (thin film capacitor)
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高木 直 鎌倉市大船五丁目１番１号 三菱電機株 式会社 電子システム研究所内 (56)参考文献 特開 平２−81503（ＪＰ，Ａ) 特開 昭56−109011（ＪＰ，Ａ) 特開 平４−104604（ＪＰ，Ａ) 特開 平２−260905（ＪＰ，Ａ) 特開 昭63−119308（ＪＰ，Ａ) 特開 昭56−98009（ＪＰ，Ａ) 特開 平１−181207（ＪＰ，Ａ) 特開 昭63−153904（ＪＰ，Ａ) 特開 昭60−163513（ＪＰ，Ａ) 特開 昭56−98009（ＪＰ，Ａ) 特表 平６−500859（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 3/60 H03F 3/193 H03F 3/68 ──────────────────────────────────────────────────続 き Continuation of the front page (72) Inventor, Nao Takagi 5-1-1, Ofuna, Kamakura City Mitsubishi Electric Corporation Electronic System Laboratory (56) References JP-A-2-81503 (JP, A) JP JP-A-56-109011 (JP, A) JP-A-4-104604 (JP, A) JP-A-2-260905 (JP, A) JP-A-63-119308 (JP, A) JP-A-56-98009 (JP) JP-A-1-181207 (JP, A) JP-A-63-153904 (JP, A) JP-A-60-163513 (JP, A) JP-A-56-98009 (JP, A) 6-500859 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H03F 3/60 H03F 3/193 H03F 3/68
Claims (2)
ランジスタと入力整合回路と出力整合回路とを備える構
成において、 上記並列動作の各電界効果トランジスタの出力側、また
は入力側、もしくは入出力側に上記各電界効果トランジ
スタ毎に対応するショートスタブを設けると共に、該各
ショートスタブの上記電界効果トランジスタ側とは異な
る他端同士を相互接続して接地する構成とし、 上記電界効果トランジスタへのバイアス電圧を各電界効
果トランジスタの段毎に上記電界効果トランジスタの一
方に印加して、他の電界効果トランジスタのバイアスは
上記ショートスタブを経由して与えるようにしたことを
特徴とする広帯域電界効果トランジスタ増幅器。In a configuration comprising a source grounded field effect transistor operating in parallel, an input matching circuit, and an output matching circuit, an output side, an input side, or an input / output side of each of the parallel operated field effect transistors is provided. A short stub corresponding to each of the field effect transistors is provided, and each of the short stubs is different from the field effect transistor side.
The other ends are connected to each other and grounded, and a bias voltage to the field-effect transistors is applied to one of the field-effect transistors for each stage of each field-effect transistor. A wide-band field-effect transistor amplifier, which is provided through the short stub.
ランジスタと入力整合回路と出力整合回路とを備える構
成において、 上記並列動作の各電界効果トランジスタの出力側、また
は入力側、もしくは入出力側に分布定数回路と先端開放
スタブまたはキャパシタ、および先端短絡スタブから構
成される並列共振回路を設けると共に、該並列共振回路
を構成する上記先端開放スタブ相当の上記電界効果トラ
ンジスタ側とは異なる他端同士を相互接続する構成と
し、 上記電界効果トランジスタへのバイアス電圧を各電界効
果トランジスタの段毎に上記電界効果トランジスタの一
方に印加して、他の電界効果トランジスタのバイアスは
上記相互接続点を経由して与えるようにしたことを特徴
とする広帯域電界効果トランジスタ増幅器。2. A configuration comprising a grounded source field effect transistor operating in parallel, an input matching circuit, and an output matching circuit, wherein the output side, the input side, or the input / output side of each of the parallel operated field effect transistors is provided. It consists of a distributed constant circuit, an open-end stub or capacitor, and a short-circuited stub.
Provided with a parallel resonant circuit is made, said parallel resonant circuit
The field-effect traverse corresponding to the open-end stub constituting
A configuration that interconnects the other ends different from the transistor side
Then , a bias voltage to the field-effect transistor is applied to one of the field-effect transistors for each stage of each field-effect transistor, and a bias of the other field-effect transistor is applied via the interconnection point. A wide-band field-effect transistor amplifier.
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