JP3011625B2 - アンプ付きイメージセンサ - Google Patents
アンプ付きイメージセンサInfo
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Description
【０００１】
【産業上の利用分野】本発明はアンプを同一チップに内
蔵した原稿読み取り用のアンプ付きイメージセンサに関
する。
蔵した原稿読み取り用のアンプ付きイメージセンサに関
する。
【０００２】
【従来の技術】センサモジュールのＳ／Ｎアップと周辺
回路の簡略化および外来ノイズの影響を小さくするため
に、信号源としてのセンサとアンプを同一のＳｉチップ
上に集積化する試みが各種のセンサにおいてなされてい
る。たとえば、ＣＣＤイメージセンサにはＦＤＡアンプ
が内蔵され、高利得と低ノイズが実現されている。Ｂｉ
・ＣＭＯＳプロセスで製作されるＢＡＳＩＳイメージセ
ンサでは同プロセスで製作できるバイポーラトランジス
タによるオペアンプが内蔵され高利得と周辺回路の簡略
化が達成されている（テレビジョン学会誌、Vol.47、PP
1177）。また、プロセスが簡単な標準的なＣＭＯＳプロ
セスによって、ＣＣＤイメージセンサやＢＡＳＩＳイメ
ージセンサよりも低価格のイメージセンサが開発、実用
化されている。画素としてフォトトランジスタを用い、
走査回路からの走査パルスに従ってフォトトランジスタ
のエミッタ電極からアクセス用ＭＯＳ−ＦＥＴを介して
共通信号ラインに画像信号を出力させるＭＯＳイメージ
センサがある。また、画素をフォトダイオードと増幅用
ＭＯＳ−ＦＥＴから構成し、フォトダイオードからの信
号電圧を増幅用ＭＯＳ−ＦＥＴのゲートに受けて動作す
る増幅型ＭＯＳイメージセンサもある。しかしながら、
これらのＭＯＳイメージセンサにはまだアンプは内蔵さ
れていない。
回路の簡略化および外来ノイズの影響を小さくするため
に、信号源としてのセンサとアンプを同一のＳｉチップ
上に集積化する試みが各種のセンサにおいてなされてい
る。たとえば、ＣＣＤイメージセンサにはＦＤＡアンプ
が内蔵され、高利得と低ノイズが実現されている。Ｂｉ
・ＣＭＯＳプロセスで製作されるＢＡＳＩＳイメージセ
ンサでは同プロセスで製作できるバイポーラトランジス
タによるオペアンプが内蔵され高利得と周辺回路の簡略
化が達成されている（テレビジョン学会誌、Vol.47、PP
1177）。また、プロセスが簡単な標準的なＣＭＯＳプロ
セスによって、ＣＣＤイメージセンサやＢＡＳＩＳイメ
ージセンサよりも低価格のイメージセンサが開発、実用
化されている。画素としてフォトトランジスタを用い、
走査回路からの走査パルスに従ってフォトトランジスタ
のエミッタ電極からアクセス用ＭＯＳ−ＦＥＴを介して
共通信号ラインに画像信号を出力させるＭＯＳイメージ
センサがある。また、画素をフォトダイオードと増幅用
ＭＯＳ−ＦＥＴから構成し、フォトダイオードからの信
号電圧を増幅用ＭＯＳ−ＦＥＴのゲートに受けて動作す
る増幅型ＭＯＳイメージセンサもある。しかしながら、
これらのＭＯＳイメージセンサにはまだアンプは内蔵さ
れていない。
【０００３】一般的には、高速の差動増幅回路が容易に
構成できるという理由で、アンプ部はバイポーラプロセ
スで作成される場合が多い。センサとアンプを１チップ
化するためには、信号を発生させるセンサ部とアンプ部
とは同一のＩＣプロセスで作成することが必要となる。
したがって、ＭＯＳイメージセンサに内蔵するアンプは
ＭＯＳ−ＦＥＴで構成しなければならない。また、増幅
型ＭＯＳイメージセンサでは多数の画素の出力端子がア
クセス用ＭＯＳ−ＦＥＴを介して共通信号ラインに接続
されているために、共通信号ラインの容量がかなり大き
くなる。入力容量が大きい場合、信号を高速で増幅する
ためのアンプとしてはゲート接地アンプが適当であるこ
とは容易に推察できる。
構成できるという理由で、アンプ部はバイポーラプロセ
スで作成される場合が多い。センサとアンプを１チップ
化するためには、信号を発生させるセンサ部とアンプ部
とは同一のＩＣプロセスで作成することが必要となる。
したがって、ＭＯＳイメージセンサに内蔵するアンプは
ＭＯＳ−ＦＥＴで構成しなければならない。また、増幅
型ＭＯＳイメージセンサでは多数の画素の出力端子がア
クセス用ＭＯＳ−ＦＥＴを介して共通信号ラインに接続
されているために、共通信号ラインの容量がかなり大き
くなる。入力容量が大きい場合、信号を高速で増幅する
ためのアンプとしてはゲート接地アンプが適当であるこ
とは容易に推察できる。
【０００４】ゲート接地アンプを接続した場合のＭＯＳ
イメージセンサの一例を図６に示す。イメージセンサ部
１はフォトダイオード２、増幅用ＭＯＳ−ＦＥＴ３、ア
クセス用ＭＯＳ−ＦＥＴ４、フォトダイオード２のリセ
ット用ＭＯＳ−ＦＥＴ５からなる画素６と、ＮＡＮＤゲ
ート７と、共通信号ライン８と、リセット電源９と、走
査回路１０とからなっている。ＮＡＮＤゲート７は走査
パルスの中間のタイミングでリセット用ＭＯＳ−ＦＥＴ
５をＯＮにするリセットパルスを発生させる。その結
果、走査パルスの前半で明信号が出力され、走査パルス
の後半で暗信号が出力される。アンプ部４０はドライブ
用ＭＯＳ−ＦＥＴ２１と、負荷用ＭＯＳ−ＦＥＴ２２
と、ソース抵抗２５と、ゲートバイアス電源３５とから
なっている。
イメージセンサの一例を図６に示す。イメージセンサ部
１はフォトダイオード２、増幅用ＭＯＳ−ＦＥＴ３、ア
クセス用ＭＯＳ−ＦＥＴ４、フォトダイオード２のリセ
ット用ＭＯＳ−ＦＥＴ５からなる画素６と、ＮＡＮＤゲ
ート７と、共通信号ライン８と、リセット電源９と、走
査回路１０とからなっている。ＮＡＮＤゲート７は走査
パルスの中間のタイミングでリセット用ＭＯＳ−ＦＥＴ
５をＯＮにするリセットパルスを発生させる。その結
果、走査パルスの前半で明信号が出力され、走査パルス
の後半で暗信号が出力される。アンプ部４０はドライブ
用ＭＯＳ−ＦＥＴ２１と、負荷用ＭＯＳ−ＦＥＴ２２
と、ソース抵抗２５と、ゲートバイアス電源３５とから
なっている。
【０００５】電源電圧を５Ｖとし、増幅用ＭＯＳ−ＦＥ
Ｔ３のゲート幅Ｗ、ゲート長Ｌの比Ｗ／Ｌ＝１５０μｍ
／３μｍ、アクセス用ＭＯＳ−ＦＥＴ４のＷ／Ｌ＝１０
０μｍ／３μｍとして、ゲートバイアス電圧源３５の電
圧値Ｖg をパラメータとした入力信号電圧Ｖsに対する
出力電圧Ｖoutの関係を図７に示す。つまり、図７は増
幅用ＭＯＳ−ＦＥＴ３のゲートに入力信号Ｖsを入力し
た場合のＶsに対するゲート接地アンプ部４０の出力電
圧Ｖoutをプロットしたものである。カーブａo、ｂoは
各々、Ｖg＝１.５Ｖ、１.７Ｖの場合のＶs に対するＶo
utを示す。ａ1およびａ2はＶg ＝１.５Ｖに設定し、プ
ロセス変動によりゲート長がプラスマイナス１０％変動
した場合のＶsに対するＶout特性を示す。ｂ1およびｂ2
はＶg＝１.７Ｖに設定し、ゲート長がプラスマイナス
１０％変動した場合のＶsに対するＶout特性を示す。
Ｔ３のゲート幅Ｗ、ゲート長Ｌの比Ｗ／Ｌ＝１５０μｍ
／３μｍ、アクセス用ＭＯＳ−ＦＥＴ４のＷ／Ｌ＝１０
０μｍ／３μｍとして、ゲートバイアス電圧源３５の電
圧値Ｖg をパラメータとした入力信号電圧Ｖsに対する
出力電圧Ｖoutの関係を図７に示す。つまり、図７は増
幅用ＭＯＳ−ＦＥＴ３のゲートに入力信号Ｖsを入力し
た場合のＶsに対するゲート接地アンプ部４０の出力電
圧Ｖoutをプロットしたものである。カーブａo、ｂoは
各々、Ｖg＝１.５Ｖ、１.７Ｖの場合のＶs に対するＶo
utを示す。ａ1およびａ2はＶg ＝１.５Ｖに設定し、プ
ロセス変動によりゲート長がプラスマイナス１０％変動
した場合のＶsに対するＶout特性を示す。ｂ1およびｂ2
はＶg＝１.７Ｖに設定し、ゲート長がプラスマイナス
１０％変動した場合のＶsに対するＶout特性を示す。
【０００６】図７においてＶg＝１.５Ｖの場合、能動的
動作範囲は２.３Ｖ〜３.１Ｖであり、Ｖg＝１.７Ｖの場
合、能動的動作範囲は２.８Ｖ〜３.６Ｖになっていて、
それ以外の電圧領域では利得が大幅に低下している。Ｖ
outの高電圧側での振幅の上限（約４. ２Ｖ）はＶsが高
くなりすぎてドライブ用ＭＯＳ−ＦＥＴ２１がＯＦＦに
近くなり、Ｖoutが負荷用ＭＯＳ−ＦＥＴ２２によって
のみ決まる状態であり、Ｖoutの低電圧側での振幅の下
限（約０.２５Ｖ）はＶsが低くなりすぎ、ドライブ用Ｍ
ＯＳ−ＦＥＴ２１のソースへの信号電流が極度に減少
し、その結果、ドレイン電流大きくなりすぎてドレイン
が低電圧に張り付く状態である。
動作範囲は２.３Ｖ〜３.１Ｖであり、Ｖg＝１.７Ｖの場
合、能動的動作範囲は２.８Ｖ〜３.６Ｖになっていて、
それ以外の電圧領域では利得が大幅に低下している。Ｖ
outの高電圧側での振幅の上限（約４. ２Ｖ）はＶsが高
くなりすぎてドライブ用ＭＯＳ−ＦＥＴ２１がＯＦＦに
近くなり、Ｖoutが負荷用ＭＯＳ−ＦＥＴ２２によって
のみ決まる状態であり、Ｖoutの低電圧側での振幅の下
限（約０.２５Ｖ）はＶsが低くなりすぎ、ドライブ用Ｍ
ＯＳ−ＦＥＴ２１のソースへの信号電流が極度に減少
し、その結果、ドレイン電流大きくなりすぎてドレイン
が低電圧に張り付く状態である。
【０００７】このように、従来例におけるアンプは能動
的動作範囲が狭く、バイアス電圧Ｖg によって、電圧軸
に沿って大きくシフトするとともに、各画素を構成する
ＭＯＳ−ＦＥＴの特性変化によって大きくシフトしてい
る。アンプ部の利得の増大とともに、ますますバイアス
電圧Ｖg の許容範囲が狭くなる。このアンプ部を安定的
に動作させるにはＶg を正確に設定することとともに、
画素における増幅用ＭＯＳ−ＦＥＴ３、アクセス用ＭＯ
Ｓ−ＦＥＴ４のばらつきを最小限に抑える必要がある
が、実用上、非常に難しい。よって、安定なアンプ部を
同一チップに内蔵することが困難であり、ＭＯＳイメー
ジセンサでは周辺回路が複雑になるが外部アンプによっ
てセンサ信号の増幅を行っていた。
的動作範囲が狭く、バイアス電圧Ｖg によって、電圧軸
に沿って大きくシフトするとともに、各画素を構成する
ＭＯＳ−ＦＥＴの特性変化によって大きくシフトしてい
る。アンプ部の利得の増大とともに、ますますバイアス
電圧Ｖg の許容範囲が狭くなる。このアンプ部を安定的
に動作させるにはＶg を正確に設定することとともに、
画素における増幅用ＭＯＳ−ＦＥＴ３、アクセス用ＭＯ
Ｓ−ＦＥＴ４のばらつきを最小限に抑える必要がある
が、実用上、非常に難しい。よって、安定なアンプ部を
同一チップに内蔵することが困難であり、ＭＯＳイメー
ジセンサでは周辺回路が複雑になるが外部アンプによっ
てセンサ信号の増幅を行っていた。
【０００８】
【発明が解決しようとする課題】上述のように、従来の
ＭＯＳ−ＦＥＴからなるゲート接地アンプ部は能動的動
作範囲が狭く、その入出力特性はドライブ用ＭＯＳ−Ｆ
ＥＴのゲートに印加するゲートバイアス電圧Ｖgによっ
て大きく変動する。また、各画素を構成するＭＯＳ−Ｆ
ＥＴの特性ばらつきに応じて入出力特性が変動する。し
たがって、全画素にわたって最適のゲートバイアス電圧
を設定することは困難である。一般に、バイポーラトラ
ンジスタに比べて、ＭＯＳ−ＦＥＴでは、その閾値電圧
Ｖt、相互コンダクタンスｇmなどのばらつきが大きい。
したがって、従来例の回路では広いダイナミックレンジ
で動作する高感度のアンプ付きイメージセンサを作成す
ることは難しいものであった。
ＭＯＳ−ＦＥＴからなるゲート接地アンプ部は能動的動
作範囲が狭く、その入出力特性はドライブ用ＭＯＳ−Ｆ
ＥＴのゲートに印加するゲートバイアス電圧Ｖgによっ
て大きく変動する。また、各画素を構成するＭＯＳ−Ｆ
ＥＴの特性ばらつきに応じて入出力特性が変動する。し
たがって、全画素にわたって最適のゲートバイアス電圧
を設定することは困難である。一般に、バイポーラトラ
ンジスタに比べて、ＭＯＳ−ＦＥＴでは、その閾値電圧
Ｖt、相互コンダクタンスｇmなどのばらつきが大きい。
したがって、従来例の回路では広いダイナミックレンジ
で動作する高感度のアンプ付きイメージセンサを作成す
ることは難しいものであった。
【０００９】本発明は、高利得でダイナミックレンジの
広いアンプ付きイメージセンサを提供することを目的と
する。
広いアンプ付きイメージセンサを提供することを目的と
する。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、本発明のアンプ付きイメージセンサは、画素をフォ
トダイオードと増幅用ＭＯＳ−ＦＥＴ、アクセス用ＭＯ
Ｓ−ＦＥＴ、リセット用ＭＯＳ−ＦＥＴで構成し、前記
リセット用ＭＯＳ−ＦＥＴを介し前記フォトダイオード
の個別電極を一定の蓄積時間の間隔でリセット電源にス
イッチし、アクセス用ＭＯＳ−ＦＥＴを介し走査パルス
に従って順次、明信号と暗信号に比例した画像信号を共
通信号ラインから出力するイメージセンサ部と、ドライ
ブ用ＭＯＳ−ＦＥＴ、前記ドライブ用ＭＯＳ−ＦＥＴの
ドレインに接続した負荷用ＭＯＳ−ＦＥＴ、前記ドライ
ブ用ＭＯＳ−ＦＥＴのゲートに接続したゲート電圧保持
用コンデンサ、前記ドライブ用ＭＯＳ−ＦＥＴのゲート
とドレイン間に接続したアンプセット用ＭＯＳ−ＦＥ
Ｔ、前記ドライブ用ＭＯＳ−ＦＥＴのソースに接続した
ソース抵抗および前記ドライブ用ＭＯＳ−ＦＥＴのドレ
インに接続したクランプ回路からなる自己バイアスゲー
ト接地アンプ部とを備え、前記共通信号ラインを前記ド
ライブ用ＭＯＳ−ＦＥＴのソースに接続し、前記クラン
プ回路の出力端子から信号を出力させることを特徴とす
る。
に、本発明のアンプ付きイメージセンサは、画素をフォ
トダイオードと増幅用ＭＯＳ−ＦＥＴ、アクセス用ＭＯ
Ｓ−ＦＥＴ、リセット用ＭＯＳ−ＦＥＴで構成し、前記
リセット用ＭＯＳ−ＦＥＴを介し前記フォトダイオード
の個別電極を一定の蓄積時間の間隔でリセット電源にス
イッチし、アクセス用ＭＯＳ−ＦＥＴを介し走査パルス
に従って順次、明信号と暗信号に比例した画像信号を共
通信号ラインから出力するイメージセンサ部と、ドライ
ブ用ＭＯＳ−ＦＥＴ、前記ドライブ用ＭＯＳ−ＦＥＴの
ドレインに接続した負荷用ＭＯＳ−ＦＥＴ、前記ドライ
ブ用ＭＯＳ−ＦＥＴのゲートに接続したゲート電圧保持
用コンデンサ、前記ドライブ用ＭＯＳ−ＦＥＴのゲート
とドレイン間に接続したアンプセット用ＭＯＳ−ＦＥ
Ｔ、前記ドライブ用ＭＯＳ−ＦＥＴのソースに接続した
ソース抵抗および前記ドライブ用ＭＯＳ−ＦＥＴのドレ
インに接続したクランプ回路からなる自己バイアスゲー
ト接地アンプ部とを備え、前記共通信号ラインを前記ド
ライブ用ＭＯＳ−ＦＥＴのソースに接続し、前記クラン
プ回路の出力端子から信号を出力させることを特徴とす
る。
【００１１】更に、ドライブ用ＭＯＳ−ＦＥＴのドレイ
ンにソースフォロア回路を接続し、ソースフォロア回路
の出力端子とドライブ用ＭＯＳ−ＦＥＴのゲート間にア
ンプセット用ＭＯＳ−ＦＥＴを接続し、アンプ部のダイ
ナミックレンジを拡大させるように構成したものであ
る。
ンにソースフォロア回路を接続し、ソースフォロア回路
の出力端子とドライブ用ＭＯＳ−ＦＥＴのゲート間にア
ンプセット用ＭＯＳ−ＦＥＴを接続し、アンプ部のダイ
ナミックレンジを拡大させるように構成したものであ
る。
【００１２】
【作用】上記構成により、自己バイアスゲート接地アン
プ部において、走査信号の前半でイメージセンサ部から
出力される明信号の出力タイミングでアンプセット用Ｍ
ＯＳ−ＦＥＴをＯＮにすることにより、ゲート電圧保持
用コンデンサに画像信号レベルに応じた最適のゲート電
圧を印加することができる。すなわち、素子の特性ばら
つきに対しても、それぞれの最適のゲート電圧が逐次自
動的にドライブ用ＭＯＳ−ＦＥＴのゲートに与えられ
る。明信号と暗信号の差が実質的な画像信号である。引
き続いて走査信号の後半でイメージセンサ部から出力さ
れる暗信号のタイミングでアンプセット用ＭＯＳ−ＦＥ
ＴをＯＦＦすることにより、先に設定した最適のゲート
電圧に基づく出力電圧がドライブ用ＭＯＳ−ＦＥＴのド
レインから得られる。ドライブ用ＭＯＳ−ＦＥＴのドレ
インとゲート間にアンプセット用ＭＯＳ−ＦＥＴを付け
た場合、アンプ出力電圧の能動的動作範囲はＶg 〜Ｖg
−Ｖt である。ソースフォロア回路を介してアンプセッ
ト用ＭＯＳ−ＦＥＴを付けた場合、ソースフォロア回路
の電圧シフトをＶgsとすると、能動的動作範囲はＶg＋
Ｖgs〜Ｖg−Ｖt に拡大する。これによりＭＯＳ−ＦＥ
Ｔで安定なゲート接地アンプが作成され、信号ライン容
量の大きなＭＯＳイメージセンサにアンプを内蔵するこ
とが可能になる。本アンプは明信号電流と暗信号電流が
画素順に交互に出力されるＭＯＳイメージセンサに最適
であり、アンプの利得アップとダイナミックレンジの拡
大の両条件を両立することができる。
プ部において、走査信号の前半でイメージセンサ部から
出力される明信号の出力タイミングでアンプセット用Ｍ
ＯＳ−ＦＥＴをＯＮにすることにより、ゲート電圧保持
用コンデンサに画像信号レベルに応じた最適のゲート電
圧を印加することができる。すなわち、素子の特性ばら
つきに対しても、それぞれの最適のゲート電圧が逐次自
動的にドライブ用ＭＯＳ−ＦＥＴのゲートに与えられ
る。明信号と暗信号の差が実質的な画像信号である。引
き続いて走査信号の後半でイメージセンサ部から出力さ
れる暗信号のタイミングでアンプセット用ＭＯＳ−ＦＥ
ＴをＯＦＦすることにより、先に設定した最適のゲート
電圧に基づく出力電圧がドライブ用ＭＯＳ−ＦＥＴのド
レインから得られる。ドライブ用ＭＯＳ−ＦＥＴのドレ
インとゲート間にアンプセット用ＭＯＳ−ＦＥＴを付け
た場合、アンプ出力電圧の能動的動作範囲はＶg 〜Ｖg
−Ｖt である。ソースフォロア回路を介してアンプセッ
ト用ＭＯＳ−ＦＥＴを付けた場合、ソースフォロア回路
の電圧シフトをＶgsとすると、能動的動作範囲はＶg＋
Ｖgs〜Ｖg−Ｖt に拡大する。これによりＭＯＳ−ＦＥ
Ｔで安定なゲート接地アンプが作成され、信号ライン容
量の大きなＭＯＳイメージセンサにアンプを内蔵するこ
とが可能になる。本アンプは明信号電流と暗信号電流が
画素順に交互に出力されるＭＯＳイメージセンサに最適
であり、アンプの利得アップとダイナミックレンジの拡
大の両条件を両立することができる。
【００１３】
【実施例】以下、本発明の一実施例を図面を用いて詳細
に説明する。図１は本発明の実施例１におけるアンプ付
きイメージセンサの等価回路である。図１において、ア
ンプ付きイメージセンサは、イメージセンサ部１とアン
プ部２０に分けられる。イメージセンサ部１はフォトダ
イオード２、フォトダイオード２の個別電極（アノー
ド）の電圧をゲートに受けて動作する増幅用ＭＯＳ−Ｆ
ＥＴ３、アクセス用ＭＯＳ−ＦＥＴ４、フォトダイオー
ド２のアノードの電圧を初期状態に戻すリセット用ＭＯ
Ｓ−ＦＥＴ５などからなる画素６と、ＮＡＮＤゲート７
と、共通信号ライン８と、リセット電源９と、走査用シ
フトレジスタ１０とからなっている。本実施例では増幅
用ＭＯＳ−ＦＥＴ３およびアクセス用ＭＯＳ−ＦＥＴ４
をｎチャンネル型ＦＥＴとし、リセット用ＭＯＳ−ＦＥ
Ｔ５もｎチャンネル型ＦＥＴとしている。端子１１、１
２は各々走査用シフトレジスタ１０を動作させるための
スタートパルス、クロックパルスの入力端子であり、１
３は多チップ構成で長尺センサを作成する場合のチップ
間の伝達パルスの出力端子であり、本端子を次段チップ
のスタート端子１１に接続することによりチップ間で直
列信号を得ることができる。
に説明する。図１は本発明の実施例１におけるアンプ付
きイメージセンサの等価回路である。図１において、ア
ンプ付きイメージセンサは、イメージセンサ部１とアン
プ部２０に分けられる。イメージセンサ部１はフォトダ
イオード２、フォトダイオード２の個別電極（アノー
ド）の電圧をゲートに受けて動作する増幅用ＭＯＳ−Ｆ
ＥＴ３、アクセス用ＭＯＳ−ＦＥＴ４、フォトダイオー
ド２のアノードの電圧を初期状態に戻すリセット用ＭＯ
Ｓ−ＦＥＴ５などからなる画素６と、ＮＡＮＤゲート７
と、共通信号ライン８と、リセット電源９と、走査用シ
フトレジスタ１０とからなっている。本実施例では増幅
用ＭＯＳ−ＦＥＴ３およびアクセス用ＭＯＳ−ＦＥＴ４
をｎチャンネル型ＦＥＴとし、リセット用ＭＯＳ−ＦＥ
Ｔ５もｎチャンネル型ＦＥＴとしている。端子１１、１
２は各々走査用シフトレジスタ１０を動作させるための
スタートパルス、クロックパルスの入力端子であり、１
３は多チップ構成で長尺センサを作成する場合のチップ
間の伝達パルスの出力端子であり、本端子を次段チップ
のスタート端子１１に接続することによりチップ間で直
列信号を得ることができる。
【００１４】アンプ部２０はドライブ用ＭＯＳ−ＦＥＴ
２１と、負荷用ＭＯＳ−ＦＥＴ２２と、アンプセット用
ＭＯＳ−ＦＥＴ２３と、ゲート電圧保持用コンデンサ２
４と、ソース抵抗２５およびクランプ回路を形成するコ
ンデンサ２６と、クランプスイッチ用ＭＯＳ−ＦＥＴ２
７と、バッファー回路２８とからなっており、ドライブ
用ＭＯＳ−ＦＥＴ２１のソースにソース抵抗２５を、ド
ライブ用ＭＯＳ−ＦＥＴ２１のゲートにゲート電圧保持
用コンデンサ２４とアンプセット用ＭＯＳ−ＦＥＴ２３
の一方の電極を、ドライブ用ＭＯＳ−ＦＥＴ２１のドレ
インに負荷用ＭＯＳ−ＦＥＴ２２のソースとアンプセッ
ト用ＭＯＳ−ＦＥＴ２３の他方の電極を、更にドライブ
用ＭＯＳ−ＦＥＴ２１のドレイン端子２９にクランプ回
路を形成するコンデンサ２６を経てクランプスイッチ用
ＭＯＳ−ＦＥＴ２７を、クランプ回路の出力端子にバッ
ファー回路２８を接続している。
２１と、負荷用ＭＯＳ−ＦＥＴ２２と、アンプセット用
ＭＯＳ−ＦＥＴ２３と、ゲート電圧保持用コンデンサ２
４と、ソース抵抗２５およびクランプ回路を形成するコ
ンデンサ２６と、クランプスイッチ用ＭＯＳ−ＦＥＴ２
７と、バッファー回路２８とからなっており、ドライブ
用ＭＯＳ−ＦＥＴ２１のソースにソース抵抗２５を、ド
ライブ用ＭＯＳ−ＦＥＴ２１のゲートにゲート電圧保持
用コンデンサ２４とアンプセット用ＭＯＳ−ＦＥＴ２３
の一方の電極を、ドライブ用ＭＯＳ−ＦＥＴ２１のドレ
インに負荷用ＭＯＳ−ＦＥＴ２２のソースとアンプセッ
ト用ＭＯＳ−ＦＥＴ２３の他方の電極を、更にドライブ
用ＭＯＳ−ＦＥＴ２１のドレイン端子２９にクランプ回
路を形成するコンデンサ２６を経てクランプスイッチ用
ＭＯＳ−ＦＥＴ２７を、クランプ回路の出力端子にバッ
ファー回路２８を接続している。
【００１５】イメージセンサ部１およびアンプ部２０を
ＣＭＯＳプロセスで同一のチップ上に作成する。ソース
抵抗２５の代わりに定電流源を用いてもよい。本実施例
では高入力インピーダンスであるというＭＯＳ−ＦＥＴ
の特徴を生かし、コンデンサを所望の電圧値に逐次設定
することが可能なバイアス電源として用ている。ゲート
電圧保持用コンデンサ２４の容量値は０.５〜１０ｐＦ
でＭＯＳ接合により形成する。ソース抵抗２５は拡散抵
抗または多結晶Ｓｉ膜で形成し、数百〜数ｋｏｈｍとす
る。１４は正電源端子、１５はリセットパルスの入力端
子、３０は出力端子、３１はアンプセットパルス（Ａ
Ｓ）の入力端子である。イメージセンサ部１の共通信号
ライン８をアンプ部２０のドライブ用ＭＯＳ−ＦＥＴ２
１のソースに接続することにより画像信号を入力してい
る。基本的にはドライブ用ＭＯＳ−ＦＥＴ２１はゲート
電圧保持用コンデンサ２４とソース抵抗２５とともに定
電流回路を構成し、ソースに信号電流が入力されるとＭ
ＯＳ−ＦＥＴ２１のドレイン電流が減少して、その結
果、負荷用ＭＯＳ−ＦＥＴ２２の電圧降下が減少して出
力電圧が増大する。
ＣＭＯＳプロセスで同一のチップ上に作成する。ソース
抵抗２５の代わりに定電流源を用いてもよい。本実施例
では高入力インピーダンスであるというＭＯＳ−ＦＥＴ
の特徴を生かし、コンデンサを所望の電圧値に逐次設定
することが可能なバイアス電源として用ている。ゲート
電圧保持用コンデンサ２４の容量値は０.５〜１０ｐＦ
でＭＯＳ接合により形成する。ソース抵抗２５は拡散抵
抗または多結晶Ｓｉ膜で形成し、数百〜数ｋｏｈｍとす
る。１４は正電源端子、１５はリセットパルスの入力端
子、３０は出力端子、３１はアンプセットパルス（Ａ
Ｓ）の入力端子である。イメージセンサ部１の共通信号
ライン８をアンプ部２０のドライブ用ＭＯＳ−ＦＥＴ２
１のソースに接続することにより画像信号を入力してい
る。基本的にはドライブ用ＭＯＳ−ＦＥＴ２１はゲート
電圧保持用コンデンサ２４とソース抵抗２５とともに定
電流回路を構成し、ソースに信号電流が入力されるとＭ
ＯＳ−ＦＥＴ２１のドレイン電流が減少して、その結
果、負荷用ＭＯＳ−ＦＥＴ２２の電圧降下が減少して出
力電圧が増大する。
【００１６】本実施例のアンプ付きイメージセンサの動
作タイミングを図２に示す。ＣＫおよびＳＴは各々走査
回路を構成する走査用シフトレジスタ１０のクロックパ
ルス、スタートパルスである。ＳＨ１、ＳＨ２〜ＳＨｎ
は走査用シフトレジスタ１０から出力される走査パルス
である。ＲＳは端子１５に入力されるリセットパルスで
ある。アノード電圧Ｖp1は先頭画素のフォトダイオード
２のアノード端子の電圧を示す。Ｉs は共通信号ライン
８に現れる信号電流、ＡＳは端子３１に印加するアンプ
セットパルス、Ｖo1は駆動用ＭＯＳ−ＦＥＴ２１のドレ
イン端子２９に出力される信号電圧、Ｖo2はクランプ回
路、バッファー回路を経て出力端子３０から出力される
出力信号電圧である。各画素において、走査パルスＳＨ
１、ＳＨ２〜ＳＨｎとセットパルスＡＳのＮＡＮＤ出力
によってアクセスタイミングの中間時点でリセット用Ｍ
ＯＳ−ＦＥＴ５がＯＮし、フォトダイオード２のアノー
ドがリセット電源９の電圧にリセットされる。リセット
時に蓄えられた電荷が光電流によって放電するために、
Ｖp1は光量に比例して上昇する。したがって、各画素に
おいて増幅用ＭＯＳ−ＦＥＴ３、アクセス用ＭＯＳ−Ｆ
ＥＴ４を介してフォトダイオード２のアノード端子の電
圧に相応した信号電流Ｉs が走査回路である走査用シフ
トレジスタ１０からの走査パルスに従って順次、共通信
号ライン８に出力される。また、各画素からの信号電流
Ｉs において、リセット直前には明信号電流Ｉpが、リ
セット直後には暗信号電流Ｉdが共通信号ライン８に出
力される。
作タイミングを図２に示す。ＣＫおよびＳＴは各々走査
回路を構成する走査用シフトレジスタ１０のクロックパ
ルス、スタートパルスである。ＳＨ１、ＳＨ２〜ＳＨｎ
は走査用シフトレジスタ１０から出力される走査パルス
である。ＲＳは端子１５に入力されるリセットパルスで
ある。アノード電圧Ｖp1は先頭画素のフォトダイオード
２のアノード端子の電圧を示す。Ｉs は共通信号ライン
８に現れる信号電流、ＡＳは端子３１に印加するアンプ
セットパルス、Ｖo1は駆動用ＭＯＳ−ＦＥＴ２１のドレ
イン端子２９に出力される信号電圧、Ｖo2はクランプ回
路、バッファー回路を経て出力端子３０から出力される
出力信号電圧である。各画素において、走査パルスＳＨ
１、ＳＨ２〜ＳＨｎとセットパルスＡＳのＮＡＮＤ出力
によってアクセスタイミングの中間時点でリセット用Ｍ
ＯＳ−ＦＥＴ５がＯＮし、フォトダイオード２のアノー
ドがリセット電源９の電圧にリセットされる。リセット
時に蓄えられた電荷が光電流によって放電するために、
Ｖp1は光量に比例して上昇する。したがって、各画素に
おいて増幅用ＭＯＳ−ＦＥＴ３、アクセス用ＭＯＳ−Ｆ
ＥＴ４を介してフォトダイオード２のアノード端子の電
圧に相応した信号電流Ｉs が走査回路である走査用シフ
トレジスタ１０からの走査パルスに従って順次、共通信
号ライン８に出力される。また、各画素からの信号電流
Ｉs において、リセット直前には明信号電流Ｉpが、リ
セット直後には暗信号電流Ｉdが共通信号ライン８に出
力される。
【００１７】アンプ部２０は共通信号ライン８からの信
号電流Ｉsをドライブ用ＭＯＳ−ＦＥＴ２１のソースに
受けて動作する。図２におけるリセットパルスＲＳおよ
びアンプセットパルスＡＳなどのタイミングパルスはゲ
ート回路の遅延機能を利用してチップ内部で発生させる
ことができる。共通信号ライン８に現れる信号電流Ｉs
は明信号電流Ｉpと暗信号電流Ｉdの交番信号からなる。
図１のイメージセンサでは露光量に比例してフォトダイ
オード２のアノード電位が上昇するので、Ｉp＞Ｉdであ
る。アンプセットパルスＡＳを用い明信号電流Ｉp のタ
イミングでアンプセット用ＭＯＳ−ＦＥＴ２３をＯＮさ
せることにより、ドライブ用ＭＯＳ−ＦＥＴ２１のゲー
トが明信号電流時点でのドレイン電圧に自己バイアスさ
れ、以降、ゲート電圧保持用コンデンサ２４により保持
される。なお、ここではアンプセットパルスＡＳが”
Ｌ”でアンプセット用ＭＯＳ−ＦＥＴ２３がＯＮすると
した。アンプセットパルスＡＳを用い暗信号電流Ｉdの
入力タイミングでアンプセット用ＭＯＳ−ＦＥＴ２３を
ＯＦＦにすることにより、コンデンサ２４に保持したゲ
ート電位に基く出力電圧、つまり画素毎にＩd−Ｉpに比
例した増幅された電圧信号Ｖo1を端子２９に得ることが
できる。端子２９から出力された信号Ｖo1は、アンプセ
ットパルスＡＳを用い明信号電流Ｉp のタイミングでク
ランプ用ＭＯＳ−ＦＥＴ２７をＯＮすることによって、
直流電圧レベルが確定した出力信号Ｖo2が得られバッフ
ァー回路２８を介して出力される。
号電流Ｉsをドライブ用ＭＯＳ−ＦＥＴ２１のソースに
受けて動作する。図２におけるリセットパルスＲＳおよ
びアンプセットパルスＡＳなどのタイミングパルスはゲ
ート回路の遅延機能を利用してチップ内部で発生させる
ことができる。共通信号ライン８に現れる信号電流Ｉs
は明信号電流Ｉpと暗信号電流Ｉdの交番信号からなる。
図１のイメージセンサでは露光量に比例してフォトダイ
オード２のアノード電位が上昇するので、Ｉp＞Ｉdであ
る。アンプセットパルスＡＳを用い明信号電流Ｉp のタ
イミングでアンプセット用ＭＯＳ−ＦＥＴ２３をＯＮさ
せることにより、ドライブ用ＭＯＳ−ＦＥＴ２１のゲー
トが明信号電流時点でのドレイン電圧に自己バイアスさ
れ、以降、ゲート電圧保持用コンデンサ２４により保持
される。なお、ここではアンプセットパルスＡＳが”
Ｌ”でアンプセット用ＭＯＳ−ＦＥＴ２３がＯＮすると
した。アンプセットパルスＡＳを用い暗信号電流Ｉdの
入力タイミングでアンプセット用ＭＯＳ−ＦＥＴ２３を
ＯＦＦにすることにより、コンデンサ２４に保持したゲ
ート電位に基く出力電圧、つまり画素毎にＩd−Ｉpに比
例した増幅された電圧信号Ｖo1を端子２９に得ることが
できる。端子２９から出力された信号Ｖo1は、アンプセ
ットパルスＡＳを用い明信号電流Ｉp のタイミングでク
ランプ用ＭＯＳ−ＦＥＴ２７をＯＮすることによって、
直流電圧レベルが確定した出力信号Ｖo2が得られバッフ
ァー回路２８を介して出力される。
【００１８】図３はアンプセット用ＭＯＳ−ＦＥＴ２３
がＯＮした場合、つまりバイアス電圧設定時のアンプの
出力電圧Ｖo1およびゲートバイアス電圧Ｖgを増幅用Ｍ
ＯＳ−ＦＥＴ３のゲートに入力される信号電圧Ｖsの関
数としてプロットしたものである。Ｖsの広い電圧範囲
にわたって、ドライブ用ＭＯＳ−ＦＥＴ２１のドレイン
端子２９に現れる出力電圧Ｖo1およびバイアス電圧Ｖg
は図７に示す振幅の上限値と振幅の下限値の間にあり、
リニアリティーの保証される能動的動作領域にある。ア
ンプセット用ＭＯＳ−ＦＥＴ２３がＯＮの場合、Ｖsに
対するＶo1の変化が小さくなるのはドライブ用ＭＯＳ−
ＦＥＴ２１のドレインからゲートへ負帰還がかかること
によるものであり、バイアス設定のためには好都合であ
る。明信号電流Ｉp のタイミングで端子２９からバイア
ス電圧Ｖgに等しい基準となる出力信号Ｖo1が出力さ
れ、暗信号電流ＩdのタイミングでＩd−Ｉpに比例した
増幅された出力電圧Ｖo1が出力される。暗信号電流Ｉd
のタイミングではアンプセット用ＭＯＳ−ＦＥＴ２３は
ＯＦＦであるために、ドライブ用ＭＯＳ−ＦＥＴ２１の
ドレインからゲートに負帰還がかからないために高利得
になる。なお、Ｉp＞Ｉdなので出力信号Ｖo2は負方向に
出力される。このアンプがリニア特性を示すためにはド
ライブ用ＭＯＳ−ＦＥＴ２１は飽和動作の状態にある必
要がある。この条件から出力信号Ｖo2のダイナミックレ
ンジは約Ｖg〜Ｖg−Ｖtである。そこで、Ｖtはドライブ
用ＭＯＳ−ＦＥＴ２１の閾値電圧である。
がＯＮした場合、つまりバイアス電圧設定時のアンプの
出力電圧Ｖo1およびゲートバイアス電圧Ｖgを増幅用Ｍ
ＯＳ−ＦＥＴ３のゲートに入力される信号電圧Ｖsの関
数としてプロットしたものである。Ｖsの広い電圧範囲
にわたって、ドライブ用ＭＯＳ−ＦＥＴ２１のドレイン
端子２９に現れる出力電圧Ｖo1およびバイアス電圧Ｖg
は図７に示す振幅の上限値と振幅の下限値の間にあり、
リニアリティーの保証される能動的動作領域にある。ア
ンプセット用ＭＯＳ−ＦＥＴ２３がＯＮの場合、Ｖsに
対するＶo1の変化が小さくなるのはドライブ用ＭＯＳ−
ＦＥＴ２１のドレインからゲートへ負帰還がかかること
によるものであり、バイアス設定のためには好都合であ
る。明信号電流Ｉp のタイミングで端子２９からバイア
ス電圧Ｖgに等しい基準となる出力信号Ｖo1が出力さ
れ、暗信号電流ＩdのタイミングでＩd−Ｉpに比例した
増幅された出力電圧Ｖo1が出力される。暗信号電流Ｉd
のタイミングではアンプセット用ＭＯＳ−ＦＥＴ２３は
ＯＦＦであるために、ドライブ用ＭＯＳ−ＦＥＴ２１の
ドレインからゲートに負帰還がかからないために高利得
になる。なお、Ｉp＞Ｉdなので出力信号Ｖo2は負方向に
出力される。このアンプがリニア特性を示すためにはド
ライブ用ＭＯＳ−ＦＥＴ２１は飽和動作の状態にある必
要がある。この条件から出力信号Ｖo2のダイナミックレ
ンジは約Ｖg〜Ｖg−Ｖtである。そこで、Ｖtはドライブ
用ＭＯＳ−ＦＥＴ２１の閾値電圧である。
【００１９】図４は本発明の実施例２におけるアンプ付
きイメージセンサの等価回路である。図４において、イ
メージセンサ部１は実施例１（図１）のものと同一であ
る。アンプ部２０はドライブ用ＭＯＳ−ＦＥＴ２１と、
負荷用ＭＯＳ−ＦＥＴ２２と、アンプセット用ＭＯＳ−
ＦＥＴ２３と、ゲート電圧保持用コンデンサ２４と、ソ
ース抵抗２５と、ソースフォロア回路３２とからなって
おり、アンプセット用ＭＯＳ−ＦＥＴ２３はドライブ用
ＭＯＳ−ＦＥＴ２１のゲートとソースフォロア回路３２
の出力端子の間に接続され、端子３１から入力されるア
ンプセットパルスＡＳによって制御される。ソースフォ
ロア回路３２はフォロア用ＭＯＳ−ＦＥＴ３３と電流負
荷用ＭＯＳ−ＦＥＴ３４から構成され、フォロア用ＭＯ
Ｓ−ＦＥＴ３３のゲートがソースフォロア回路３２の入
力端子であり、ドライブ用ＭＯＳ−ＦＥＴ２１のドレイ
ン端子２９に接続され、フォロア用ＭＯＳ−ＦＥＴ３３
のソースがソースフォロア回路３２の出力端子であり、
アンプセット用ＭＯＳ−ＦＥＴ２３の一方の電極に接続
されている。また、ドライブ用ＭＯＳ−ＦＥＴ２１のド
レイン端子２９にクランプ回路を形成するコンデンサ２
６を経てクランプスイッチ用ＭＯＳ−ＦＥＴ２７を、ク
ランプ回路の出力端子にバッファー回路を接続してい
る。
きイメージセンサの等価回路である。図４において、イ
メージセンサ部１は実施例１（図１）のものと同一であ
る。アンプ部２０はドライブ用ＭＯＳ−ＦＥＴ２１と、
負荷用ＭＯＳ−ＦＥＴ２２と、アンプセット用ＭＯＳ−
ＦＥＴ２３と、ゲート電圧保持用コンデンサ２４と、ソ
ース抵抗２５と、ソースフォロア回路３２とからなって
おり、アンプセット用ＭＯＳ−ＦＥＴ２３はドライブ用
ＭＯＳ−ＦＥＴ２１のゲートとソースフォロア回路３２
の出力端子の間に接続され、端子３１から入力されるア
ンプセットパルスＡＳによって制御される。ソースフォ
ロア回路３２はフォロア用ＭＯＳ−ＦＥＴ３３と電流負
荷用ＭＯＳ−ＦＥＴ３４から構成され、フォロア用ＭＯ
Ｓ−ＦＥＴ３３のゲートがソースフォロア回路３２の入
力端子であり、ドライブ用ＭＯＳ−ＦＥＴ２１のドレイ
ン端子２９に接続され、フォロア用ＭＯＳ−ＦＥＴ３３
のソースがソースフォロア回路３２の出力端子であり、
アンプセット用ＭＯＳ−ＦＥＴ２３の一方の電極に接続
されている。また、ドライブ用ＭＯＳ−ＦＥＴ２１のド
レイン端子２９にクランプ回路を形成するコンデンサ２
６を経てクランプスイッチ用ＭＯＳ−ＦＥＴ２７を、ク
ランプ回路の出力端子にバッファー回路を接続してい
る。
【００２０】アンプセットパルスＡＳを用い明信号電流
Ｉpのタイミングでアンプセット用ＭＯＳ−ＦＥＴ２３
をＯＮさせることにより、ドライブ用ＭＯＳ−ＦＥＴ２
１のゲートが明信号時点でのドレイン電圧からソースフ
ォロア回路３２による電圧シフト分、つまりＶgsだけ低
い電圧に自己バイアスされ、以降、ゲート電圧はゲート
電圧保持用コンデンサ２４により保持される。そこで、
Ｖgsはフォロア用ＭＯＳ−ＦＥＴ３３のゲート−ソース
間電圧である。アンプセットパルスＡＳを用い暗信号電
流Ｉdの入力タイミングでアンプセット用ＭＯＳ−ＦＥ
Ｔ２３をＯＦＦにすることにより、コンデンサ２４に保
持したゲート電圧に基ずく出力電圧を端子２９に得るこ
とができる。
Ｉpのタイミングでアンプセット用ＭＯＳ−ＦＥＴ２３
をＯＮさせることにより、ドライブ用ＭＯＳ−ＦＥＴ２
１のゲートが明信号時点でのドレイン電圧からソースフ
ォロア回路３２による電圧シフト分、つまりＶgsだけ低
い電圧に自己バイアスされ、以降、ゲート電圧はゲート
電圧保持用コンデンサ２４により保持される。そこで、
Ｖgsはフォロア用ＭＯＳ−ＦＥＴ３３のゲート−ソース
間電圧である。アンプセットパルスＡＳを用い暗信号電
流Ｉdの入力タイミングでアンプセット用ＭＯＳ−ＦＥ
Ｔ２３をＯＦＦにすることにより、コンデンサ２４に保
持したゲート電圧に基ずく出力電圧を端子２９に得るこ
とができる。
【００２１】図５はアンプセット用ＭＯＳ−ＦＥＴ２３
がＯＮした場合のアンプ出力電圧Ｖo1およびバイアス電
圧Ｖgを信号電圧Ｖsの関数としてプロットしたものであ
り、Ｖsの広い電圧範囲にわたって、出力電圧Ｖo1は高
電圧側の飽和値と低電圧の飽和値の間にり、リニアリテ
ィの保証される領域にある。このようにアンプセット用
ＭＯＳ−ＦＥＴ２３がＯＮの場合、Ｖsに対するＶo1の
変化が小さくなるのはドライブ用ＭＯＳ−ＦＥＴ２１の
ドレインからソースフォロア回路３２を介してゲートへ
負帰還がかかることによるものであり、バイアス設定の
ためには好都合である。明信号電流Ｉp のタイミングで
出力端子２９からバイアス電圧ＶgよりＶgsだけ高い基
準となる出力信号が出力され、暗信号電流Ｉd のタイミ
ングでＩd −Ｉpに比例した増幅された出力信号が出力
される。暗信号電流Ｉdのタイミングではアンプセット
用ＭＯＳ−ＦＥＴ２３はＯＦＦであるために、ドライブ
用ＭＯＳ−ＦＥＴ２１において負帰還がかからないため
に高利得である。なお、Ｉd＜Ｉpなので出力信号Ｖo2は
Ｖg＋Ｖgsを基準として負方向に出力される。本実施例
ではドライブ用ＭＯＳ−ＦＥＴ２１のドレイン電圧Ｖo1
がそのゲート電圧Ｖgよりもフォロア用ＭＯＳ−ＦＥＴ
３３のＶgsだけ高く設定されるために、ダイナミックレ
ンジは大体Ｖg＋Ｖgs〜Ｖg−Ｖtになり、図１の回路よ
りもダイナミックレンジが広くなる。
がＯＮした場合のアンプ出力電圧Ｖo1およびバイアス電
圧Ｖgを信号電圧Ｖsの関数としてプロットしたものであ
り、Ｖsの広い電圧範囲にわたって、出力電圧Ｖo1は高
電圧側の飽和値と低電圧の飽和値の間にり、リニアリテ
ィの保証される領域にある。このようにアンプセット用
ＭＯＳ−ＦＥＴ２３がＯＮの場合、Ｖsに対するＶo1の
変化が小さくなるのはドライブ用ＭＯＳ−ＦＥＴ２１の
ドレインからソースフォロア回路３２を介してゲートへ
負帰還がかかることによるものであり、バイアス設定の
ためには好都合である。明信号電流Ｉp のタイミングで
出力端子２９からバイアス電圧ＶgよりＶgsだけ高い基
準となる出力信号が出力され、暗信号電流Ｉd のタイミ
ングでＩd −Ｉpに比例した増幅された出力信号が出力
される。暗信号電流Ｉdのタイミングではアンプセット
用ＭＯＳ−ＦＥＴ２３はＯＦＦであるために、ドライブ
用ＭＯＳ−ＦＥＴ２１において負帰還がかからないため
に高利得である。なお、Ｉd＜Ｉpなので出力信号Ｖo2は
Ｖg＋Ｖgsを基準として負方向に出力される。本実施例
ではドライブ用ＭＯＳ−ＦＥＴ２１のドレイン電圧Ｖo1
がそのゲート電圧Ｖgよりもフォロア用ＭＯＳ−ＦＥＴ
３３のＶgsだけ高く設定されるために、ダイナミックレ
ンジは大体Ｖg＋Ｖgs〜Ｖg−Ｖtになり、図１の回路よ
りもダイナミックレンジが広くなる。
【００２２】
【発明の効果】以上のように本発明によれば、画素毎に
明信号と暗信号が交互に出力されるイメージセンサに自
己バイアスゲート接地アンプ部を内蔵することにより、
各画素において最適のバイアス電圧を設定することが可
能になり、高利得でダイナミックレンジの広いアンプ付
きイメージセンサを実現でき、高性能、低コストの画像
読み取り素子として極めて産業上の効果は大である。
明信号と暗信号が交互に出力されるイメージセンサに自
己バイアスゲート接地アンプ部を内蔵することにより、
各画素において最適のバイアス電圧を設定することが可
能になり、高利得でダイナミックレンジの広いアンプ付
きイメージセンサを実現でき、高性能、低コストの画像
読み取り素子として極めて産業上の効果は大である。
【図１】本発明の実施例１におけるアンプ付きイメージ
センサの等価回路である。
センサの等価回路である。
【図２】本発明の実施例１におけるアンプ付きイメージ
センサの動作タイミングチャートである。
センサの動作タイミングチャートである。
【図３】本発明の実施例１におけるバイアス電圧設定時
の入力信号電圧に対するアンプの出力電圧Ｖo1およびゲ
ートバイアス電圧Ｖgを示す特性図である。
の入力信号電圧に対するアンプの出力電圧Ｖo1およびゲ
ートバイアス電圧Ｖgを示す特性図である。
【図４】本発明の実施例２におけるアンプ付きイメージ
センサの等価回路図である。
センサの等価回路図である。
【図５】本発明の実施例２におけるバイアス電圧設定時
の入力信号電圧に対するアンプの出力電圧Ｖo1およびゲ
ートバイアス電圧Ｖgを示す特性図である。
の入力信号電圧に対するアンプの出力電圧Ｖo1およびゲ
ートバイアス電圧Ｖgを示す特性図である。
【図６】従来例のゲート接地アンプを接続した場合のＭ
ＯＳイメージセンサの等価回路である。
ＯＳイメージセンサの等価回路である。
【図７】従来例においてバイアス電圧をパラメータとし
た入力信号電圧に対する出力電圧を示す特性図である。
た入力信号電圧に対する出力電圧を示す特性図である。
１ イメージセンサ部 ２ フォトダイオード ３ 増幅用ＭＯＳ−ＦＥＴ ４ アクセス用ＭＯＳ−ＦＥＴ ５ リセット用ＭＯＳ−ＦＥＴ ６ 画素 ７ ＮＡＮＤゲート ８ 共通信号ライン ９ リセット電源 １０ 走査用シフトレジスタ ２０ アンプ部 ２１ ドライブ用ＭＯＳ−ＦＥＴ ２２ 負荷用ＭＯＳ−ＦＥＴ ２３ アンプセット用ＭＯＳ−ＦＥＴ ２４ ゲート電圧保持用コンデンサ ２５ ソース抵抗 ２６ クランプ回路を形成するコンデンサ ２７ クランプスイッチ用ＭＯＳ−ＦＥＴ ２８ バッファー回路 ３０ 出力端子 ３１ アンプセットパルスの入力端子 ３２ ソースフォロア回路 ３３ フォロア用ＭＯＳ−ＦＥＴ ３４ 電流負荷用ＭＯＳ−ＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 1/028
Claims (4)
- 【請求項１】 画素をフォトダイオードと増幅用ＭＯＳ
電界効果トランジスタ（ＭＯＳ−ＦＥＴ）、アクセス用
ＭＯＳ−ＦＥＴ、リセット用ＭＯＳ−ＦＥＴで構成し、
前記リセット用ＭＯＳ−ＦＥＴを介し前記フォトダイオ
ードの個別電極を一定の蓄積時間の間隔でリセット電源
にスイッチし、アクセス用ＭＯＳ−ＦＥＴを介し走査パ
ルスに従って順次、明信号と暗信号に比例した画像信号
を共通信号ラインから出力するイメージセンサ部と、ド
ライブ用ＭＯＳ−ＦＥＴ、前記ドライブ用ＭＯＳ−ＦＥ
Ｔのドレインに接続した負荷用ＭＯＳ−ＦＥＴ、前記ド
ライブ用ＭＯＳ−ＦＥＴのゲートに接続したゲート電圧
保持用コンデンサ、前記ドライブ用ＭＯＳ−ＦＥＴのゲ
ートとドレイン間に接続したアンプセット用ＭＯＳ−Ｆ
ＥＴ、前記ドライブ用ＭＯＳ−ＦＥＴのソースに接続し
たソース抵抗および前記ドライブ用ＭＯＳ−ＦＥＴのド
レインに接続したクランプ回路からなる自己バイアスゲ
ート接地アンプ部とを備え、前記共通信号ラインを前記
ドライブ用ＭＯＳ−ＦＥＴのソースに接続し、前記クラ
ンプ回路の出力端子から信号を出力させることを特徴と
するアンプ付きイメージセンサ。 - 【請求項２】 走査パルスの前半に出力される明信号の
タイミングでアンプセット用ＭＯＳ−ＦＥＴをＯＮさせ
ることにより、ドライブ用ＭＯＳ−ＦＥＴのゲート電圧
をドレイン電圧に自己バイアスし、走査パルスの後半に
出力される暗信号のタイミングでアンプセット用ＭＯＳ
−ＦＥＴをＯＦＦさせることにより、明信号と暗信号の
差信号に比例する増幅された信号を出力端子から順次出
力させることを特徴とする請求項１記載のアンプ付きイ
メージセンサ。 - 【請求項３】 画素をフォトダイオードと増幅用ＭＯＳ
−ＦＥＴ、アクセス用ＭＯＳ−ＦＥＴ、リセット用ＭＯ
Ｓ−ＦＥＴで構成し、前記リセット用ＭＯＳ−ＦＥＴを
介し前記フォトダイオードの個別電極を一定の蓄積時間
の間隔でリセット電源にスイッチし、アクセス用ＭＯＳ
−ＦＥＴを介し走査パルスに従って順次、明信号と暗信
号に比例した画像信号を共通信号ラインから出力するイ
メージセンサ部と、ドライブ用ＭＯＳ−ＦＥＴ、前記ド
ライブ用ＭＯＳ−ＦＥＴのドレインに接続した負荷用Ｍ
ＯＳ−ＦＥＴ、前記ドライブ用ＭＯＳ−ＦＥＴのゲート
に接続したゲート電圧保持用コンデンサ、前記ドライブ
用ＭＯＳ−ＦＥＴのドレインに接続したソースフォロア
回路、前記ソースフォロア回路の出力端子と前記ドライ
ブ用ＭＯＳ−ＦＥＴのゲート間に接続したアンプセット
用ＭＯＳ−ＦＥＴ、前記ドライブ用ＭＯＳ−ＦＥＴのソ
ースに接続したソース抵抗および前記ドライブ用ＭＯＳ
−ＦＥＴのドレインに接続したクランプ回路からなる自
己バイアスゲート接地アンプ部とを備え、前記共通信号
ラインを前記ドライブ用ＭＯＳ−ＦＥＴのソースに接続
し、前記クランプ回路の出力端子から信号を出力させる
ことを特徴とするアンプ付きイメージセンサ。 - 【請求項４】 走査パルスの前半に出力される明信号の
タイミングでアンプセット用ＭＯＳ−ＦＥＴをＯＮさせ
ることにより、ドライブ用ＭＯＳ−ＦＥＴのゲート電圧
をソースフォロア回路の出力電圧に自己バイアスし、走
査パルスの後半に出力される暗信号のタイミングでアン
プセット用ＭＯＳ−ＦＥＴをＯＦＦさせることにより、
明信号と暗信号の差信号に比例する増幅された信号を出
力端子から順次出力させることを特徴とする請求項３記
載のアンプ付きイメージセンサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6264301A JP3011625B2 (ja) | 1994-10-28 | 1994-10-28 | アンプ付きイメージセンサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6264301A JP3011625B2 (ja) | 1994-10-28 | 1994-10-28 | アンプ付きイメージセンサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08125807A JPH08125807A (ja) | 1996-05-17 |
| JP3011625B2 true JP3011625B2 (ja) | 2000-02-21 |
Family
ID=17401279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6264301A Expired - Fee Related JP3011625B2 (ja) | 1994-10-28 | 1994-10-28 | アンプ付きイメージセンサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3011625B2 (ja) |
-
1994
- 1994-10-28 JP JP6264301A patent/JP3011625B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08125807A (ja) | 1996-05-17 |
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