JP3006018B2 - Frame pulse detection circuit - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えばMUSE方式のデコーダの同期分離回路
に使用して好適なフレームパルスの検出回路に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a frame pulse detection circuit suitable for use in, for example, a sync separation circuit of a MUSE type decoder.

〔発明の概要〕[Summary of the Invention]

本発明は、映像信号に対して正極同期で且つ所定サイ
クルだけ周期的に変化するフレームパルスの検出回路に
おいて、アナログ入力信号をカップリングコンデンサを
介してアナログ／デジタル変換器に供給し、このアナロ
グ／デジタル変換器の出力信号をデジタルのハイパスフ
ィルタ回路を介してデジタル比較器に供給し、このデジ
タル比較器の出力信号よりそのフレームパルスを検出す
ることにより、映像信号のAPL（平均輝度レベル）に拘
わらず且つその映像信号に影響を与えることなく常に確
実にそのフレームパルスの検出ができるようにしたもの
である。According to the present invention, in a frame pulse detection circuit which changes in a positive polarity with respect to a video signal and periodically for a predetermined cycle, an analog input signal is supplied to an analog / digital converter via a coupling capacitor. The output signal of the digital converter is supplied to a digital comparator via a digital high-pass filter circuit, and the frame pulse is detected from the output signal of the digital comparator, thereby controlling the APL (average luminance level) of the video signal. In addition, the frame pulse can always be reliably detected without affecting the video signal.

〔従来の技術〕[Conventional technology]

所謂ハイビジョン信号を衛星放送の如く帯域が制限さ
れている放送システムで伝送するために、そのハイビジ
ョン信号を画質を劣化させることなく帯域圧縮する方式
としてMUSE（Multiple Sub−Nyquist−Sampling Encodi
ng）方式が開発されている。In order to transmit a so-called Hi-Vision signal in a broadcasting system whose band is limited like a satellite broadcast, a MUSE (Multiple Sub-Nyquist-Sampling Encodi) is used as a method of band-compressing the Hi-Vision signal without deteriorating the image quality.
ng) method has been developed.

MUSE方式の伝送信号形式はフレーム単位になってお
り、その１フレーム分の情報は第６図に示す如く、1125
本（ライン番号が１〜1125）のラインより構成されてい
る。そして、16.2MHzのサンプリング周波数により１ラ
インが480点（サンプル番号が１〜480）に標本化され、
ライン番号１及び２のラインのサンプル番号が13〜316
の間に伝送路等価用のVITS（vertical interval test s
ignal）が含まれ、これらライン番号１及び２のライン
のサンプル番号317〜480の位置にフレーム同期用の正極
同期のフレームパルスが割当てられ、各ラインのサンプ
ル番号１〜12の位置に水平同期（HD）信号が割当てられ
ている。また、ライン番号１及び２を除く各ラインには
原則としてサンプル番号13〜106の位置に色信号Ｃ又は
コントロール信号が、サンプル番号107〜480の位置に輝
度信号Ｙが割当てられている。また、色信号Ｃ及び輝度
信号Ｙを８ビットのダイナミックレンジで表現するもの
とした場合、ライン番号563及び1125のラインのサンプ
ル番号107〜480の位置にはレベルが中央値（128/256）
の直流クランプ用のクランプレベル信号が割当てられて
いる。The transmission signal format of the MUSE system is frame unit, and information of one frame is 1125 as shown in FIG.
It is composed of books (line numbers 1 to 1125). Then, one line is sampled at 480 points (sample numbers 1 to 480) at a sampling frequency of 16.2 MHz,
The sample numbers of the lines of line numbers 1 and 2 are 13 to 316
VITS (vertical interval test s
ignal), positive-polarity synchronization frame pulses for frame synchronization are assigned to the positions of sample numbers 317 to 480 of these line numbers 1 and 2, and horizontal synchronization (positions) of sample numbers 1 to 12 of each line are performed. HD) signal is assigned. In addition, in principle, color signals C or control signals are assigned to the positions of sample numbers 13 to 106, and luminance signals Y are assigned to the positions of sample numbers 107 to 480, for each line except line numbers 1 and 2. When the color signal C and the luminance signal Y are represented by an 8-bit dynamic range, the median level (128/256) is set at the positions of the sample numbers 107 to 480 of the lines 563 and 1125.
Are assigned.

第７図Ａ及びＢは夫々ライン番号１及び２のラインの
フレームパルス波形を示し、この第７図Ａ及びＢにおい
て、周波数16.2MHzの１周期を1CKとした場合、各フレー
ムパルスは時間4CK毎に値が反転する17.5ペアの方形波
よりなり、この方形波のゼロレベル“0"及びハイレベル
“1"は夫々輝度信号の黒レベル及び白レベル（100％レ
ベル）に設定されている。また、ライン番号１のフレー
ムパルスとライン番号２のフレームパルスとは位相が18
0゜異なっており垂直方向の相関が極めて低い。一方、
通常の映像信号は垂直方向の相関が高いので、その垂直
方向の相関を検出することによりそのフレームパルスを
検出することができる。FIGS. 7A and 7B show the frame pulse waveforms of the lines of line numbers 1 and 2, respectively. In FIGS. 7A and B, when one cycle of the frequency 16.2 MHz is 1 CK, each frame pulse is generated every 4 CK. The zero level “0” and the high level “1” of this square wave are set to the black level and white level (100% level) of the luminance signal, respectively. Also, the phase of the frame pulse of line number 1 and the frame pulse of line number 2 is 18
0 ° different, with very low vertical correlation. on the other hand,
Since the normal video signal has a high vertical correlation, the frame pulse can be detected by detecting the vertical correlation.

そして、ライン番号２のフレームパルスが終わった時
点t₀から8CK経過後にライン番号３のHD期間が始まり、
以後は１水平周期毎に次のライン番号のHD期間が始まる
ので、そのフレームパルスの検出ができさえすれば、そ
のフレームパルスを基準としてキータイミングパルスを
生成し、このキータイミングパルスで各ラインのHD信号
を抜取って位相誤差を求めることにより同期分離を行な
うことができる。また、MUSE方式のHD信号波形は、第８
図Ａ及びＢに示す如く、１ライン毎に立上りと立下りと
が反転するように設定されており、基準点はサンプル番
号６のレベルが128/256の位置である。これら基準点間
の周波数をPLL回路で逓倍することによりリサンプル用
のクロックパルスCPが生成され、サンプル番号８及び４
の値の和の1/2とサンプル番号６の値との差よりなる位
相誤差を最小にするようにそのPLL回路が制御される。Then, the HD period of the line number 3 starts after a lapse of 8CK from the time point t ₀ at which the frame pulse of the line number 2 ends,
After that, the HD period of the next line number starts every horizontal period. As long as the frame pulse can be detected, a key timing pulse is generated based on the frame pulse. Synchronization separation can be performed by extracting the HD signal and calculating the phase error. The MUSE HD signal waveform is
As shown in FIGS. A and B, the rise and fall are set to be reversed every line, and the reference point is the position of the sample number 6 at the level of 128/256. A clock pulse CP for resampling is generated by multiplying the frequency between these reference points by a PLL circuit.
The PLL circuit is controlled so as to minimize the phase error, which is the difference between the half of the sum of the values of.

第９図は従来のMUSE方式のデコーダの入力部を示し、
この第９図において、（１）は入力端子であり、この入
力端子（１）に図示省略したFM復調回路及び8MHzのロー
パスフィルタ回路よりベースバンドのMUSE信号が供給さ
れる。（２）は全体としてピーククランプ回路、（４）
はカップリングコンデンサ、（12）はスイッチ回路を示
し、そのMUSE信号がピーククランプ回路（２）中の抵抗
器（３）及びカップリングコンデンサ（４）を介してス
イッチ回路（12）の可動接点に供給される。そのピーク
クランプ回路（２）において、スイッチ回路（12）の可
動接点がコンデンサ（５）を介して接地されると共に、
その可動接点はダイオード（６）のカソード及びダイオ
ード（７）のアノードに共通に接続されそのダイオード
（６）のアノードは抵抗器（８）を介して接地され、そ
のダイオード（７）のカソードは抵抗器（10）を介して
直流電圧源（11）に接続され、そのダイオード（６）の
アノードはそのダイオード（７）のカソードに抵抗器
（９）を介して接続されている。FIG. 9 shows an input section of a conventional MUSE decoder.
In FIG. 9, (1) is an input terminal to which a baseband MUSE signal is supplied from an FM demodulation circuit and an 8 MHz low-pass filter circuit, not shown, to the input terminal (1). (2) is a peak clamp circuit as a whole, (4)
Denotes a coupling capacitor, and (12) denotes a switch circuit. The MUSE signal is supplied to the movable contact of the switch circuit (12) via the resistor (3) in the peak clamp circuit (2) and the coupling capacitor (4). Supplied. In the peak clamp circuit (2), the movable contact of the switch circuit (12) is grounded via the capacitor (5),
The movable contact is commonly connected to the cathode of the diode (6) and the anode of the diode (7), and the anode of the diode (6) is grounded via a resistor (8), and the cathode of the diode (7) is a resistor. The diode (6) has an anode connected to the cathode of the diode (7) via a resistor (9) via a resistor (10).

スイッチ回路（12）の一方の固定接点（12a）はスイ
ッチ回路（13）の一方の固定接点（13a）に接続され、
スイッチ回路（12）の他方の固定接点（12b）は直流ク
ランプ回路（14）を介してスイッチ回路（13）の他方の
固定接点（13b）に接続されている。直流クランプ回路
（14）は、ライン番号563及び1125のラインに伝送され
るクランプレベルを用いて１ラインに１回ずつHD期間で
入力信号の直流レベルのクランプを行なうために使用さ
れる。スイッチ回路（13）の可動接点に現われる信号が
アナログ／デジタル（A/D）変換器（15）によってデジ
タル信号DSに変換され、このデジタル信号DSがディエン
ファシス回路（16）及び逆伝送ガンマ（Γ^-1）補正回路
（17）を介して補間回路等の本線系回路に供給される。One fixed contact (12a) of the switch circuit (12) is connected to one fixed contact (13a) of the switch circuit (13),
The other fixed contact (12b) of the switch circuit (12) is connected to the other fixed contact (13b) of the switch circuit (13) via a DC clamp circuit (14). The DC clamp circuit (14) is used to clamp the DC level of the input signal in the HD period once for each line by using the clamp level transmitted to the lines of the line numbers 563 and 1125. A signal appearing at a movable contact of the switch circuit (13) is converted into a digital signal DS by an analog / digital (A / D) converter (15), and the digital signal DS is converted to a de-emphasis circuit (16) and a reverse transmission gamma (Γ). ^-1 ) It is supplied to a main line circuit such as an interpolation circuit via a correction circuit (17).

（18）は全体として同期分離回路を示し、この同期分
離回路（18）において、（19）は入力信号を所定のスラ
イスレベルを中心に２値信号に変換するデジタル比較
器、（20）はフレームパルス検出回路であり、デジタル
比較器（19）の非反転入力ポート及び反転入力ポートに
夫々A/D変換器（15）より出力されるデジタル信号DS及
び輝度信号の50％レベルの信号が供給され、この比較器
（19）の出力信号がフレームパルス検出回路（20）に供
給される。このフレームパルス検出回路（20）は相隣り
合うライン間の相関の程度を検出し、相関が所定値より
も小さいときにライン番号１及び２のラインのフレーム
パルスを検出したと判定する如くなされている（例えば
特開昭61−261973号公報参照）。そして、このフレーム
パルス検出回路（20）からはフレームパルスの検出を示
すフレームパルス検出信号FPD及びそのフレームパルス
を基準にしてHD信号を抜取るためのキータイミングパル
スが出力される。(18) shows a sync separation circuit as a whole. In the sync separation circuit (18), (19) is a digital comparator for converting an input signal into a binary signal centering on a predetermined slice level, and (20) is a frame. A pulse detection circuit, to which a digital signal DS and a 50% level signal of a luminance signal output from an A / D converter (15) are supplied to a non-inverting input port and an inverting input port of a digital comparator (19), respectively. The output signal of the comparator (19) is supplied to a frame pulse detection circuit (20). The frame pulse detection circuit (20) detects the degree of correlation between adjacent lines, and when the correlation is smaller than a predetermined value, determines that frame pulses of the lines of line numbers 1 and 2 have been detected. (See, for example, JP-A-61-261973). The frame pulse detection circuit (20) outputs a frame pulse detection signal FPD indicating the detection of the frame pulse and a key timing pulse for extracting the HD signal based on the frame pulse.

（21）はそのキータイミングパルスを用いてデジタル
信号DSよりHD信号を抜取るためのHD信号抜取回路、（2
2）は抜取ったHD信号の位相誤差を検出する位相誤差検
出回路を示し、HD信号抜取回路（21）からは水平同期パ
ルスHDP及びこの水平同期パルスHDPの周波数をその位相
誤差を最小にするように逓倍して得られるリサンプル用
のクロックパルスCPが出力される。（23）はその水平同
期パルスHDPを計数する計数回路を示し、この計数回路
（23）はフレームパルス検出信号FPDによってリセット
されライン番号563及び1125のラインのときに直流クラ
ンプ回路（19）にクランプレベルを保持するためのクラ
ンプタイミングパルスを供給する如くなされている。(21) is an HD signal extraction circuit for extracting an HD signal from the digital signal DS using the key timing pulse, (2)
2) shows a phase error detection circuit for detecting a phase error of the extracted HD signal. The HD signal extraction circuit (21) sets the horizontal synchronization pulse HDP and the frequency of the horizontal synchronization pulse HDP to minimize the phase error. A clock pulse CP for resampling obtained by multiplying as described above is output. (23) shows a counting circuit for counting the horizontal synchronizing pulse HDP. The counting circuit (23) is reset by the frame pulse detection signal FPD and is clamped by the DC clamp circuit (19) when the line number is 563 or 1125. A clamp timing pulse for maintaining the level is supplied.

第９図例の動作を説明するに、電源投入時又はチャン
ネル切替え時の如くフレーム同期がとれていない状態で
はスイッチ回路（12）の可動接点は固定設点（12a）側
に、スイッチ回路（13）の可動接点は固定接点（13a）
側に接続されて、フレームパルス検出回路（20）によっ
てフレームパルスの検出がなされる。この場合、ピーク
クランプ回路（２）が設けられているので、第７図に示
すフレームパルスが上方向又は下方向に変動した場合で
あっても夫々ダイオード（７）又は（６）が導通するこ
とにより信号レベルが中央に戻される。The operation of the example of FIG. 9 will be described. In a state where frame synchronization is not established, such as when power is turned on or when a channel is switched, the movable contact of the switch circuit (12) is moved to the fixed point (12a) side and the switch circuit (13) ) The movable contact is a fixed contact (13a)
And a frame pulse is detected by a frame pulse detection circuit (20). In this case, since the peak clamp circuit (2) is provided, even when the frame pulse shown in FIG. 7 fluctuates upward or downward, the diode (7) or (6) is turned on, respectively. Returns the signal level to the center.

そして、フレームパルスの検出がなされてフレーム同
期がとれた後には直流クランプ回路（14）が正しいタイ
ミングで動作するため、スイッチ回路（12）の可動接点
を固定接点（12b）側へ、スイッチ回路（13）の可動接
点を固定接点（13b）側へ切替えることにより、各ライ
ンの第６図のHD期間において直流レベルのクランプが行
なわれる。このように直流クランプ回路（14）が動作し
ている段階では直流変動は存在しないためピーククラン
プ回路（２）はスルー状態で使用されている。After the frame pulse is detected and the frame is synchronized, the DC clamp circuit (14) operates at the correct timing. Therefore, the movable contact of the switch circuit (12) is moved to the fixed contact (12b) side and the switch circuit ( By switching the movable contact 13) to the fixed contact (13b), the DC level is clamped in the HD period of each line in FIG. As described above, when the DC clamp circuit (14) is operating, there is no DC fluctuation, so the peak clamp circuit (2) is used in a through state.

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

しかしながら、MUSE信号はエンコーダ側でエンファシ
スが施されていることも起因して第７図Ａに示す如く、
フレームパルスにはオーバシュートOS及びアンダーシュ
ートUSが生じる。そこで、これらオーバシュートOS及び
アンダーシュートUSを抑制すべくピーククランプ回路
（２）には抵抗器（３）及びコンデンサ（５）よりなる
積分回路が設けられているため、映像信号のAPL（平均
輝度レベル）が黒レベル又は白レベルに近い場合にはデ
ジタル信号DSとしてのフレームパルスが夫々第10図Ａ又
はＢに示す如く輝度信号の50％レベルの信号を横切らな
くなり、フレームパルスの検出ができなくなる不都合が
あった。However, as shown in FIG. 7A, the MUSE signal is also subjected to emphasis on the encoder side.
An overshoot OS and an undershoot US occur in the frame pulse. In order to suppress the overshoot OS and the undershoot US, the peak clamp circuit (2) is provided with an integrating circuit including a resistor (3) and a capacitor (5). (Level) is close to the black level or the white level, the frame pulse as the digital signal DS does not cross the 50% level signal of the luminance signal as shown in FIG. 10A or 10B, and the frame pulse cannot be detected. There was an inconvenience.

また、第７図Ａ及びＢに示す如く、ライン番号１及び
２のラインのフレームパルスの前部には夫々白レベルWL
及び黒レベルBLの信号が割当てられているため、映像信
号のAPLが黒レベル又は白レベルに近いときには何れか
のラインのフレームパルスが特に大きく変動することに
なる。As shown in FIGS. 7A and 7B, white levels WL are respectively provided at the fronts of the frame pulses of the lines 1 and 2.
And the signal of the black level BL is assigned, so that when the APL of the video signal is close to the black level or the white level, the frame pulse of any line fluctuates particularly greatly.

また、入力端子（１）とA/D変換器（15）とを接続す
るラインは本来の映像信号が伝送される本線系のアナロ
グ信号ラインと考えることができるが、このような本線
系のアナログ信号ラインにピーククランプ回路（２）の
ような時定数回路が付加されるのは一般的に好ましいこ
とではない。The line connecting the input terminal (1) and the A / D converter (15) can be considered as a main line analog signal line for transmitting an original video signal. It is generally not preferable to add a time constant circuit such as a peak clamp circuit (2) to the signal line.

本発明は斯かる点に鑑み、映像信号に対して正極同期
で且つ所定サイクルだけ周期的に変化するフレームパル
スの検出回路において、その映像信号のAPLに拘わらず
且つその映像信号に影響を与えることなく常に確実にそ
のフレームパルスの検出ができるようにすることを目的
とする。SUMMARY OF THE INVENTION In view of the above, the present invention provides a detection circuit for a frame pulse that is synchronized with a video signal in a positive polarity and periodically changes by a predetermined cycle, regardless of the APL of the video signal and affecting the video signal. It is an object of the present invention to ensure that the frame pulse can always be detected without fail.

〔課題を解決するための手段〕[Means for solving the problem]

上記の課題を解決するために、本発明は、下記の手段
を備えたフレームパルスの検出回路を提供する。即ち、 映像信号に対して、正極同期で且つ所定サイクルだけ
周期的に変化するフレームパルスの検出回路において、 アナログ入力信号をカップリング・コンデンサを介し
てアナログ／デジタル変換器に供給し、該アナログ／デ
ジタル変換器でデジタル信号に変換した後、デジタル・
ハイパスフィルタ回路を通して高域成分を取り出して、
デジタル比較器の第１のポートに供給するとともに、該
デジタル比較器の第２のポートに所定の参照信号を供給
して、両者を比較し、その結果該デジタル比較器から出
力される２値信号にもとづいて、上記フレームパルスを
検出するようにしたフレームパルスの検出回路を提供す
る。In order to solve the above-mentioned problem, the present invention provides a frame pulse detection circuit including the following means. That is, in a frame pulse detection circuit that changes in synchronization with a video signal in a positive polarity and periodically for a predetermined cycle, an analog input signal is supplied to an analog / digital converter via a coupling capacitor. After converting to a digital signal with a digital converter,
Take out the high frequency component through the high pass filter circuit,
A binary signal output from the digital comparator is supplied to a first port of the digital comparator and a predetermined reference signal is supplied to a second port of the digital comparator to compare the two. And a frame pulse detection circuit for detecting the frame pulse.

〔作用〕[Action]

斯かる本発明によれば、アナログ信号の段階ではフレ
ームパルス用のピーククランプ回路が付加されていない
ので、その映像信号への影響がない。また、デジタル比
較器（25）の前にハイパスフィルタ回路（24）が設けら
れているので、その映像信号のAPLが変動しても確実に
そのフレームパルスを検出することができる。According to the present invention, since the peak clamp circuit for the frame pulse is not added at the stage of the analog signal, there is no influence on the video signal. Further, since the high-pass filter circuit (24) is provided before the digital comparator (25), even if the APL of the video signal fluctuates, the frame pulse can be reliably detected.

〔実施例〕〔Example〕

以下、本発明によるフレームパルスの検出回路の一実
施例につき第１図〜第５図を参照して説明しよう。本例
はMUSE方式のデコーダの入力部に本発明を適用したもの
であり、この第１図において第９図に対応する部分には
同一符号を付してその詳細説明は省略する。An embodiment of a frame pulse detecting circuit according to the present invention will be described below with reference to FIGS. In this example, the present invention is applied to an input section of a decoder of the MUSE system. In FIG. 1, portions corresponding to FIG. 9 are denoted by the same reference numerals, and detailed description thereof will be omitted.

第１図は本例のMUSE方式のデコーダ９入力部を示し、
この第１図において、入力端子（１）に供給されるアナ
ログのMUSE信号をカップリングコンデンサ（４）を介し
てスイッチ回路（12）の可動接点に供給し、このスイッ
チ回路（12）の一方及び他方の固定接点を夫々直接に及
び直流クランプ回路（14）を介してスイッチ回路（13）
の一方及び他方の固定接点に接続し、このスイッチ回路
（13）の可動接点に現われる信号をサンプリング周波数
が16.2MHzのA/D変換器（15）により例えば８ビットのデ
ジタル信号DSに変換し、このデジタル信号DSをディエン
ファシス回路（16）及び逆伝送ガンマ（Γ^-1）補正回路
（17）を介して図示省略した本線系の回路に供給する。
直流クランプが１ライン（１水平周期）に１回程度行な
われるため、そのカップリングコンデンサ（４）による
時定数は１水平周期（29.63μsec）よりも充分長いもの
である必要がある。FIG. 1 shows an input section of the decoder 9 of the MUSE system of the present embodiment,
In FIG. 1, an analog MUSE signal supplied to an input terminal (1) is supplied to a movable contact of a switch circuit (12) via a coupling capacitor (4). A switch circuit (13) through the other fixed contact directly and via a DC clamp circuit (14)
And a signal appearing at the movable contact of the switch circuit (13) is converted into an 8-bit digital signal DS by an A / D converter (15) having a sampling frequency of 16.2 MHz, for example. This digital signal DS is supplied to a main line circuit (not shown) via a de-emphasis circuit (16) and a reverse transmission gamma (Γ ^-1 ) correction circuit (17).
Since DC clamping is performed about once per line (one horizontal cycle), the time constant of the coupling capacitor (4) needs to be sufficiently longer than one horizontal cycle (29.63 μsec).

同期分離回路（18）において、（24）はデジタルフィ
ルタよりなるハイパスフィルタ（HPF）回路、（25）は
デジタル比較器を示し、そのデジタル信号DSをハイパス
フィルタ回路（24）で濾波して得られる高域デジタル信
号HPDS及び値が０の参照信号V₀を夫々比較器（25）の非
反転入力ポート及び反転入力ポートに供給し、この比較
器（25）より出力される２値信号をフレームパルス検出
回路（20）に供給する。この同期分離回路（18）の他の
構成は第９図例と同じである。In the sync separation circuit (18), (24) indicates a high-pass filter (HPF) circuit composed of a digital filter, and (25) indicates a digital comparator, which is obtained by filtering the digital signal DS with the high-pass filter circuit (24). The high-band digital signal HPDS and the reference signal V ₀ having a value of 0 are supplied to the non-inverting input port and the inverting input port of the comparator (25), respectively, and the binary signal output from the comparator (25) is converted to a frame pulse. Supply to the detection circuit (20). The other configuration of the sync separation circuit (18) is the same as that of the example of FIG.

第２図は第１図例中のハイパスフィルタ回路（24）の
具体的構成例を示し、この第２図において、サンプリン
グ周波数が16.2MHzのパルスの１周期をＤとした場合、
（26A）〜（26K）、（27A）〜（27J）は夫々遅延時間が
2Dの遅延回路、（28A）〜（28K）は夫々加算器、（29
A）〜（29L）は夫々入力信号に値がK0〜K22の係数を乗
ずる乗算器である。この場合、遅延回路（26A）〜（26
K）、（27K）〜（27A）をこの順序で接続し、先頭の遅
延回路（26A）に入力ポート（24a）を介してデジタル信
号DSを供給し、遅延回路（26A）〜（26K）への入力信号
を夫々加算器（28A）〜（28K）を用いて遅延回路（27
A）〜（27K）よりの出力信号に加算し、これら加算器
（28A）〜（28K）の出力信号を夫々乗算器（29A）〜（2
9K）に供給し、遅延回路（26K）の出力信号を乗算器（2
9L）に供給する。そして、多入力の加算器（30）により
これら乗算器（29A）〜（29L）の出力信号の和信号を求
め、この和信号を出力ポート（24b）を介して第１図の
比較器（25）に供給する。この和信号が高域デジタル信
号HPDSとなる。FIG. 2 shows a specific configuration example of the high-pass filter circuit (24) in the example of FIG. 1. In FIG. 2, when one cycle of a pulse having a sampling frequency of 16.2 MHz is D,
(26A)-(26K), (27A)-(27J) are delay times respectively
2D delay circuits, (28A) to (28K) are adders, (29
A) to (29L) are multipliers for multiplying the input signals by coefficients of K0 to K22, respectively. In this case, the delay circuits (26A) to (26A)
K), (27K) to (27A) are connected in this order, a digital signal DS is supplied to the leading delay circuit (26A) via the input port (24a), and the delay circuit (26A) to (26K) is supplied. The input signal of each of the adders (28A) to (28K) is
A) to (27K), and adders (28A) to (28K) output signals from multipliers (29A) to (2K)
9K) and the output signal of the delay circuit (26K) to the multiplier (2
9L). Then, a sum signal of the output signals of these multipliers (29A) to (29L) is obtained by a multi-input adder (30), and this sum signal is output via an output port (24b) to a comparator (25) shown in FIG. ). This sum signal becomes the high band digital signal HPDS.

第２図例において、各乗算器（29A）〜（29L）で乗ず
る係数K0〜K22の値を夫々第１表に示す如く設定した 場合には、その第２図例のハイパスフィルタ回路（24）
の周波数特性は第３図に示す如く、カットオフ周波数が
略0.5MHz程度になる。In the example of FIG. 2, the values of the coefficients K0 to K22 to be multiplied by the respective multipliers (29A) to (29L) are set as shown in Table 1. In such a case, the high-pass filter circuit (24) shown in FIG.
As shown in FIG. 3, the cut-off frequency is about 0.5 MHz.

この第２図例のハイパスフィルタ回路（24）に第４図
Ａに示す如く前部の信号レベルが黒レベルのフレームパ
ルスを供給した場合には、その出力信号においてフレー
ムパルスの部分は第４図Ｂに示す如く値が０の直流信号
V₀を中心として上下に振れる信号となることが確かめら
れた。また、そのハイパスフィルタ回路（24）に第５図
Ａに示す如く前部の信号レベルが白レベルのフレームパ
ルスを供給した場合には、その出力信号においてフレー
ムパルスの部分は第５図Ｂに示す如く値が０の直流信号
V₀を中心として上下に振れる信号となることが確かめら
れた。本例ではデジタル比較器（25）の反転入力ポート
にその値が０の直流信号V₀を参照信号として供給してい
るため、そのハイパスフィルタ回路（24）から出力され
るフレームパルスを常に確実に２値化することができ
る。従って、本例によれば映像信号のAPLに拘わらず、
また、ライン番号１又は２のラインの如く（第７図参
照）フレームパルスの直前のレベルが白レベルWL又は黒
レベルBLの何れであっても、フレームパルス検出回路
（20）がそのフレームパルスを常に確実に検出できる利
益がある。When a frame pulse having a black signal level at the front is supplied to the high-pass filter circuit (24) of the example of FIG. 2 as shown in FIG. 4A, the frame pulse portion in the output signal is the same as that of FIG. DC signal whose value is 0 as shown in B
It was confirmed that a signal swing up and down around the V _0. When a frame pulse having a white signal level at the front portion is supplied to the high-pass filter circuit (24) as shown in FIG. 5A, the frame pulse portion in the output signal is shown in FIG. 5B. DC signal with value 0
It was confirmed that a signal swing up and down around the V _0. In this example, the DC signal V ₀ having the value of 0 is supplied as a reference signal to the inverting input port of the digital comparator (25), so that the frame pulse output from the high-pass filter circuit (24) is always reliably output. It can be binarized. Therefore, according to this example, regardless of the APL of the video signal,
Even if the level immediately before the frame pulse is either the white level WL or the black level BL as in the line of line number 1 or 2 (see FIG. 7), the frame pulse detection circuit (20) detects the frame pulse. There is always a benefit that can be reliably detected.

第１図例の全体の動作を説明するに、電源投入時又は
チャンネル切替時にはスイッチ回路（12）の可動接点と
スイッチ回路（13）の可動接点とを夫々の一方の固定接
点を介して直接に接続する。そして、ハイパスフィルタ
回路（24）、比較器（25）及びフレームパルス検出回路
（20）によってフレームパルスの検出がなされてフレー
ム同期がとれた後に、直流レベルのクランプを行なうた
めにスイッチ回路（12）の可動接点とスイッチ回路（1
3）の可動接点とを夫々の他方の固定接点及び直流クラ
ンプ回路（14）を介して接続する。この場合、既にフレ
ーム同期がとれて各水平同期（HD）信号の位置が正確に
識別できているため、その直流クランプ回路（14）によ
って安定に直流レベルのクランプが行なわれる。To explain the overall operation of the example shown in FIG. 1, when the power is turned on or the channel is switched, the movable contact of the switch circuit (12) and the movable contact of the switch circuit (13) are directly connected via one of the fixed contacts. Connecting. Then, after the frame pulse is detected by the high-pass filter circuit (24), the comparator (25) and the frame pulse detection circuit (20) and the frame is synchronized, the switch circuit (12) for clamping the DC level Movable contact and switch circuit (1
The movable contact of 3) is connected via the other fixed contact and the DC clamp circuit (14). In this case, since the position of each horizontal synchronizing (HD) signal has been accurately identified by the frame synchronization, the DC level clamping is stably performed by the DC clamping circuit (14).

この場合、本例では入力端子（１）とA/D変換器（1
5）との間の本線系のアナログ信号ラインに、第９図例
で使用されているようなピーククランプ回路（２）が付
加されていないため、映像信号をより忠実に再生できる
利益がある。In this case, in this example, the input terminal (1) and the A / D converter (1
Since the peak clamp circuit (2) used in the example of FIG. 9 is not added to the main analog signal line between 5), there is an advantage that the video signal can be reproduced more faithfully.

また、本例ではそのピーククランプ回路（２）が付加
されていないため、フレームパルスに付随するオーバシ
ュートOS及びアンダーシュートUS（第７図Ａ参照）を除
去することはできないが、例えば第４図Ｂに示す如く、
そのフレームパルスにオーバシュートOS及びアンダーシ
ュートUSが付随していても、その出力信号が値が０の直
流信号V₀を中心として上下に振れることに変わりはない
ため、そのようなオーバシュートOS及びアンダーシュー
トUSが付随したままでも正確にフレームパルスを検出す
ることができる。In this example, since the peak clamp circuit (2) is not added, the overshoot OS and the undershoot US (see FIG. 7A) accompanying the frame pulse cannot be removed. As shown in B,
Even if the frame pulse is accompanied by an overshoot OS and an undershoot US, the output signal still swings up and down around the DC signal V ₀ having a value of 0. Even if the undershoot US is attached, the frame pulse can be accurately detected.

尚、本発明は上述実施例に限定されず、例えばハイパ
スフィルタ回路としてバンドパスフィルタ回路を使用す
るなど、本発明の要旨を逸脱しない範囲で種々の構成を
採り得ることは勿論である。It should be noted that the present invention is not limited to the above-described embodiment, and it is needless to say that various configurations can be adopted without departing from the gist of the present invention, for example, using a band-pass filter circuit as a high-pass filter circuit.

〔発明の効果〕〔The invention's effect〕

本発明によれば、映像信号のAPLに拘わらず、且つそ
の映像信号に影響を与えることなく、常に確実にフレー
ムパルスの検出ができる利益がある。According to the present invention, there is an advantage that the frame pulse can always be reliably detected regardless of the APL of the video signal and without affecting the video signal.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明の一実施例のMUSE方式のデコーダの入力
部を示す構成図、第２図は第１図例中のハイパスフィル
タ（HPF）回路の一例を示す構成図、第３図は第２図例
の周波数特性を示す線図、第４図及び第５図は夫々第２
図例のハイパスフィルタ回路の入出力信号の例を示す線
図、第６図はMUSE方式の伝送信号の１フレームの情報を
示す線図、第７図及び第８図は夫々MUSE方式のフレーム
パルス波形及び水平同期（HD）信号波形を示す信号波形
図、第９図は従来のMUSE方式のデコーダの入力部を示す
構成図、第10図は従来の信号波形を示す信号波形図であ
る。 （４）はカップリングコンデンサ、（14）は直流クラン
プ回路、（15）はA/D変換器、（24）はハイパスフィル
タ（HPF）回路、（25）はデジタル比較器である。FIG. 1 is a block diagram showing an input section of a MUSE type decoder according to one embodiment of the present invention, FIG. 2 is a block diagram showing an example of a high-pass filter (HPF) circuit in the example of FIG. 1, and FIG. FIG. 4 is a diagram showing the frequency characteristics of the example of FIG. 2, and FIGS.
FIG. 6 is a diagram showing an example of input / output signals of the high-pass filter circuit of the example, FIG. 6 is a diagram showing information of one frame of a MUSE transmission signal, and FIGS. 7 and 8 are MUSE frame pulses, respectively. FIG. 9 is a signal waveform diagram showing a waveform and a horizontal synchronization (HD) signal waveform, FIG. 9 is a configuration diagram showing an input section of a conventional MUSE type decoder, and FIG. 10 is a signal waveform diagram showing a conventional signal waveform. (4) is a coupling capacitor, (14) is a DC clamp circuit, (15) is an A / D converter, (24) is a high-pass filter (HPF) circuit, and (25) is a digital comparator.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】映像信号に対して、正極同期で且つ所定サ
イクルだけ周期的に変化するフレームパルスの検出回路
において、 アナログ入力信号をカップリング・コンデンサを介して
アナログ／デジタル変換器に供給し、該アナログ／デジ
タル変換器の出力信号をデジタルのハイパスフィルタ回
路を介して、デジタル比較器の第１のポートに供給する
とともに、 所定の参照信号を該デジタル比較器の第２のポートに供
給し、 該デジタル比較器より出力される２値信号にもとづい
て、上記フレームパルスを検出するようにしたことを特
徴とするフレームパルスの検出回路。1. A detection circuit for a frame pulse, which is positively synchronized with a video signal and periodically changes by a predetermined cycle, supplies an analog input signal to an analog / digital converter via a coupling capacitor, Supplying an output signal of the analog / digital converter to a first port of the digital comparator via a digital high-pass filter circuit, and supplying a predetermined reference signal to a second port of the digital comparator; A frame pulse detection circuit, wherein the frame pulse is detected based on a binary signal output from the digital comparator.