JP3005521B2 - Proximity detection method for centering a signal within the dynamic range of a peak detection proximity detector - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、ピークを基準にし
たスレッショルド（ｐｅａｋ−ｒｅｆｅｒｅｎｃｅｄ−
ｔｈｒｅｓｈｈｏｌｄ）（以下「ピーク基準スレッショ
ルド」という。）検出型近接検出器に関し、特にホール
素子及びホール電圧増幅器を含む鉄の歯車の歯のトラン
スジューサに関し、より詳細にはトランスジューサの出
力電圧信号ピークが検出器の動的範囲内で自動的に中心
付けされるトランスジューサに関する。なお、本願は１
９９６年１月１７日付けで出願され係属中の米国特許出
願第０８／５８７，４０６号の一部継続出願である。本
明細書において用いられる用語「磁性物」は、磁化され
た本体、鉄の本体、及び周囲磁界を変化させる傾向を有
する低磁気リラクタンスを有する他の本体に適用される
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a peak-based threshold.
threshold (hereinafter referred to as "peak reference threshold") detection-type proximity detector, and more particularly, to an iron gear tooth transducer including a Hall element and a Hall voltage amplifier, and more particularly, the output voltage signal peak of the transducer is a detector. Automatically centered within the dynamic range of the transducer. In addition, this application is 1
It is a continuation-in-part of U.S. patent application Ser. No. 08 / 587,406, filed Jan. 17, 996, pending. As used herein, the term "magnetic material" applies to magnetized bodies, iron bodies, and other bodies with low magnetic reluctance that have a tendency to change the surrounding magnetic field.

【０００２】[0002]

【従来の技術】１９９５年８月１５に発行された米国特
許第５，４４２，２８３号には、ホール信号のピーク基
準スレッショルド検出器を採用した集積回路ホール電圧
近接検出器が記載されている。該集積回路チップは磁石
の磁極に取り付けられている。ピーク基準スレッショル
ド型の信号検出器は、（例えば、通過する歯車の歯の接
近に対応する）ホール電圧の勾配を追跡し、そして（例
えば、２つの歯車の歯間の谷の接近に対応する）反対方
向のそれに続くホール電圧の勾配の開始を示す出力信号
を生成する前に、後に続くピーク電圧を一時的に保持す
る。BACKGROUND OF THE INVENTION U.S. Pat. No. 5,442,283, issued Aug. 15, 1995, describes an integrated circuit Hall voltage proximity detector employing a peak reference threshold detector for Hall signals. The integrated circuit chip is mounted on the poles of a magnet. A peak-based threshold type signal detector tracks the slope of the Hall voltage (e.g., corresponding to the approach of a passing gear tooth) and (e.g., corresponds to the approach of a valley between two gear teeth). The subsequent peak voltage is temporarily held before generating an output signal indicating the onset of the subsequent Hall voltage gradient in the opposite direction.

【０００３】上記特許においては、ホール電圧保持回路
は、キャパシタと、該キャパシタから又はそれに電荷を
制御可能にリークさせ、２値出力信号における遷移を与
える比較器の間違ったトリップを防止する手段とを含
む。こうして、キャパシタの保持電圧は、歯車の歯の通
過速度が遅くなるにつれ、正確さを保つための損失を増
大させることに至るだれ（ｄｒｏｏｐ）を有し、従っ
て、検出器は正確な検出が可能である歯車の歯の最小速
度を有する。自動車のエンジン室に用いられるキャパシ
タは、典型的には−４０℃から１７０℃の温度範囲にわ
たって動作することが要求される。米国特許第５，４４
２，２８３号に記載された種類のピーク基準スレッショ
ルド検出器がそのように用いられるとき、それに関連し
たピーク保持キャパシタは、スタートアップ（クランク
のスタート）で正しいシリンダ点火回数をミスすること
を防止するため、非常に高い漏れ抵抗値を持たねばなら
ない。そのような高価なキャパシタを用いたとしても、
最初の点火の１回又は２回をミスすることが起こるであ
ろう。In the above patent, the Hall voltage holding circuit comprises a capacitor and means for controllably leaking charge from or to the capacitor to prevent false tripping of the comparator providing transitions in the binary output signal. Including. Thus, the holding voltage of the capacitor has a drop in the loss of maintaining accuracy as the speed of passage of the gear teeth slows, and thus the detector is capable of accurate detection Has the minimum speed of the gear teeth. Capacitors used in automobile engine compartments are typically required to operate over a temperature range of -40C to 170C. US Patent No. 5,44
When a peak reference threshold detector of the type described in U.S. Pat. No. 2,283 is so used, its associated peak holding capacitor is provided to prevent missed correct cylinder firings at start-up (start of crank). Must have a very high leakage resistance. Even with such expensive capacitors,
Missing one or two of the first ignitions will occur.

【０００４】従来技術の近接検出器の多くは、通過物の
接近及び近接を示すハイ２値出力電圧を生成し、その物
が検出器から遠のくとロウ２値電圧を生成する。信号検
出器は、通常、中間信号を基準としたスレッショルド検
出器、又はただ中間信号検出器タイプと呼ばれる場合が
あるタイプのものであり、それにおいては検出器出力電
圧におけるローからハイへの遷移は、通常、トランスジ
ューサ電圧がホール信号の中央値又は平均値に対応する
電圧レベルに対して基準とされる固定の内部スレッショ
ルド電圧まで上昇（又はそれから降下）するときを決定
する比較器によりトリガされる。代替として、上記特許
におけるピーク基準スレッショルド検出器の場合、トラ
ンスジューサ電圧ピークが丁度生じ、且つトランスジュ
ーサ信号電圧がピーク値から所定のスレッショルド電圧
に等しい量だけ降下したとき、検出器出力遷移が生じ
る。[0004] Many prior art proximity detectors, produces a high binary output voltage indicating approach and proximity of flowthrough, itself generates recedes the row binary voltage from the detector. The signal detector is usually a threshold detector based on an intermediate signal, or of a type sometimes referred to as just an intermediate signal detector type, in which a low-to-high transition in the detector output voltage is , Typically triggered by a comparator that determines when the transducer voltage rises (or falls) to a fixed internal threshold voltage referenced to a voltage level corresponding to the median or average value of the Hall signal. Alternatively, in the case of the peak-referenced threshold detector in that patent, a detector output transition occurs when the transducer voltage peak has just occurred and the transducer signal voltage has dropped from the peak value by an amount equal to the predetermined threshold voltage.

【０００５】固定のスレッショルド電圧を有する近接検
出器は、磁性物の接近を示す、出力信号におけるローか
らハイへ（又はハイからローへ）の２値遷移を生成す
る。実際には、（空隙と時々呼ばれる）最も近い通過距
離は一定のままではない。Proximity detectors having a fixed threshold voltage generate a low-to-high (or high-to-low) binary transition in the output signal that indicates the approach of a magnetic object. In practice, the closest transit distance (sometimes called the air gap) does not remain constant.

【０００６】空隙寸法の変動は、トランスジューサ電圧
が固定のスレッショルドを越える又はそれより低下す
る、物の接近及び遠ざかりの実際の距離におけるシフト
を起こす。これは、通過を検出する精度の不足がカムや
歯車の歯のような通過物の位置検出器としてのそれらの
使用を除外する場合があることを結果として生じる。[0006] Variations in air gap size cause a shift in the actual distance of approaching and moving objects, with the transducer voltage exceeding or falling below a fixed threshold. This results in the lack of accuracy in detecting passage may preclude their use as position detectors for passage objects such as cams and gear teeth.

【０００７】検出すべき通過物とトランスジューサとの
間の空隙の変化は、検出器の機械的及び電気的特性、並
びに通過物の特性に対して、特に温度の関数として影響
し得る。[0007] Changes in the air gap between the pass-through to be detected and the transducer can affect the mechanical and electrical properties of the detector, as well as the pass-through properties, especially as a function of temperature.

【０００８】不正確さの他の原因は、歯車の歯（磁性
物）が歯毎に異なる強磁性特性を有する場合、及び／又
は検出器に対する歯車の歯の期間（空隙）における波状
の変化が歯車の偏心により生じる場合、ホール電圧の振
幅が変化することから由来する。また、温度変化は、空
隙の寸法における変化と、トランスジューサ及びトラン
スジューサ電圧増幅器の感度における変化とを起こす。
ホール電圧ピークを感知することにより、又は通過物の
接近を示すための電圧スレッショルド基準を用いること
により検出がなされても、トランスジューサ電圧の中央
値振幅における変化は位置検出の精度を低下させる。そ
れは、ホール信号がホール信号検出器の動的範囲内で中
心付けされてないからである。Another source of inaccuracies is that the gear teeth (magnetic material) have different ferromagnetic properties from tooth to tooth, and / or that the undulating changes in the gear tooth period (air gap) with respect to the detector. When it is caused by the eccentricity of the gear, the amplitude of the Hall voltage changes. Also, temperature changes cause changes in the size of the air gap and changes in the sensitivity of the transducer and the transducer voltage amplifier.
Whether detected by sensing Hall voltage peaks or by using a voltage threshold criterion to indicate the approach of a pass-through, changes in the median amplitude of the transducer voltage reduce the accuracy of position detection. This is because the Hall signal is not centered within the dynamic range of the Hall signal detector.

【０００９】[0009]

【発明が解決しようとする課題】本発明の目的は、磁界
対電圧トランスジューサを有し、且つトランスジューサ
出力電圧をトランスジューサ信号検出器の動的範囲内で
自動的に中心付けする近接検出器を提供することにあ
る。本発明の別の目的は、ゼロ速度に下がった状態にお
いて優れた検出精度を与えるため、自動利得制御と、ピ
ーク基準スレッショルド型のキャパシタなしのトランス
ジューサ信号検出器の動的範囲内でトランスジューサ出
力電圧の自動中心付けとを組み合わせることにある。SUMMARY OF THE INVENTION It is an object of the present invention to provide a proximity detector having a magnetic field to voltage transducer and automatically centering the transducer output voltage within the dynamic range of the transducer signal detector. It is in. It is another object of the present invention to provide automatic gain control and a peak-to-threshold type capacitorless transducer signal detector within the dynamic range of the transducer output voltage to provide excellent detection accuracy at zero speed. Combining automatic centering.

【００１０】[0010]

【課題を解決するための手段】通過する磁性物を検出す
る近接検出方法は、周囲磁界を感知するステップと、当
該磁界に直接関連した振幅を有する電圧Ｖ_Hを発生する
ステップと、Ｖ_Hを増幅器の入力に印加して当該増幅器
の出力において増幅された電圧Ｖｓｉｇを生成するステ
ップとを含む。それにまた、Ｖｓｉｇが印加される信号
検出器が設けられ、該信号検出器はＶｓｉｇにおける１
つの極性のエコーション（excursion）がその中におけ
る所定の点に達する度に１つの極性の遷移を有する２値
の近接検出器出力電圧Ｖｏｕｔを生成する。上記検出器
の動的範囲の正及び負の限界に対応するＤＣオフセット
限界電圧Ｖ_A及びＶ_Bの源が設けられている。増幅器の出
力で、Ｖｓｉｇの中央値電圧ＶｏｓがＶ_Aより大きいと
き、信号Ｖｓｉｇの全体は負の方向に移動され、またＶ
ｓｉｇの中央値ＶｏｓがＶ_Bより小さいとき、信号Ｖｓ
ｉｇの全体は正の方向に移動され、そのためＶｏｓを検
出器の動的範囲内、即ちＶ_BからＶ_Aまでの間に保つ。Proximity detection method for detecting a magnetic substance which passes SUMMARY OF THE INVENTION includes the steps of sensing the ambient magnetic field, generating a voltage V _H having an amplitude directly related to the magnetic field, the V _H Generating an amplified voltage Vsig at the output of the amplifier applied to the input of the amplifier. It is also provided with a signal detector to which Vsig is applied, wherein the signal detector is one at Vsig.
Each time a single polarity excursion reaches a predetermined point therein, it produces a binary proximity detector output voltage Vout having a single polarity transition. Source of DC offset limit voltage V _A and V _B corresponding to the positive and negative limits of the dynamic range of the detector is provided. At the output of the amplifier, when the median voltage Vos of Vsig is greater than _VA , the entire signal Vsig is shifted in the negative direction and
When the median Vos of sig is less than V _B, signal Vs
total ig is moved in the positive direction, kept between the dynamic range of the detector Therefore Vos, that is, from V _B to V _A.

【００１１】中央値電圧Ｖｏｓは、Ｖｓｉｇにおける最
も最近のピークの正に行くエコーション（ｅｘｕｒｓｉ
ｏｎ）に等しい１つの基準電圧Ｖ_P2を連続的に発生する
ことにより、そしてＶｓｉｇにおける最も最近のピーク
の負に行くエコーションに等しい別の基準電圧Ｖ_N2を連
続的に発生することにより、更に中央値ＶｏｓをＶ_P2と
Ｖ_N2との間の電圧範囲の中心の約１０％内で発生するこ
とにより生成され得る。The median voltage Vos is the positive going echo of the most recent peak at Vsig .
on)) by successively generating one reference voltage V _P2 equal to on) and another by continuously generating another reference voltage V _N2 equal to the negative going echo of the most recent peak at Vsig. It can be generated by generating the median Vos within about 10% of the center of the voltage range between V _P2 and V _N2 .

【００１２】なお別の方法においては、信号Ｖｓｉｇの
移動は、ＶｏｓがＶ_Aより大きいとき期間中にＶｏｕｔ
における少なくとも１つの極性の遷移をカウントし、且
つＶｏｕｔにおける１つの極性の各遷移で１つの所定の
負のバイアス増分だけ負の補償オフセット・バイアス電
圧をＶｓｉｇに加えるためのディジタル信号を発生する
ことにより、またＶｏｓがＶ_Bより小さいとき期間中に
Ｖｏｕｔにおける少なくとも１つの極性の遷移をカウン
トし、且つＶｏｕｔにおける１つの極性の各遷移で１つ
の所定の正のバイアス増分だけ正の補償オフセット・バ
イアス電圧をＶｓｉｇに加えるためのディジタル信号を
発生することにより達成され得る。[0012] In yet another method, the movement of the signal Vsig is, Vout during when Vos is greater than V _A
By counting at least one polarity transition at Vout and generating a digital signal to apply a negative compensation offset bias voltage to Vsig by one predetermined negative bias increment at each polarity transition at Vout. and Vos counts transitions of at least one polar in Vout during time smaller than V _B, and only one predetermined positive bias increment at each transition of one polarity in Vout positive compensation offset bias voltage By generating a digital signal to add to Vsig.

【００１３】本発明の方法はまた、増幅器がディジタル
的に利得制御される増幅器である自動利得制御（ＡＧ
Ｃ）の特徴を含み得る。そして、Ｖｓｉｇにおける少な
くとも１つの極性のエコーションの振幅を所定の目標値
Ｖ_TGと比較するステップと、そのＶｓｉｇが目標値を越
える度に１つの２値レベルから別の２値レベルに変化す
る２値信号Ｖｂｉｇを発生するステップと、２値信号Ｖ
ｂｉｇをディジタルに利得制御される増幅器に印加する
ステップと、Ｖｂｉｇが１つの２値レベルから別の２値
レベルに変化するとき、ディジタルに利得制御される増
幅器の利得を、Ｖｓｉｇにおけるピーク値を所定の目標
値の直ぐ下に持ってくる方向に１つの所定の利得増分だ
け変化させるステップが追加される。最後に、Ｖｓｉｇ
における１つの極性のエコーションがその中における所
定の点に達する度に１つの極性の遷移を有する２値近接
検出器出力電圧Ｖｏｕｔが発生される。The method of the present invention also includes an automatic gain control (AG) wherein the amplifier is a digitally gain controlled amplifier.
C) may be included. Then, changing the amplitude of the echo Deployment of at least one polar comparing the predetermined target value V _TG, the binary level of one binary level to another every time the Vsig exceeds the target value in Vsig 2 Generating a value signal Vbig;
applying the big to a digitally gain-controlled amplifier; and determining the gain of the digitally gain-controlled amplifier when Vbig changes from one binary level to another binary level, and determining the peak value at Vsig. A step is added that changes the gain just below the target value by one predetermined gain increment. Finally, Vsig
Echo Deployment of one polarity in the binary proximity detector output voltage Vout having transitions of one polarity each time reaches a predetermined point in therein is generated.

【００１４】本発明において上記のＡＧＣの特徴が含め
られるとき、増幅器の利得を変化させるステップは、Ｖ
ｏｕｔにおける遷移により利得の増分的変化をクロック
するステップを含み、これにより利得を変化し得る速度
が磁性物が通過している速度に直接関連する。これは、
利得の調整をすることができる速度を制限し、且つ近接
検出が行われるＶｓｉｇにおける連続的なエコーション
における上記点での大きな変化に至るであろう利得変化
の速度より小さい利得変化の速度を保証するのに有利で
ある。換言すると、検出器からの２値出力信号Ｖｏｕｔ
における遷移のタイミングにおける「ジッター」はより
少なくなるであろう。When the above-mentioned AGC feature is included in the present invention, the step of changing the gain of the amplifier includes the step of:
clocking the incremental change in gain by a transition at out, whereby the speed at which the gain can be changed is directly related to the speed at which the magnet is passing. this is,
A gain change that limits the speed at which the gain adjustment can be made and is less than the speed of the gain change that would result in a large change at that point in the continuous echo at Vsig where proximity detection is performed . This is advantageous in guaranteeing the speed. In other words, the binary output signal Vout from the detector
The "jitter" at the timing of the transition in will be less.

【００１５】同様に、本発明の自動オフセット調整の特
徴は、Ｖｏｕｔにおける遷移での利得の増分的変化をク
ロックするステップを含んでもよく、これによりオフセ
ット調整速度はＶｏｕｔにおける各遷移で増分的にのみ
変化し、そのため近接検出が行われるＶｓｉｇにおける
連続的なエコーションにおける上記点での変化は再び小
さく保たれる。その結果は、一層高い近接検出精度と、
検出器出力信号における遷移でのより小さいジッターと
である。信号検出器は、信号がＶｓｉｇにおける所定の
点を規定する所定のスレッショルド電圧値だけ各ピーク
から引っ込むまで、少なくとも１つの極性のピークを保
持するピーク基準スレッショルド検出器であることが好
ましい。本発明の自動オフセット制御の特徴は、ゼロま
で下がった磁性物速度ですら、近接検出器精度において
前例のない精度に導くホール信号検出器の丁度動的範囲
内に最大限に大きいホール信号を与えることを可能にす
る。Similarly, an automatic offset adjustment feature of the present invention may include the step of clocking the incremental change in gain at the transition at Vout so that the offset adjustment speed is only incrementally at each transition at Vout. changes, changes in the point in successive echoes Deployment in Vsig Therefore the proximity detection is performed is kept small again. The result is higher proximity detection accuracy and
With less jitter on transitions in the detector output signal. Preferably, the signal detector is a peak reference threshold detector that retains at least one polarity peak until the signal drops from each peak by a predetermined threshold voltage value defining a predetermined point in Vsig. A feature of the automatic offset control of the present invention is that it provides the largest possible Hall signal within the dynamic range of the Hall signal detector, leading to unprecedented accuracy in proximity detector accuracy, even at magnetic object speeds down to zero. Make it possible.

【００１６】[0016]

【発明の実施の形態】図１のホール素子１０は、ホール
電圧増幅器１２の入力に接続された出力を有する。ホー
ル素子１０は、磁石（図示せず）の磁極に取り付けられ
ても良く、そのため鉄の物が接近すると、ホール電圧Ｖ
_H、従って、増幅されたホール電圧Ｖｓｉｇが増大（又
は低減）する。該物が遠ざかると、Ｖ_H及びＶｓｉｇは
低減（又は磁石の磁極の極性に応じて増大）する。代替
として、図１の検出器回路は、それ自身磁化されている
磁性物を検出するのに用いても良く、この場合ホール素
子には磁石が取り付けられる必要がない。DETAILED DESCRIPTION OF THE INVENTION The Hall element 10 of FIG. 1 has an output connected to the input of a Hall voltage amplifier 12. The Hall element 10 may be attached to a magnetic pole of a magnet (not shown), so that when an iron object approaches, the Hall voltage V
_H , and thus the amplified Hall voltage Vsig increases (or decreases). As the object moves away, _VH and Vsig decrease (or increase depending on the polarity of the magnetic poles of the magnet). Alternatively, the detector circuit of FIG. 1 may be used to detect magnetic material that is itself magnetized, in which case the Hall element need not have a magnet attached.

【００１７】磁気抵抗器ブリッジ（図示せず）が、ホー
ル素子の代わりに用いられ得る。そして、それらの出力
がホール電圧増幅器（図示せず）の入力に差動的に接続
された２つのホール素子は、第２の代替磁界対電圧トラ
ンスジューサを表す。◎増幅されたホール電圧Ｖｓｉｇ
は、図１の近接検出器の中の残りの回路により処理さ
れ、陰影グラフのように通過物の輪郭を表す矩形波近接
検出器出力信号Ｖｏｕｔを生成する。増幅されたホール
電圧Ｖｓｉｇは、第１の比較器１４の正の入力に印加さ
れ、また第２の比較器１６の負の入力に印加される。増
幅されたホール電圧Ｖｓｉｇは更に、他の第１の比較器
２４の負入力に及び他の第２の比較器２６の正入力に印
加される。A magnetoresistor bridge (not shown) can be used instead of a Hall element. And, two Hall elements whose outputs are differentially connected to the inputs of a Hall voltage amplifier (not shown) represent a second alternative magnetic field to voltage transducer. ◎ Amplified Hall voltage Vsig
Is processed by the remaining circuitry in the proximity detector of FIG. 1 to generate a square wave proximity detector output signal Vout that represents the contour of the pass-through, such as a shaded graph. The amplified Hall voltage Vsig is applied to the positive input of the first comparator 14.
It is also applied to the negative input of the second comparator 16. The amplified Hall voltage Vsig is further applied to the negative input of another first comparator 24 and to the positive input of another second comparator 26.

【００１８】始動点として、カウンタ１７はゼロ計数に
あり、そして第１の比較器１４の出力がハイに行くと、
カウンタ１７はクロック１８からのクロック・パルスを
カウントし始める。その結果の計数は、ディジタル／ア
ナログ変換器（ＰＤＡＣ１）２０に与えられ、該ディジ
タル／アナログ変換器２０は、常にゼロからＤＣ供給電
圧＋Ｖｒｅｇまでの範囲内のどこかに存在する出力アナ
ログ電圧Ｖ_P1を生成する。どの瞬間でも、Ｖ_P1の振幅は
カウンタ１７からの計数信号の正の１次関数である。電
力が最初に検出器回路に印加されたとき、論理ブロック
（図示せず）は、ＤＣ供給電圧＋Ｖｒｅｇのターン・オ
ン時点を感知し、回路のカウンタをゼロ計数にリセット
する。比較器１４はヒステリシスを有するシュミット型
比較器である。ＤＡＣ ２０（ＰＤＡＣ１）の出力は比
較器１４の負入力に接続され、そのため、Ｖｓｉｇが
（電圧Ｖ_P1）＋（比較器１４の小さいヒステリシス・ス
レッショルド電圧）より大きくなるときは常に、比較器
１４の出力はハイに行く。その時点でＶｏｕｔがローで
ある場合、ＡＮＤゲート１５の出力はハイに行き、カウ
ンタ１７が使用可能化されカウントする。Ｖｓｉｇがよ
り正に成長すると、Ｖ_P1は、図２に図示されるように、
Ｖｓｉｇを階段状に追跡するようにさせられる。階段状
のＶ_P1の増加分の電圧は、Ｖｒｅｇ／２ⁿに等しく、こ
こでｎはＤＡＣのビット数である。増加分の時間Δ
_t1は、Ｖｓｉｇの勾配が低減するにつれ増大する。As a starting point, counter 17 is at zero count and when the output of first comparator 14 goes high,
Counter 17 begins counting clock pulses from clock 18. The resulting count is provided to a digital-to-analog converter (PDAC1) 20 which outputs an output analog voltage V _{P1 that} is always somewhere in the range from zero to the DC supply voltage + Vreg. Generate In any moment the amplitude of V _P1 is a positive linear function of the count signal from the counter 17. When power is first applied to the detector circuit, a logic block (not shown) senses when the DC supply voltage + Vreg is turned on and resets the circuit's counter to a zero count. The comparator 14 is a Schmitt type comparator having hysteresis. The output of DAC 20 (PDAC1) is connected to the negative input of comparator 14, so that whenever Vsig is greater than (voltage V _P1 ) + (small hysteresis threshold voltage of comparator 14). The output goes high. If Vout is low at that point, the output of AND gate 15 goes high and counter 17 is enabled and counts. As Vsig grows more positively, V _P1 becomes, as illustrated in FIG.
Vsig is caused to track stepwise. The stepped V _P1 increment voltage is equal to Vreg / 2 ⁿ , where n is the number of DAC bits. Increase time Δ
_t1 increases as the slope of Vsig decreases.

【００１９】図２に図示されるように、Ｖｓｉｇのピー
クの正電圧に達すると、カウンタ１７は計数を時点ｔ
_pp1で停止し、Ｖ_P1は時点ｔ_ppkまでこのピーク電圧を保
持する。時点ｔ_ppkで、Ｖｓｉｇは保持された電圧Ｖ_P1
より比較器１６のスレッショルドに等しい量Ｖｈｙｓだ
け落ち、比較器１６の出力はハイに行って一時的にフリ
ップフロップ３３をセットし、そのためＶｏｕｔは図４
に見られるようにローからハイに行く（時点ｔ _ppk はＶ
ｏｕｔがローからハイに遷移する時点である）。Ｖｏｕ
ｔはカウンタ１７のリセット入力に遅延回路２９を介し
て印加され、時点ｔ_ppk（図３）でカウンタ１７の計数
をゼロにリセットしてリセット信号Ｖ_Presetがハイであ
る限りそのリセット状態を保持する。こうして、Ｖ_P1も
上記の時間の間ゼロ・ボルトに留まる。信号Ｖｓｉｇに
おけるそれ以降の正のパルスで、Ｖ_P1は再びそれ以降の
正のパルスをそのピークまで追跡し始め、その新しいピ
ーク電圧を保持する。リセット信号（図６）は、時点ｔ
_npkでカウンタ２７をリセットし、リセット信号Ｖ
_Nresetがハイである限り該リセット状態を保持する。As shown in FIG. 2, when the peak positive voltage of Vsig is reached, the counter 17 starts counting at time t.
stops at _pp1, V _P1 holds this peak voltage until time t _ppk. At time _tppk , Vsig is the held voltage V _P1
4 drops by an amount Vhys equal to the threshold of comparator 16 and the output of comparator 16 goes high to temporarily set flip-flop 33, so that Vout is
As can be seen to go from low to high (at time t _ppk is V
(This is the point when out transitions from low to high . ) Vou
t is applied to the reset input of the counter 17 via the delay circuit 29, resets the count of the counter 17 to zero at time _tppk (FIG. 3 ), and keeps its reset state as long as the reset signal V _Preset is high. . Thus, V _P1 also remains at zero volts for the above time. In subsequent positive pulse in the signal Vsig, V _P1 begins to track to its peak and the subsequent positive pulse again, to hold the new peak voltage. The reset signal (FIG. 6)
_The counter 27 is reset by _npk and the reset signal V
_The reset state is maintained as long as _Nreset is high.

【００２０】図１の近接検出器における下側（Ｎ）回路
部分は、丁度前述した上側（Ｐ）部分の構成を本質的に
映している。下側回路部分は、Ｖｓｉｇにおける正のパ
ルスに関して上側部分がするのと同じ要領でＶｓｉｇに
おける負のパルスを処理する。例えば、図３に図示され
ているように、Ｖｓｉｇのピークの負電圧に達すると、
カウンタ２７はカウントするのを時点ｔ_np1で停止し、
Ｖ_N1はこのピーク電圧を時点ｔ_npkまで保持する。時点
ｔ_npkで、Ｖｓｉｇは保持された電圧Ｖ_N1より比較器２
６のスレッショルドに等しい量Ｖｈｙｓだけ上がり、比
較器２６の出力はハイに行ってフリップフロップ３３を
リセットし、そのためＶｏｕｔは図４に見られるように
ハイからローに行く。The lower (N) circuit portion of the proximity detector of FIG. 1 essentially reflects the configuration of the upper (P) portion just described. The lower circuit portion processes the negative pulse at Vsig in the same way as the upper portion does for the positive pulse at Vsig. For example, as shown in FIG. 3, when the peak negative voltage of Vsig is reached,
The counter 27 stops counting at time t _np1 ,
V _N1 holds this peak voltage until time t _npk . At time t _npk , Vsig is set to the value of comparator 2 from the held voltage V _N1.
The output of comparator 26 goes high to reset flip-flop 33, and Vout goes from high to low as seen in FIG. 4, rising by an amount Vhys equal to the threshold of six.

【００２１】前述の図１の近接検出器の一部はピーク基
準スレッショルド検出モードで動作する。このような検
出器は、発明の名称が「ＤＥＴＥＣＴＩＯＮ ＯＦ Ｐ
ＡＳＳＩＮＧ ＭＡＧＮＥＴＩＣ ＡＲＴＩＣＬＥＳ
ＡＴ ＳＰＥＥＤ ＤＯＷＮＴＯ ＺＥＲＯ」である特
許出願Ｓｅｒｉａｌ Ｎｏ．０８／５８７，４０５の主
題である。なお、上記特許出願は本出願と同じ譲受人に
譲受けられ且つ同時に出願された。その特許出願は、近
接検出器回路及び動作をより詳細に記載しており、ここ
に援用されている。Some of the aforementioned proximity detectors of FIG. 1 operate in a peak-based threshold detection mode. Such a detector is known under the title “DETECTION OF P
ASSING MAGNETIC ARTICLES
AT SPEED DOWNTO ZERO ", a patent application Serial No. 08 / 587,405. The above patent application was assigned to the same assignee as the present application and was filed at the same time. That patent application describes the proximity detector circuit and operation in more detail and is incorporated herein by reference.

【００２２】図１における回路の残りの部分は、ホール
電圧の自動利得制御回路に関する回路に関連する。カウ
ンタ１７及び２７からの計数信号はまた、ラッチ４２及
び５２をそれぞれ介してＰＤＡＣ２ ４４及びＮＤＡＣ
２ ５４にそれぞれ印加される。Ｐラッチ４２及びＮラ
ッチ５２は、ワンショット発生器４１及び５１のそれぞ
れからの信号Ｖ_Platch（図８）及びＶ_Nlatch（図７）に
より使用可能化される。The rest of the circuit in FIG. 1 relates to the circuit relating to the automatic gain control circuit of the Hall voltage. The count signals from counters 17 and 27 are also supplied to PDAC2 44 and NDAC via latches 42 and 52 respectively.
254 respectively. P-latch 42 and N-latch 52 are _enabled by signals V _Platch (FIG. 8) and V _Nlatch (FIG. 7) from one-shot generators 41 and 51, respectively.

【００２３】ワンショット発生器４１及び５１は、信号
Ｖｏｕｔにおけるローからハイへの遷移及びＶｏｕｔに
おけるハイからローへの遷移（図４）のそれぞれにより
トリガされる。ＰＤＡＣ２ ４４及びＮＤＡＣ２ ５４
のそれぞれからの出力信号Ｖ_P2及びＶ_N2は、それらが互
いに且つＶｓｉｇと関連するように図９に示され、Ｖｏ
ｕｔが図１０に同じ尺度で描かれている。ここで要点を
繰り返すと、比較器２４及び２６の出力は、Ｖｓｉｇが
負に行くときのみハイに行く。こうして、Ｖｓｉｇが負
に行きつつあるときのみ、ＡＮＤゲート２５、カウンタ
２７、ＮＤＡＣ１ ３０、Ｎラッチ５２、ＮＤＡＣ２
５４、バッファ５８及びウインドウ比較器５６の信号の
状態に変化がある。回路の上側（Ｐ）及び下側（Ｎ）部
分は、クロック１８及びリセット遅延回路２９を共用す
る。図３を参照すると、このＶｓｉｇの追跡（トラッキ
ング）は、Ｖｏｕｔにおけるローからハイへの遷移が起
こる時点ｔ_ppkで始まる。The one-shot generators 41 and 51 are triggered by a low-to-high transition on signal Vout and a high-to-low transition (FIG. 4) at Vout, respectively. PDAC2 44 and NDAC2 54
The output signal V _P2 and V _N2 from each is shown in FIG. 9 so that they are associated with each other and Vsig, Vo
ut is drawn to the same scale in FIG. To repeat the point here, the outputs of comparators 24 and 26 go high only when Vsig goes negative. Thus, only when Vsig is going negative, the AND gate 25, counter 27, NDAC1 30, N latch 52, NDAC2
There is a change in the state of the signals of 54, buffer 58 and window comparator 56. The upper (P) and lower (N) portions of the circuit share the clock 18 and reset delay circuit 29. Referring to FIG. 3, this tracking of Vsig begins at the time _tppk at which a low-to-high transition at Vout occurs.

【００２４】カウンタ１７及び２７は上方向にのみカウ
ントする。ＤＣ基準電圧＋Ｖｒｅｇ及び接地は、ＮＤＡ
Ｃ１ ３０及びＮＤＡＣ２ ５４に対して、ＰＤＡＣ１
２０及びＰＤＡＣ２ ４４に対するそれらの接続に対
して逆に接続され、従ってカウンタ２７の計数が上に行
くと、ＮＤＡＣ１ ３０の出力Ｖ_N1は図３に見られるよ
うに下に行く。しかし、カウンタ２７が最大計数からカ
ウントダウンする種類のものであるあるならば、ＰＤＡ
Ｃ ２０及び４４のように、ＮＤＡＣ ３０及び５４の
双方はＤＣ基準電圧に対して接続され得る。カウンタ１
７及び２７は、最大計数を越えたとき計数のラッピング
（ｗｒａｐｐｉｎｇ）を防止する反オーバフロー（ａｎ
ｔｉ−ｏｖｅｒｆｌｏｗ）を含む種類のものである。The counters 17 and 27 count only upward. DC reference voltage + Vreg and ground are NDA
PDAC1 for C1 30 and NDAC2 54
When the count of counter 27 goes up, the output V _{N1 of} NDAC1 30 goes down as seen in FIG. 3 as 20 and their connections to PDAC2 44 go up. However, if the counter 27 is of the type that counts down from the maximum count, the PDA
Like C 20 and 44, both NDACs 30 and 54 may be connected to a DC reference voltage. Counter 1
7 and 27 are counter overflows (an) that prevent wrapping of the counts when the maximum count is exceeded.
ti-overflow).

【００２５】信号Ｖ_P2及びＶ_N2は、バッファ段４８及び
５８を介して固定利得差動増幅器６０の２つの入力に印
加される。該差動増幅器６０の出力信号Ｖ_PPはＶ_P2とＶ
_N2との間の差電圧であり、該差電圧は本質的にＶｓｉｇ
のピーク対ピーク値に等しい。Ｖｓｉｇが成長するにつ
れ、それは図９に見られるようにＶ_PPにより追跡され
る。信号Ｖ_PPは比較器６２の一方の入力に印加される。
基準電圧Ｖ_TGが比較器６２の他方の入力に印加される。
Ｖ_PPがＶ_TGを越えると、比較器６２の出力信号Ｖ_toobig
はハイの２値レベルにある。Ｖ_PPがＶ_TGより小さいと、
Ｖ_toobigはローの２値レベルにある。ホール電圧
（Ｖ_H）増幅器１２は、固定利得増幅器段６５と、ディ
ジタル／アナログ変換器Ｇ−ＤＡＣ ６７、２つの抵抗
器７１及び７３及び演算増幅器６９から成るプログラム
可能な利得増幅器と、演算増幅器７５、３つの抵抗器７
７、７９及び８１及びスイッチ８３から成る段階的に調
整可能な利得増幅器と、自動オフセット調整回路を含
む。該自動オフセット調整回路は、電圧分割器に接続さ
れたＤＡＣ １７０、アップダウン・カウンタ１７１、
抵抗器１７２、１７３、１７４及び１７５から成る電圧
分割器回路網、２つのシュミット比較器１７７及び１７
８、抵抗器１８０及び１８１から成る電圧分割器、及び
差動増幅器１８３を含む。The signals V _P2 and V _N2 are applied to two inputs of a fixed gain differential amplifier 60 via buffer stages 48 and 58. The output signal V _PP of the differential amplifier 60 is V _P2 and V _P2.
N2, which is essentially Vsig
Equals the peak-to-peak value of As Vsig grows, it is tracked by V _PP as seen in FIG. Signal V _PP is applied to one input of comparator 62.
A reference voltage V _TG is applied to the other input of comparator 62.
When V _PP exceeds V _TG , the output signal V _{toobig of} comparator 62
Is at the high binary level. If V _PP is less than V _TG ,
V _toobig is at the low binary level. The Hall voltage ( _VH ) amplifier 12 comprises a fixed gain amplifier stage 65, a programmable gain amplifier comprising a digital-to-analog converter G-DAC 67, two resistors 71 and 73 and an operational amplifier 69, and an operational amplifier 75. , Three resistors 7
Includes a step-adjustable gain amplifier consisting of 7, 79 and 81 and a switch 83 and an automatic offset adjustment circuit. The automatic offset adjustment circuit includes a DAC 170 connected to a voltage divider, an up / down counter 171,
Voltage divider network consisting of resistors 172, 173, 174 and 175, two Schmitt comparators 177 and 17
8, a voltage divider consisting of resistors 180 and 181, and a differential amplifier 183.

【００２６】カウンタ８５は、最大計数に達した後もラ
ップ（ｗｒａｐ）しないアップカウンタであり、Ｇ−Ｄ
ＡＣ ６７に接続された計数出力を有する。信号Ｖｏｕ
ｔはインバータ８７により反転され、カウンタ８５は該
反転された信号Ｖｏｕｔにおける正の遷移をカウントす
る。Ｇ−ＤＡＣ ６７は、該ＤＡＣへの入力計数がゼロ
であるとき最大抵抗値を有するディジタルにプログラム
可能な抵抗器として内部的に接続されている。Ｇ−ＤＡ
Ｃ ６７に並列の抵抗器７１は、演算増幅器６９の利得
を最低値にセットするゼロ計数において、該演算増幅器
６９に対する全体の入力抵抗値を最高値にセットする。The counter 85 is an up counter that does not wrap after reaching the maximum count.
It has a counting output connected to AC 67. Signal Vou
t is inverted by the inverter 87, and the counter 85 counts positive transitions in the inverted signal Vout. G-DAC 67 is internally connected as a digitally programmable resistor having a maximum resistance when the input count to the DAC is zero. G-DA
A resistor 71 in parallel with C 67 sets the overall input resistance to operational amplifier 69 to the highest value at zero count, which sets the gain of operational amplifier 69 to the lowest value.

【００２７】Ｖｓｉｇにおける最初の正及び負のエコー
ションが、基準電圧Ｖ_TGより低い信号Ｖ_PP1を発生する
とき（図９）、信号Ｖ_toobigは、ローであり（図１
１）、カウンタ８５を反転ＮＯＲゲート８９を介して使
用可能化する。カウンタ８５は、図１２に示されるよう
に該反転された信号Ｖｏｕｔにおける次の正の遷移で１
の計数だけカウントアップすることにより応答する。こ
れは利得増加の単一の増分を生じ、それが図９に図示さ
れ、そこにおいては、Ｖ_PP1はＶ_PP2まで成長し、Ｖｓｉ
ｇはｔ₁からｔ₂までの期間にその振幅が僅かに増加して
いる。目標基準値Ｖ_TGに対して（Ｖ_PP、従ってＶｓｉ
ｇ）の振幅をテストし、該目標にまだ達していないとき
利得を上方向に１増分調整するこの処理は、Ｖｓｉｇの
ピーク対ピーク振幅を目標値Ｖ_TGにセットするのに必要
とする、Ｖｓｉｇ（及びＶｏｕｔ）においての多くの期
間にわたり継続する。First positive and negative echo in Vsig
Deployment is, when generating the reference voltage V _TG lower than the signal V _PP1 (Fig. 9), the signal V _toobig is low (Fig. 1
1) Enable the counter 85 via the inverted NOR gate 89. Counter 85 asserts 1 at the next positive transition in inverted signal Vout, as shown in FIG.
Responds by counting up by the count of. This results in a single increment of gain increase, which is illustrated in FIG. 9 where V _PP1 grows to V _PP2 and V si
g is the amplitude has increased slightly in the period from t ₁ to t _2. With respect to the target reference value V _TG , (V _PP and thus Vsi
Test the amplitude of g), the processing for one increment adjusted upward gain when not yet reached the target is required to set the peak-to-peak amplitude of Vsig to the target value V _TG, Vsig (And Vout) for many periods of time.

【００２８】目標値に達し又はそれを越えたとき、Ｖ
_toobigはハイに行き（図１１）、そこで、こうして使用
不能化されているカウンタ８５は図１２に示されるよう
に更にはカウントせず、増幅器の利得は、その後（検出
器がターン・オフされ再び開始するまで）（例えば、図
１０における時点ｔ₃とｔ₄との間）固定されたままであ
る。しかしながら、Ｖｓｉｇにおける最初の正及び負の
エコーションが基準電圧Ｖ_TGより高い信号Ｖ_PP1（図
９）を発生するとき、信号Ｖ_toobigは、カウンタ８５を
反転ＮＯＲゲート８９を介して使用不能化し且つフリッ
プフロップ９１のＤ入力をハイに保持するためハイであ
る。When the target value is reached or exceeded, V
_toobig goes high (FIG. 11), where the counter 85 thus disabled does not count further as shown in FIG. 12, and the gain of the amplifier is then reduced (detector is turned off and turned on again). Until you start) (for example, figure
(Between times t ₃ and t ₄ at 10 ). However, the first positive and negative in Vsig
When echo Deployment is for generating a reference voltage V _TG higher signal V _PP1 (Fig. 9), the signal V _toobig is to disable use through an inverting NOR gate 89 to the counter 85 and holds the D input of flip-flop 91 to a high High to do.

【００２９】カウンタ９３は直列方式カウンタである。
なお、該直列方式カウンタは、該カウンタが反転された
信号Ｖｏｕｔにおける２つ（より一般的には数個）の正
のエコーションをカウントするまで信号がローである１
つの出力を与え、その時点でインバータ８７の出力は、
ハイに行き、フリップフロップ９１のＤ入力でのハイを
介して該フリップフロップのＱ出力へクロックする。フ
リップフロップ９１を介するハイ信号のこのクロッキン
グは、非反転の信号Ｖｏｕｔ（図１０）がローに行くと
き起こる。Ｖｓｉｇにおける最初の２期間後に、スイッ
チ８３は、フィードバック抵抗器８１を接続するよう閉
成し、該フィードバック抵抗器８１は、演算増幅器７５
及び抵抗器７７及び７９から成る増幅器の利得を低減す
る。例えば、演算増幅器の利得は、４の係数だけ減少
し、従ってホール電圧増幅器１２の利得を４の係数だけ
減少させ得る。The counter 93 is a serial type counter.
Note that the serial counter is low until the counter counts two (more generally several) positive echoes in the inverted signal Vout.
At which point the output of inverter 87 is:
Go high and clock to the Q output of flip-flop 91 via high at the D input of the flip-flop. This clocking of the high signal through flip-flop 91 occurs when the non-inverted signal Vout (FIG. 10) goes low. After the first two periods at Vsig, switch 83 closes to connect feedback resistor 81, which is connected to operational amplifier 75.
And the gain of the amplifier consisting of resistors 77 and 79 is reduced. For example, the gain of the operational amplifier may be reduced by a factor of four, and thus the gain of the Hall voltage amplifier 12 may be reduced by a factor of four.

【００３０】こうして、トランスジューサ電圧Ｖｓｉｇ
における最初の２つの正パルスの間、Ｖｓｉｇのピーク
対ピーク電圧（Ｖ_PP）が目標基準電圧Ｖ_TGに対して大き
過ぎるかどうかが決定される。該Ｖｓｉｇのピーク対ピ
ーク電圧（Ｖ_PP）が大き過ぎない場合、Ｇカウンタは
（信号Ｖ_toobigにより）使用可能化され、Ｇ−ＤＡＣ６
７の抵抗値は直ちに落ち始め、そのカウント制御可能利
得段の利得は、目標値まで上昇し、その後そこに留ま
る。しかし、トランスジューサ電圧Ｖｓｉｇにおける最
初の２つの正パルスの間に、Ｖｓｉｇのピーク対ピーク
電圧（Ｖ_PP）が目標基準電圧Ｖ_TGに対して大き過ぎると
決定された場合、Ｖｓｉｇにおける２つのパルス後に、
ホール電圧増幅器１２の全体利得は４の係数だけ減少さ
れ、カウント制御可能利得段はＶｓｉｇのピーク対ピー
ク値を目標値まで持っていく。Thus, the transducer voltage Vsig
During the first two positive pulses at Vsig, it is determined whether the peak-to-peak voltage of Vsig (V _PP ) is too large relative to the target reference voltage V _TG . If the peak-to-peak voltage (V _PP ) of the Vsig is not too large, the G counter is _enabled (by signal V _toobig ) and the G-DAC 6
The resistance value of 7 begins to fall immediately, and the gain of its countable gain stage rises to the target value and then remains there. However, if during the first two positive pulses at the transducer voltage Vsig, the peak-to-peak voltage of Vsig (V _PP ) is determined to be too large relative to the target reference voltage V _TG , then after two pulses at Vsig,
The overall gain of the Hall voltage amplifier 12 is reduced by a factor of four, and the count controllable gain stage brings the peak-to-peak value of Vsig to the target value.

【００３１】カウンタ９３はラップしない種類の直列方
式のアップカウンタである。それは、カウントアップの
みを行い、消勢されそして再び付勢されるまでリセット
されない。カウンタ９３は、Ｖｓｉｇ（又はＶｏｕｔ）
における１６のエコーション（パルス）のより大きい計
数でハイに行く第２の直列計数出力を与える。×１６出
力は、計数１６に達するまでローである。１６の計数で
のカウンタ９３の×１６出力からのハイ出力信号はＧカ
ウンタ８５を使用不能化し、Ｖｓｉｇにおける（例え
ば、１６）の期間（例えば、Ｖｓｉｇ及び／又はＶｏｕ
ｔにおける負に行くエコーション）の回数が利得を調整
するためカウンタ８５によりカウントされ得るかを制限
する。代替として、正に行くエコーションをカウントす
ることが等しく実効的であろう。The counter 93 is a non-wrapped serial up counter. It only counts up and is not reset until deactivated and reactivated. The counter 93 has Vsig (or Vout)
Gives a second serial count output going high with a greater count of 16 echotions (pulses) at. The x16 output is low until count 16 is reached. A high output signal from the x16 output of counter 93 at a count of 16 disables G counter 85 and causes a period (eg, Vsig and / or Vou) of (eg, 16) in Vsig.
Limits the number of negative echoes at t) that can be counted by counter 85 to adjust the gain. Alternatively, it would be equally effective to count positive going echotions .

【００３２】供給電圧＋Ｖｒｅｇをターン・オンし、そ
して通過する物の検出を開始するのに続く、Ｖｓｉｇに
おけるほんの数個の最初のパルスに対して自動利得調整
を行う目的は、開始での条件に対して最適トランスジュ
ーサ−電圧増幅器利得を得、そして、Ｖｏｕｔにおける
対応する遷移が起こる接近する物の実際距離における増
分的シフトを避けるためその後一定の利得を維持するこ
とである。利得変化が起こるとき、検出接近距離におけ
る連続的で頻繁なシフトはＶｏｕｔの遷移におけるジッ
ターを起こす。前述の実施形態において、ホール電圧増
幅器１２の利得は、（最初の１６個の磁性物の通過に対
応する）Ｖｓｉｇにおける最初の１６個の期間の間に調
整され、その後固定して保持され、その後更なる調整が
なされない迅速な初期利得調整を与える。この特徴は、
利得の全ての調整が燃焼機関のクランク開始の間のみ起
こる燃焼機関点火システムに使用の近接検出器に特に適
している。燃焼機関のそれ以降の負荷（ｌｏａｄｉｎ
ｇ）及び運転の間、Ｖｓｉｇの振幅の変化の結果として
起こるであろう点火タイミングにおけるいずれの変化を
避けることが望ましく、こうして利得調整が丁度スター
ト時に完了する。The purpose of automatic gain adjustment for only a few initial pulses at Vsig, following turning on the supply voltage + Vreg and starting to detect passing objects, is based on the conditions at the start. The goal is to obtain an optimal transducer-to-voltage amplifier gain, and then maintain a constant gain to avoid an incremental shift in the actual distance of the approaching object at which the corresponding transition in Vout occurs. As gain changes occur, continuous and frequent shifts in the detected approach distance cause jitter in the transition of Vout. In the foregoing embodiment, the gain of the Hall voltage amplifier 12 is adjusted during the first 16 periods at Vsig (corresponding to the first 16 magnet passes), then held fixed, and then Provides a quick initial gain adjustment with no further adjustments. This feature
It is particularly suitable for proximity detectors used in combustion engine ignition systems where all adjustments in gain occur only during combustion engine crank initiation. The subsequent load of the combustion engine (loadin
g) and during operation, it is desirable to avoid any change in ignition timing that would occur as a result of a change in the amplitude of Vsig, so that the gain adjustment is completed just at the start.

【００３３】要約すると、丁度２つの物が通過した後、
信号が大き過ぎるかどうかが決定され、そうであれば、
ホール電圧増幅器１２の利得が大きな係数、即ちこの例
では４の係数だけ減少される。そして、それに続く１６
個の物の通過の間、利得は、トランスジューサ信号Ｖ_H
におけるピーク振幅の最大に基づいて上方向に調整さ
れ、そのため最大ピーク振幅は所定の目標値にある。こ
の目標振幅が丁度ホール電圧増幅器１２の動的範囲の内
側にあり、信号をクリップするのを避け、一方同時に、
大きな信号Ｖｓｉｇに目標値Ｖ_TGの直ぐ下のピークを与
え、正確な検出を強化する。ＤＡＣ ６７は、本質的に
ディジタル制御可能抵抗器として働き、図１３に示され
るように接続された周知の２Ｒ／Ｒ型ＤＡＣを用い得
る。図１３の頂部に示されている３つの抵抗器の各々は
抵抗値Ｒを有し、一方他の４つの抵抗器は２Ｒの抵抗値
を有する。ＤＡＣ ６７の対応する外部リードは、図１
３の全体回路と、図１４におけるブロックで図示された
ＤＡＣ ６７の双方に示されている。In summary, just after two things have passed,
It is determined whether the signal is too loud, and if so,
The gain of the Hall voltage amplifier 12 is reduced by a large factor, a factor of four in this example. And the following 16
During the passage of an individual object, the gain is the transducer signal V _H
Is adjusted upward based on the maximum of the peak amplitude at, so that the maximum peak amplitude is at a predetermined target value. This target amplitude is just inside the dynamic range of the Hall voltage amplifier 12 to avoid clipping the signal, while at the same time,
Giving a peak just below the target value V _TG large signal Vsig, to enhance accurate detection. DAC 67 acts essentially as a digitally controllable resistor and may use a well-known 2R / R type DAC connected as shown in FIG. Each of the three resistors shown at the top of FIG. 13 has a resistance value R, while the other four resistors have a resistance value of 2R. The corresponding external leads of DAC 67 are shown in FIG.
3 and the DAC 67 illustrated by the blocks in FIG.

【００３４】リード１６１は接地され、一方リード１６
２及び１６４は、第１のホール電圧増幅器６５の出力及
び演算増幅器６９の入力のそれぞれに接続されている。
４つのスイッチ１５１、１５２、１５３及び１５４は、
電子的スイッチを表し、これらの電子的スイッチに対し
て利得カウンタ（例えば、８５）からの４つのディジッ
ト計数信号Ｄ₀、Ｄ₁、Ｄ₂及びＤ₃が接続される。スイッ
チ１５１、１５２、１５３及び１５４は、入力計数信号
における全ての４つのディジットがハイであり、且つリ
ード１６２とリード１６４との間の抵抗値が最小値にあ
る位置に示されている。抵抗器７１は、演算増幅器の入
力での並列化された組み合わせの最小抵抗値を低下させ
るが、演算増幅器の最大入力抵抗値、即ち最大Ｒ_inを減
少させるのがより重要である。接地されたとき、Ｇ−Ｄ
ＡＣ ６７は、ディジタル制御可能電圧分割器となり、
そして、導体１６２と１６４との間の実効抵抗値は、Ｒ
が十分に大きくそのため端子１６１と１６２との間の抵
抗値がホール電圧増幅器６５の出力インピーダンスより
非常に大きいとき本質的にＧ−ＤＡＣ ６７に対するデ
ィジタル計数の１次関数となる。こうして、増幅器利得
は該計数の１次関数である。The lead 161 is grounded while the lead 16
2 and 164 are connected to the output of the first Hall voltage amplifier 65 and the input of the operational amplifier 69, respectively.
The four switches 151, 152, 153 and 154 are
Represents electronic switches to which are connected four digit count signals D ₀ , D ₁ , D ₂ and D ₃ from a gain counter (eg, 85). Switches 151, 152, 153 and 154 are shown where all four digits in the input count signal are high and the resistance between leads 162 and 164 is at a minimum. Resistor 71 reduces the minimum resistance of the paralleled combination at the input of the operational amplifier, but more importantly reduces the maximum input resistance of the operational amplifier, ie, the maximum R _in . When grounded, GD
AC 67 becomes a digitally controllable voltage divider,
The effective resistance between conductors 162 and 164 is R
Is sufficiently large so that when the resistance between terminals 161 and 162 is much greater than the output impedance of Hall voltage amplifier 65, it is essentially a linear function of the digital count for G-DAC 67. Thus, amplifier gain is a linear function of the count.

【００３５】自動オフセット調整回路の動作は以下のと
おりである。電圧分割器の抵抗器１８０及び１８１は、
バッファ増幅器４８及び５８の双方の出力間に接続され
ている。抵抗器１８０及び１８１は等しい値を有し、そ
のため電圧分割器の中心での電圧ＶｏｓはＶｓｉｇの保
持されたピーク電圧、即ちＶ_P2とＶ_N2との間の中程であ
る。The operation of the automatic offset adjustment circuit is as follows. Voltage divider resistors 180 and 181
It is connected between the outputs of both buffer amplifiers 48 and 58. Resistors 180 and 181 have equal values, the voltage Vos at the center of the the voltage divider is midway between the retained peak voltage of Vsig, i.e. V _P2 and V _N2.

【００３６】分割器の抵抗器１７２、１７３、１７４及
び１７５により発生される電圧Ｖ_A及びＶ_BはＶｒｅｇ／
２から等距離にあり、例えば、Ｖｒｅｇが３ボルトであ
るとき、Ｖ_Aは２．０ボルトであり、そしてＶ_Bは１．０
ボルトであり得る。更に、電圧分割器の電圧Ｖ_A及びＶ_B
はそれぞれ、（中間値Ｖｍ）±（ＤＡＣ １７０の１ビ
ット増分電圧Ｖ_Dbに対応する量）であることが好まし
い。これは、ハンティング（ｈｕｎｔｉｎｇ）なしで特
定のＤＡＣ １７０を用いて達成できる最も厳しい公差
を与える。例えば、＋Ｖｒｅｇが３．０ボルトであり、
ＤＡＣ １７０が４ビットＤＡＣであり、且つＶｍがＶ
ｒｅｇ／２である場合、Ｖｓｉｇの中央値は、自動オフ
セット訂正が実行される前に、範囲Ｖｏｓ±０．１８ボ
ルトから偏移することが許される。そして、Ｖ_A及びＶ_B
が分割器の電圧でＶｍ＋Ｖ_Db及びＶｍ−Ｖ_Dbのそれぞれ
にセットされるとき、シュミット比較器１７７及び１７
８のヒステリシスはゼロであり得る。The voltage V _A and V _B generated by resistors 172,173,174 and 175 of the divider Vreg /
There 2 equidistant, for example, when Vreg is 3 volts, V _A is 2.0 volts, and V _B is 1.0
It can be a bolt. Further, the voltages V _A and V _B of the voltage divider
_Are preferably (intermediate value Vm) ± (an amount corresponding to 1-bit increment voltage V _Db of DAC 170). This provides the tightest tolerances that can be achieved with a particular DAC 170 without hunting. For example, + Vreg is 3.0 volts,
DAC 170 is a 4-bit DAC, and Vm is V
If reg / 2, the median of Vsig is allowed to deviate from the range Vos ± 0.18 volts before automatic offset correction is performed. And V _A and V _B
Are set to Vm + V _Db and Vm−V _Db , respectively, at the voltage of the divider, and Schmitt comparators 177 and 17
The hysteresis of 8 may be zero.

【００３７】使用可能化されたとき、アップダウン・カ
ウンタ１７１は、クロックされ、Ｖｏｕｔにおける負の
エコーションをカウントする。例えば、ＶｏｓがＶｍ±
０．１８ボルトより大きいとき、シュミット比較器１７
７の出力はハイに行き、アップダウン・カウンタ１７１
は下方向にカウントするため使用可能化され、同様に、
ＶｏｓがＶｍ±０．１８ボルトより小さいとき、シュミ
ット比較器１７８の出力はハイに行き、アップダウン・
カウンタ１７１は上方向にカウントするため使用可能化
される。こうして、信号Ｖｓｉｇにおける中点電圧Ｖｏ
ｓは範囲Ｖｍ±０．１８ボルト内に自動的に保たれ、そ
れがＶ_Hにおける全てのオフセットと、トランスジュー
サ電圧増幅器１２の部品により導入された全てのオフセ
ットとを補償する。代替として、ＤＡＣ １７０の出力
での自動的に調整されたオフセット電圧の範囲が、差動
増幅器１８３におけるヘッドルーム（ｈｅａｄｒｏｏ
ｍ）を最大にするためＶｒｅｇ／２以外の電圧で中心付
けされても良い。When enabled, the up / down counter 171 is clocked and the negative at Vout
To count the echo and Deployment. For example, Vos is Vm ±
If greater than 0.18 volts, the Schmidt comparator 17
7 goes high and the up-down counter 171
Is enabled to count down, and similarly,
When Vos is less than Vm ± 0.18 volts, the output of Schmitt comparator 178 goes high,
The counter 171 is enabled to count upward. Thus, the midpoint voltage Vo in the signal Vsig
s is automatically kept within the range Vm ± 0.18 volts, which compensates for all offsets in V _H and any offsets introduced by the components of the transducer voltage amplifier 12. Alternatively, the range of the automatically adjusted offset voltage at the output of DAC 170 is reduced by the headroom in differential amplifier 183.
m) may be centered at a voltage other than Vreg / 2 to maximize m).

【００３８】図１５及び図１６の波形は、自動利得制御
なしの自動オフセット特徴の動作を図示する。オフセッ
ト電圧Ｖｏｓは、１ＤＡＣビットの量（ＤＡＣ １７１
におけるＶｄｂボルト）だけ時点ｔ₄で低下し、該時点
ｔ₄は、ピーク基準スレッショルド検出器がアップダウ
ン・カウンタ１７１をクロックする、Ｖｏｕｔにおける
負に行く遷移を生成する時点である。最終的意図は、信
号Ｖｓｉｇを検出器の動的範囲内に中心付けする「オフ
セット」レベルでの信号Ｖｓｉｇをトランスジューサ−
信号検出器の入力に与えることにある。より正確にそう
するため、例えば、非対称信号Ｖｓｉｇを償う（ａｃｃ
ｏｕｎｔ ｆｏｒ）こと、ＶｍをＶｒｅｇ／２から離し
てセットすること、及び／又はＶｏｓをＶ_P2とＶ_N2との
中心から離してセットすることが必要であり得る。正確
な中点からのこれらの偏移は、実際には、電源Ｖｒｅｇ
の中点、又はＶｓｉｇのピーク対ピーク電圧Ｖ_PPの中点
から上記動的範囲の２５％を越えることはない。The waveforms of FIGS. 15 and 16 illustrate the operation of the automatic offset feature without automatic gain control. The offset voltage Vos is equal to the amount of one DAC bit (DAC 171).
Decreased in Vdb volts) only when t ₄ in, said time point t ₄ is the time when the peak reference threshold detector clocks the up-down counter 171, to generate a negative going transition in Vout. The ultimate intent is that the signal Vsig at the "offset" level, which centers the signal Vsig within the dynamic range of the detector, is applied to the transducer
To provide input to the signal detector. To do so more accurately, for example, compensate for the asymmetric signal Vsig (acc
It may be necessary to set Vm out of Vreg / 2 and / or to set Vos away from the center of V _P2 and V _N2 . These deviations from the exact midpoint are, in effect, the power supply Vreg
Or the midpoint of Vsig peak-to-peak voltage V _PP does not exceed 25% of the dynamic range.

【００３９】発明の名称が「ＤＥＴＥＣＴＩＯＮ ＯＦ
ＰＡＳＳＩＮＧ ＭＡＧＮＥＴＩＣ ＡＲＴＩＣＬＥ
Ｓ ＡＴ ＳＰＥＥＤＳ ＤＯＷＮ ＴＯ ＺＥＲＯ」
である上記特許出願に記載されたピーク基準スレッショ
ルド・トランスジューサ−信号検出器のタイプの近接検
出器は中間信号検出タイプのものと有利に併合され得る
ことがコンピュータにより発生されたモデルにより分か
った。The title of the invention is "DETECTION OF
PASSING MAGNETIC ARTICLE
SAT SPEEDS DOWN TO ZERO "
It has been found by computer-generated models that proximity detectors of the type of peak reference threshold transducer-signal detector described in the above-referenced patent application can be advantageously merged with those of the intermediate signal detection type.

【００４０】そのような検出器は、発明の名称が「ＤＥ
ＴＥＣＴＩＯＮ ＯＦ ＰＡＳＳＩＮＧ ＭＡＧＮＥＴ
ＩＣ ＡＲＴＩＣＬＥＳ ＷＨＩＬＥ ＰＥＲＩＯＤＩ
ＣＡＬＬＹ ＡＤＡＰＴＩＮＧ ＤＥＴＥＣＴＩＯＮ
ＴＨＲＥＳＨＯＬＤＳ ＴＯＣＨＡＮＧＩＮＧ ＡＭＰ
ＬＩＴＵＤＥ ＯＦ ＴＨＥ ＭＡＧＮＥＴＩＣＦＩＥ
ＬＤ」で本出願と同じ譲受人に譲受けられ、１９９６年
１月１７日付けで出願された特許出願Ｓｅｒｉａｌ Ｎ
ｏ．０８／５８７，４０７に記載されている。[0040] Such a detector has the invention name "DE
TECTION OF PASSING MAGNET
IC ARTICLES WHILE PERIODI
CALLY ADAPTING DETECTION
THRESHOLDS TOCHANGING AMP
LITUDE OF THE MAGNETICFIE
LD ", assigned to the same assignee as the present application, and filed on January 17, 1996, Serial N
o. 08 / 587,407.

【００４１】ピーク基準スレッショルド信号検出器は、
コンピュータ・モデル化シミュレーションにおいて中間
信号検出器と有利に併合され、そのためゼロ速度に下が
って動作可能であるピーク基準スレッショルド信号検出
器は、開始後の短い初期期間の間ピーク基準スレッショ
ルド・モードで動作できるようになり、その後該検出器
は中間信号−スレッショルドを基準とした検出モードに
自動的に行った。◎更に、ゼロ速度に下がって動作でき
る自動利得制御の特徴には、利得及びＶｓｉｇのレベル
を初期にセットするため勾配を活性化された（ｓｌｏｐ
ｅ−ａｃｔｉｖａｔｅｄ）検出器が組み込まれた。自動
利得制御は、磁性物の接近及び遠ざかりの検出距離にお
いてジッター及び不安定性を起こしがちである更なるス
テップ関数の利得シフトを避けるためその後に停止され
た。本発明の自動利得制御の方法は、本質的に、その迅
速な利得調整及び非常に低速度でのその低下していない
検出効率の故に、そのような併合された近接検出器にお
けるそのような初期使用に十分に適している。The peak reference threshold signal detector comprises:
A peak reference threshold signal detector that is advantageously merged with an intermediate signal detector in a computer modeling simulation, and thus can operate down to zero speed, can operate in a peak reference threshold mode for a short initial period after initiation The detector then automatically went into a detection mode based on the intermediate signal-threshold. Additionally, automatic gain control features that can operate down to zero speed include a gradient activated (slope) to initially set the gain and Vsig levels.
An e-activated detector was incorporated. The automatic gain control was subsequently stopped to avoid a further step function gain shift, which is prone to jitter and instability at magnetic object approach and away detection distances. The method of automatic gain control of the present invention essentially eliminates such an initialisation in such a merged proximity detector due to its fast gain adjustment and its undiminished detection efficiency at very low speeds. Well suited for use.

【００４２】本発明の近接検出器における多くの変形が
ここで明らかであり、その一部は次のとおりである。図
１の近接検出器によるＶｓｉｇの正の傾斜部分のＶ_P1に
よる追跡の間、比較器１４、クロック１８、カウンタ１
７及びＰＤＡＣ１ ２０は、一緒になって、ディジタル
信号、即ち、Ｖｓｉｇを追跡している、カウンタ１７の
出力でのディジタル計数信号の発生器として働く。この
ディジタル信号発生器は、アナログ信号Ｖｓｉｇのディ
ジタイザであり、又はアナログ／ディジタル変換器であ
る。Many variations on the proximity detector of the present invention are now apparent, some of which are as follows. During tracking of the positive slope of Vsig by V _P1 by the proximity detector of FIG. 1, comparator 14, clock 18, counter 1
7 and PDAC 120 together serve as a generator of a digital count signal at the output of counter 17, tracking a digital signal, ie, Vsig. This digital signal generator is a digitizer of the analog signal Vsig or an analog / digital converter.

【００４３】同様に、Ｖ_N1による追跡の間、比較器２
４、クロック１８、カウンタ２７及びＮＤＡＣ１ ３０
は、一緒になって、ディジタル信号、即ち、Ｖｓｉｇの
負に行くエコーションを追跡する、カウンタ２７の出力
でのディジタル計数信号を生成するアナログ／ディジタ
ル変換器として働く。Similarly, during tracking by V _N1 , comparator 2
4, clock 18, counter 27 and NDAC1 30
Together act as an analog-to-digital converter that produces a digital count signal at the output of counter 27, which tracks the digital signal, ie, the negative going echo of Vsig.

【００４４】本発明の近接検出器においては、ディジタ
ル／アナログ変換器は、本明細書において示される回路
手段以外の回路手段により形成され得る。例えば、Ｇ−
ＤＡＣ ６７の使用に基づくディジタル利得制御可能増
幅器は、代替として、各々が抵抗器及び２値信号制御可
能スイッチを含む並列接続された分岐のグループがＧ−
ＤＡＣに代替される従来技術のディジタル利得制御され
た増幅器に基づいても良い。比較器１４及び２４のそれ
ぞれからのハイ２値信号に応答してカウントアップ及び
ダウンする唯１つのアップダウン・カウンタ（アップカ
ウンタ１７及び２７の代わりに）を用いることも更に可
能である。この場合、唯１つのＤＡＣ、例えばＰＤＡＣ
１ ２０が、比較器１６及び２６の正及び負の入力のそ
れぞれに接続された出力と用いられ得る。この場合、Ｖ
ｓｉｇにおいて負のエコーションを追跡するとき比較器
１６を使用不能化することが、またＶｓｉｇにおいて正
のエコーションを追跡するとき比較器２６を使用不能化
することが必要である。次いで、信号Ｖ_toobigを発生す
るための、図１の回路部分は、アップダウン・カウンタ
出力をラッチ４２及び５２の双方に接続し且つこれらの
ラッチをカウントアップ及びカウントダウンのそれぞれ
の間使用可能化する、例えば、信号Ｖｏｕｔをラッチ使
用可能化信号として用いることにより変更され得る。In the proximity detector of the present invention, the digital / analog converter can be formed by circuit means other than the circuit means shown in this specification. For example, G-
Digital gain controllable amplifiers based on the use of a DAC 67 may alternatively have a group of parallel connected branches, each including a resistor and a binary signal controllable switch, G-
It may be based on a prior art digital gain controlled amplifier that replaces the DAC. It is further possible to use only one up / down counter (instead of up counters 17 and 27) which counts up and down in response to a high binary signal from each of comparators 14 and 24. In this case, only one DAC, for example PDAC
120 may be used with outputs connected to the positive and negative inputs of comparators 16 and 26, respectively. In this case, V
It is necessary to disable comparator 16 when tracking negative echoes in sig and to disable comparator 26 when tracking positive echoes in Vsig. The circuit portion of FIG. 1 for generating signal V _toobig then connects the up / down counter output to both latches 42 and 52 and enables these latches during count up and count down, respectively. , For example, by using signal Vout as the latch enable signal.

【００４５】上記のように、Ｖｓｉｇにおける数個の最
初のパルスのみ対して、自動利得調整を実行する目的
は、Ｖｏｕｔにおける対応する遷移が起こる、接近する
物の実際の距離における増分的シフトを避けることであ
る。点火ディストリビュータのような用途において、エ
ンジンの着火のタイミングは、機関軸出力送出において
小さいが悩ましいジャンプを起こしがちである。しかし
ながら、検出精度が最優先の考慮事項であるとき、利得
の時たまの再調整を可能にするためカウンタ９３（図
１）を周期的、例えば毎分等々、又は所定数の検出され
る物が側を通過した後に、リセットすることは容易に可
能である。As mentioned above, the purpose of performing automatic gain adjustment on only the first few pulses in Vsig is to avoid an incremental shift in the actual distance of the approaching object, where the corresponding transition in Vout occurs. That is. In applications such as ignition distributors, the timing of ignition of the engine tends to cause small but annoying jumps in engine shaft power delivery. However, when detection accuracy is a top priority consideration, the counter 93 (FIG. 1) may be cycled periodically, eg, every minute, or a predetermined number of detected objects to allow for occasional readjustment of the gain. It is easily possible to reset after passing through.

【００４６】勿論、連続的な利得調整は、別の選択であ
り、例えば、図１の検出器において、ＮＯＲゲート８９
を除去し且つＶ_toobig信号を直接接続しカウンタ８５の
使用可能化入力にすることにより達成される。ホール増
幅器の出力電圧Ｖｓｉｇは磁界対電圧トランスジューサ
の出力と見なしても良く、該トランスジューサはホール
素子を含む。上記のＡＧＣは、トランスジューサの一部
と見なし得るディジタル制御されるホール増幅器の利得
を制御することにより実行される。代替として、例え
ば、ホール素子を付勢するため用いられるディジタル制
御される電圧レギュレータを用いることにより、複合ト
ランスジューサのＡＧＣを実行するためホール素子の中
の励起電流をディジタル制御することが可能である。Of course, continuous gain adjustment is another option, for example, in the detector of FIG.
_And by directly connecting the V _toobig signal to the enable input of the counter 85. The output voltage Vsig of the Hall amplifier may be considered as the output of a magnetic field to voltage transducer, which includes a Hall element. The above AGC is performed by controlling the gain of a digitally controlled Hall amplifier that can be considered part of the transducer. Alternatively, it is possible to digitally control the excitation current in the Hall element to perform the AGC of the composite transducer, for example, by using a digitally controlled voltage regulator used to energize the Hall element.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の磁性物近接検出器のブロック図を示
す。FIG. 1 shows a block diagram of a magnetic substance proximity detector according to the present invention.

【図２】ＰＤＡＣ１からの出力電圧信号の波形に重ね合
わされた、４つの磁性物の通過中のホール（トランスジ
ューサ）電圧信号の波形を示す。FIG. 2 shows the waveform of a Hall (transducer) voltage signal during the passage of four magnetics superimposed on the waveform of the output voltage signal from PDAC1.

【図３】図１におけるＮＤＡＣ１からの出力電圧信号Ｖ
_N1の部分波形を示し、図２と同じ時間尺度で描かれてい
る。FIG. 3 is an output voltage signal V from NDAC1 in FIG. 1;
The partial waveform of _N1 is shown and is depicted on the same time scale as FIG.

【図４】図１の近接検出器の出力電圧Ｖｏｕｔの波形を
示し、図２と同じ時間尺度で描かれている。4 shows the waveform of the output voltage Vout of the proximity detector of FIG. 1 and is drawn on the same time scale as FIG.

【図５】図１の近接検出器の中のカウンタ１７に対する
リセット信号の波形を示し、図２と同じ時間尺度で描か
れている。FIG. 5 shows the waveform of a reset signal for a counter 17 in the proximity detector of FIG. 1 and is drawn on the same time scale as FIG.

【図６】図１の近接検出器の中のカウンタ２７に対する
リセット信号の波形を示し、図２と同じ時間尺度で描か
れている。FIG. 6 shows the waveform of a reset signal for the counter 27 in the proximity detector of FIG. 1 and is drawn on the same time scale as FIG.

【図７】図１の近接検出器の中のＮラッチ５２に対する
ラッチ使用可能化信号の波形を示し、図２と同じ時間尺
度で描かれている。FIG. 7 shows the waveform of the latch enable signal for the N latch 52 in the proximity detector of FIG. 1 and is drawn on the same time scale as FIG.

【図８】図１の近接検出器の中のＰラッチ４２に対する
ラッチ使用可能化信号の波形を示し、図２と同じ時間尺
度で描かれている。FIG. 8 shows the waveform of the latch enable signal for the P-latch 42 in the proximity detector of FIG. 1 and is depicted on the same time scale as FIG.

【図９】数個の磁性物の通過中のホール（トランスジュ
ーサ）電圧信号の波形と、その上に図１の近接検出器の
中のＰＤＡＣ２及びＮＤＡＣ２からの対応する出力信号
Ｖ_P2及びＶ_N2が重ね合わされた波形とを示す。FIG. 9 shows the waveform of a Hall (transducer) voltage signal during the passage of several magnetic objects, along with the corresponding output signals V _P2 and V _N2 from PDAC2 and NDAC2 in the proximity detector of FIG. 5 shows a superimposed waveform.

【図１０】図１の近接検出器の出力電圧Ｖｏｕｔの対応
する波形を示し、図９と同じ時間尺度で描かれている。FIG. 10 shows the corresponding waveform of the output voltage Vout of the proximity detector of FIG. 1, drawn on the same time scale as FIG.

【図１１】図１の近接検出器の中の比較器６２の対応す
る出力信号Ｖ_toobigの波形を示し、図９と同じ時間尺度
で描かれている。FIG. 11 shows the waveform of the corresponding output signal V _toobig of the comparator 62 in the proximity detector of FIG. 1 and is drawn on the same time scale as FIG. 9;

【図１２】図１の近接検出器の利得カウンタ（Ｇ−カウ
ンタ）８５において最初の２ビットからの２値出力電圧
の対応する波形を示し、図９と同じ時間尺度で描かれて
いる。12 shows the corresponding waveform of the binary output voltage from the first two bits in the proximity detector gain counter (G-counter) 85 of FIG. 1 and is depicted on the same time scale as FIG.

【図１３】Ｒ／２Ｒディジタル／アナログ変換器（ＤＡ
Ｃ）の回路図を示す。FIG. 13 shows an R / 2R digital / analog converter (DA)
The circuit diagram of C) is shown.

【図１４】図１におけるＧ−ＤＡＣ ８５として用いら
れ得るような、ディジタルに制御可能なレジスタとして
接続された図面のＤＡＣ ６７のブロック図を示す。FIG. 14 shows a block diagram of the DAC 67 of the drawing connected as digitally controllable registers, such as may be used as the G-DAC 85 in FIG.

【図１５】数個の磁性物の通過中、ＡＧＣ作用なしの場
合の図１の近接検出器におけるホール（トランスジュー
サ）電圧信号の波形を示し、その上にオフセット・レベ
ル信号Ｖｏｓの対応する波形が重ね合わされている。FIG. 15 shows the waveform of a Hall (transducer) voltage signal in the proximity detector of FIG. 1 without AGC during passage of several magnetic objects, on which the corresponding waveform of the offset level signal Vos is shown; Are superimposed.

【図１６】図１５における波形Ｖｓｉｇ及びＶｏｓと同
じ時間尺度で描かれているＶｏｕｔの波形を示す。16 shows a Vout waveform drawn on the same time scale as the waveforms Vsig and Vos in FIG.

【符号の説明】[Explanation of symbols]

１０ ホール素子 １２ ホール電圧増幅器 １４、１６、２４、２６、６２ 比較器 １７、２７ カウンタ １７７、１７８ シュミット比較器 ６７ Ｇ−ＤＡＣ Reference Signs List 10 Hall element 12 Hall voltage amplifier 14, 16, 24, 26, 62 Comparator 17, 27 Counter 177, 178 Schmidt comparator 67 G-DAC

フロントページの続き (72)発明者 ラビ・ビッグ アメリカ合衆国ニューハンプシャー州 03304，ボー，ロングビュー・ドライブ 27 (72)発明者 ピー・カール・シェラー アメリカ合衆国ニューハンプシャー州 03867，ロチェスター，テン・ロッド・ ロード 709 (72)発明者 ジェイ・エム・タウン アメリカ合衆国ニューハンプシャー州 03255，ニューバリー，サウスブルッ ク・サークル 12 (72)発明者 テリ・エル・トゥ アメリカ合衆国ニューハンプシャー州 03304，ボー，クラフ・ストリート 15 (56)参考文献 特開 平４−353765（ＪＰ，Ａ) 特開 平５−296793（ＪＰ，Ａ) 特開 平８−35857（ＪＰ，Ａ) 特開 平７−167876（ＪＰ，Ａ) 実開 平６−18905（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G01B 7/00 - 7/34 Continuing on the front page (72) Inventor Ravi Big Longview Drive, New Hampshire, USA 03304, Bo, 27 (72) Inventor Peagle Sheller 03867, Rochester, Ten Rod Road, New Hampshire, USA 709 (72) Inventor J.M.Town, New Hampshire, USA 03255, Southbrook Circle, Newbury 12 (72) Inventor Terri El Tu, New Hampshire, USA 03304, Bo, Cliff Street 15 (56) References JP 4 JP-A-353765 (JP, A) JP-A-5-296793 (JP, A) JP-A-8-35857 (JP, A) JP-A-7-167876 (JP, A) JP-A-6-18905 (JP, U) (58) Fields surveyed (Int. Cl. ⁷ , DB name) G01B ^7/ 00-7/34

Claims (7)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 通過する磁性物の検出のための近接検出
方法において、 ａ） 周囲磁界を感知し、当該磁界に直接関連する振幅
を有する電圧Ｖ_Hを発生し、Ｖ_Hを増幅器の入力に印加し
て当該増幅器の出力に増幅された電圧Ｖｓｉｇを生成す
るステップと、 ｂ） Ｖｓｉｇを印加される信号検出器を設け、当該検
出器は、Ｖｓｉｇにおける１つの極性のエコーションが
そのなかの所定の電圧振幅に達するごとに２値遷移を有
する２値近接検出器出力電圧Ｖｏｕｔを生成するステッ
プと、 ｃ） それぞれが前記検出器の動的電圧範囲の中心より
正及び負であるＤＣオフセット限界電圧Ｖ_A及びＶ_Bの源
を設けるステップと、 ｄ） 前記増幅器の出力において、Ｖｓｉｇの中央値電
圧ＶｏｓがＶ_Aより大きいとき、信号Ｖｓｉｇ全体を負
の方向に移動させ、そしてＶｓｉｇの中央値ＶｏｓがＶ
_Bより小さいとき、信号Ｖｓｉｇ全体を正の方向に移動
させ、ＶｏｓをＶ_BからＶ_Aまでの範囲内に保つステップ
とを備える近接検出方法。1. A proximity detection method for detecting a passing magnetic object, comprising: a) sensing an ambient magnetic field, generating a voltage V _H having an amplitude directly related to the magnetic field, and applying V _H to an input of an amplifier. Applying to generate an amplified voltage Vsig at the output of the amplifier; b) providing a signal detector to which Vsig is applied, wherein the detector has an echotion of one polarity at Vsig .
Each time a specified voltage amplitude is reached, a binary transition is
Generating a binary proximity detector output voltage Vout to, c) the steps of each provided the source of the DC offset limit voltage V _A and V _B are the positive and negative is the center of the dynamic voltage range of the detector D) at the output of the amplifier, when the median voltage Vos of Vsig is greater than _VA , the whole signal Vsig is moved in the negative direction and the median Vsig of Vsig is Vsig.
Is smaller than _B, moving the entire signal Vsig in a positive direction, proximity detection method comprising the steps of keeping Vos within the range from V _B to V _A. 【請求項２】 ａ） Ｖｓｉｇにおいて最も最近のピー
クの正電圧Ｖｓｉｇに等しい１つの基準電圧Ｖ_P2を連続
的に発生するステップと、 ｂ） Ｖｓｉｇにおいて最も最近のピークの負電圧Ｖｓ
ｉｇに等しい別の基準電圧Ｖ_N2を連続的に発生するステ
ップと、 ｃ） Ｖ_P2とＶ_N2との間の電圧範囲のほぼ中心である中
央値電圧Ｖｏｓを発生するステップとを更に備える請求
項１記載の近接検出方法。2. a) continuously generating one reference voltage V _P2 equal to the most recent peak positive voltage Vsig at Vsig; b) the most recent peak negative voltage Vs at Vsig.
continuously generating another reference voltage V _N2 equal to ig ; and c) generating a median voltage Vos approximately at the center of the voltage range between V _P2 and V _N2. 2. The proximity detection method according to 1. 【請求項３】 信号Ｖｓｉｇ全体を移動させる前記のス
テップは、 ＶｏｓがＶ_Aより大きい期間中に出力電圧Ｖｏｕｔにお
ける少なくとも１つの極性の２値遷移をカウントし、且
つＶｏｕｔにおける１つの極性の各２値遷移で１つの所
定の負のバイアス増分だけ負の補償オフセット・バイア
ス電圧をＶｓｉｇに加えるためのディジタル信号を発生
するステップと、 ＶｏｓがＶ_Bより小さい期間中にＶｏｕｔにおける少な
くとも１つの極性の２値遷移をカウントし、且つＶｏｕ
ｔにおける１つの極性の各２値遷移で１つの所定の正の
バイアス増分だけ正の補償オフセット・バイアス電圧を
Ｖｓｉｇに加えるためのディジタル信号を発生するステ
ップとにより達成される請求項１記載の近接検出方法。3. The step of moving the entire signal Vsig includes counting at least one binary transition of the output voltage Vout during a period when Vos is greater than _VA , and for each two of one polarity in Vout. and generating a digital signal for adding a negative compensation offset bias voltage by one predetermined negative bias increment at a value transition in Vsig, Vos is at least one polar in Vout during V _B is less than the period 2 Count value transitions and Vou
generating a digital signal to apply a positive compensation offset bias voltage to Vsig by one predetermined positive bias increment at each binary transition of one polarity at t. Detection method. 【請求項４】 前記増幅器がディジタルに利得制御され
た増幅器であり、 ａ） Ｖｓｉｇにおける最大振幅を所定の目標値Ｖ_TGと
比較するステップと、 ｂ） Ｖｓｉｇが前記目標値を越える度に一方の２値レ
ベルから他方の２値レベルに変化する２値信号Ｖｂｉｇ
を発生するステップと、 ｃ） 前記２値信号Ｖｂｉｇを前記ディジタルに利得制
御された増幅器に印加し、且つＶｂｉｇが一方の２値レ
ベルから他方の２値レベルに変化するとき、Ｖｓｉｇに
おけるピーク値を前記所定の目標値の直ぐ下にもたらす
方向に１つの所定の利得増分だけ前記ディジタル利得制
御される増幅器の利得を変化させるステップとを更に備
える請求項１記載の近接検出方法。4. The amplifier is a digitally gain-controlled amplifier, comprising: a) comparing the maximum amplitude at Vsig with a predetermined target value V _TG ; b) each time Vsig exceeds the target value. A binary signal Vbig that changes from a binary level to the other binary level
C) applying the binary signal Vbig to the digitally gain-controlled amplifier and, when Vbig changes from one binary level to the other binary level, the peak value at Vsig Changing the gain of the digitally controlled amplifier by one predetermined gain increment in a direction that results just below the predetermined target value. 【請求項５】 前記信号検出器がピークを基準にしたス
レッショルド信号検出器のタイプであり、そのため、ピ
ーク値と前記所定の電圧振幅でのＶｓｉｇとの差が所定
のスレッショルド値に等しい１つの極性の各ピークのエ
コーション後に、前記信号検出器からの出力Ｖｏｕｔに
おける１つの極性の２値遷移がＶｓｉｇにおける前記所
定の電圧振幅で生じる請求項１記載の近接検出方法。5. The signal detector is of a peak-based threshold signal detector type, so that the difference between the peak value and Vsig at the predetermined voltage amplitude is one polarity equal to a predetermined threshold value. each peak picture of
After caution, the plants in the binary transitions Vsig of one polarity in the output Vout from said signal detector
2. The proximity detection method according to claim 1, wherein the method is performed at a constant voltage amplitude . 【請求項６】 前記増幅器の出力におけるＶｓｉｇの中
央値Ｖｏｓは、Ｖｓｉｇの正のピークと負のピークとの
間に中心付けされた最も最近の電圧レベルである請求項
１記載の近接検出方法。6. The proximity detection method according to claim 1, wherein the median value Vos of Vsig at the output of the amplifier is the latest voltage level centered between the positive peak and the negative peak of Vsig. 【請求項７】 前記信号検出器は、前記信号がＶｓｉｇ
における前記所定の電圧振幅を規定する所定のスレッシ
ョルド電圧値だけ各ピークから後退するまで、少なくと
も１つの極性のピークを保持するピークを基準にしたス
レッショルド検出器である請求項１記載の近接検出方
法。7. The signal detector detects that the signal is Vsig.
2. The proximity detection method according to claim 1, wherein the threshold detector is a threshold detector based on a peak that holds at least one polarity peak until the peak voltage recedes from each peak by a predetermined threshold voltage value that defines the predetermined voltage amplitude .