JP3003980B2 - ディジタル高周波信号の復調方法及び装置 - Google Patents
ディジタル高周波信号の復調方法及び装置Info
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- H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
- H04L27/22—Demodulator circuits; Receiver circuits
- H04L27/233—Demodulator circuits; Receiver circuits using non-coherent demodulation
- H04L27/2335—Demodulator circuits; Receiver circuits using non-coherent demodulation using temporal properties of the received signal
- H04L27/2337—Demodulator circuits; Receiver circuits using non-coherent demodulation using temporal properties of the received signal using digital techniques to measure the time between zero-crossings
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Computer And Data Communications (AREA)
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- Mobile Radio Communication Systems (AREA)
Description
【0001】
【発明の属する技術分野】本発明は、概して云えば、デ
ータ処理システムに関するものであり、詳しく云えば、
高周波媒体を介して通信するためのディジタル入力/出
力システムに関するものである。
ータ処理システムに関するものであり、詳しく云えば、
高周波媒体を介して通信するためのディジタル入力/出
力システムに関するものである。
【0002】
【従来の技術】過去においては、データ処理システム相
互間でディジタル情報を伝送するために、高周波信号の
位相シフト・キー(PSK)変調が使用されていた。そ
の一例が、「バイフェーズ抑圧搬送波PSK信号用復調
器(Demodulator for biphase,suppressed PSK signal
s)」と題した米国特許第5,150,070号に開示さ
れている。その位相変調技法は、180度位相シフトを
使用してバイナリ1及びバイナリ0の間を区別してい
る。これは、搬送波を変調期間中ゼロ化させている。変
調された信号を復調するためには、その従来技術は、受
信器においてバイナリ情報を確実に再生するための複雑
な回路を必要とする。その従来技術の変調器は搬送波を
再構成しなければならない。それらは、着信信号と位相
ロックされる信号を作るためにはコヒーレント復調を必
要とし、データを検出するためには、マルチプライヤに
おいてそれら2つを結合しなければならない。IF信号
は搬送波を取り去ったその復調信号と同期しなければな
らない。換言すれば、その従来技術では、PSK信号を
復調するために搬送波及びローカル発振器を同期させな
ければならない。その従来技術において必要なことは、
非常に低い中間周波数のPSK変調された信号の位相変
化を検出することができる簡単な高周波復調方法及び装
置である。
互間でディジタル情報を伝送するために、高周波信号の
位相シフト・キー(PSK)変調が使用されていた。そ
の一例が、「バイフェーズ抑圧搬送波PSK信号用復調
器(Demodulator for biphase,suppressed PSK signal
s)」と題した米国特許第5,150,070号に開示さ
れている。その位相変調技法は、180度位相シフトを
使用してバイナリ1及びバイナリ0の間を区別してい
る。これは、搬送波を変調期間中ゼロ化させている。変
調された信号を復調するためには、その従来技術は、受
信器においてバイナリ情報を確実に再生するための複雑
な回路を必要とする。その従来技術の変調器は搬送波を
再構成しなければならない。それらは、着信信号と位相
ロックされる信号を作るためにはコヒーレント復調を必
要とし、データを検出するためには、マルチプライヤに
おいてそれら2つを結合しなければならない。IF信号
は搬送波を取り去ったその復調信号と同期しなければな
らない。換言すれば、その従来技術では、PSK信号を
復調するために搬送波及びローカル発振器を同期させな
ければならない。その従来技術において必要なことは、
非常に低い中間周波数のPSK変調された信号の位相変
化を検出することができる簡単な高周波復調方法及び装
置である。
【0003】位相シフト・キー変調では、搬送波信号、
例えば、2.4GHzの搬送波信号が位相シフト遅延回
路に、その遅延回路への制御入力のバイナリ状態に従っ
て選択的に供給される。例えば、制御入力に対してバイ
ナリ0のデータ状態がある時、その搬送波信号に位相シ
フト遅延は与えられない。一方、バイナリ1のデータ状
態がある場合、位相シフト遅延が搬送波信号に与えられ
る。そこで、搬送波信号は受信器へ送信される。受信器
には、わずかに異なる周波数、例えば、「2.4GHz
+2MHz」で発振するローカル発振器がある。受信器
では、これら2つの周波数が混合され、対応するビート
・ノート信号又は中間周波(IF)信号が発生される。
そこで、搬送波信号上に乗せられていた位相シフト情報
は受信器においてIF信号で明示される。そのような位
相シフト・キー変調通信技法における問題点は、2.4
GHz搬送波信号を発生する送信器における発振器の周
波数のドリフト、及び「2.4GHz+2MHz」信号
を発生するその受信器におけるローカル発振器のドリフ
トによって生じる。これら2つの発振器の周波数におけ
る相対的ドリフトの結果、中間周波における不安定な特
性が受信器において生じ、従って、送信されるバイナリ
・データの不確実な検出を生じるであろう。
例えば、2.4GHzの搬送波信号が位相シフト遅延回
路に、その遅延回路への制御入力のバイナリ状態に従っ
て選択的に供給される。例えば、制御入力に対してバイ
ナリ0のデータ状態がある時、その搬送波信号に位相シ
フト遅延は与えられない。一方、バイナリ1のデータ状
態がある場合、位相シフト遅延が搬送波信号に与えられ
る。そこで、搬送波信号は受信器へ送信される。受信器
には、わずかに異なる周波数、例えば、「2.4GHz
+2MHz」で発振するローカル発振器がある。受信器
では、これら2つの周波数が混合され、対応するビート
・ノート信号又は中間周波(IF)信号が発生される。
そこで、搬送波信号上に乗せられていた位相シフト情報
は受信器においてIF信号で明示される。そのような位
相シフト・キー変調通信技法における問題点は、2.4
GHz搬送波信号を発生する送信器における発振器の周
波数のドリフト、及び「2.4GHz+2MHz」信号
を発生するその受信器におけるローカル発振器のドリフ
トによって生じる。これら2つの発振器の周波数におけ
る相対的ドリフトの結果、中間周波における不安定な特
性が受信器において生じ、従って、送信されるバイナリ
・データの不確実な検出を生じるであろう。
【0004】
【発明が解決しようとする課題】従って、本発明の目的
は、ディジタル高周波信号のための改良された変調技法
を提供することである。
は、ディジタル高周波信号のための改良された変調技法
を提供することである。
【0005】本発明のもう1つの目的は、簡単なディジ
タル回路の導入しか必要としない改良されたPSK高周
波信号復調技法を提供することにある。
タル回路の導入しか必要としない改良されたPSK高周
波信号復調技法を提供することにある。
【0006】本発明のもう1つの目的は、非常に低い中
間周波信号におけるPKS変調された位相変化を確実に
検出する高周波信号復調技法を提供することにある。
間周波信号におけるPKS変調された位相変化を確実に
検出する高周波信号復調技法を提供することにある。
【0007】本発明のもう1つの目的は、IF信号が搬
送波を取り去った復調信号と同期する必要のない高周波
信号復調技法を提供することにある。
送波を取り去った復調信号と同期する必要のない高周波
信号復調技法を提供することにある。
【0008】本発明のもう1つの目的は、搬送波及びロ
ーカル発振器が同期する必要のない高周波信号復調技法
を提供することにある。
ーカル発振器が同期する必要のない高周波信号復調技法
を提供することにある。
【0009】
【課題を解決するための手段】これら及び他の目的の特
徴及び利点は、本願で開示される発明によって達成され
る。送信器における遅延線変調器は、制御入力をバイナ
リ信号源に接続されている。搬送波信号はその遅延線変
調器の搬送波信号入力に印加される。その搬送波信号
は、送信増幅器及び送信アンテナに接続された出力にお
ける遅延線変調器から発生する。バイナリ1信号及びバ
イナリ0信号の間の遷移が制御入力に与えられる場合、
その遅延線は、搬送波信号が変調器から発生する時、そ
の搬送波信号に位相シフト遅延を与える。バイナリ0及
びバイナリ1の間の遷移が制御入力に印加される場合、
搬送波信号には位相シフトは与えられない。本発明の幾
つかの実施例が開示されるが、その各々は90゜から1
30゜までの種々の位相シフト遅延を持っている。
徴及び利点は、本願で開示される発明によって達成され
る。送信器における遅延線変調器は、制御入力をバイナ
リ信号源に接続されている。搬送波信号はその遅延線変
調器の搬送波信号入力に印加される。その搬送波信号
は、送信増幅器及び送信アンテナに接続された出力にお
ける遅延線変調器から発生する。バイナリ1信号及びバ
イナリ0信号の間の遷移が制御入力に与えられる場合、
その遅延線は、搬送波信号が変調器から発生する時、そ
の搬送波信号に位相シフト遅延を与える。バイナリ0及
びバイナリ1の間の遷移が制御入力に印加される場合、
搬送波信号には位相シフトは与えられない。本発明の幾
つかの実施例が開示されるが、その各々は90゜から1
30゜までの種々の位相シフト遅延を持っている。
【0010】
【発明の実施の形態】受信器おいて、変調された搬送波
信号が受信アンテナによって受信され、受信増幅器によ
って増幅され、ローカル発振器周波と混合されて中間周
波(IF)信号を形成し、制限増幅器によって更に増幅
されて受信信号を一様の高さの方形波パルスに形成す
る。これは、ゼロ交差位相が測定されるのを可能にす
る。復調器は、送信器における位相シフト変調に応答し
て方形波信号のエッジ相互間の間隔が変化する時を検出
することができる。その方形波IF信号のエッジ相互間
の間隔が変調のない定常IF信号に対する正規の間隔よ
りも短いことが検出される時、これはバイナリ0値から
バイナリ1値への遷移を意味する。方形波IF信号のエ
ッジ相互間の正規の間隔よりも長いということは、バイ
ナリ1値からバイナリ0値への遷移を意味する。
信号が受信アンテナによって受信され、受信増幅器によ
って増幅され、ローカル発振器周波と混合されて中間周
波(IF)信号を形成し、制限増幅器によって更に増幅
されて受信信号を一様の高さの方形波パルスに形成す
る。これは、ゼロ交差位相が測定されるのを可能にす
る。復調器は、送信器における位相シフト変調に応答し
て方形波信号のエッジ相互間の間隔が変化する時を検出
することができる。その方形波IF信号のエッジ相互間
の間隔が変調のない定常IF信号に対する正規の間隔よ
りも短いことが検出される時、これはバイナリ0値から
バイナリ1値への遷移を意味する。方形波IF信号のエ
ッジ相互間の正規の間隔よりも長いということは、バイ
ナリ1値からバイナリ0値への遷移を意味する。
【0011】復調器は、受信された方形波IF信号の連
続するエッジの間で生じる高周波クロック・パルスの数
をカウントすることによってこの検出を行う。本発明に
よれば、連続する立上りエッジの間の間隔を第1カウン
タにおいてカウントする動作及び連続する立下りエッジ
の間の間隔を第2カウンタにおいてカウントする動作を
別々に行うことによって、その復調技法の信頼性が改良
される。第1の正規レジスタが立上りエッジに対する未
変調カウント時を記憶し、その内容が第1カウンタの内
容と比較されて第1の差カウントを得る。第2の正規レ
ジスタが立下りエッジに対する未変調時のカウントを記
憶し、その内容が第2カウンタの内容と比較されて第2
の差カウントを得る。第1及び第2の差カウントは結合
されて合成差カウントを生じる。その合成差カウント
は、第1カウンタ又は第2カウンタの何れによってもカ
ウントされ得ない2つの連続した長い期間又は連続する
短い期間の不定期的な発生にセンシティブではない。従
って、合成差は、受信器においてその復調バイナリ信号
の信頼性ある表示を与える。
続するエッジの間で生じる高周波クロック・パルスの数
をカウントすることによってこの検出を行う。本発明に
よれば、連続する立上りエッジの間の間隔を第1カウン
タにおいてカウントする動作及び連続する立下りエッジ
の間の間隔を第2カウンタにおいてカウントする動作を
別々に行うことによって、その復調技法の信頼性が改良
される。第1の正規レジスタが立上りエッジに対する未
変調カウント時を記憶し、その内容が第1カウンタの内
容と比較されて第1の差カウントを得る。第2の正規レ
ジスタが立下りエッジに対する未変調時のカウントを記
憶し、その内容が第2カウンタの内容と比較されて第2
の差カウントを得る。第1及び第2の差カウントは結合
されて合成差カウントを生じる。その合成差カウント
は、第1カウンタ又は第2カウンタの何れによってもカ
ウントされ得ない2つの連続した長い期間又は連続する
短い期間の不定期的な発生にセンシティブではない。従
って、合成差は、受信器においてその復調バイナリ信号
の信頼性ある表示を与える。
【0012】本発明は、受信器においてタイミング情報
を取り出すために受信器において搬送波が依然として利
用可能であるため、復調器における位相ロック・ループ
を必要としないという利点を有する。従来技術の復調器
は搬送波を再構成しなければならない。それらは、着信
信号と位相ロックされる信号を作り、しかる後、マルチ
プライヤにおいてそれら2つを結合して整合を検出する
ためにコヒーレントな復調を必要とする。対照的に、本
発明は、90゜及び130゜の間の範囲の選択された値
を有する位相変調及びその信号の制限増幅を使用して一
貫性のある振幅を得る。更に、本発明は、正向きの遷移
相互間の期間及び負向きの遷移相互間の期間を測定して
バイナリ1及びバイナリ0を検出する。それら立上り遷
移及び立下り遷移の結果を結合することは信頼性の高い
復調器を与える。両方向の遷移を使用することによっ
て、IF信号は、搬送波を取り除いた復調信号と同期的
ある必要はない。換言すれば、本発明では、搬送波及び
ローカル発振器は同期的である必要はない。
を取り出すために受信器において搬送波が依然として利
用可能であるため、復調器における位相ロック・ループ
を必要としないという利点を有する。従来技術の復調器
は搬送波を再構成しなければならない。それらは、着信
信号と位相ロックされる信号を作り、しかる後、マルチ
プライヤにおいてそれら2つを結合して整合を検出する
ためにコヒーレントな復調を必要とする。対照的に、本
発明は、90゜及び130゜の間の範囲の選択された値
を有する位相変調及びその信号の制限増幅を使用して一
貫性のある振幅を得る。更に、本発明は、正向きの遷移
相互間の期間及び負向きの遷移相互間の期間を測定して
バイナリ1及びバイナリ0を検出する。それら立上り遷
移及び立下り遷移の結果を結合することは信頼性の高い
復調器を与える。両方向の遷移を使用することによっ
て、IF信号は、搬送波を取り除いた復調信号と同期的
ある必要はない。換言すれば、本発明では、搬送波及び
ローカル発振器は同期的である必要はない。
【0013】
【実施例】図1の波形図は、毎秒0.5メガビットのデ
ータ速度の波形Aを表し、それは時間T1の時にバイナ
リ1状態からバイナリ0状態への遷移でもって終了する
バイナリ1(A=1)インターバルを示す。ナノ秒単位
の時間が波形の横座標に沿って示され、2000ナノ秒
時にそのT1の事象が生じることが分かる。時間T1後
で且つ時間T2前には、データ波形はバイナリ0状態
(A=0)にある。時間T2の時に、バイナリ0からバ
イナリ1への遷移が生じてA=1となる。
ータ速度の波形Aを表し、それは時間T1の時にバイナ
リ1状態からバイナリ0状態への遷移でもって終了する
バイナリ1(A=1)インターバルを示す。ナノ秒単位
の時間が波形の横座標に沿って示され、2000ナノ秒
時にそのT1の事象が生じることが分かる。時間T1後
で且つ時間T2前には、データ波形はバイナリ0状態
(A=0)にある。時間T2の時に、バイナリ0からバ
イナリ1への遷移が生じてA=1となる。
【0014】図3のシステム・ブロック図を参照する
と、それはローカル・エリア・ネットワークの送信ノー
ド110における送信器がデータ波形Aで情報を送信す
る方法を示す。ソース・コンピュータ102はローカル
・エリア・ネットワーク(LAN)インターフェース・
アダプタ104にバイナリ・ディジタル情報を出力す
る。そのアダプタ104は500Kbpsのバイナリ・
データ・ストリームを出力する。バイナリ・データ・ス
トリームAのデータ速度は、図1におけるIF信号Dの
1/2までの他の値を持つことができる。従って、IF
信号の周波数が更に高い、例えば、20MHzである場
合、データ速度は、例えば、毎秒10メガビットまでの
任意の値を持つことができる。2.4GHz発振器10
0は搬送波信号Bを発生する。この搬送波信号Bは位相
シフト・キー(PSK)変調器106供給される。デー
タ波形Aのバイナリ信号である制御信号が変調器106
に供給される。変調は、時間T1時に、波形Aがバイナ
リA=1からバイナリA=0に遷移する時に生じる。位
相シフト遅延が搬送波信号Bに与えられる。一方、デー
タ波形Aが時間T2時にバイナリ値A=0からバイナリ
値A=1に遷移する時、位相シフト遅延が搬送波信号B
から除去される。そこで、この搬送波信号はローカル・
エリア・ネットワーク送信ノード110における高周波
送信器108に信号Cとして供給される。
と、それはローカル・エリア・ネットワークの送信ノー
ド110における送信器がデータ波形Aで情報を送信す
る方法を示す。ソース・コンピュータ102はローカル
・エリア・ネットワーク(LAN)インターフェース・
アダプタ104にバイナリ・ディジタル情報を出力す
る。そのアダプタ104は500Kbpsのバイナリ・
データ・ストリームを出力する。バイナリ・データ・ス
トリームAのデータ速度は、図1におけるIF信号Dの
1/2までの他の値を持つことができる。従って、IF
信号の周波数が更に高い、例えば、20MHzである場
合、データ速度は、例えば、毎秒10メガビットまでの
任意の値を持つことができる。2.4GHz発振器10
0は搬送波信号Bを発生する。この搬送波信号Bは位相
シフト・キー(PSK)変調器106供給される。デー
タ波形Aのバイナリ信号である制御信号が変調器106
に供給される。変調は、時間T1時に、波形Aがバイナ
リA=1からバイナリA=0に遷移する時に生じる。位
相シフト遅延が搬送波信号Bに与えられる。一方、デー
タ波形Aが時間T2時にバイナリ値A=0からバイナリ
値A=1に遷移する時、位相シフト遅延が搬送波信号B
から除去される。そこで、この搬送波信号はローカル・
エリア・ネットワーク送信ノード110における高周波
送信器108に信号Cとして供給される。
【0015】図3において、電磁高周波が送信器108
から高周波リンク115を介してローカル・エリア・ネ
ットワーク受信ノード130の高周波受信器116に送
信される。そこで、受信器116は信号混合器120の
入力に波形Cを出力する。受信ノード130におけるロ
ーカル発振器118は「2.4GHz+2MHz」の周
波数を持っている。その受信ノードにおけるローカル発
振器は、例えば、「2.4GHz−2MHz」の周波数
を持つことも可能である。ローカル発振器信号B'が混
合器120に対する他方の入力に供給され、その結果、
2MHzの中間周波信号であるヘテロダイン・ビート信
号C'が生じる。その2MHz中間周波信号C'は低域フ
ィルタ150に供給され、その低域フィルタの出力12
1はPSK復調器122に供給される。復調器122は
図6において更に詳細に示される。復調器122の出力
はバイナリ・データ・ストリームA'であり、それは送
信ノード110における変調器106の入力に供給され
た再生データ・ストリームAである。線123上の復調
器122の出力はローカル・エリア・ネットワーク・イ
ンターフェース・アダプタ124に供給され、しかる
後、ローカル・エリア・ネットワーク受信ノード130
におけるデスティネーション・コンピュータ126に供
給される。
から高周波リンク115を介してローカル・エリア・ネ
ットワーク受信ノード130の高周波受信器116に送
信される。そこで、受信器116は信号混合器120の
入力に波形Cを出力する。受信ノード130におけるロ
ーカル発振器118は「2.4GHz+2MHz」の周
波数を持っている。その受信ノードにおけるローカル発
振器は、例えば、「2.4GHz−2MHz」の周波数
を持つことも可能である。ローカル発振器信号B'が混
合器120に対する他方の入力に供給され、その結果、
2MHzの中間周波信号であるヘテロダイン・ビート信
号C'が生じる。その2MHz中間周波信号C'は低域フ
ィルタ150に供給され、その低域フィルタの出力12
1はPSK復調器122に供給される。復調器122は
図6において更に詳細に示される。復調器122の出力
はバイナリ・データ・ストリームA'であり、それは送
信ノード110における変調器106の入力に供給され
た再生データ・ストリームAである。線123上の復調
器122の出力はローカル・エリア・ネットワーク・イ
ンターフェース・アダプタ124に供給され、しかる
後、ローカル・エリア・ネットワーク受信ノード130
におけるデスティネーション・コンピュータ126に供
給される。
【0016】図4は変調器106に対する好適な実施例
を示す。それは、本発明の最良のモードでは、位相シフ
トに対する位相角は122゜の値を持ち、500ナノ秒
の中間周波の周期よりも小さいが、ほぼそれに等しいイ
ンターバルを通して供給される。
を示す。それは、本発明の最良のモードでは、位相シフ
トに対する位相角は122゜の値を持ち、500ナノ秒
の中間周波の周期よりも小さいが、ほぼそれに等しいイ
ンターバルを通して供給される。
【0017】図5は変調器106に対する別の実施例を
示すものであり、そこでは、波形Aのバイナリ信号が1
のバイナリ値から0のバイナリ値に遷移する時、90゜
の位相シフトが与えられる。一方、データ波形Aが0の
バイナリ値から1のバイナリ値に遷移する時、その位相
シフト遅延は搬送波Bから除去される。図1の波形Aを
よく見ると、バイナリ1からバイナリ0への遷移はほぼ
瞬間的であることがわかる。極めて小さいインターバル
中に90゜の位相シフトが搬送波信号Bに供給される
時、その設計をアメリカ連邦通信委員会部門15のスペ
クトル要件に適応することを難しくする望ましくない調
波の周波が発生される。従って、本発明の好適な実施例
及び最良にモードは、図4に示されたような変調器10
6に対するものである。
示すものであり、そこでは、波形Aのバイナリ信号が1
のバイナリ値から0のバイナリ値に遷移する時、90゜
の位相シフトが与えられる。一方、データ波形Aが0の
バイナリ値から1のバイナリ値に遷移する時、その位相
シフト遅延は搬送波Bから除去される。図1の波形Aを
よく見ると、バイナリ1からバイナリ0への遷移はほぼ
瞬間的であることがわかる。極めて小さいインターバル
中に90゜の位相シフトが搬送波信号Bに供給される
時、その設計をアメリカ連邦通信委員会部門15のスペ
クトル要件に適応することを難しくする望ましくない調
波の周波が発生される。従って、本発明の好適な実施例
及び最良にモードは、図4に示されたような変調器10
6に対するものである。
【0018】図4において、変調器106は、500ナ
ノ秒の中間周波の周期よりも小さいがほぼそれに等しい
期間にわたって位相シフトを与えるように設計される。
受信器における位相シフトの検出可能性を高めるため
に、位相シフト角の大きさは90゜から130゜まで増
加させられた。90゜から130゜までの位相シフトの
大きさは十分に作用することがわかった。位相シフト角
に対する最良のモードは122゜であることがわかっ
た。図4の変調器106は次のように位相変調を達成す
る。波形Aのバイナリ信号は、低域フィルタであるフィ
ルタ140の入力に供給される。フィルタ140は、望
ましくない調波を抑制するために0.75MHzのノッ
チ・フィルタを有する。フィルタ140の出力は、線1
44を通してベクトル変調器142の入力に供給され
る。フィルタ140からの線144上の出力に対する波
形Vは波形145で示される。波形Aのバイナリ値がバ
イナリ1からバイナリ0に変わる期間は、その中間周波
である約500ナノ秒であることが波形145において
分かる。これは、フィルタ140に入力されたバイナリ
波形Aに対する図4に示された波形141と比較され
る。ベクトル変調器142は調節可能な入力146を有
する。その入力146は、ベクトル変調器142によっ
て搬送波信号Bに適用されるべき位相角に対する最大値
を設定することを可能にする。入力146により表され
る最大値位相角に対する設定は90゜から130゜まで
に固定可能であり、満足すべき変調された搬送波信号C
が得られる。本発明の最良のモードでは、その最大値位
相角に対する設定は122゜の値であることがわかっ
た。
ノ秒の中間周波の周期よりも小さいがほぼそれに等しい
期間にわたって位相シフトを与えるように設計される。
受信器における位相シフトの検出可能性を高めるため
に、位相シフト角の大きさは90゜から130゜まで増
加させられた。90゜から130゜までの位相シフトの
大きさは十分に作用することがわかった。位相シフト角
に対する最良のモードは122゜であることがわかっ
た。図4の変調器106は次のように位相変調を達成す
る。波形Aのバイナリ信号は、低域フィルタであるフィ
ルタ140の入力に供給される。フィルタ140は、望
ましくない調波を抑制するために0.75MHzのノッ
チ・フィルタを有する。フィルタ140の出力は、線1
44を通してベクトル変調器142の入力に供給され
る。フィルタ140からの線144上の出力に対する波
形Vは波形145で示される。波形Aのバイナリ値がバ
イナリ1からバイナリ0に変わる期間は、その中間周波
である約500ナノ秒であることが波形145において
分かる。これは、フィルタ140に入力されたバイナリ
波形Aに対する図4に示された波形141と比較され
る。ベクトル変調器142は調節可能な入力146を有
する。その入力146は、ベクトル変調器142によっ
て搬送波信号Bに適用されるべき位相角に対する最大値
を設定することを可能にする。入力146により表され
る最大値位相角に対する設定は90゜から130゜まで
に固定可能であり、満足すべき変調された搬送波信号C
が得られる。本発明の最良のモードでは、その最大値位
相角に対する設定は122゜の値であることがわかっ
た。
【0019】図1に戻ると、図3における混合器120
から出力された中間周波信号C'は、500Kbpsの
波形Aのディジタル信号によって変調された位相の約2
MHz正弦波信号であることがわかる。図1及び図2に
示された変調器は、バイナリ・データAがバイナリ1か
らバイナリ0に遷移する時の瞬間的な90゜位相シフト
である。これは本発明の説明を簡単にするために行われ
る。
から出力された中間周波信号C'は、500Kbpsの
波形Aのディジタル信号によって変調された位相の約2
MHz正弦波信号であることがわかる。図1及び図2に
示された変調器は、バイナリ・データAがバイナリ1か
らバイナリ0に遷移する時の瞬間的な90゜位相シフト
である。これは本発明の説明を簡単にするために行われ
る。
【0020】図6において、PSK復調器122はその
入力121を制限増幅器200に接続される。その増幅
器200は、フィルタされた中間周波信号C'を増幅し
て、図1に示された方形波の制限増幅されたIF信号D
を形成する。その方形波信号は、正弦波である信号C'
のゼロ交差と同じ瞬間にそれのゼロ交差を行うであろ
う。図1をよく見ると、信号Dに対する各周期の期間
は、送信器において搬送波信号Bに位相変化が与えられ
なかった時、正規のインターバルに対する約500ナノ
秒の長さのままである。しかし、データ波形Aにおいて
1から0への遷移がある時間T1では、中間周波信号D
の期間が約625ナノ秒まで対応して長くされる。更
に、よく見ると、データ波形Aがバイナリ0からバイナ
リ1に遷移する時間T2において、中間周波数信号D
は、それの周期の期間を約375ナノ秒まで減少させら
れることがわかる。本発明によれば、図6の復調器12
2は中間周波信号Dの期間における変化の発生を検出
し、出力信号A'としてデータ波形を正しく再構成する
であろう。変調は、逆の方法で、例えば、バイナリ入力
データ波形Aが0から1に立上る時に位相シフト遅延を
与えることによって、及びそのバイナリ値が1から0に
遷移する時に位相シフト遅延を除去することによって行
うことも可能である。
入力121を制限増幅器200に接続される。その増幅
器200は、フィルタされた中間周波信号C'を増幅し
て、図1に示された方形波の制限増幅されたIF信号D
を形成する。その方形波信号は、正弦波である信号C'
のゼロ交差と同じ瞬間にそれのゼロ交差を行うであろ
う。図1をよく見ると、信号Dに対する各周期の期間
は、送信器において搬送波信号Bに位相変化が与えられ
なかった時、正規のインターバルに対する約500ナノ
秒の長さのままである。しかし、データ波形Aにおいて
1から0への遷移がある時間T1では、中間周波信号D
の期間が約625ナノ秒まで対応して長くされる。更
に、よく見ると、データ波形Aがバイナリ0からバイナ
リ1に遷移する時間T2において、中間周波数信号D
は、それの周期の期間を約375ナノ秒まで減少させら
れることがわかる。本発明によれば、図6の復調器12
2は中間周波信号Dの期間における変化の発生を検出
し、出力信号A'としてデータ波形を正しく再構成する
であろう。変調は、逆の方法で、例えば、バイナリ入力
データ波形Aが0から1に立上る時に位相シフト遅延を
与えることによって、及びそのバイナリ値が1から0に
遷移する時に位相シフト遅延を除去することによって行
うことも可能である。
【0021】図6の回路は、信号Dの連続した正向きの
エッジ相互間の時間インターバルをモニタすること及
び、更に、信号Dの連続した立下りエッジ相互間の時間
インターバルもモニタすることがわかる。本発明によれ
ば、信号Dの正向きのエッジ及び負向きのエッジの両方
の二重モニタリングはデータ波形A及び中間周波数信号
Dの間の非同期文字に適応する。例えば、バイナリ1か
ら0への遷移が中間周波信号Dの遷移に近い時間にデー
タ波形Aにおいて生じた場合、その波形の変調された文
字はそのデータ遷移の発生のPSK測定を外されること
がある。しかし、それは、中間周波信号の対応する負の
エッジにおいて正しく反映されるであろう。従って、正
のエッジ及び負のエッジの両方をモニタすることによっ
て、バイナリ波形Aの非同期的遷移が中間周波信号Dに
おいてそれらの検出可能な表示を持つことは確かであ
る。
エッジ相互間の時間インターバルをモニタすること及
び、更に、信号Dの連続した立下りエッジ相互間の時間
インターバルもモニタすることがわかる。本発明によれ
ば、信号Dの正向きのエッジ及び負向きのエッジの両方
の二重モニタリングはデータ波形A及び中間周波数信号
Dの間の非同期文字に適応する。例えば、バイナリ1か
ら0への遷移が中間周波信号Dの遷移に近い時間にデー
タ波形Aにおいて生じた場合、その波形の変調された文
字はそのデータ遷移の発生のPSK測定を外されること
がある。しかし、それは、中間周波信号の対応する負の
エッジにおいて正しく反映されるであろう。従って、正
のエッジ及び負のエッジの両方をモニタすることによっ
て、バイナリ波形Aの非同期的遷移が中間周波信号Dに
おいてそれらの検出可能な表示を持つことは確かであ
る。
【0022】図6の復調器122は制限増幅器200か
ら出力Dを取り出し、それを、図7において更に詳細に
示された搬送波検知回路400に供給する。搬送波検知
回路400は、2MHz変調中間周波信号を持った搬送
波信号の存在を正しく検出し、その搬送波信号の検出が
成功したことを表す信号F32CRSを出力する。これ
は、図8に示された周波数補償回路500に出力され
る。
ら出力Dを取り出し、それを、図7において更に詳細に
示された搬送波検知回路400に供給する。搬送波検知
回路400は、2MHz変調中間周波信号を持った搬送
波信号の存在を正しく検出し、その搬送波信号の検出が
成功したことを表す信号F32CRSを出力する。これ
は、図8に示された周波数補償回路500に出力され
る。
【0023】図6における制限増幅器200からの出力
Dは、図9に示されたディジタル・フィルタ及び中間周
波エッジ検出回路600にも供給される。図9の回路は
中間周波信号波形の正の向きのエッジを正しく検出す
る。この信号は、図10に示された正エッジ・データ復
調器700に正エッジ検出信号「POS ED」として
供給される。図9のディジタル・フィルタ及び中間周波
エッジ検出回路器600、は中間周波波形の負の向きの
エッジも正しく検出する。この認識は、図11の負エッ
ジ・データ復調器800に負エッジ検出信号「NEG
ED」として出力される。
Dは、図9に示されたディジタル・フィルタ及び中間周
波エッジ検出回路600にも供給される。図9の回路は
中間周波信号波形の正の向きのエッジを正しく検出す
る。この信号は、図10に示された正エッジ・データ復
調器700に正エッジ検出信号「POS ED」として
供給される。図9のディジタル・フィルタ及び中間周波
エッジ検出回路器600、は中間周波波形の負の向きの
エッジも正しく検出する。この認識は、図11の負エッ
ジ・データ復調器800に負エッジ検出信号「NEG
ED」として出力される。
【0024】図10の正エッジ・データ復調器700
は、中間周波信号Dの連続した正エッジ相互間の短期の
インターバルを正しく識別する。そのインターバルは、
データ波形Aに対するバイナリ0からバイナリ1への遷
移を表すものである。この情報は、図12のディジタル
・フィルタ及びデータ出力回路900に信号「POST
1」として出力される。図10の正エッジ・データ復調
器700は、信号Dに対する中間周波の正の連続したエ
ッジ相互間の長期のインターバルも正しく検出し、この
認識を図12のディジタル・フィルタ及びデータ出力回
路900に信号「NEG T1」として出力する。図8
の周波数補償回路500は、中間周波信号Dに対する名
目的には2MHz周波数の周波数変化を補償するために
ディジタル・オフセットを正エッジ・データ復調器70
0に供給する目的で、図10のその復調器700に信号
FC0、FC1、及びFC2を出力する。
は、中間周波信号Dの連続した正エッジ相互間の短期の
インターバルを正しく識別する。そのインターバルは、
データ波形Aに対するバイナリ0からバイナリ1への遷
移を表すものである。この情報は、図12のディジタル
・フィルタ及びデータ出力回路900に信号「POST
1」として出力される。図10の正エッジ・データ復調
器700は、信号Dに対する中間周波の正の連続したエ
ッジ相互間の長期のインターバルも正しく検出し、この
認識を図12のディジタル・フィルタ及びデータ出力回
路900に信号「NEG T1」として出力する。図8
の周波数補償回路500は、中間周波信号Dに対する名
目的には2MHz周波数の周波数変化を補償するために
ディジタル・オフセットを正エッジ・データ復調器70
0に供給する目的で、図10のその復調器700に信号
FC0、FC1、及びFC2を出力する。
【0025】負エッジ・データ復調器800は中間周波
信号Dの連続した負のエッジ相互間の短期のインターバ
ルを正しく検出し、図12のディジタル・フィルタ及び
データ出力回路900に認識信号「POS T2」を出
力する。図11の負エッジ・データ復調器800は中間
周波信号Dの連続した負のエッジ相互間の長期のインタ
ーバルの発生も正しく検出し、図12のディジタル・フ
ィルタ及びデータ出力回路900に認識信号「NEG
T2」を出力する。図8の周波数補償回路500は、中
間周波信号Dに対する名目的には2MHz周波数の変化
を補償するためのディジタル・オフセットを図11の負
エッジ・データ復調器800に供給するために、その復
調器800に信号FC0、FC1、及びFC2を出力す
る。
信号Dの連続した負のエッジ相互間の短期のインターバ
ルを正しく検出し、図12のディジタル・フィルタ及び
データ出力回路900に認識信号「POS T2」を出
力する。図11の負エッジ・データ復調器800は中間
周波信号Dの連続した負のエッジ相互間の長期のインタ
ーバルの発生も正しく検出し、図12のディジタル・フ
ィルタ及びデータ出力回路900に認識信号「NEG
T2」を出力する。図8の周波数補償回路500は、中
間周波信号Dに対する名目的には2MHz周波数の変化
を補償するためのディジタル・オフセットを図11の負
エッジ・データ復調器800に供給するために、その復
調器800に信号FC0、FC1、及びFC2を出力す
る。
【0026】図12のディジタル・フィルタ及びデータ
出力回路900は、ディジタル・データ波形Aの再構成
されたバイナリ信号A'を正しく出力する。その回路9
00は、入力信号のリンギングが出力信号に対するデー
タとして誤変換されるのを防ぐためにディジタル・フィ
ルタを使用する。再構成された信号A'は復調器122
から線123を介してローカル・エリア・ネットワーク
・インターフェース・アダプタ124に出力される。図
12の回路によって遂行されるディジタル・フィルタ機
能は、データ波形Aのバイナリ0からバイナリ1への遷
移及びバイナリ1からバイナリ0への遷移をモニタし、
その後の800ナノ秒のインターバルの間、波形Aにお
ける更なるバイナリ・データ遷移の認識を阻止する。こ
れは、波形Aにおける有効なデータ遷移に続く800ナ
ノ秒のインターバルの間、擬似リンギング信号がその回
路を混乱させないようにするために行われる。
出力回路900は、ディジタル・データ波形Aの再構成
されたバイナリ信号A'を正しく出力する。その回路9
00は、入力信号のリンギングが出力信号に対するデー
タとして誤変換されるのを防ぐためにディジタル・フィ
ルタを使用する。再構成された信号A'は復調器122
から線123を介してローカル・エリア・ネットワーク
・インターフェース・アダプタ124に出力される。図
12の回路によって遂行されるディジタル・フィルタ機
能は、データ波形Aのバイナリ0からバイナリ1への遷
移及びバイナリ1からバイナリ0への遷移をモニタし、
その後の800ナノ秒のインターバルの間、波形Aにお
ける更なるバイナリ・データ遷移の認識を阻止する。こ
れは、波形Aにおける有効なデータ遷移に続く800ナ
ノ秒のインターバルの間、擬似リンギング信号がその回
路を混乱させないようにするために行われる。
【0027】このように、本発明は、2.4GHz搬送
波上の中間周波信号の検出をうまく達成し、周波数補償
をうまく使用して搬送波周波数ドリフトを克服し、そし
て中間周波信号をうまく復調してバイナリ・ディジタル
波形を再構成する。
波上の中間周波信号の検出をうまく達成し、周波数補償
をうまく使用して搬送波周波数ドリフトを克服し、そし
て中間周波信号をうまく復調してバイナリ・ディジタル
波形を再構成する。
【0028】図1を参照すると、信号Dの連続した立上
りエッジ相互間のインターバルがRとして表され、信号
Dの連続した立下りエッジ相互間のインターバルがFと
して表される。立上りエッジ相互間のインターバルRは
正規のインターバルに対しては500ナノ秒の4つの連
続した周期であり、それに続いて、データ波形Aに対し
てバイナリ1からバイナリ0への遷移が生じるT1時に
625ナノ秒という長期のインターバルが生じる。これ
に続いて、2つの正規の500ナノ秒周期が生じ、それ
に続いて、375ナノ秒の短期のインターバルが生じ
る。それの期間は、T2時におけるデータ波形Aに対す
るバイナリ0からバイナリ1への遷移の発生によって切
り詰められる。そこで、T2に続いて、信号Dの立上り
エッジ相互間が500ナノ秒の更に2つの正規のインタ
ーバルRが生じる。それに対応して、図1におけるイン
ターバルFにより表された信号Dの立下りエッジは、正
規のインターバルに対する500ナノ秒の3つの連続し
たインターバル、及びそれに続いて、時間T1の時間を
跨ぐ625ナノ秒の長期のインターバルを示す。これに
続いて、500ナノ秒の3つの連続した正規のインター
バルが生じ、しかる後、T2の時間を跨ぐ375ナノ秒
の短期のインターバルが生じる。本発明は、信号Dの立
上りエッジ及び立下りエッジの両方に対するこれら正規
インターバル、長期インターバル、及び短期インターバ
ルを識別することができ、データ波形Aを再構成波形
A'として正しく推定して再構成することができる。
りエッジ相互間のインターバルがRとして表され、信号
Dの連続した立下りエッジ相互間のインターバルがFと
して表される。立上りエッジ相互間のインターバルRは
正規のインターバルに対しては500ナノ秒の4つの連
続した周期であり、それに続いて、データ波形Aに対し
てバイナリ1からバイナリ0への遷移が生じるT1時に
625ナノ秒という長期のインターバルが生じる。これ
に続いて、2つの正規の500ナノ秒周期が生じ、それ
に続いて、375ナノ秒の短期のインターバルが生じ
る。それの期間は、T2時におけるデータ波形Aに対す
るバイナリ0からバイナリ1への遷移の発生によって切
り詰められる。そこで、T2に続いて、信号Dの立上り
エッジ相互間が500ナノ秒の更に2つの正規のインタ
ーバルRが生じる。それに対応して、図1におけるイン
ターバルFにより表された信号Dの立下りエッジは、正
規のインターバルに対する500ナノ秒の3つの連続し
たインターバル、及びそれに続いて、時間T1の時間を
跨ぐ625ナノ秒の長期のインターバルを示す。これに
続いて、500ナノ秒の3つの連続した正規のインター
バルが生じ、しかる後、T2の時間を跨ぐ375ナノ秒
の短期のインターバルが生じる。本発明は、信号Dの立
上りエッジ及び立下りエッジの両方に対するこれら正規
インターバル、長期インターバル、及び短期インターバ
ルを識別することができ、データ波形Aを再構成波形
A'として正しく推定して再構成することができる。
【0029】図7は搬送波検知回路400に対するロジ
ックを更に詳細に示す。2MHz中間周波信号Dは線2
01を通してラッチ402に入力される。ラッチ402
はラッチ404に接続される。ラッチ402及び404
の出力は、現在、受信ノードにおいて伝送がないことを
表す信号TXと共にANDゲート406に供給される。
ANDゲート406は、入力信号Dに対して検出された
各正のエッジに対する信号を出力する。ANDゲート4
06の出力はPP26であり、その信号は、27MHz
クロック・パルスをカウントするカウンタ408に対す
るリセット信号として供給される。カウンタ408は、
その図に示されたそれぞれの期間、即ち、814−85
2ナノ秒(ns)等の後に高レベルに向かうようにセッ
トされた5つの出力パルスを有する。出力CS=0及び
CS=10はAND−ORゲート410に供給され、出
力CS=15及びCS=20はAND−ORゲート41
2に供給される。
ックを更に詳細に示す。2MHz中間周波信号Dは線2
01を通してラッチ402に入力される。ラッチ402
はラッチ404に接続される。ラッチ402及び404
の出力は、現在、受信ノードにおいて伝送がないことを
表す信号TXと共にANDゲート406に供給される。
ANDゲート406は、入力信号Dに対して検出された
各正のエッジに対する信号を出力する。ANDゲート4
06の出力はPP26であり、その信号は、27MHz
クロック・パルスをカウントするカウンタ408に対す
るリセット信号として供給される。カウンタ408は、
その図に示されたそれぞれの期間、即ち、814−85
2ナノ秒(ns)等の後に高レベルに向かうようにセッ
トされた5つの出力パルスを有する。出力CS=0及び
CS=10はAND−ORゲート410に供給され、出
力CS=15及びCS=20はAND−ORゲート41
2に供給される。
【0030】AND−ORゲート410は出力をウイン
ドウ・ラッチ414のセット入力に接続され、AND−
ORゲート412の出力はウインドウ・ラッチ414の
リセット入力に供給される。ラッチ414のN出力はA
NDゲート416の一方の入力に供給される。それの他
方の入力は信号PP26である。ラッチ414のF出力
はAND−ORゲート418のAND部分に一方の入力
として供給される。そのAND部分の他方の入力はPP
26である。そのAND部分の出力は、カウンタ408
のCS=22出力とORされてAND−ORゲート41
8の出力を形成する。カウンタ408に対するCS=2
2出力は、778ナノ秒の期間を越えたオーバラン状態
を表す。約800ナノ秒の期間においてIFサイクルが
検出されなかった場合、この信号CS=22は、図7に
おけるラッチ420をリセットするという効果を有す
る。ANDゲート416の出力はラッチ420のセット
入力に供給され、AND−ORゲート418の出力はラ
ッチ420のリセット入力に供給される。ラッチ420
は27MHzクロックでもってクロックされる。ラッチ
420のN出力はANDゲート422に供給される。そ
のANDゲート422は、信号PP26及びカウンタ4
24から出力された反転信号も供給される。カウンタ4
24からの反転出力「=0」は、そのカウンタが0でな
いという状態を表す。
ドウ・ラッチ414のセット入力に接続され、AND−
ORゲート412の出力はウインドウ・ラッチ414の
リセット入力に供給される。ラッチ414のN出力はA
NDゲート416の一方の入力に供給される。それの他
方の入力は信号PP26である。ラッチ414のF出力
はAND−ORゲート418のAND部分に一方の入力
として供給される。そのAND部分の他方の入力はPP
26である。そのAND部分の出力は、カウンタ408
のCS=22出力とORされてAND−ORゲート41
8の出力を形成する。カウンタ408に対するCS=2
2出力は、778ナノ秒の期間を越えたオーバラン状態
を表す。約800ナノ秒の期間においてIFサイクルが
検出されなかった場合、この信号CS=22は、図7に
おけるラッチ420をリセットするという効果を有す
る。ANDゲート416の出力はラッチ420のセット
入力に供給され、AND−ORゲート418の出力はラ
ッチ420のリセット入力に供給される。ラッチ420
は27MHzクロックでもってクロックされる。ラッチ
420のN出力はANDゲート422に供給される。そ
のANDゲート422は、信号PP26及びカウンタ4
24から出力された反転信号も供給される。カウンタ4
24からの反転出力「=0」は、そのカウンタが0でな
いという状態を表す。
【0031】ラッチ420のF又はオフ状態出力はカウ
ンタ424のAL=33入力に供給され、そのカウンタ
に33という値をセットする。そこで、そのカウンタは
中間周波信号の連続した発生をカウントし、そしてそれ
が63個より多い連続した良好のIF信号をうまくカウ
ントした場合、その認識を出力信号F32CRSとして
供給する。一旦そのカウンタが停止すると、それは0状
態に戻され、そしてラッチ420がオフ状態になるま
で、33の値をそれへロードさせないであろう。カウン
タ424は127まですべてその方法でカウントし、し
かる後、0に折り返す。或いは、更に正確にするため
に、そのカウンタは0から127までカウントし、しか
る後、0に折り返す。カウンタ424は搬送波検知(C
RS)フィルタ・カウンタであり、それは27MHzク
ロック・パルスでもってクロックされる7ビット・カウ
ンタである。
ンタ424のAL=33入力に供給され、そのカウンタ
に33という値をセットする。そこで、そのカウンタは
中間周波信号の連続した発生をカウントし、そしてそれ
が63個より多い連続した良好のIF信号をうまくカウ
ントした場合、その認識を出力信号F32CRSとして
供給する。一旦そのカウンタが停止すると、それは0状
態に戻され、そしてラッチ420がオフ状態になるま
で、33の値をそれへロードさせないであろう。カウン
タ424は127まですべてその方法でカウントし、し
かる後、0に折り返す。或いは、更に正確にするため
に、そのカウンタは0から127までカウントし、しか
る後、0に折り返す。カウンタ424は搬送波検知(C
RS)フィルタ・カウンタであり、それは27MHzク
ロック・パルスでもってクロックされる7ビット・カウ
ンタである。
【0032】ANDゲート422の出力はカウンタ42
4にイネーブル信号として供給される。カウンタ424
は、33から64までカウントすることによって、中間
周波信号Dに対する31個の連続した波形がうまく検出
された場合に真の搬送波信号が受信ノードにおいて受信
されようとしていること推定可能であるということを表
す。この表示は信号F32CRSとして出力される。こ
の信号は図8の周波数補償回路500に供給される。6
3よりも大きいカウントの時の出力F32CRSはその
周波数補償回路500へ行く。63から127までの次
の64個のIFサイクルによって表される期間の間、周
波数補償回路500は、受信されるIF信号Dの実際の
周波数をモニタし、そして2MHzの周波数の名目上の
値からの逸脱を補償するために、本発明に従って与えら
れる訂正要素であるFC0、FC1、及びFC2を発生
する。図7におけるカウンタ424は95個の良好なI
Fサイクルに対して127カウントの値までカウント・
アップし、しかる後、0に折り返すであろう。それが0
に折り返す時、「=0」出力は停止カウントを表し、そ
の信号(STOP CNT)はラッチ428のD入力に
供給される。そこで、ラッチ428は、有効な搬送波検
知状態が検出されたことを表すCRS信号を出力端Nに
おいて出力するであろう。そこで、信号CRSは図3の
LANインターフェース・アダプタ124に供給され、
復調された出力波形A'のデータ内容を調べ始めるよう
受信ノードに信号する。
4にイネーブル信号として供給される。カウンタ424
は、33から64までカウントすることによって、中間
周波信号Dに対する31個の連続した波形がうまく検出
された場合に真の搬送波信号が受信ノードにおいて受信
されようとしていること推定可能であるということを表
す。この表示は信号F32CRSとして出力される。こ
の信号は図8の周波数補償回路500に供給される。6
3よりも大きいカウントの時の出力F32CRSはその
周波数補償回路500へ行く。63から127までの次
の64個のIFサイクルによって表される期間の間、周
波数補償回路500は、受信されるIF信号Dの実際の
周波数をモニタし、そして2MHzの周波数の名目上の
値からの逸脱を補償するために、本発明に従って与えら
れる訂正要素であるFC0、FC1、及びFC2を発生
する。図7におけるカウンタ424は95個の良好なI
Fサイクルに対して127カウントの値までカウント・
アップし、しかる後、0に折り返すであろう。それが0
に折り返す時、「=0」出力は停止カウントを表し、そ
の信号(STOP CNT)はラッチ428のD入力に
供給される。そこで、ラッチ428は、有効な搬送波検
知状態が検出されたことを表すCRS信号を出力端Nに
おいて出力するであろう。そこで、信号CRSは図3の
LANインターフェース・アダプタ124に供給され、
復調された出力波形A'のデータ内容を調べ始めるよう
受信ノードに信号する。
【0033】図8の周波数補償回路500はカウンタ5
02を含み、そのカウンタは、カウント・ダウンする8
ビット・カウンタである。そのカウンタは27MHzク
ロック・パルスをカウントし、信号F32CRSによっ
てイネーブルされる。カウンタ502は、信号Dの64
個の連続した中間周波サイクルをうまく検出するために
必要な期間をカウントする。中間周波信号Dが正確に2
MHzの周波数である場合、カウンタ502からの出力
はFC0=0、FC1=0、及びFC2=0となるであ
ろう。64個の連続したIFサイクルをカウントするた
めに名目上の時間よりも長い時間を必要とする場合、中
間周波信号Dの実際の周波数は2MHzよりも小さく、
FC0、FC1、及びFC2の値は図10及び図11に
おけるカウンタ702及び802に負のオフセットを与
えるであろう。逆に、図8のカウンタ502において6
4個の連続したIF信号をカウントするためには名目上
の時間よりも少ない時間しか必要としない場合、FC
0、FC1、及びFC2の値は、中間周波信号Dの実際
の周波数が名目上の2MHzよりも高いことを表す正の
オフセットを与えるであろう。そこで、この正のオフセ
ットは、図10におけるカウンタ702及び図11にお
けるカウンタ802に供給される。
02を含み、そのカウンタは、カウント・ダウンする8
ビット・カウンタである。そのカウンタは27MHzク
ロック・パルスをカウントし、信号F32CRSによっ
てイネーブルされる。カウンタ502は、信号Dの64
個の連続した中間周波サイクルをうまく検出するために
必要な期間をカウントする。中間周波信号Dが正確に2
MHzの周波数である場合、カウンタ502からの出力
はFC0=0、FC1=0、及びFC2=0となるであ
ろう。64個の連続したIFサイクルをカウントするた
めに名目上の時間よりも長い時間を必要とする場合、中
間周波信号Dの実際の周波数は2MHzよりも小さく、
FC0、FC1、及びFC2の値は図10及び図11に
おけるカウンタ702及び802に負のオフセットを与
えるであろう。逆に、図8のカウンタ502において6
4個の連続したIF信号をカウントするためには名目上
の時間よりも少ない時間しか必要としない場合、FC
0、FC1、及びFC2の値は、中間周波信号Dの実際
の周波数が名目上の2MHzよりも高いことを表す正の
オフセットを与えるであろう。そこで、この正のオフセ
ットは、図10におけるカウンタ702及び図11にお
けるカウンタ802に供給される。
【0034】図8におけるカウンタ502は1つの入力
として非良好(/GOOD)入力を有する。それは図7
におけるラッチ420からの出力Fである。その非良好
入力がカウンタ502においてアクティブである時、そ
のカウンタは70の16進数値、即ち、112の10進
数値をそのカウンタに事前ロードしている。現在、名目
上は2MHzの周波数がIF信号Dに対して存在する場
合、カウンタ502はそのIF信号の64サイクルの間
カウント・ダウンする。これは32マイクロ秒を必要と
するであろう。これは、カウンタ502に供給される2
7MHzの564カウントに相当するであろう。カウン
タ502は8ビット・カウンタであるので、112の事
前ロードされた値からカウント・ダウンする場合、それ
は3回折り返すであろうし、8ビット・カウンタにおけ
るその結果の値は16の値になるであろう。FC0、F
C1、及びFC2は8ビット・カウンタの上位桁ビット
であるので、それらの値は、この条件に対しては、それ
ぞれ、0、0、及び0となるであろう。
として非良好(/GOOD)入力を有する。それは図7
におけるラッチ420からの出力Fである。その非良好
入力がカウンタ502においてアクティブである時、そ
のカウンタは70の16進数値、即ち、112の10進
数値をそのカウンタに事前ロードしている。現在、名目
上は2MHzの周波数がIF信号Dに対して存在する場
合、カウンタ502はそのIF信号の64サイクルの間
カウント・ダウンする。これは32マイクロ秒を必要と
するであろう。これは、カウンタ502に供給される2
7MHzの564カウントに相当するであろう。カウン
タ502は8ビット・カウンタであるので、112の事
前ロードされた値からカウント・ダウンする場合、それ
は3回折り返すであろうし、8ビット・カウンタにおけ
るその結果の値は16の値になるであろう。FC0、F
C1、及びFC2は8ビット・カウンタの上位桁ビット
であるので、それらの値は、この条件に対しては、それ
ぞれ、0、0、及び0となるであろう。
【0035】一方、IF周波数が低い場合、カウンタ5
02は名目の564カウントよりも多くカウントするで
あろうし、そのカウンタがカウント・ダウンする時、2
7MHzクロックの次の17カウントでそれは折り返す
であろう。カウンタがカウント・ダウンする時、次の1
7カウントでそれは折り返し、そしてそのカウンタの8
ビットにすべてバイナリ1が存在するであろう。従っ
て、FC0、FC1、及びFC2の値は、それらがすべ
て1である時、−1のバイナリ値に対応する。そこで、
この負の値は、図10におけるカウンタ702及び図1
1におけるカウンタ802に負のオフセットとして供給
される。一方、IF周波数が名目の2MHzよりも高い
場合、カウンタ502は、1つの名目の周波数に対応し
た564カウントを完全にはカウントしないであろう。
従って、FC0、FC1、及びFC2に対して1つの対
応した正のバイナリ値が存在するであろうし、これは、
図10におけるカウンタ702及び図11におけるカウ
ンタ802に正のオフセットとして供給されるであろ
う。
02は名目の564カウントよりも多くカウントするで
あろうし、そのカウンタがカウント・ダウンする時、2
7MHzクロックの次の17カウントでそれは折り返す
であろう。カウンタがカウント・ダウンする時、次の1
7カウントでそれは折り返し、そしてそのカウンタの8
ビットにすべてバイナリ1が存在するであろう。従っ
て、FC0、FC1、及びFC2の値は、それらがすべ
て1である時、−1のバイナリ値に対応する。そこで、
この負の値は、図10におけるカウンタ702及び図1
1におけるカウンタ802に負のオフセットとして供給
される。一方、IF周波数が名目の2MHzよりも高い
場合、カウンタ502は、1つの名目の周波数に対応し
た564カウントを完全にはカウントしないであろう。
従って、FC0、FC1、及びFC2に対して1つの対
応した正のバイナリ値が存在するであろうし、これは、
図10におけるカウンタ702及び図11におけるカウ
ンタ802に正のオフセットとして供給されるであろ
う。
【0036】図9は、ディジタル・フィルタ及び中間周
波エッジ検出回路600の詳細なブロック図である。信
号Dが線201を介してラッチ602のD入力に入力さ
れ、54MHzクロック・パルスがC入力に供給される
であろう。ラッチ602のN出力はラッチ604のD入
力に接続され、54MHzクロック信号がラッチ604
のC入力に供給される。第1のラッチ602のN出力は
ANDゲート606の一方の入力に供給され、第2のラ
ッチ604のF出力はANDゲート606の第2の入力
に供給される。ANDゲート606の両入力が高レベル
である時、それは正向きのエッジが検出されたことを表
す。ANDゲート606の第3の入力は、誤りの正デー
タ遷移の検出を回避するディジタル・フィルタの一部で
ある。実際のデータ波形Aがバイナリ1である場合、及
び他の正エッジが422ナノ秒前に検出される場合、そ
の回路は立上りエッジ検出を無視する。
波エッジ検出回路600の詳細なブロック図である。信
号Dが線201を介してラッチ602のD入力に入力さ
れ、54MHzクロック・パルスがC入力に供給される
であろう。ラッチ602のN出力はラッチ604のD入
力に接続され、54MHzクロック信号がラッチ604
のC入力に供給される。第1のラッチ602のN出力は
ANDゲート606の一方の入力に供給され、第2のラ
ッチ604のF出力はANDゲート606の第2の入力
に供給される。ANDゲート606の両入力が高レベル
である時、それは正向きのエッジが検出されたことを表
す。ANDゲート606の第3の入力は、誤りの正デー
タ遷移の検出を回避するディジタル・フィルタの一部で
ある。実際のデータ波形Aがバイナリ1である場合、及
び他の正エッジが422ナノ秒前に検出される場合、そ
の回路は立上りエッジ検出を無視する。
【0037】ANDゲート608は、図12におけるラ
ッチ918から出力される信号「RCV DTA」を一
方の入力として有する。この信号は復調器122の主要
出力である。それは、データ波形A'が高レベルである
時に高レベルであり、A'に対するデータ出力が0であ
る時には0である。ANDゲート608への他方の入力
は、図9におけるラッチ616の出力である信号「LP
OS ED」である。これらの信号が両方とも高レベル
である場合、ANDゲート608はラッチ612をセッ
トし、ラッチ612のN端子からの対応する出力がイン
バータ614を介してANDゲート606の第3の入力
に供給される。これは、ANDゲート606をディスエ
ーブルし、出力ラッチ616のD入力に信号が供給され
なくする。このディジタル・フィルタリング・オペレー
ションは、誤った正データを認識することを回避する。
それに対応して、ORゲート610は、図10のレジス
タ706から生じる信号「LPOS 15」を一方の入
力に供給される。ORゲート610への他方の入力は、
図9のラッチ616の出力である信号「LPOS E
D」である。ORゲート610の出力はラッチ612の
リセット端子Kに供給される。
ッチ918から出力される信号「RCV DTA」を一
方の入力として有する。この信号は復調器122の主要
出力である。それは、データ波形A'が高レベルである
時に高レベルであり、A'に対するデータ出力が0であ
る時には0である。ANDゲート608への他方の入力
は、図9におけるラッチ616の出力である信号「LP
OS ED」である。これらの信号が両方とも高レベル
である場合、ANDゲート608はラッチ612をセッ
トし、ラッチ612のN端子からの対応する出力がイン
バータ614を介してANDゲート606の第3の入力
に供給される。これは、ANDゲート606をディスエ
ーブルし、出力ラッチ616のD入力に信号が供給され
なくする。このディジタル・フィルタリング・オペレー
ションは、誤った正データを認識することを回避する。
それに対応して、ORゲート610は、図10のレジス
タ706から生じる信号「LPOS 15」を一方の入
力に供給される。ORゲート610への他方の入力は、
図9のラッチ616の出力である信号「LPOS E
D」である。ORゲート610の出力はラッチ612の
リセット端子Kに供給される。
【0038】図9のディジタル・フィルタ及びIFエッ
ジ検出回路600の1つの特徴は、波形Aに対するデー
タ信号の誤った検出を防ぐディジタル・フィルタリング
・フィーチャである。図9において、ANDゲート60
8は、図12の回路から出力された再構成波形A'であ
る「RCV DTA」入力をそれの入力の1つとして有
する。その再構成波形A'がバイナリ1値を有する時、
バイナリ0からバイナリ1への遷移が波形Aで生じよう
としているという如何なる表示もブロックすることが図
9におけるディジタル・フィルタの目的である。この遷
移は、波形A及びそれの対応する再構成波形A'に対す
る有効な現在のバイナリ1状態が存在する場合には生じ
ないであろう。従って、図9におけるラッチ616か
ら、ラッチされた正の信号が出力されると、それはAN
Dゲート608に一方の入力として供給され、高レベル
である受信されたデータ信号がANDゲート608の他
方の入力に供給される。これはラッチ612に対するJ
入力をセットする。従って、波形A'に対してバイナリ
1状態が存在する限り、ラッチ612はIF信号の各正
のエッジにおいてセットされる。
ジ検出回路600の1つの特徴は、波形Aに対するデー
タ信号の誤った検出を防ぐディジタル・フィルタリング
・フィーチャである。図9において、ANDゲート60
8は、図12の回路から出力された再構成波形A'であ
る「RCV DTA」入力をそれの入力の1つとして有
する。その再構成波形A'がバイナリ1値を有する時、
バイナリ0からバイナリ1への遷移が波形Aで生じよう
としているという如何なる表示もブロックすることが図
9におけるディジタル・フィルタの目的である。この遷
移は、波形A及びそれの対応する再構成波形A'に対す
る有効な現在のバイナリ1状態が存在する場合には生じ
ないであろう。従って、図9におけるラッチ616か
ら、ラッチされた正の信号が出力されると、それはAN
Dゲート608に一方の入力として供給され、高レベル
である受信されたデータ信号がANDゲート608の他
方の入力に供給される。これはラッチ612に対するJ
入力をセットする。従って、波形A'に対してバイナリ
1状態が存在する限り、ラッチ612はIF信号の各正
のエッジにおいてセットされる。
【0039】ラッチ612の出力はインバータ614を
通して反転され、ANDゲート606の3つの入力のう
ちの1つに供給される。従って、IF信号Dに対して正
のエッジが検出されたことを表す正入力をラッチ602
及び604がANDゲート606に供給する場合、その
ANDゲート606は、受信データ値が低レベルである
時にイネーブルされるであろう。受信データ値が高レベ
ルである場合、ラッチ612がリセットされるまで、A
NDゲート606への入力はイネーブルされない。カウ
ンタ702からの「ラッチされた正15信号(LPOS
15)」がORゲート610を通してラッチ612の
リセット入力に供給されるまで、そのラッチ612はリ
セットされない。カウンタ702からの「LPOS 1
5」信号は、ラッチ616からの正エッジ「LPOS
ED」の発生後422ナノ秒まで高レベルに向かわな
い。従って、「LPOS ED」の発生に続く422ナ
ノ秒のインターバルの間、「LPOS ED」出力はデ
ィスエーブルされるであろう。要するに、これはIF信
号Dの連続した立上りエッジ相互間の如何なる短いイン
ターバルの認識もブロックする。そのような認識は、A
0からA1までの立上りデータ波形信号の誤った表示に
誤って対応するであろう。図9の負のエッジ検出回路の
ためのラッチ630に対するANDゲート628を駆動
する回路に対しても、同様のオペレーションが生じる。
通して反転され、ANDゲート606の3つの入力のう
ちの1つに供給される。従って、IF信号Dに対して正
のエッジが検出されたことを表す正入力をラッチ602
及び604がANDゲート606に供給する場合、その
ANDゲート606は、受信データ値が低レベルである
時にイネーブルされるであろう。受信データ値が高レベ
ルである場合、ラッチ612がリセットされるまで、A
NDゲート606への入力はイネーブルされない。カウ
ンタ702からの「ラッチされた正15信号(LPOS
15)」がORゲート610を通してラッチ612の
リセット入力に供給されるまで、そのラッチ612はリ
セットされない。カウンタ702からの「LPOS 1
5」信号は、ラッチ616からの正エッジ「LPOS
ED」の発生後422ナノ秒まで高レベルに向かわな
い。従って、「LPOS ED」の発生に続く422ナ
ノ秒のインターバルの間、「LPOS ED」出力はデ
ィスエーブルされるであろう。要するに、これはIF信
号Dの連続した立上りエッジ相互間の如何なる短いイン
ターバルの認識もブロックする。そのような認識は、A
0からA1までの立上りデータ波形信号の誤った表示に
誤って対応するであろう。図9の負のエッジ検出回路の
ためのラッチ630に対するANDゲート628を駆動
する回路に対しても、同様のオペレーションが生じる。
【0040】図1に戻ると、IF信号信号Dの図は、時
間T1において、そのIF信号が90゜だけ位相遅延さ
せられることを示す。受信器116の設計は、近接した
チャネルからのクロストークのオーバラップを最小にす
るための低域フィルタを含む。低域フィルタ150(図
3)は、混合器120からのIF出力が図3における復
調器122に供給される前に、そのIF出力をフィルタ
処理する。その低域フィルタの目的は、周波数多重化ア
プリケーションにおいて近接したIFチャネルをブロッ
ク・アウトすることである。更に詳しく云えば、各帯域
が1MHz幅である近接したIF帯域相互間で周波数ホ
ッピングが行われる場合、そのような近接したチャネル
からのクロストークを排除することが重要である。その
ような低域フィルタ処理の結果、時間T1の時のように
90゜位相遅延が使用される時、低域フィルタがなかっ
た場合、信号Dに対するT1の直後の波形は比較的平坦
となろう。しかし、低域フィルタ及び信号Dにおける高
周波成分の除去のために、その波形は時間T1の直後に
0より上の小さなピーク及び0より下の小さな谷を持つ
ように見える。
間T1において、そのIF信号が90゜だけ位相遅延さ
せられることを示す。受信器116の設計は、近接した
チャネルからのクロストークのオーバラップを最小にす
るための低域フィルタを含む。低域フィルタ150(図
3)は、混合器120からのIF出力が図3における復
調器122に供給される前に、そのIF出力をフィルタ
処理する。その低域フィルタの目的は、周波数多重化ア
プリケーションにおいて近接したIFチャネルをブロッ
ク・アウトすることである。更に詳しく云えば、各帯域
が1MHz幅である近接したIF帯域相互間で周波数ホ
ッピングが行われる場合、そのような近接したチャネル
からのクロストークを排除することが重要である。その
ような低域フィルタ処理の結果、時間T1の時のように
90゜位相遅延が使用される時、低域フィルタがなかっ
た場合、信号Dに対するT1の直後の波形は比較的平坦
となろう。しかし、低域フィルタ及び信号Dにおける高
周波成分の除去のために、その波形は時間T1の直後に
0より上の小さなピーク及び0より下の小さな谷を持つ
ように見える。
【0041】図6における制限増幅器が波形C'に適用
される時、時間T1に続いて明瞭なスプリアス矩形波を
得るために、それは波形C'における小さいピーク及び
小さい谷を増幅する。この矩形波は、IF波形に対する
立上りエッジ又は立下りエッジの有効な遷移を表すもの
として変換されないようにしなければならない。これ
は、図9のディジタル・フィルタリング回路によって行
われる。図1に示されたラッチ612の波形に注意を向
けると、それは図9のディジタル・フィルタにおけるラ
ッチ612のバイナリ状態を表す。そのラッチ612
は、422ナノ秒の期間の間オン状態のままであること
がわかる。ラッチ612に対するオン状態の422ナノ
秒の期間は、T1後直ちに負のエッジ及びそれに続く正
のエッジを、IF波形に対する有効なエッジであるとし
て図9の回路が認識しないようにする。ラッチ918が
落ちた後、図1の波形に示されるように、ラッチ612
は最早セットされず、これは、図1に示されたラッチ6
12に対する波形において反映される。波形Aが時間T
2において再び立上るまで、ラッチ918はセットされ
ず、それに対応して、ラッチ612は、ディジタル・フ
ィルタ処理をIF波形に再び適用するように周期的にセ
ットされ、IF波形の低域フィルタ処理のためにスプリ
アス・パルスを無視する。
される時、時間T1に続いて明瞭なスプリアス矩形波を
得るために、それは波形C'における小さいピーク及び
小さい谷を増幅する。この矩形波は、IF波形に対する
立上りエッジ又は立下りエッジの有効な遷移を表すもの
として変換されないようにしなければならない。これ
は、図9のディジタル・フィルタリング回路によって行
われる。図1に示されたラッチ612の波形に注意を向
けると、それは図9のディジタル・フィルタにおけるラ
ッチ612のバイナリ状態を表す。そのラッチ612
は、422ナノ秒の期間の間オン状態のままであること
がわかる。ラッチ612に対するオン状態の422ナノ
秒の期間は、T1後直ちに負のエッジ及びそれに続く正
のエッジを、IF波形に対する有効なエッジであるとし
て図9の回路が認識しないようにする。ラッチ918が
落ちた後、図1の波形に示されるように、ラッチ612
は最早セットされず、これは、図1に示されたラッチ6
12に対する波形において反映される。波形Aが時間T
2において再び立上るまで、ラッチ918はセットされ
ず、それに対応して、ラッチ612は、ディジタル・フ
ィルタ処理をIF波形に再び適用するように周期的にセ
ットされ、IF波形の低域フィルタ処理のためにスプリ
アス・パルスを無視する。
【0042】図9における回路600の負エッジ検出部
分に対しても同様のオペレーションが生じる。ANDゲ
ート620は信号「RCV DTA」及び「LNEG
ED」を有する。
分に対しても同様のオペレーションが生じる。ANDゲ
ート620は信号「RCV DTA」及び「LNEG
ED」を有する。
【0043】ANDゲート620の出力はラッチ624
のセット入力に供給される。そのラッチは54MHzク
ロックでもってクロックされる。そのラッチへのリセッ
ト入力であるもう1つのの入力はORゲート622から
のものであり、そのORゲート622は、図11におけ
るカウンタ806から生じた入力「LNEG 15」を
有する。
のセット入力に供給される。そのラッチは54MHzク
ロックでもってクロックされる。そのラッチへのリセッ
ト入力であるもう1つのの入力はORゲート622から
のものであり、そのORゲート622は、図11におけ
るカウンタ806から生じた入力「LNEG 15」を
有する。
【0044】ORゲート622へのもう1つの入力は
「LNEG ED」である。ラッチ624の出力は、イ
ンバータ626を通してANDゲート628の1つの入
力に供給される。ラッチ602のF出力はANDゲート
628の第2の入力に供給され、ラッチ604のN出力
はANDゲート628の第3の入力に供給される。AN
Dゲート628は、中間周波信号Dに対する立下りエッ
ジが検出された時にいつもイネーブルされる。これはラ
ッチ630のD入力に出力される。そのラッチ630は
54MHzでクロックされ、立下りエッジが検出された
ことを表す出力信号「LNEG ED」を供給する。信
号「LPOS ED」は正エッジ・データ復調のための
図10のカウンタ702に供給され、信号「LNEG
ED」は負エッジ・データ復調のためのカウンタ802
に供給される。
「LNEG ED」である。ラッチ624の出力は、イ
ンバータ626を通してANDゲート628の1つの入
力に供給される。ラッチ602のF出力はANDゲート
628の第2の入力に供給され、ラッチ604のN出力
はANDゲート628の第3の入力に供給される。AN
Dゲート628は、中間周波信号Dに対する立下りエッ
ジが検出された時にいつもイネーブルされる。これはラ
ッチ630のD入力に出力される。そのラッチ630は
54MHzでクロックされ、立下りエッジが検出された
ことを表す出力信号「LNEG ED」を供給する。信
号「LPOS ED」は正エッジ・データ復調のための
図10のカウンタ702に供給され、信号「LNEG
ED」は負エッジ・データ復調のためのカウンタ802
に供給される。
【0045】図10は、正エッジ検出データ復調回路7
00に対する論理的ブロック図を示す。カウンタ702
は、入力Cにおいてそれに供給される54MHzクロッ
ク・パルスをカウント・アップする。IF信号Dに対す
る正エッジ検出を表す信号「LPOS ED」がそのカ
ウンタに供給され、ディジタル・オフセット値FC0、
FC1、及びFC2が図8の周波数補償回路500から
供給される。カウンタ702は4つの出力、即ち、20
0ナノ秒の期間を表す第1出力8、426ナノ秒の期間
を表す出力15、574ナノ秒の期間を表す出力1B、
及び796ナノ秒の期間を表す出力29を有する。カウ
ンタ702からのこれらデコードされた信号はステージ
ング・ロジックANDゲート704を通して供給され
る。そのANDゲート704は2つの入力ANDゲート
のためのものである。即ち、それら入力の1つは非正エ
ッジ信号(/LPOS ED)であり、そのANDゲー
トの他方の入力はカウンタ702に対して示された各デ
コード出力からのものである。ANDゲート704の出
力はステージング・レジスタ706の入力に供給され
る。ANDゲート704及びステージング・レジスタ7
06の基本的な効果は、それらが図10における後続の
論理回路に適切に適用されるようにそのカウンタ702
の出力を適正にステージングすることである。図11の
ANDゲート804及びステージング・レジスタ806
に対しても同様のことが云える。
00に対する論理的ブロック図を示す。カウンタ702
は、入力Cにおいてそれに供給される54MHzクロッ
ク・パルスをカウント・アップする。IF信号Dに対す
る正エッジ検出を表す信号「LPOS ED」がそのカ
ウンタに供給され、ディジタル・オフセット値FC0、
FC1、及びFC2が図8の周波数補償回路500から
供給される。カウンタ702は4つの出力、即ち、20
0ナノ秒の期間を表す第1出力8、426ナノ秒の期間
を表す出力15、574ナノ秒の期間を表す出力1B、
及び796ナノ秒の期間を表す出力29を有する。カウ
ンタ702からのこれらデコードされた信号はステージ
ング・ロジックANDゲート704を通して供給され
る。そのANDゲート704は2つの入力ANDゲート
のためのものである。即ち、それら入力の1つは非正エ
ッジ信号(/LPOS ED)であり、そのANDゲー
トの他方の入力はカウンタ702に対して示された各デ
コード出力からのものである。ANDゲート704の出
力はステージング・レジスタ706の入力に供給され
る。ANDゲート704及びステージング・レジスタ7
06の基本的な効果は、それらが図10における後続の
論理回路に適切に適用されるようにそのカウンタ702
の出力を適正にステージングすることである。図11の
ANDゲート804及びステージング・レジスタ806
に対しても同様のことが云える。
【0046】そこで、ゲート704の出力はレジスタ7
06に供給される。そのレジスタは54MHzでクロッ
クされ、カウンタ702から出力されたデコード信号線
に対してステージング・オペレーションを行う。そこ
で、そのデコード信号線はレジスタ706から出力さ
れ、次のように供給される。即ち、200ナノ秒のデコ
ード出力8はラッチ712のセット入力に供給される。
カウンタ702からの426ナノ秒出力15はORゲー
ト708を通してラッチ712のリセット入力に供給さ
れる。ORゲート708への他方の入力は「LPOS
ED」信号である。ラッチ712の出力はウインドウ・
ラッチであり、それはラッチ716のD入力に供給され
る。ラッチ716の出力は「POS T1」であり、信
号Dの連続した正エッジ相互間の短いインターバルの検
出を表す。なお、そのインターバルはデータ波形Aの0
から1への遷移に対応する。
06に供給される。そのレジスタは54MHzでクロッ
クされ、カウンタ702から出力されたデコード信号線
に対してステージング・オペレーションを行う。そこ
で、そのデコード信号線はレジスタ706から出力さ
れ、次のように供給される。即ち、200ナノ秒のデコ
ード出力8はラッチ712のセット入力に供給される。
カウンタ702からの426ナノ秒出力15はORゲー
ト708を通してラッチ712のリセット入力に供給さ
れる。ORゲート708への他方の入力は「LPOS
ED」信号である。ラッチ712の出力はウインドウ・
ラッチであり、それはラッチ716のD入力に供給され
る。ラッチ716の出力は「POS T1」であり、信
号Dの連続した正エッジ相互間の短いインターバルの検
出を表す。なお、そのインターバルはデータ波形Aの0
から1への遷移に対応する。
【0047】カウンタ702からの574ナノ秒出力で
ある1B出力はレジスタ706を通してラッチ714の
セット入力に供給され、カウンタ702からの796ナ
ノ秒デコード出力29はレジスタ706及びORゲート
710を通してラッチ714のリセット入力に供給され
る。ORゲート710の他方の入力は「LPOS E
D」である。ラッチ714の出力は、「NEG T1」
という出力を有するラッチ718のD入力に供給され
る。この信号は入力信号Dの連続した正エッジ相互間の
長い期間の検出を表す。なお、その期間はバイナリ・デ
ータ波形に対する1から0への遷移に対応する。ラッチ
716の「POS T1」出力は200ナノ秒と422
ナノ秒との間の短い期間を表す。ラッチ718からの出
力「NEGT1」は568ナノ秒から800ナノ秒まで
の長い期間を表す。これらの信号は図12のディジタル
・フィルタ及びデータ出力回路900に供給される。
ある1B出力はレジスタ706を通してラッチ714の
セット入力に供給され、カウンタ702からの796ナ
ノ秒デコード出力29はレジスタ706及びORゲート
710を通してラッチ714のリセット入力に供給され
る。ORゲート710の他方の入力は「LPOS E
D」である。ラッチ714の出力は、「NEG T1」
という出力を有するラッチ718のD入力に供給され
る。この信号は入力信号Dの連続した正エッジ相互間の
長い期間の検出を表す。なお、その期間はバイナリ・デ
ータ波形に対する1から0への遷移に対応する。ラッチ
716の「POS T1」出力は200ナノ秒と422
ナノ秒との間の短い期間を表す。ラッチ718からの出
力「NEGT1」は568ナノ秒から800ナノ秒まで
の長い期間を表す。これらの信号は図12のディジタル
・フィルタ及びデータ出力回路900に供給される。
【0048】図11は、図10に示された回路と同じ態
様で構成される。カウンタ802は「NEG ED」信
号、FC0、FC1、及びFC2信号を受け取り、54
MHzクロックをカウントする。それは200、42
2、568、及び800ナノ秒デコード信号を出力す
る。それらデコード信号は、ロジック804及びレジス
タ806を通してラッチ812、ORゲート808、ラ
ッチ814、及びORゲート810に供給される。ラッ
チ812の出力はラッチ816のD入力に供給される。
ラッチ816の出力は、入力信号Dの連続した負エッジ
相互間の短い期間を表す「POS T2」信号である。
ラッチ814の出力は、信号「NEG T2」を出力す
るラッチ818のD入力に供給される。この信号は入力
信号Dの連続した負エッジ相互間の長い期間の検出を表
す。「POS T2」に対する短い期間はバイナリ0か
らバイナリ1へのデータ波形の遷移を表す。「NEG
T2」によって表される長い期間は、データ波形Aに対
するバイナリ1からバイナリ0へのバイナリ遷移を表
す。これらの信号は図12のディジタル・フィルタ及び
データ出力回路900に供給される。
様で構成される。カウンタ802は「NEG ED」信
号、FC0、FC1、及びFC2信号を受け取り、54
MHzクロックをカウントする。それは200、42
2、568、及び800ナノ秒デコード信号を出力す
る。それらデコード信号は、ロジック804及びレジス
タ806を通してラッチ812、ORゲート808、ラ
ッチ814、及びORゲート810に供給される。ラッ
チ812の出力はラッチ816のD入力に供給される。
ラッチ816の出力は、入力信号Dの連続した負エッジ
相互間の短い期間を表す「POS T2」信号である。
ラッチ814の出力は、信号「NEG T2」を出力す
るラッチ818のD入力に供給される。この信号は入力
信号Dの連続した負エッジ相互間の長い期間の検出を表
す。「POS T2」に対する短い期間はバイナリ0か
らバイナリ1へのデータ波形の遷移を表す。「NEG
T2」によって表される長い期間は、データ波形Aに対
するバイナリ1からバイナリ0へのバイナリ遷移を表
す。これらの信号は図12のディジタル・フィルタ及び
データ出力回路900に供給される。
【0049】図12は、これらの信号を受け取りそして
ORゲート904及び06を通して出力するレジスタ9
02を示す。ラッチ908は、そのANDゲートは信号
Dの短い遷移信号が受信された時に満足されるANDゲ
ート912に接続される。ANDゲート912の出力
は、バイナリ0からバイナリ1への遷移が検出されたこ
とを表す「RCV DTA」信号のための出力ラッチ9
18をセットする。ORゲート906はラッチ910及
びANDゲート914に出力される。ANDゲート91
4は、長期信号が受信された時に満足される。ANDゲ
ート914の出力はラッチ918のリセット入力に供給
される。
ORゲート904及び06を通して出力するレジスタ9
02を示す。ラッチ908は、そのANDゲートは信号
Dの短い遷移信号が受信された時に満足されるANDゲ
ート912に接続される。ANDゲート912の出力
は、バイナリ0からバイナリ1への遷移が検出されたこ
とを表す「RCV DTA」信号のための出力ラッチ9
18をセットする。ORゲート906はラッチ910及
びANDゲート914に出力される。ANDゲート91
4は、長期信号が受信された時に満足される。ANDゲ
ート914の出力はラッチ918のリセット入力に供給
される。
【0050】図12におけるレジスタ902は、レジス
タ902及びORゲート906を通してANDゲート9
14及びラッチ910に供給される長期間信号「NEG
T1」及び「NEG T2」を有する。負エッジ検出
器又は正エッジ検出器のいずれかに対して負エッジが検
出される時、ANDゲート914は満足させられ、ラッ
チ918をリセットする。そこで、出力「RCV DT
A」は1から0に進み、データ波形Aのバイナリ1から
バイナリ0への遷移を再構成する。
タ902及びORゲート906を通してANDゲート9
14及びラッチ910に供給される長期間信号「NEG
T1」及び「NEG T2」を有する。負エッジ検出
器又は正エッジ検出器のいずれかに対して負エッジが検
出される時、ANDゲート914は満足させられ、ラッ
チ918をリセットする。そこで、出力「RCV DT
A」は1から0に進み、データ波形Aのバイナリ1から
バイナリ0への遷移を再構成する。
【0051】ラッチ910はそれのN端子「LNTRA
N」からの出力を有する。図12におけるANDゲート
912は出力をAND−ORゲート920に供給され
る。そのAND−ORゲートは、それのANDゲートへ
のもう1つの入力をイネーブル・データ信号「EN D
TA」から供給させる。この信号は、図12における出
力ラッチ924から生じ、リンギング信号が検出されな
いようにするこの回路のディジタル・フィルタ・フィー
チャにおいて使用される。ゲート920のORゲートへ
の他の入力は、カウンタ922の「−26」端子から出
力された信号である。
N」からの出力を有する。図12におけるANDゲート
912は出力をAND−ORゲート920に供給され
る。そのAND−ORゲートは、それのANDゲートへ
のもう1つの入力をイネーブル・データ信号「EN D
TA」から供給させる。この信号は、図12における出
力ラッチ924から生じ、リンギング信号が検出されな
いようにするこの回路のディジタル・フィルタ・フィー
チャにおいて使用される。ゲート920のORゲートへ
の他の入力は、カウンタ922の「−26」端子から出
力された信号である。
【0052】ゲート920の出力はカウンタ922のリ
セット端子に供給される。カウンタ922はカウント・
アップするものであり、13.5MHzクロック・パル
スをカウントする。それはラッチ924のセット入力に
供給される「14−15」出力を有する。
セット端子に供給される。カウンタ922はカウント・
アップするものであり、13.5MHzクロック・パル
スをカウントする。それはラッチ924のセット入力に
供給される「14−15」出力を有する。
【0053】ラッチ924は13.5MHzクロックか
らのクロック入力を有する。それはANDゲート920
からのリセット入力RSTRCを有する。
らのクロック入力を有する。それはANDゲート920
からのリセット入力RSTRCを有する。
【0054】ラッチ924の出力は「EN DTA」で
あり、それは、1.11ミリ秒のインターバルに続く期
間を表す。そのインターバルの後、有効な信号が検出可
能である。
あり、それは、1.11ミリ秒のインターバルに続く期
間を表す。そのインターバルの後、有効な信号が検出可
能である。
【0055】図13は搬送波検知デコードのためのタイ
ミング図である。ウインドウ波形はウインドウ・ラッチ
414に関連する。図13では、L1波形はラッチ40
2に対応し、L2波形はラッチ404に対応する。ウイ
ンドウ波形は図7におけるラッチ414に対応する。
ミング図である。ウインドウ波形はウインドウ・ラッチ
414に関連する。図13では、L1波形はラッチ40
2に対応し、L2波形はラッチ404に対応する。ウイ
ンドウ波形は図7におけるラッチ414に対応する。
【0056】図14はデータ復調のタイミング図であ
る。NEGウインドウ波形はラッチ714に関連する。
POSウインドウ波形はラッチ712に関連する。図1
4において、L1波形は図9におけるラッチ602に対
応し、L2波形はラッチ604に対応する。NEGウイ
ンドウ波形は図10におけるラッチ714に対応し、P
OSウインドウ波形は図10におけるラッチ712に対
応する。
る。NEGウインドウ波形はラッチ714に関連する。
POSウインドウ波形はラッチ712に関連する。図1
4において、L1波形は図9におけるラッチ602に対
応し、L2波形はラッチ604に対応する。NEGウイ
ンドウ波形は図10におけるラッチ714に対応し、P
OSウインドウ波形は図10におけるラッチ712に対
応する。
【0057】図15は、論理回路で使用される27MH
z及び13.5MHzクロック・パルスを供給するため
に、54MHzローカル・クロック・パルスをカウント
・ダウンする方法を示す論理図である。
z及び13.5MHzクロック・パルスを供給するため
に、54MHzローカル・クロック・パルスをカウント
・ダウンする方法を示す論理図である。
【0058】表1乃至表5は、図8におけるカウンタ5
02のための周波数補償カウント値を示す。カウンタ5
02は、IF信号の実際の周波数を測定するために、そ
のIF信号の16個の連続サイクルに対して27MHz
クロック・パルスをカウントする。表1は幾つかの列を
示すが、その第1列は、カウンタ502に対するカウン
ト・インターバルの始めからカウントされた27MHz
クロック・パルスの数である。その表は、1カウントか
ら254カウントまでの広い範囲に及んでいる。これ
は、送信器及び受信器におけるローカルの水晶発振器に
基づいている。各発振器は、送信器のための2.4GH
z±(50/1,000,000)の周波数及び2.4GH
z+2MHz±(50/1,000,000)の周波数を
持っている。最悪の場合、送信用の水晶発振器は受信ノ
ードにおける水晶発振器とは正反対の方向にそれの許容
度を持ち、この結果、送信用の発振器に対する周波数及
び受信用の発振機に対する周波数の間の差における許容
度は±240kHzになる。これは、64個のIFサイ
クルに対する27.89マイクロ秒の期間に対応したそ
の64個のIFサイクルに対する754クロック・カウ
ントから、64個のIFサイクルをカウントするに必要
な37.33マイクロ秒に対する1009クロック・カ
ウントまでのカウント範囲に対応するであろう。
02のための周波数補償カウント値を示す。カウンタ5
02は、IF信号の実際の周波数を測定するために、そ
のIF信号の16個の連続サイクルに対して27MHz
クロック・パルスをカウントする。表1は幾つかの列を
示すが、その第1列は、カウンタ502に対するカウン
ト・インターバルの始めからカウントされた27MHz
クロック・パルスの数である。その表は、1カウントか
ら254カウントまでの広い範囲に及んでいる。これ
は、送信器及び受信器におけるローカルの水晶発振器に
基づいている。各発振器は、送信器のための2.4GH
z±(50/1,000,000)の周波数及び2.4GH
z+2MHz±(50/1,000,000)の周波数を
持っている。最悪の場合、送信用の水晶発振器は受信ノ
ードにおける水晶発振器とは正反対の方向にそれの許容
度を持ち、この結果、送信用の発振器に対する周波数及
び受信用の発振機に対する周波数の間の差における許容
度は±240kHzになる。これは、64個のIFサイ
クルに対する27.89マイクロ秒の期間に対応したそ
の64個のIFサイクルに対する754クロック・カウ
ントから、64個のIFサイクルをカウントするに必要
な37.33マイクロ秒に対する1009クロック・カ
ウントまでのカウント範囲に対応するであろう。
【0059】表1の第1列はカウンタのカウント数であ
り、第2列は、図8においてALカウントとして使用さ
れる初期設定されるカウントである。そのカウンタが1
0ビット・カウンタであった場合、880カウントが1
6進数の370に対応するであろう。8ビット・カウン
タに対しては、16進数表示は16進数「70」であ
る。カウンタ502は8ビット・カウンタであるので、
カウント周期の始めに70の値がカウンタ502にロー
ドされる。8ビット・カウンタにおける上位3ビットを
FC0、FC1、及びFC2とみなすと、それらは、2
7MHzクロックのカウントされる最初のパルスに対す
る880の開始カウントに対して、3のバイナリ値を表
すであろう。表1の第3列は10ビット・カウンタに対
する16進数値を示し、その第4列は8ビット・カウン
タにおける16進数表示を示す。その第5列はFC0、
FC1、及びFC2に対するバイナリ表示の値であり、
その第6列は、クロック・パルス・カウンティングの始
めからの期間である時間をナノ秒で表している。表1
は、27MHzクロック・パルスの数が1から754ま
で増加する時のこれら6つの列に対する値の累進を示
す。753カウントのクロック・パルスのレベルで、カ
ウンタ502における残りのカウントは128であり、
これは10ビット・カウンタ及び8ビット・カウンタの
両方に対する80の16進数表示に対応する。
り、第2列は、図8においてALカウントとして使用さ
れる初期設定されるカウントである。そのカウンタが1
0ビット・カウンタであった場合、880カウントが1
6進数の370に対応するであろう。8ビット・カウン
タに対しては、16進数表示は16進数「70」であ
る。カウンタ502は8ビット・カウンタであるので、
カウント周期の始めに70の値がカウンタ502にロー
ドされる。8ビット・カウンタにおける上位3ビットを
FC0、FC1、及びFC2とみなすと、それらは、2
7MHzクロックのカウントされる最初のパルスに対す
る880の開始カウントに対して、3のバイナリ値を表
すであろう。表1の第3列は10ビット・カウンタに対
する16進数値を示し、その第4列は8ビット・カウン
タにおける16進数表示を示す。その第5列はFC0、
FC1、及びFC2に対するバイナリ表示の値であり、
その第6列は、クロック・パルス・カウンティングの始
めからの期間である時間をナノ秒で表している。表1
は、27MHzクロック・パルスの数が1から754ま
で増加する時のこれら6つの列に対する値の累進を示
す。753カウントのクロック・パルスのレベルで、カ
ウンタ502における残りのカウントは128であり、
これは10ビット・カウンタ及び8ビット・カウンタの
両方に対する80の16進数表示に対応する。
【0060】FC0、FC1、及びFC2に対する対応
するバイナリ値は4の値であり、これはクロック・カウ
ント周期の始め以来の27852ナノ秒の期間での値で
ある。この時点で、IF周波数は2.295MHzであ
り、これはクロッキングの開始以来の27889ナノ秒
のインターバルに対応する。表1は更に幾つかの列を示
す。POSウインドウ開始値及び停止値は図10及び図
11におけるラッチ712及び812を参照する。NE
Gウインドウ開始値及び停止値は図10及び図11にお
けるラッチ714及び814を参照する。表1は、FC
0、FC1、及びFC2に対するバイナリ値が2774
0ナノ秒又は2.2989MHzのIF周波数における
4の値から2.000MHzの値における0までゆっく
りと減少するであろう。これはIF周波数に対する正規
の又は名目上の値である。IF周波数が減少し続ける
時、1.961MHzの値で、FC0、FC1、及びF
C2のバイナリ値が負になることがわかる。その負の値
は、1.714MHzのIF周波数に対する低い範囲に
おいて4の値まで負の向きに増加し続ける。FC0、F
C1、及びFC2に対する値は、前述のように、図10
及び図11におけるカウンタ702及び802にオフセ
ット値として供給される。従って、本発明によって、周
波数補償が正確に施されることがわかる。
するバイナリ値は4の値であり、これはクロック・カウ
ント周期の始め以来の27852ナノ秒の期間での値で
ある。この時点で、IF周波数は2.295MHzであ
り、これはクロッキングの開始以来の27889ナノ秒
のインターバルに対応する。表1は更に幾つかの列を示
す。POSウインドウ開始値及び停止値は図10及び図
11におけるラッチ712及び812を参照する。NE
Gウインドウ開始値及び停止値は図10及び図11にお
けるラッチ714及び814を参照する。表1は、FC
0、FC1、及びFC2に対するバイナリ値が2774
0ナノ秒又は2.2989MHzのIF周波数における
4の値から2.000MHzの値における0までゆっく
りと減少するであろう。これはIF周波数に対する正規
の又は名目上の値である。IF周波数が減少し続ける
時、1.961MHzの値で、FC0、FC1、及びF
C2のバイナリ値が負になることがわかる。その負の値
は、1.714MHzのIF周波数に対する低い範囲に
おいて4の値まで負の向きに増加し続ける。FC0、F
C1、及びFC2に対する値は、前述のように、図10
及び図11におけるカウンタ702及び802にオフセ
ット値として供給される。従って、本発明によって、周
波数補償が正確に施されることがわかる。
【0061】送信器が送信インターバルの開始時にそれ
の周波数を安定化している時の搬送波検出よって問題が
生じる。送信器は、ネットワークにおいて周波数ホッピ
ング事象が存在する時にいつもそれの送信周波数を変化
させるであろう。更に、送信周波数はローカル発振器の
受信周波数とは異なっており、従って、ローカル・エリ
ア・ネットワークにおけるノートが受信モードから送信
モードに変わる度に発振器周波数は送信周波数で安定し
なければならない。送信周波数の安定化の期間中、送信
器によって送信されつつある搬送波信号の存在を検出し
たそのネットワークにおける受信器は、不安定な信号に
おいて搬送波検出を行うという危険を冒す。この問題
は、送信器が新しい送信周波数を安定化させようとして
いる時の初期期間中、送信器においてスポイラ信号を強
制的に導入することによって解決される。従って、送信
器が安定化を試みた初期期間中、送信された搬送波を受
信器が検出することは搬送波検出オペレーションを成功
させないであろう。安定化した送信搬送波信号を受信器
がうまく検出することを可能にするよう、送信器からス
ポイラ信号が送信器からの搬送波を変調しないで除去さ
れるのは、送信器がそれの信号を安定化させた後だけで
ある。
の周波数を安定化している時の搬送波検出よって問題が
生じる。送信器は、ネットワークにおいて周波数ホッピ
ング事象が存在する時にいつもそれの送信周波数を変化
させるであろう。更に、送信周波数はローカル発振器の
受信周波数とは異なっており、従って、ローカル・エリ
ア・ネットワークにおけるノートが受信モードから送信
モードに変わる度に発振器周波数は送信周波数で安定し
なければならない。送信周波数の安定化の期間中、送信
器によって送信されつつある搬送波信号の存在を検出し
たそのネットワークにおける受信器は、不安定な信号に
おいて搬送波検出を行うという危険を冒す。この問題
は、送信器が新しい送信周波数を安定化させようとして
いる時の初期期間中、送信器においてスポイラ信号を強
制的に導入することによって解決される。従って、送信
器が安定化を試みた初期期間中、送信された搬送波を受
信器が検出することは搬送波検出オペレーションを成功
させないであろう。安定化した送信搬送波信号を受信器
がうまく検出することを可能にするよう、送信器からス
ポイラ信号が送信器からの搬送波を変調しないで除去さ
れるのは、送信器がそれの信号を安定化させた後だけで
ある。
【0062】図16は、送信ノード110における搬送
波検出スポイラ信号発生器170を追加した以外は図3
に示されたローカル・エリア・ネットワークを示すもの
である。ソース・コンピュータ102は、そのノードが
送信ノードにあるか受信ノードにあるかに関する情報を
線171を介して出力する。そのソース・コンピュータ
102が送信モードを開始する時、新しい送信周波数を
安定化する試みを安定化し始めるために、線171を介
して発振器100に信号が供給される。その信号は搬送
波検出スポイラ信号発生器170にも供給され、変調器
106に供給されるスポイラ信号SPを開始させる。
波検出スポイラ信号発生器170を追加した以外は図3
に示されたローカル・エリア・ネットワークを示すもの
である。ソース・コンピュータ102は、そのノードが
送信ノードにあるか受信ノードにあるかに関する情報を
線171を介して出力する。そのソース・コンピュータ
102が送信モードを開始する時、新しい送信周波数を
安定化する試みを安定化し始めるために、線171を介
して発振器100に信号が供給される。その信号は搬送
波検出スポイラ信号発生器170にも供給され、変調器
106に供給されるスポイラ信号SPを開始させる。
【0063】図17は搬送波検出スポイラ信号発生器1
70の更に詳細な図である。送信開始信号は線171を
介して100マイクロ秒タイマ172に供給され、イネ
ーブル線173をオンにさせる。又、搬送波検出スポイ
ラ信号発生器170には、250kHz信号発生器17
4も含まれる。250Kbpsのパルス・トレーンが線
175を介して出力される。線173及び175はAN
Dゲート176に供給される。そのANDゲートの出力
はスポイラ信号SPである。線171における信号がタ
イマ172に供給される時、イネーブル信号が線173
を通してANDゲート176に供給される。100マイ
クロ秒の期間の間、ANDゲート176はイネーブルさ
れ、250KHzパルス・トレーンをスポイラ信号SP
として線175上に送出する。タイマ172に対する1
00マイクロ秒の期間は、送信発振器100が新しい送
信周波数で安定化するに必要な最大の正規時間から決定
された。その100マイクロ秒タイマ172に対して他
の値も選択可能である。線175を介して出力されそし
て変調器106にスポイラ信号SPとして送られた25
0KHz信号は変調器106から出力される搬送波信号
Cの変調位相変化を生じさせる。その変調位相変化の発
生は、それぞれが500ナノ秒の長さである4つのIF
中間周波インターバル毎に1回である。
70の更に詳細な図である。送信開始信号は線171を
介して100マイクロ秒タイマ172に供給され、イネ
ーブル線173をオンにさせる。又、搬送波検出スポイ
ラ信号発生器170には、250kHz信号発生器17
4も含まれる。250Kbpsのパルス・トレーンが線
175を介して出力される。線173及び175はAN
Dゲート176に供給される。そのANDゲートの出力
はスポイラ信号SPである。線171における信号がタ
イマ172に供給される時、イネーブル信号が線173
を通してANDゲート176に供給される。100マイ
クロ秒の期間の間、ANDゲート176はイネーブルさ
れ、250KHzパルス・トレーンをスポイラ信号SP
として線175上に送出する。タイマ172に対する1
00マイクロ秒の期間は、送信発振器100が新しい送
信周波数で安定化するに必要な最大の正規時間から決定
された。その100マイクロ秒タイマ172に対して他
の値も選択可能である。線175を介して出力されそし
て変調器106にスポイラ信号SPとして送られた25
0KHz信号は変調器106から出力される搬送波信号
Cの変調位相変化を生じさせる。その変調位相変化の発
生は、それぞれが500ナノ秒の長さである4つのIF
中間周波インターバル毎に1回である。
【0064】図18を参照すると、図1にも示された一
連の中間周波信号Dが示される。受信器において、混合
器120は、ローカル発振器118の信号B'を受信搬
送波信号Cと混合して信号Dを発生させる。図18に示
された信号Dは、4つの中間周波パルス毎に1つの位相
変調を生じさせられることがわかる。前述のように、搬
送波検知回路400は、信号Dにおける32個の連続し
たIFパルスをカウントした後に、搬送波の検出が成功
裏に行われたことを表す信号F32CRSを出力する。
本発明に従って、送信器における搬送波検出スポイラ信
号発生器170を使用することにより、信号Dにおける
8個のIFパルスのうちの1つにおいて位相変化を強制
導入して搬送波信号Cを強制的にスポイルすることによ
って、受信器における搬送波検知回路400は搬送波の
存在をうまく識別することができない。本発明によれ
ば、送信器から受信器に送られる搬送波の変調をスポイ
ラ信号SPが停止させるということは、送信器における
送信インターバルの開始後100マイクロ秒まではない
であろう。従って、受信器は、送信器が送信インターバ
ルを開始した後100マイクロ秒まで、送信器から送信
された信号に関する搬送波検出オペレーションをうまく
遂行しないようにされる。なお、その100マイクロ秒
は、送信器の発振器が新しい送信周波数で安定すること
を可能にするに十分な時間である。
連の中間周波信号Dが示される。受信器において、混合
器120は、ローカル発振器118の信号B'を受信搬
送波信号Cと混合して信号Dを発生させる。図18に示
された信号Dは、4つの中間周波パルス毎に1つの位相
変調を生じさせられることがわかる。前述のように、搬
送波検知回路400は、信号Dにおける32個の連続し
たIFパルスをカウントした後に、搬送波の検出が成功
裏に行われたことを表す信号F32CRSを出力する。
本発明に従って、送信器における搬送波検出スポイラ信
号発生器170を使用することにより、信号Dにおける
8個のIFパルスのうちの1つにおいて位相変化を強制
導入して搬送波信号Cを強制的にスポイルすることによ
って、受信器における搬送波検知回路400は搬送波の
存在をうまく識別することができない。本発明によれ
ば、送信器から受信器に送られる搬送波の変調をスポイ
ラ信号SPが停止させるということは、送信器における
送信インターバルの開始後100マイクロ秒まではない
であろう。従って、受信器は、送信器が送信インターバ
ルを開始した後100マイクロ秒まで、送信器から送信
された信号に関する搬送波検出オペレーションをうまく
遂行しないようにされる。なお、その100マイクロ秒
は、送信器の発振器が新しい送信周波数で安定すること
を可能にするに十分な時間である。
【0065】図19は、送信器がそれの100マイクロ
秒の期間をうまく経過し、そしてそれの送信周波数が安
定化した後の信号Dの状態を示す。図19の信号Dにお
ける一様なIFパルスは、受信器の搬送波検知回路40
0が、前述のように、搬送波の存在をうまく識別して信
号F32CRSを出力することを可能にするであろう。
秒の期間をうまく経過し、そしてそれの送信周波数が安
定化した後の信号Dの状態を示す。図19の信号Dにお
ける一様なIFパルスは、受信器の搬送波検知回路40
0が、前述のように、搬送波の存在をうまく識別して信
号F32CRSを出力することを可能にするであろう。
【0066】図20を参照すると、図16のローカル・
エリア・ネットワークにおける統合ノードが示され、そ
れは送信器及び受信器の両方を含む。送信周波数及び混
合器120のための受信周波数の両方を発生するため
に、単一の発振器100が使用されることが図20から
わかる。発振器100からの発信周波数は、それが受信
器のオペレーションのために混合器120に供給される
前に2MHzだけ増加させられる。ノード・コンピュー
タ102'は、送信制御信号TXをゲート177に供給
して、2.4GHz送信信号を発振器100から変調器
106へ供給させる。コンピュータ102'が受信モー
ドにある場合、それは、受信制御信号RCVをゲート1
78に供給して、2.4GHz+2MHz信号を混合器
120の入力へ供給させる。
エリア・ネットワークにおける統合ノードが示され、そ
れは送信器及び受信器の両方を含む。送信周波数及び混
合器120のための受信周波数の両方を発生するため
に、単一の発振器100が使用されることが図20から
わかる。発振器100からの発信周波数は、それが受信
器のオペレーションのために混合器120に供給される
前に2MHzだけ増加させられる。ノード・コンピュー
タ102'は、送信制御信号TXをゲート177に供給
して、2.4GHz送信信号を発振器100から変調器
106へ供給させる。コンピュータ102'が受信モー
ドにある場合、それは、受信制御信号RCVをゲート1
78に供給して、2.4GHz+2MHz信号を混合器
120の入力へ供給させる。
【0067】図20では、送信制御信号TXは、線17
1を通してスポイラ信号発生回路170に1つの信号と
して供給されることがわかる。
1を通してスポイラ信号発生回路170に1つの信号と
して供給されることがわかる。
【0068】図20は、図16のネットワークのための
周波数ホッピング・インターバルを識別するように働く
200ミリ秒タイマ188も示す。図16のネットワー
クでは、各送信ノード及び受信ノードは、周波数ホッピ
ングとして知られたオペレーションにおいて200ミリ
秒毎に送信及び受信のためのそれの周波数を協同的に変
化するであろう。200ミリ秒タイマ188は各新しい
周波数ホッピング・インターバルをコンピュータ10
2'に通知する。
周波数ホッピング・インターバルを識別するように働く
200ミリ秒タイマ188も示す。図16のネットワー
クでは、各送信ノード及び受信ノードは、周波数ホッピ
ングとして知られたオペレーションにおいて200ミリ
秒毎に送信及び受信のためのそれの周波数を協同的に変
化するであろう。200ミリ秒タイマ188は各新しい
周波数ホッピング・インターバルをコンピュータ10
2'に通知する。
【0069】図21は、図16に示されたネットワーク
における高周波リンク115を介して送信されるメッセ
ージ180のフォーマットを示す。メッセージ180
は、ヘッダ部分182、データ部分184、及びトレー
ラ部分186を含む。メッセージ180のトレーラ部分
186は周波数ホッピング・シーケンスF1、F2、F
3、及びF4を含む。図16のネットワークにおける種
々の通信ノードは、次の4つの周波数ホッピング・イン
ターバルの200ミリ秒の各々に対する次の4つの連続
した周波数ホッピング・シーケンスを識別する新しいメ
ッセージ180を200ミリ秒の周波数ホッピング・イ
ンターバル毎に相互にブロードキャストするであろう。
における高周波リンク115を介して送信されるメッセ
ージ180のフォーマットを示す。メッセージ180
は、ヘッダ部分182、データ部分184、及びトレー
ラ部分186を含む。メッセージ180のトレーラ部分
186は周波数ホッピング・シーケンスF1、F2、F
3、及びF4を含む。図16のネットワークにおける種
々の通信ノードは、次の4つの周波数ホッピング・イン
ターバルの200ミリ秒の各々に対する次の4つの連続
した周波数ホッピング・シーケンスを識別する新しいメ
ッセージ180を200ミリ秒の周波数ホッピング・イ
ンターバル毎に相互にブロードキャストするであろう。
【0070】図16に示されたネットワークの通信ノー
ドにおける送信器が、新しい送信周波数を安定化するよ
うに受信から送信にそれの状態を変化させる時に、それ
は前述の搬送波検出スポイラ信号発生オペレーションを
受けるであろう。更に、通信ノードが新しい周波数ホッ
ピング・インターバルの始めに周波数ホッピング遷移を
行う度に、送信器は安定化を必要とする新しい周波数で
送信を始めるであろう。従って、送信器は、もう一度、
前述の搬送波検出スポイラ信号発生オペレーションを受
けるであろう。
ドにおける送信器が、新しい送信周波数を安定化するよ
うに受信から送信にそれの状態を変化させる時に、それ
は前述の搬送波検出スポイラ信号発生オペレーションを
受けるであろう。更に、通信ノードが新しい周波数ホッ
ピング・インターバルの始めに周波数ホッピング遷移を
行う度に、送信器は安定化を必要とする新しい周波数で
送信を始めるであろう。従って、送信器は、もう一度、
前述の搬送波検出スポイラ信号発生オペレーションを受
けるであろう。
【0071】このように、図16のネットワークにおけ
る受信器は、未だ安定化されていない周波数を持った搬
送波信号を誤って識別しないようにされる。
る受信器は、未だ安定化されていない周波数を持った搬
送波信号を誤って識別しないようにされる。
【0072】なお、表1乃至表5は連続した1つの表を
構成するものであることは明らかであろう。
構成するものであることは明らかであろう。
【0073】
【表1】
【0074】
【表2】
【0075】
【表3】
【0076】
【表4】
【0077】
【表5】
【0078】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【0079】(1)ディジタル高周波信号を復調する方
法にして、バイナリ信号を表す位相シフト変調された搬
送波信号を高周波受信器において受信するステップと、
立上りエッジ及び立下りエッジをスペーシングだけ離間
させた方形波パルスの受信信号を前記搬送波信号から形
成するステップと、位相シフト変調に応答して前記方形
波パルスのエッジ相互間のスペーシングが変化する時を
前記受信器における復調器において検出するステップ
と、前記受信信号の連続した立上りエッジ相互間の第1
のインターバルを測定するステップと、前記受信信号の
連続した立下りエッジ相互間の第2のインターバルを測
定するステップと、前記受信器において前記第1のイン
ターバルの測定結果及び前記第2のインターバルの測定
結果を結合してバイナリ信号の合成表示を行うステップ
と、を含む方法。 (2)無線ローカル・エリア・ネットワークの受信ノー
ドにおいてディジタル高周波信号を復調するための装置
にして、バイナリ信号を表す位相シフト変調された搬送
波信号を受信するための高周波受信手段と、前記受信手
段に接続され、立上りエッジ及び立下りエッジをスペー
シングだけ離間させた方形波パルスの受信信号を前記搬
送波信号から形成するための増幅手段と、前記増幅手段
に接続され、位相シフト変調に応答して前記方形波パル
スのエッジ相互間のスペーシングが変化する時を検出す
るための復調手段と、を含み、前記復調手段は前記受信
信号の連続した立上りエッジ相互間の第1のインターバ
ルを測定すること、前記復調手段は前記受信信号の連続
した立下りエッジ相互間の第2のインターバルを測定す
ること、及び前記復調手段は受信ノードにおいて前記第
1のインターバルの測定結果及び前記第2インターバル
の測定結果を結合してバイナリ信号の合成表示を行うこ
とを特徴とする装置。 (3)送信ノードにおいてバイナリ信号を作成するため
の第1コンピュータ手段と、前記送信ノードにおける前
記第1コンピュータ手段に接続され、位相シフト変調さ
れた搬送波信号を前記バイナリ信号から形成し、前記搬
送波信号の高周波無線信号表示を送信するための送信手
段と、受信ノードにおいて搬送波信号の高周波無線信号
表示を受信するための受信手段と、前記受信手段に接続
され、立上りエッジ及び立下りエッジをスペーシングだ
け離間させた方形波パルスの受信信号を前記搬送波信号
から形成するための増幅手段と、前記増幅手段に接続さ
れ、前記方形波パルスのエッジ相互間のスペーシングが
位相シフト変調に応答して変化する時を検出するための
復調手段と、前記受信ノードにおいて前記復調手段に接
続された第2コンピュータ手段と、を含み、前記復調手
段は前記受信信号の連続した立上りエッジ相互間の第1
のインターバルを測定すること、前記復調手段は前記受
信信号の連続した立下りエッジ相互間の第2のインター
バルを測定すること、前記復調手段は前記第1のインタ
ーバルの測定結果及び前記第2のインターバルの測定結
果を結合してバイナリ信号の合成表示を出力すること、
及び前記第2コンピュータ手段は前記復調手段から出力
されたバイナリ信号を処理することを特徴とする無線デ
ィジタル・ネットワーク。 (4)送信ノードにおいてバイナリ信号を作成するため
の第1プロセッサ手段と、前記送信ノードにおいて前記
第1プロセッサ手段に接続され、前記第1プロセッサ手
段からの前記バイナリ信号を伝送するための第1バス手
段と、前記送信ノードにおいて前記第1バス手段に接続
され、位相シフト変調された搬送波信号を前記バイナリ
信号から形成し、前記搬送波信号の高周波無線信号表示
を送信するための送信手段と、受信ノードにおいて搬送
波信号の高周波無線信号表示を受信するための受信手段
と、前記受信手段に接続され、立上りエッジ及び立下り
エッジをスペーシングだけ離間させた方形波パルスの受
信信号を前記搬送波信号から形成するための増幅手段
と、前記増幅手段に接続され、前記方形波パルスのエッ
ジ相互間のスペーシングが位相シフト変調に応答して変
化する時を検出するための復調手段と、前記受信ノード
において前記復調手段に接続された第2バス手段と、前
記受信ノードにおいて前記第2バス手段に接続された第
2プロセッサ手段と、を含み、前記復調手段は前記受信
信号の連続した立上りエッジ相互間の第1のインターバ
ルを測定すること、前記復調手段は前記受信信号の連続
した立下りエッジ相互間の第2のインターバルを測定す
ること、前記復調手段は前記第1のインターバルの測定
結果及び前記第2のインターバルの測定結果を結合して
バイナリ信号の合成表示を出力すること、前記第2バス
手段は前記復調手段から出力された前記バイナリ信号を
伝送すること、及び前記第2プロセッサ手段は前記復調
手段から出力された前記バイナリ信号を処理することを
特徴とする無線ローカル・エリア・ネットワーク。 (5)ディジタル高周波信号を復調するための方法にし
て、送信器において位相シフト変調器の搬送波入力に搬
送波信号を供給するステップと、前記変調器において搬
送波信号をバイナリ入力信号でもって変調して変調搬送
波信号を得るステップと、前記変調搬送波信号を受信器
に送信するステップと、前記受信器において前記変調搬
送波信号を受信するステップと、前記変調搬送波信号を
制限増幅器でもって増幅して受信信号を一様な高さの方
形波信号に形成するステップと、前記方形波信号のエッ
ジ相互間のスペーシングが前記送信器における位相シフ
ト変調に応答して変化する時を前記受信器における復調
器において検出するステップと、を含む方法。 (6)前記復調器は、前記方形波信号のエッジ相互間の
スペーシングが変調のない定常IF信号に対する正規の
スペーシングよりも短い時を検出し、該検出に応答して
バイナリ0値を出力すること、及び前記復調器は、前記
方形波信号のエッジ相互間のスペーシングが変調のない
定常IF信号に対する正規のスペーシングよりも長い時
を検出し、該検出に応答してバイナリ1値を出力するこ
とを特徴とする上記(5)に記載の方法。 (7)前記復調器は前記方形波IF信号の連続したエッ
ジ相互間で生じた高周波クロック・パルスの数をカウン
トすることを特徴とする上記(5)に記載の方法。 (8)前記復調器は連続した立上りエッジ相互間のイン
ターバルを第1カウンタにおいてカウントし、連続した
立下りエッジ相互間のインターバルを第2カウンタにお
いてカウントすること、前記復調器は立上りエッジに対
する未変調のカウントを第1正規レジスタに記憶し、該
第1正規レジスタの内容を前記第1カウンタの内容と比
較して第1差カウントを得ること、前記復調器は立下り
エッジに対する未変調のカウントを第2正規レジスタに
記憶し、該第2正規レジスタの内容を前記第2カウンタ
の内容と比較して第2差カウントを得ること、前記復調
器は前記第1差カウント及び前記第2差カウントを結合
して前記受信器における変調バイナリ信号の合成差カウ
ント表示を与えることを特徴とする上記(5)に記載の
方法。 (9)LANの送信ノードにおいてソース・バイナリ信
号に接続された入力を有し、前記バイナリ信号が第1状
態から第2状態に変化する時に位相シフトにより遅延さ
せられ、前記バイナリ信号が前記第2状態から前記第1
状態に変化する時に遅延解除されるPSK変調搬送波信
号を出力するための位相シフトPSK変調器にして、前
記変調搬送波信号は高周波信号送信アンテナに供給さ
れ、前記LANの受信ノードにおける受信器に高周波送
信によって送信されるものと、前記受信器において高周
波信号受信アンテナに接続された入力を有し、前記変調
搬送波信号を受信し、それをほぼ一様な高さの方形波パ
ルスに制限増幅するための制限増幅器と、前記受信器に
おいて前記制限増幅器に接続された入力を有し、前記方
形波パルスにおける立上りエッジの発生の瞬間を検出す
るための立上りエッジ遷移検出器と、前記受信器におい
てクロック・パルスのソースに接続されたクロック入力
及び前記検出器に接続された信号入力を有し、前記方形
波パルスにおける連続した立上りエッジ相互間で生じる
クロック・パルスの第1の数をカウントするための第1
クロック・パルス・カウンタと、前記搬送波信号が前記
バイナリ信号の変化によって変調されない時、前記方形
波パルスにおける連続した立上りエッジ相互間で生じる
クロック・パルスの数に対する第1クロック・パルス・
カウント値を記憶するための第1正規カウント・レジス
タと、前記第1クロック・パルス・カウンタと前記第1
正規カウント・レジスタとの間に接続され、前記クロッ
ク・パルスの第1の数を前記第1クロック・パルス・カ
ウント値と比較し、前記バイナリ信号が前記第1状態か
ら前記第2状態に変化する時又は前記バイナリ信号が前
記第2状態から前記第1状態に変化する時にそれぞれ対
応した第1バイナリ立上り信号表示又は第2バイナリ立
上り信号表示を出力するための第1比較器と、を含み、
それによって、前記ソース・バイナリ信号が前記受信器
において再構成されることを特徴とする位相変調無線L
AN。 (10)前記受信器において前記制限増幅器に接続され
た入力を有し、前記方形波パルスにおける立下りエッジ
の発生の瞬間を検出するための立下りエッジ遷移検出器
と、前記受信器においてクロック・パルス・ソースに接
続されたクロック入力及び前記検出器に接続された信号
入力を有し、前記方形波パルスにおける連続した立下り
エッジ相互間で生じるクロック・パルスの第2の数をカ
ウントするための第2クロック・パルス・カウンタと、
前記搬送波信号が前記バイナリ信号の変化によって変調
されない時、前記方形波パルスにおける連続した立下り
エッジ相互間で生じるクロック・パルスの数に対する第
2クロック・パルス・カウント値を記憶するための第2
正規カウント・レジスタと、前記第2クロック・パルス
・カウンタと前記第2正規カウント・レジスタとの間に
接続され、前記クロック・パルスの第2の数を前記第2
クロック・パルス・カウント値と比較し、前記バイナリ
信号が前記第1状態から前記第2状態に変化する時又は
前記バイナリ信号が前記第2状態から前記第1状態に変
化する時にそれぞれ対応した第1バイナリ立下り信号表
示又は第2バイナリ立下り信号表示を出力するための第
2比較器と、前記第1比較器及び前記第2比較器に接続
された入力を有し、前記第1バイナリ立上り信号表示及
び前記第1バイナリ立下り信号表示を結合して、前記バ
イナリ信号が前記第1状態から前記第2状態に変化する
時に対応した第1合成バイナリ出力とし、前記第1比較
器及び前記第2比較器に接続された入力を有し、前記第
2バイナリ立上り信号表示及び前記第2バイナリ立下り
信号表示を結合して、前記バイナリ信号が前記第2状態
から前記第1状態に変化する時に対応した第2合成バイ
ナリ出力とするための結合回路と、を含むことを特徴と
する上記(9)に記載の位相変調無線LAN。
法にして、バイナリ信号を表す位相シフト変調された搬
送波信号を高周波受信器において受信するステップと、
立上りエッジ及び立下りエッジをスペーシングだけ離間
させた方形波パルスの受信信号を前記搬送波信号から形
成するステップと、位相シフト変調に応答して前記方形
波パルスのエッジ相互間のスペーシングが変化する時を
前記受信器における復調器において検出するステップ
と、前記受信信号の連続した立上りエッジ相互間の第1
のインターバルを測定するステップと、前記受信信号の
連続した立下りエッジ相互間の第2のインターバルを測
定するステップと、前記受信器において前記第1のイン
ターバルの測定結果及び前記第2のインターバルの測定
結果を結合してバイナリ信号の合成表示を行うステップ
と、を含む方法。 (2)無線ローカル・エリア・ネットワークの受信ノー
ドにおいてディジタル高周波信号を復調するための装置
にして、バイナリ信号を表す位相シフト変調された搬送
波信号を受信するための高周波受信手段と、前記受信手
段に接続され、立上りエッジ及び立下りエッジをスペー
シングだけ離間させた方形波パルスの受信信号を前記搬
送波信号から形成するための増幅手段と、前記増幅手段
に接続され、位相シフト変調に応答して前記方形波パル
スのエッジ相互間のスペーシングが変化する時を検出す
るための復調手段と、を含み、前記復調手段は前記受信
信号の連続した立上りエッジ相互間の第1のインターバ
ルを測定すること、前記復調手段は前記受信信号の連続
した立下りエッジ相互間の第2のインターバルを測定す
ること、及び前記復調手段は受信ノードにおいて前記第
1のインターバルの測定結果及び前記第2インターバル
の測定結果を結合してバイナリ信号の合成表示を行うこ
とを特徴とする装置。 (3)送信ノードにおいてバイナリ信号を作成するため
の第1コンピュータ手段と、前記送信ノードにおける前
記第1コンピュータ手段に接続され、位相シフト変調さ
れた搬送波信号を前記バイナリ信号から形成し、前記搬
送波信号の高周波無線信号表示を送信するための送信手
段と、受信ノードにおいて搬送波信号の高周波無線信号
表示を受信するための受信手段と、前記受信手段に接続
され、立上りエッジ及び立下りエッジをスペーシングだ
け離間させた方形波パルスの受信信号を前記搬送波信号
から形成するための増幅手段と、前記増幅手段に接続さ
れ、前記方形波パルスのエッジ相互間のスペーシングが
位相シフト変調に応答して変化する時を検出するための
復調手段と、前記受信ノードにおいて前記復調手段に接
続された第2コンピュータ手段と、を含み、前記復調手
段は前記受信信号の連続した立上りエッジ相互間の第1
のインターバルを測定すること、前記復調手段は前記受
信信号の連続した立下りエッジ相互間の第2のインター
バルを測定すること、前記復調手段は前記第1のインタ
ーバルの測定結果及び前記第2のインターバルの測定結
果を結合してバイナリ信号の合成表示を出力すること、
及び前記第2コンピュータ手段は前記復調手段から出力
されたバイナリ信号を処理することを特徴とする無線デ
ィジタル・ネットワーク。 (4)送信ノードにおいてバイナリ信号を作成するため
の第1プロセッサ手段と、前記送信ノードにおいて前記
第1プロセッサ手段に接続され、前記第1プロセッサ手
段からの前記バイナリ信号を伝送するための第1バス手
段と、前記送信ノードにおいて前記第1バス手段に接続
され、位相シフト変調された搬送波信号を前記バイナリ
信号から形成し、前記搬送波信号の高周波無線信号表示
を送信するための送信手段と、受信ノードにおいて搬送
波信号の高周波無線信号表示を受信するための受信手段
と、前記受信手段に接続され、立上りエッジ及び立下り
エッジをスペーシングだけ離間させた方形波パルスの受
信信号を前記搬送波信号から形成するための増幅手段
と、前記増幅手段に接続され、前記方形波パルスのエッ
ジ相互間のスペーシングが位相シフト変調に応答して変
化する時を検出するための復調手段と、前記受信ノード
において前記復調手段に接続された第2バス手段と、前
記受信ノードにおいて前記第2バス手段に接続された第
2プロセッサ手段と、を含み、前記復調手段は前記受信
信号の連続した立上りエッジ相互間の第1のインターバ
ルを測定すること、前記復調手段は前記受信信号の連続
した立下りエッジ相互間の第2のインターバルを測定す
ること、前記復調手段は前記第1のインターバルの測定
結果及び前記第2のインターバルの測定結果を結合して
バイナリ信号の合成表示を出力すること、前記第2バス
手段は前記復調手段から出力された前記バイナリ信号を
伝送すること、及び前記第2プロセッサ手段は前記復調
手段から出力された前記バイナリ信号を処理することを
特徴とする無線ローカル・エリア・ネットワーク。 (5)ディジタル高周波信号を復調するための方法にし
て、送信器において位相シフト変調器の搬送波入力に搬
送波信号を供給するステップと、前記変調器において搬
送波信号をバイナリ入力信号でもって変調して変調搬送
波信号を得るステップと、前記変調搬送波信号を受信器
に送信するステップと、前記受信器において前記変調搬
送波信号を受信するステップと、前記変調搬送波信号を
制限増幅器でもって増幅して受信信号を一様な高さの方
形波信号に形成するステップと、前記方形波信号のエッ
ジ相互間のスペーシングが前記送信器における位相シフ
ト変調に応答して変化する時を前記受信器における復調
器において検出するステップと、を含む方法。 (6)前記復調器は、前記方形波信号のエッジ相互間の
スペーシングが変調のない定常IF信号に対する正規の
スペーシングよりも短い時を検出し、該検出に応答して
バイナリ0値を出力すること、及び前記復調器は、前記
方形波信号のエッジ相互間のスペーシングが変調のない
定常IF信号に対する正規のスペーシングよりも長い時
を検出し、該検出に応答してバイナリ1値を出力するこ
とを特徴とする上記(5)に記載の方法。 (7)前記復調器は前記方形波IF信号の連続したエッ
ジ相互間で生じた高周波クロック・パルスの数をカウン
トすることを特徴とする上記(5)に記載の方法。 (8)前記復調器は連続した立上りエッジ相互間のイン
ターバルを第1カウンタにおいてカウントし、連続した
立下りエッジ相互間のインターバルを第2カウンタにお
いてカウントすること、前記復調器は立上りエッジに対
する未変調のカウントを第1正規レジスタに記憶し、該
第1正規レジスタの内容を前記第1カウンタの内容と比
較して第1差カウントを得ること、前記復調器は立下り
エッジに対する未変調のカウントを第2正規レジスタに
記憶し、該第2正規レジスタの内容を前記第2カウンタ
の内容と比較して第2差カウントを得ること、前記復調
器は前記第1差カウント及び前記第2差カウントを結合
して前記受信器における変調バイナリ信号の合成差カウ
ント表示を与えることを特徴とする上記(5)に記載の
方法。 (9)LANの送信ノードにおいてソース・バイナリ信
号に接続された入力を有し、前記バイナリ信号が第1状
態から第2状態に変化する時に位相シフトにより遅延さ
せられ、前記バイナリ信号が前記第2状態から前記第1
状態に変化する時に遅延解除されるPSK変調搬送波信
号を出力するための位相シフトPSK変調器にして、前
記変調搬送波信号は高周波信号送信アンテナに供給さ
れ、前記LANの受信ノードにおける受信器に高周波送
信によって送信されるものと、前記受信器において高周
波信号受信アンテナに接続された入力を有し、前記変調
搬送波信号を受信し、それをほぼ一様な高さの方形波パ
ルスに制限増幅するための制限増幅器と、前記受信器に
おいて前記制限増幅器に接続された入力を有し、前記方
形波パルスにおける立上りエッジの発生の瞬間を検出す
るための立上りエッジ遷移検出器と、前記受信器におい
てクロック・パルスのソースに接続されたクロック入力
及び前記検出器に接続された信号入力を有し、前記方形
波パルスにおける連続した立上りエッジ相互間で生じる
クロック・パルスの第1の数をカウントするための第1
クロック・パルス・カウンタと、前記搬送波信号が前記
バイナリ信号の変化によって変調されない時、前記方形
波パルスにおける連続した立上りエッジ相互間で生じる
クロック・パルスの数に対する第1クロック・パルス・
カウント値を記憶するための第1正規カウント・レジス
タと、前記第1クロック・パルス・カウンタと前記第1
正規カウント・レジスタとの間に接続され、前記クロッ
ク・パルスの第1の数を前記第1クロック・パルス・カ
ウント値と比較し、前記バイナリ信号が前記第1状態か
ら前記第2状態に変化する時又は前記バイナリ信号が前
記第2状態から前記第1状態に変化する時にそれぞれ対
応した第1バイナリ立上り信号表示又は第2バイナリ立
上り信号表示を出力するための第1比較器と、を含み、
それによって、前記ソース・バイナリ信号が前記受信器
において再構成されることを特徴とする位相変調無線L
AN。 (10)前記受信器において前記制限増幅器に接続され
た入力を有し、前記方形波パルスにおける立下りエッジ
の発生の瞬間を検出するための立下りエッジ遷移検出器
と、前記受信器においてクロック・パルス・ソースに接
続されたクロック入力及び前記検出器に接続された信号
入力を有し、前記方形波パルスにおける連続した立下り
エッジ相互間で生じるクロック・パルスの第2の数をカ
ウントするための第2クロック・パルス・カウンタと、
前記搬送波信号が前記バイナリ信号の変化によって変調
されない時、前記方形波パルスにおける連続した立下り
エッジ相互間で生じるクロック・パルスの数に対する第
2クロック・パルス・カウント値を記憶するための第2
正規カウント・レジスタと、前記第2クロック・パルス
・カウンタと前記第2正規カウント・レジスタとの間に
接続され、前記クロック・パルスの第2の数を前記第2
クロック・パルス・カウント値と比較し、前記バイナリ
信号が前記第1状態から前記第2状態に変化する時又は
前記バイナリ信号が前記第2状態から前記第1状態に変
化する時にそれぞれ対応した第1バイナリ立下り信号表
示又は第2バイナリ立下り信号表示を出力するための第
2比較器と、前記第1比較器及び前記第2比較器に接続
された入力を有し、前記第1バイナリ立上り信号表示及
び前記第1バイナリ立下り信号表示を結合して、前記バ
イナリ信号が前記第1状態から前記第2状態に変化する
時に対応した第1合成バイナリ出力とし、前記第1比較
器及び前記第2比較器に接続された入力を有し、前記第
2バイナリ立上り信号表示及び前記第2バイナリ立下り
信号表示を結合して、前記バイナリ信号が前記第2状態
から前記第1状態に変化する時に対応した第2合成バイ
ナリ出力とするための結合回路と、を含むことを特徴と
する上記(9)に記載の位相変調無線LAN。
【0080】
【発明の効果】本発明によれば、PSK変調された受信
信号の搬送波と受信器のローカル発振器とを同期させる
必要なしに、その受信信号の位相変化を確実に検出する
ことができる。
信号の搬送波と受信器のローカル発振器とを同期させる
必要なしに、その受信信号の位相変化を確実に検出する
ことができる。
【図1】中間周波数(IF)変調の波形図である。
【図2】本発明の復調器におけるディジタル・フィルタ
リングを示す波形図である。
リングを示す波形図である。
【図3】本発明による送信ノード及び受信ノードを含む
ローカル・エリア・ネットワークの機能的ブロック図で
ある。
ローカル・エリア・ネットワークの機能的ブロック図で
ある。
【図4】122゜位相シフトでセットされた調節可能な
位相シフト値を使用する変調器106の好適な実施例を
示す。
位相シフト値を使用する変調器106の好適な実施例を
示す。
【図5】90゜の固定位相シフト値を持った変調器10
6の代替実施例を示す。
6の代替実施例を示す。
【図6】本発明による受信器における復調器122の機
能的ブロック図である。
能的ブロック図である。
【図7】本発明による搬送波検知回路の論理ブロック図
である。
である。
【図8】本発明による周波数補償回路の論理的ブロック
図である。
図である。
【図9】本発明によるディジタル・フィルタ及び中間周
波エッジ検出器の論理的ブロック図である。
波エッジ検出器の論理的ブロック図である。
【図10】本発明による正エッジ・データ復調回路の論
理的ブロック図である。
理的ブロック図である。
【図11】本発明による負エッジ・データ復調回路の論
理的ブロック図である。
理的ブロック図である。
【図12】本発明によるディジタル・フィルタ及びデー
タ出力回路の論理的ブロック図である。
タ出力回路の論理的ブロック図である。
【図13】搬送波検知オペレーションのタイミング図で
ある。
ある。
【図14】本発明のデータ復調オペレーションのタイミ
ング図である。
ング図である。
【図15】クロック・パルス発生回路の論理的ブロック
図である。
図である。
【図16】送信器における搬送波検出スポイラ信号発生
器170を示すローカル・エリア・ネットワークの機能
的ブロック図である。
器170を示すローカル・エリア・ネットワークの機能
的ブロック図である。
【図17】搬送波検出スポイラ信号発生器170の概略
図である。
図である。
【図18】スポイラ信号SPによって変調される中間周
波信号Dの波形図である。
波信号Dの波形図である。
【図19】スポイラ信号SPが搬送波信号を最早変調し
なくなった後の中間周波信号Dの波形図である。
なくなった後の中間周波信号Dの波形図である。
【図20】図3のローカル・エリア・ネットワークにお
ける完全な送信器/受信器ノートの機能的ブロック図で
ある。
ける完全な送信器/受信器ノートの機能的ブロック図で
ある。
【図21】指定された周波数ホッピング・シーケンスを
持ったトレーラ部分186を含み、放射リンク115を
介して送信されるメッセージ180を示す図である。
持ったトレーラ部分186を含み、放射リンク115を
介して送信されるメッセージ180を示す図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィリアム・オー・カンプ、ジュニア アメリカ合衆国ノース・キャロライナ 州、チャペル・ヒル、アイヴィー・ブル ック・レーン 119 (72)発明者 ガリー・エム・ワーコッキー アメリカ合衆国ニューヨーク州、オウエ ゴ、リスル・ロード 5119 (56)参考文献 特開 平1−268338(JP,A) 特開 平8−237324(JP,A) 特開 平8−237325(JP,A) (58)調査した分野(Int.Cl.7,DB名) H04L 27/00 - 27/38
Claims (9)
- 【請求項1】ディジタル高周波信号を復調する方法にし
て、 バイナリ信号を表す位相シフト変調された搬送波信号を
高周波受信器において受信するステップと、 立上りエッジ及び立下りエッジを間隔をあけて離間させ
た方形波パルスの受信信号を前記搬送波信号から形成す
るステップと、 位相シフト変調に応答して前記方形波パルスのエッジ相
互間の間隔が変化する時を前記受信器における復調器に
おいて検出するステップと、 前記受信信号の連続した立上りエッジ相互間の第1のイ
ンターバルを測定するステップと、 前記受信信号の連続した立下りエッジ相互間の第2のイ
ンターバルを測定するステップと、 前記受信器において前記第1のインターバルの測定結果
及び前記第2のインターバルの測定結果を結合してバイ
ナリ信号の再構成を行うステップと、 を含む方法。 - 【請求項2】無線ローカル・エリア・ネットワークの受
信ノードにおいてディジタル高周波信号を復調するため
の装置にして、 バイナリ信号を表す位相シフト変調された搬送波信号を
受信するための高周波受信手段と、 前記受信手段に接続され、立上りエッジ及び立下りエッ
ジを間隔をあけて離間させた方形波パルスの受信信号を
前記搬送波信号から形成するための増幅手段と、 前記増幅手段に接続され、位相シフト変調に応答して前
記方形波パルスのエッジ相互間の間隔が変化する時を検
出するための復調手段と、 を含み、 前記復調手段は前記受信信号の連続した立上りエッジ相
互間の第1のインターバルを測定すること、 前記復調手段は前記受信信号の連続した立下りエッジ相
互間の第2のインターバルを測定すること、及び前記復
調手段は受信ノードにおいて前記第1のインターバルの
測定結果及び前記第2インターバルの測定結果を結合し
てバイナリ信号の再構成を行うことを特徴とする装置。 - 【請求項3】送信ノードにおいてバイナリ信号を作成す
るための第1コンピュータ手段と、 前記送信ノードにおける前記第1コンピュータ手段に接
続され、位相シフト変調された搬送波信号を前記バイナ
リ信号から形成し、前記搬送波信号の高周波無線信号を
送信するための送信手段と、 受信ノードにおいて搬送波信号の高周波無線信号を受信
するための受信手段と、 前記受信手段に接続され、立上りエッジ及び立下りエッ
ジを間隔をあけて離間させた方形波パルスの受信信号を
前記搬送波信号から形成するための増幅手段と、 前記増幅手段に接続され、前記方形波パルスのエッジ相
互間の間隔が位相シフト変調に応答して変化する時を検
出するための復調手段と、 前記受信ノードにおいて前記復調手段に接続された第2
コンピュータ手段と、 を含み、 前記復調手段は前記受信信号の連続した立上りエッジ相
互間の第1のインターバルを測定すること、 前記復調手段は前記受信信号の連続した立下りエッジ相
互間の第2のインターバルを測定すること、 前記復調手段は前記第1のインターバルの測定結果及び
前記第2のインターバルの測定結果を結合してバイナリ
信号を再構成して出力すること、及び前記第2コンピュ
ータ手段は前記復調手段から出力されたバイナリ信号を
処理することを特徴とする無線ディジタル・ネットワー
ク。 - 【請求項4】送信ノードにおいてバイナリ信号を作成す
るための第1プロセッサ手段と、 前記送信ノードにおいて前記第1プロセッサ手段に接続
され、前記第1プロセッサ手段からの前記バイナリ信号
を伝送するための第1バス手段と、 前記送信ノードにおいて前記第1バス手段に接続され、
位相シフト変調された搬送波信号を前記バイナリ信号か
ら形成し、前記搬送波信号の高周波無線信号を送信する
ための送信手段と、 受信ノードにおいて搬送波信号の高周波無線信号を受信
するための受信手段と、 前記受信手段に接続され、立上りエッジ及び立下りエッ
ジを間隔をあけて離間させた方形波パルスの受信信号を
前記搬送波信号から形成するための増幅手段と、 前記増幅手段に接続され、前記方形波パルスのエッジ相
互間の間隔が位相シフト変調に応答して変化する時を検
出するための復調手段と、 前記受信ノードにおいて前記復調手段に接続された第2
バス手段と、 前記受信ノードにおいて前記第2バス手段に接続された
第2プロセッサ手段と、 を含み、 前記復調手段は前記受信信号の連続した立上りエッジ相
互間の第1のインターバルを測定すること、 前記復調手段は前記受信信号の連続した立下りエッジ相
互間の第2のインターバルを測定すること、 前記復調手段は前記第1のインターバルの測定結果及び
前記第2のインターバルの測定結果を結合してバイナリ
信号を再構成して出力すること、 前記第2バス手段は前記復調手段から出力された前記バ
イナリ信号を伝送すること、及び前記第2プロセッサ手
段は前記復調手段から出力された前記バイナリ信号を処
理することを特徴とする無線ローカル・エリア・ネット
ワーク。 - 【請求項5】ディジタル高周波信号を復調するための方
法にして、 送信器において位相シフト変調器の搬送波入力に搬送波
信号を供給するステップと、 前記変調器において搬送波信号をバイナリ入力信号でも
って変調して変調搬送波信号を得るステップと、 前記変調搬送波信号を受信器に送信するステップと、 前記受信器において前記変調搬送波信号を受信するステ
ップと、 前記変調搬送波信号を制限増幅器でもって増幅して受信
信号を一様な高さの方形波信号に形成するステップと、 前記方形波信号のエッジ相互間の間隔が前記送信器にお
ける位相シフト変調に応答して変化する時を前記受信器
における復調器において検出するステップと、を含み、 前記復調器は、前記方形波信号のエッジ相互間の間隔が
変調のない定常IF信号に対する正規の間隔よりも短い
時を検出し、該検出に応答してバイナリ0値を出力する
こと、及び前記復調器は、前記方形波信号のエッジ相互
間の間隔が変調のない定常IF信号に対する正規の間隔
よりも長い時を検出し、該検出に応答してバイナリ1値
を出力することを特徴とする方法。 - 【請求項6】ディジタル高周波信号を復調するための方
法にして、 送信器において位相シフト変調器の搬送波入力に搬送波
信号を供給するステップと、 前記変調器において搬送波信号をバイナリ入力信号でも
って変調して変調搬送波信号を得るステップと、 前記変調搬送波信号を受信器に送信するステップと、 前記受信器において前記変調搬送波信号を受信するステ
ップと、 前記変調搬送波信号を制限増幅器でもって増幅して受信
信号を一様な高さの方形波信号に形成するステップと、 前記方形波信号のエッジ相互間の間隔が前記送信器にお
ける位相シフト変調に応答して変化する時を前記受信器
における復調器において検出するステップと、を含み、 前記復調器は前記方形波IF信号の連続したエッジ相互
間で生じた高周波クロック・パルスの数をカウントする
ことを特徴とする方法。 - 【請求項7】ディジタル高周波信号を復調するための方
法にして、 送信器において位相シフト変調器の搬送波入力に搬送波
信号を供給するステップと、 前記変調器において搬送波信号をバイナリ入力信号でも
って変調して変調搬送波信号を得るステップと、 前記変調搬送波信号を受信器に送信するステップと、 前記受信器において前記変調搬送波信号を受信するステ
ップと、 前記変調搬送波信号を制限増幅器でもって増幅して受信
信号を一様な高さの方形波信号に形成するステップと、 前記方形波信号のエッジ相互間の間隔が前記送信器にお
ける位相シフト変調に応答して変化する時を前記受信器
における復調器において検出するステップと、を含み、 前記復調器は連続した立上りエッジ相互間のインターバ
ルを第1カウンタにおいてカウントし、連続した立下り
エッジ相互間のインターバルを第2カウンタにおいてカ
ウントすること、 前記復調器は立上りエッジに対する未変調のカウントを
第1正規レジスタに記憶し、該第1正規レジスタの内容
を前記第1カウンタの内容と比較して第1差カウントを
得ること、 前記復調器は立下りエッジに対する未変調のカウントを
第2正規レジスタに記憶し、該第2正規レジスタの内容
を前記第2カウンタの内容と比較して第2差カウントを
得ること、 前記復調器は前記第1差カウント及び前記第2差カウン
トを結合して前記受信器における変調バイナリ信号の合
成差カウントを与えることを特徴とする方法。 - 【請求項8】LANの送信ノードにおいてソース・バイ
ナリ信号に接続された入力を有し、前記バイナリ信号が
第1状態から第2状態に変化する時に位相シフトにより
遅延させられ、前記バイナリ信号が前記第2状態から前
記第1状態に変化する時に遅延解除されるPSK変調搬
送波信号を出力するための位相シフトPSK変調器にし
て、前記変調搬送波信号は高周波信号送信アンテナに供
給され、前記LANの受信ノードにおける受信器に高周
波送信によって送信されるものと、 前記受信器において高周波信号受信アンテナに接続され
た入力を有し、前記変調搬送波信号を受信し、それをほ
ぼ一様な高さの方形波パルスに制限増幅するための制限
増幅器と、 前記受信器において前記制限増幅器に接続された入力を
有し、前記方形波パルスにおける立上りエッジの発生の
瞬間を検出するための立上りエッジ遷移検出器と、 前記受信器においてクロック・パルスのソースに接続さ
れたクロック入力及び前記検出器に接続された信号入力
を有し、前記方形波パルスにおける連続した立上りエッ
ジ相互間で生じるクロック・パルスの第1の数をカウン
トするための第1クロック・パルス・カウンタと、 前記搬送波信号が前記バイナリ信号の変化によって変調
されない時、前記方形波パルスにおける連続した立上り
エッジ相互間で生じるクロック・パルスの数に対する第
1クロック・パルス・カウント値を記憶するための第1
正規カウント・レジスタと、 前記第1クロック・パルス・カウンタと前記第1正規カ
ウント・レジスタとの間に接続され、前記クロック・パ
ルスの第1の数を前記第1クロック・パルス・カウント
値と比較し、前記バイナリ信号が前記第1状態から前記
第2状態に変化する時又は前記バイナリ信号が前記第2
状態から前記第1状態に変化する時にそれぞれ対応した
第1バイナリ立上り信号又は第2バイナリ立上り信号を
出力するための第1比較器と、 を含むことによって、前記ソース・バイナリ信号が前記
受信器において再構成されることを特徴とする位相変調
無線LAN。 - 【請求項9】前記受信器において前記制限増幅器に接続
された入力を有し、前記方形波パルスにおける立下りエ
ッジの発生の瞬間を検出するための立下りエッジ遷移検
出器と、 前記受信器においてクロック・パルス・ソースに接続さ
れたクロック入力及び前記検出器に接続された信号入力
を有し、前記方形波パルスにおける連続した立下りエッ
ジ相互間で生じるクロック・パルスの第2の数をカウン
トするための第2クロック・パルス・カウンタと、 前記搬送波信号が前記バイナリ信号の変化によって変調
されない時、前記方形波パルスにおける連続した立下り
エッジ相互間で生じるクロック・パルスの数に対する第
2クロック・パルス・カウント値を記憶するための第2
正規カウント・レジスタと、 前記第2クロック・パルス・カウンタと前記第2正規カ
ウント・レジスタとの間に接続され、前記クロック・パ
ルスの第2の数を前記第2クロック・パルス・カウント
値と比較し、前記バイナリ信号が前記第1状態から前記
第2状態に変化する時又は前記バイナリ信号が前記第2
状態から前記第1状態に変化する時にそれぞれ対応した
第1バイナリ立下り信号又は第2バイナリ立下り信号を
出力するための第2比較器と、 前記第1比較器及び前記第2比較器に接続された入力を
有し、前記第1バイナリ立上り信号及び前記第1バイナ
リ立下り信号を結合して、前記バイナリ信号が前記第1
状態から前記第2状態に変化する時に対応した第1合成
バイナリ出力とし、前記第1比較器及び前記第2比較器
に接続された入力を有し、前記第2バイナリ立上り信号
及び前記第2バイナリ立下り信号を結合して、前記バイ
ナリ信号が前記第2状態から前記第1状態に変化する時
に対応した第2合成バイナリ出力とするための結合回路
と、 を含むことを特徴とする請求項8に記載の位相変調無線
LAN。
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