JP3003980B2 - ディジタル高周波信号の復調方法及び装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、概して云えば、デ
ータ処理システムに関するものであり、詳しく云えば、
高周波媒体を介して通信するためのディジタル入力／出
力システムに関するものである。

【０００２】

【従来の技術】過去においては、データ処理システム相
互間でディジタル情報を伝送するために、高周波信号の
位相シフト・キー（ＰＳＫ）変調が使用されていた。そ
の一例が、「バイフェーズ抑圧搬送波ＰＳＫ信号用復調
器（Demodulator for biphase,suppressed PSK signal
s）」と題した米国特許第５,１５０,０７０号に開示さ
れている。その位相変調技法は、１８０度位相シフトを
使用してバイナリ１及びバイナリ０の間を区別してい
る。これは、搬送波を変調期間中ゼロ化させている。変
調された信号を復調するためには、その従来技術は、受
信器においてバイナリ情報を確実に再生するための複雑
な回路を必要とする。その従来技術の変調器は搬送波を
再構成しなければならない。それらは、着信信号と位相
ロックされる信号を作るためにはコヒーレント復調を必
要とし、データを検出するためには、マルチプライヤに
おいてそれら２つを結合しなければならない。ＩＦ信号
は搬送波を取り去ったその復調信号と同期しなければな
らない。換言すれば、その従来技術では、ＰＳＫ信号を
復調するために搬送波及びローカル発振器を同期させな
ければならない。その従来技術において必要なことは、
非常に低い中間周波数のＰＳＫ変調された信号の位相変
化を検出することができる簡単な高周波復調方法及び装
置である。

【０００３】位相シフト・キー変調では、搬送波信号、
例えば、２.４ＧＨｚの搬送波信号が位相シフト遅延回
路に、その遅延回路への制御入力のバイナリ状態に従っ
て選択的に供給される。例えば、制御入力に対してバイ
ナリ０のデータ状態がある時、その搬送波信号に位相シ
フト遅延は与えられない。一方、バイナリ１のデータ状
態がある場合、位相シフト遅延が搬送波信号に与えられ
る。そこで、搬送波信号は受信器へ送信される。受信器
には、わずかに異なる周波数、例えば、「２.４ＧＨｚ
＋２ＭＨｚ」で発振するローカル発振器がある。受信器
では、これら２つの周波数が混合され、対応するビート
・ノート信号又は中間周波（ＩＦ）信号が発生される。
そこで、搬送波信号上に乗せられていた位相シフト情報
は受信器においてＩＦ信号で明示される。そのような位
相シフト・キー変調通信技法における問題点は、２.４
ＧＨｚ搬送波信号を発生する送信器における発振器の周
波数のドリフト、及び「２.４ＧＨｚ＋２ＭＨｚ」信号
を発生するその受信器におけるローカル発振器のドリフ
トによって生じる。これら２つの発振器の周波数におけ
る相対的ドリフトの結果、中間周波における不安定な特
性が受信器において生じ、従って、送信されるバイナリ
・データの不確実な検出を生じるであろう。

【０００４】

【発明が解決しようとする課題】従って、本発明の目的
は、ディジタル高周波信号のための改良された変調技法
を提供することである。

【０００５】本発明のもう１つの目的は、簡単なディジ
タル回路の導入しか必要としない改良されたＰＳＫ高周
波信号復調技法を提供することにある。

【０００６】本発明のもう１つの目的は、非常に低い中
間周波信号におけるＰＫＳ変調された位相変化を確実に
検出する高周波信号復調技法を提供することにある。

【０００７】本発明のもう１つの目的は、ＩＦ信号が搬
送波を取り去った復調信号と同期する必要のない高周波
信号復調技法を提供することにある。

【０００８】本発明のもう１つの目的は、搬送波及びロ
ーカル発振器が同期する必要のない高周波信号復調技法
を提供することにある。

【０００９】

【課題を解決するための手段】これら及び他の目的の特
徴及び利点は、本願で開示される発明によって達成され
る。送信器における遅延線変調器は、制御入力をバイナ
リ信号源に接続されている。搬送波信号はその遅延線変
調器の搬送波信号入力に印加される。その搬送波信号
は、送信増幅器及び送信アンテナに接続された出力にお
ける遅延線変調器から発生する。バイナリ１信号及びバ
イナリ０信号の間の遷移が制御入力に与えられる場合、
その遅延線は、搬送波信号が変調器から発生する時、そ
の搬送波信号に位相シフト遅延を与える。バイナリ０及
びバイナリ１の間の遷移が制御入力に印加される場合、
搬送波信号には位相シフトは与えられない。本発明の幾
つかの実施例が開示されるが、その各々は９０゜から１
３０゜までの種々の位相シフト遅延を持っている。

【００１０】

【発明の実施の形態】受信器おいて、変調された搬送波
信号が受信アンテナによって受信され、受信増幅器によ
って増幅され、ローカル発振器周波と混合されて中間周
波（ＩＦ）信号を形成し、制限増幅器によって更に増幅
されて受信信号を一様の高さの方形波パルスに形成す
る。これは、ゼロ交差位相が測定されるのを可能にす
る。復調器は、送信器における位相シフト変調に応答し
て方形波信号のエッジ相互間の間隔が変化する時を検出
することができる。その方形波ＩＦ信号のエッジ相互間
の間隔が変調のない定常ＩＦ信号に対する正規の間隔よ
りも短いことが検出される時、これはバイナリ０値から
バイナリ１値への遷移を意味する。方形波ＩＦ信号のエ
ッジ相互間の正規の間隔よりも長いということは、バイ
ナリ１値からバイナリ０値への遷移を意味する。

【００１１】復調器は、受信された方形波ＩＦ信号の連
続するエッジの間で生じる高周波クロック・パルスの数
をカウントすることによってこの検出を行う。本発明に
よれば、連続する立上りエッジの間の間隔を第１カウン
タにおいてカウントする動作及び連続する立下りエッジ
の間の間隔を第２カウンタにおいてカウントする動作を
別々に行うことによって、その復調技法の信頼性が改良
される。第１の正規レジスタが立上りエッジに対する未
変調カウント時を記憶し、その内容が第１カウンタの内
容と比較されて第１の差カウントを得る。第２の正規レ
ジスタが立下りエッジに対する未変調時のカウントを記
憶し、その内容が第２カウンタの内容と比較されて第２
の差カウントを得る。第１及び第２の差カウントは結合
されて合成差カウントを生じる。その合成差カウント
は、第１カウンタ又は第２カウンタの何れによってもカ
ウントされ得ない２つの連続した長い期間又は連続する
短い期間の不定期的な発生にセンシティブではない。従
って、合成差は、受信器においてその復調バイナリ信号
の信頼性ある表示を与える。

【００１２】本発明は、受信器においてタイミング情報
を取り出すために受信器において搬送波が依然として利
用可能であるため、復調器における位相ロック・ループ
を必要としないという利点を有する。従来技術の復調器
は搬送波を再構成しなければならない。それらは、着信
信号と位相ロックされる信号を作り、しかる後、マルチ
プライヤにおいてそれら２つを結合して整合を検出する
ためにコヒーレントな復調を必要とする。対照的に、本
発明は、９０゜及び１３０゜の間の範囲の選択された値
を有する位相変調及びその信号の制限増幅を使用して一
貫性のある振幅を得る。更に、本発明は、正向きの遷移
相互間の期間及び負向きの遷移相互間の期間を測定して
バイナリ１及びバイナリ０を検出する。それら立上り遷
移及び立下り遷移の結果を結合することは信頼性の高い
復調器を与える。両方向の遷移を使用することによっ
て、ＩＦ信号は、搬送波を取り除いた復調信号と同期的
ある必要はない。換言すれば、本発明では、搬送波及び
ローカル発振器は同期的である必要はない。

【００１３】

【実施例】図１の波形図は、毎秒０.５メガビットのデ
ータ速度の波形Ａを表し、それは時間Ｔ１の時にバイナ
リ１状態からバイナリ０状態への遷移でもって終了する
バイナリ１（Ａ＝１）インターバルを示す。ナノ秒単位
の時間が波形の横座標に沿って示され、２０００ナノ秒
時にそのＴ１の事象が生じることが分かる。時間Ｔ１後
で且つ時間Ｔ２前には、データ波形はバイナリ０状態
（Ａ＝０）にある。時間Ｔ２の時に、バイナリ０からバ
イナリ１への遷移が生じてＡ＝１となる。

【００１４】図３のシステム・ブロック図を参照する
と、それはローカル・エリア・ネットワークの送信ノー
ド１１０における送信器がデータ波形Ａで情報を送信す
る方法を示す。ソース・コンピュータ１０２はローカル
・エリア・ネットワーク（ＬＡＮ）インターフェース・
アダプタ１０４にバイナリ・ディジタル情報を出力す
る。そのアダプタ１０４は５００Ｋｂｐｓのバイナリ・
データ・ストリームを出力する。バイナリ・データ・ス
トリームＡのデータ速度は、図１におけるＩＦ信号Ｄの
１／２までの他の値を持つことができる。従って、ＩＦ
信号の周波数が更に高い、例えば、２０ＭＨｚである場
合、データ速度は、例えば、毎秒１０メガビットまでの
任意の値を持つことができる。２.４ＧＨｚ発振器１０
０は搬送波信号Ｂを発生する。この搬送波信号Ｂは位相
シフト・キー（ＰＳＫ）変調器１０６供給される。デー
タ波形Ａのバイナリ信号である制御信号が変調器１０６
に供給される。変調は、時間Ｔ１時に、波形Ａがバイナ
リＡ＝１からバイナリＡ＝０に遷移する時に生じる。位
相シフト遅延が搬送波信号Ｂに与えられる。一方、デー
タ波形Ａが時間Ｔ２時にバイナリ値Ａ＝０からバイナリ
値Ａ＝１に遷移する時、位相シフト遅延が搬送波信号Ｂ
から除去される。そこで、この搬送波信号はローカル・
エリア・ネットワーク送信ノード１１０における高周波
送信器１０８に信号Ｃとして供給される。

【００１５】図３において、電磁高周波が送信器１０８
から高周波リンク１１５を介してローカル・エリア・ネ
ットワーク受信ノード１３０の高周波受信器１１６に送
信される。そこで、受信器１１６は信号混合器１２０の
入力に波形Ｃを出力する。受信ノード１３０におけるロ
ーカル発振器１１８は「２.４ＧＨｚ＋２ＭＨｚ」の周
波数を持っている。その受信ノードにおけるローカル発
振器は、例えば、「２.４ＧＨｚ−２ＭＨｚ」の周波数
を持つことも可能である。ローカル発振器信号Ｂ'が混
合器１２０に対する他方の入力に供給され、その結果、
２ＭＨｚの中間周波信号であるヘテロダイン・ビート信
号Ｃ'が生じる。その２ＭＨｚ中間周波信号Ｃ'は低域フ
ィルタ１５０に供給され、その低域フィルタの出力１２
１はＰＳＫ復調器１２２に供給される。復調器１２２は
図６において更に詳細に示される。復調器１２２の出力
はバイナリ・データ・ストリームＡ'であり、それは送
信ノード１１０における変調器１０６の入力に供給され
た再生データ・ストリームＡである。線１２３上の復調
器１２２の出力はローカル・エリア・ネットワーク・イ
ンターフェース・アダプタ１２４に供給され、しかる
後、ローカル・エリア・ネットワーク受信ノード１３０
におけるデスティネーション・コンピュータ１２６に供
給される。

【００１６】図４は変調器１０６に対する好適な実施例
を示す。それは、本発明の最良のモードでは、位相シフ
トに対する位相角は１２２゜の値を持ち、５００ナノ秒
の中間周波の周期よりも小さいが、ほぼそれに等しいイ
ンターバルを通して供給される。

【００１７】図５は変調器１０６に対する別の実施例を
示すものであり、そこでは、波形Ａのバイナリ信号が１
のバイナリ値から０のバイナリ値に遷移する時、９０゜
の位相シフトが与えられる。一方、データ波形Ａが０の
バイナリ値から１のバイナリ値に遷移する時、その位相
シフト遅延は搬送波Ｂから除去される。図１の波形Ａを
よく見ると、バイナリ１からバイナリ０への遷移はほぼ
瞬間的であることがわかる。極めて小さいインターバル
中に９０゜の位相シフトが搬送波信号Ｂに供給される
時、その設計をアメリカ連邦通信委員会部門１５のスペ
クトル要件に適応することを難しくする望ましくない調
波の周波が発生される。従って、本発明の好適な実施例
及び最良にモードは、図４に示されたような変調器１０
６に対するものである。

【００１８】図４において、変調器１０６は、５００ナ
ノ秒の中間周波の周期よりも小さいがほぼそれに等しい
期間にわたって位相シフトを与えるように設計される。
受信器における位相シフトの検出可能性を高めるため
に、位相シフト角の大きさは９０゜から１３０゜まで増
加させられた。９０゜から１３０゜までの位相シフトの
大きさは十分に作用することがわかった。位相シフト角
に対する最良のモードは１２２゜であることがわかっ
た。図４の変調器１０６は次のように位相変調を達成す
る。波形Ａのバイナリ信号は、低域フィルタであるフィ
ルタ１４０の入力に供給される。フィルタ１４０は、望
ましくない調波を抑制するために０.７５ＭＨｚのノッ
チ・フィルタを有する。フィルタ１４０の出力は、線１
４４を通してベクトル変調器１４２の入力に供給され
る。フィルタ１４０からの線１４４上の出力に対する波
形Ｖは波形１４５で示される。波形Ａのバイナリ値がバ
イナリ１からバイナリ０に変わる期間は、その中間周波
である約５００ナノ秒であることが波形１４５において
分かる。これは、フィルタ１４０に入力されたバイナリ
波形Ａに対する図４に示された波形１４１と比較され
る。ベクトル変調器１４２は調節可能な入力１４６を有
する。その入力１４６は、ベクトル変調器１４２によっ
て搬送波信号Ｂに適用されるべき位相角に対する最大値
を設定することを可能にする。入力１４６により表され
る最大値位相角に対する設定は９０゜から１３０゜まで
に固定可能であり、満足すべき変調された搬送波信号Ｃ
が得られる。本発明の最良のモードでは、その最大値位
相角に対する設定は１２２゜の値であることがわかっ
た。

【００１９】図１に戻ると、図３における混合器１２０
から出力された中間周波信号Ｃ'は、５００Ｋｂｐｓの
波形Ａのディジタル信号によって変調された位相の約２
ＭＨｚ正弦波信号であることがわかる。図１及び図２に
示された変調器は、バイナリ・データＡがバイナリ１か
らバイナリ０に遷移する時の瞬間的な９０゜位相シフト
である。これは本発明の説明を簡単にするために行われ
る。

【００２０】図６において、ＰＳＫ復調器１２２はその
入力１２１を制限増幅器２００に接続される。その増幅
器２００は、フィルタされた中間周波信号Ｃ'を増幅し
て、図１に示された方形波の制限増幅されたＩＦ信号Ｄ
を形成する。その方形波信号は、正弦波である信号Ｃ'
のゼロ交差と同じ瞬間にそれのゼロ交差を行うであろ
う。図１をよく見ると、信号Ｄに対する各周期の期間
は、送信器において搬送波信号Ｂに位相変化が与えられ
なかった時、正規のインターバルに対する約５００ナノ
秒の長さのままである。しかし、データ波形Ａにおいて
１から０への遷移がある時間Ｔ１では、中間周波信号Ｄ
の期間が約６２５ナノ秒まで対応して長くされる。更
に、よく見ると、データ波形Ａがバイナリ０からバイナ
リ１に遷移する時間Ｔ２において、中間周波数信号Ｄ
は、それの周期の期間を約３７５ナノ秒まで減少させら
れることがわかる。本発明によれば、図６の復調器１２
２は中間周波信号Ｄの期間における変化の発生を検出
し、出力信号Ａ'としてデータ波形を正しく再構成する
であろう。変調は、逆の方法で、例えば、バイナリ入力
データ波形Ａが０から１に立上る時に位相シフト遅延を
与えることによって、及びそのバイナリ値が１から０に
遷移する時に位相シフト遅延を除去することによって行
うことも可能である。

【００２１】図６の回路は、信号Ｄの連続した正向きの
エッジ相互間の時間インターバルをモニタすること及
び、更に、信号Ｄの連続した立下りエッジ相互間の時間
インターバルもモニタすることがわかる。本発明によれ
ば、信号Ｄの正向きのエッジ及び負向きのエッジの両方
の二重モニタリングはデータ波形Ａ及び中間周波数信号
Ｄの間の非同期文字に適応する。例えば、バイナリ１か
ら０への遷移が中間周波信号Ｄの遷移に近い時間にデー
タ波形Ａにおいて生じた場合、その波形の変調された文
字はそのデータ遷移の発生のＰＳＫ測定を外されること
がある。しかし、それは、中間周波信号の対応する負の
エッジにおいて正しく反映されるであろう。従って、正
のエッジ及び負のエッジの両方をモニタすることによっ
て、バイナリ波形Ａの非同期的遷移が中間周波信号Ｄに
おいてそれらの検出可能な表示を持つことは確かであ
る。

【００２２】図６の復調器１２２は制限増幅器２００か
ら出力Ｄを取り出し、それを、図７において更に詳細に
示された搬送波検知回路４００に供給する。搬送波検知
回路４００は、２ＭＨｚ変調中間周波信号を持った搬送
波信号の存在を正しく検出し、その搬送波信号の検出が
成功したことを表す信号Ｆ３２ＣＲＳを出力する。これ
は、図８に示された周波数補償回路５００に出力され
る。

【００２３】図６における制限増幅器２００からの出力
Ｄは、図９に示されたディジタル・フィルタ及び中間周
波エッジ検出回路６００にも供給される。図９の回路は
中間周波信号波形の正の向きのエッジを正しく検出す
る。この信号は、図１０に示された正エッジ・データ復
調器７００に正エッジ検出信号「ＰＯＳ ＥＤ」として
供給される。図９のディジタル・フィルタ及び中間周波
エッジ検出回路器６００、は中間周波波形の負の向きの
エッジも正しく検出する。この認識は、図１１の負エッ
ジ・データ復調器８００に負エッジ検出信号「ＮＥＧ
ＥＤ」として出力される。

【００２４】図１０の正エッジ・データ復調器７００
は、中間周波信号Ｄの連続した正エッジ相互間の短期の
インターバルを正しく識別する。そのインターバルは、
データ波形Ａに対するバイナリ０からバイナリ１への遷
移を表すものである。この情報は、図１２のディジタル
・フィルタ及びデータ出力回路９００に信号「ＰＯＳＴ
１」として出力される。図１０の正エッジ・データ復調
器７００は、信号Ｄに対する中間周波の正の連続したエ
ッジ相互間の長期のインターバルも正しく検出し、この
認識を図１２のディジタル・フィルタ及びデータ出力回
路９００に信号「ＮＥＧ Ｔ１」として出力する。図８
の周波数補償回路５００は、中間周波信号Ｄに対する名
目的には２ＭＨｚ周波数の周波数変化を補償するために
ディジタル・オフセットを正エッジ・データ復調器７０
０に供給する目的で、図１０のその復調器７００に信号
ＦＣ０、ＦＣ１、及びＦＣ２を出力する。

【００２５】負エッジ・データ復調器８００は中間周波
信号Ｄの連続した負のエッジ相互間の短期のインターバ
ルを正しく検出し、図１２のディジタル・フィルタ及び
データ出力回路９００に認識信号「ＰＯＳ Ｔ２」を出
力する。図１１の負エッジ・データ復調器８００は中間
周波信号Ｄの連続した負のエッジ相互間の長期のインタ
ーバルの発生も正しく検出し、図１２のディジタル・フ
ィルタ及びデータ出力回路９００に認識信号「ＮＥＧ
Ｔ２」を出力する。図８の周波数補償回路５００は、中
間周波信号Ｄに対する名目的には２ＭＨｚ周波数の変化
を補償するためのディジタル・オフセットを図１１の負
エッジ・データ復調器８００に供給するために、その復
調器８００に信号ＦＣ０、ＦＣ１、及びＦＣ２を出力す
る。

【００２６】図１２のディジタル・フィルタ及びデータ
出力回路９００は、ディジタル・データ波形Ａの再構成
されたバイナリ信号Ａ'を正しく出力する。その回路９
００は、入力信号のリンギングが出力信号に対するデー
タとして誤変換されるのを防ぐためにディジタル・フィ
ルタを使用する。再構成された信号Ａ'は復調器１２２
から線１２３を介してローカル・エリア・ネットワーク
・インターフェース・アダプタ１２４に出力される。図
１２の回路によって遂行されるディジタル・フィルタ機
能は、データ波形Ａのバイナリ０からバイナリ１への遷
移及びバイナリ１からバイナリ０への遷移をモニタし、
その後の８００ナノ秒のインターバルの間、波形Ａにお
ける更なるバイナリ・データ遷移の認識を阻止する。こ
れは、波形Ａにおける有効なデータ遷移に続く８００ナ
ノ秒のインターバルの間、擬似リンギング信号がその回
路を混乱させないようにするために行われる。

【００２７】このように、本発明は、２.４ＧＨｚ搬送
波上の中間周波信号の検出をうまく達成し、周波数補償
をうまく使用して搬送波周波数ドリフトを克服し、そし
て中間周波信号をうまく復調してバイナリ・ディジタル
波形を再構成する。

【００２８】図１を参照すると、信号Ｄの連続した立上
りエッジ相互間のインターバルがＲとして表され、信号
Ｄの連続した立下りエッジ相互間のインターバルがＦと
して表される。立上りエッジ相互間のインターバルＲは
正規のインターバルに対しては５００ナノ秒の４つの連
続した周期であり、それに続いて、データ波形Ａに対し
てバイナリ１からバイナリ０への遷移が生じるＴ１時に
６２５ナノ秒という長期のインターバルが生じる。これ
に続いて、２つの正規の５００ナノ秒周期が生じ、それ
に続いて、３７５ナノ秒の短期のインターバルが生じ
る。それの期間は、Ｔ２時におけるデータ波形Ａに対す
るバイナリ０からバイナリ１への遷移の発生によって切
り詰められる。そこで、Ｔ２に続いて、信号Ｄの立上り
エッジ相互間が５００ナノ秒の更に２つの正規のインタ
ーバルＲが生じる。それに対応して、図１におけるイン
ターバルＦにより表された信号Ｄの立下りエッジは、正
規のインターバルに対する５００ナノ秒の３つの連続し
たインターバル、及びそれに続いて、時間Ｔ１の時間を
跨ぐ６２５ナノ秒の長期のインターバルを示す。これに
続いて、５００ナノ秒の３つの連続した正規のインター
バルが生じ、しかる後、Ｔ２の時間を跨ぐ３７５ナノ秒
の短期のインターバルが生じる。本発明は、信号Ｄの立
上りエッジ及び立下りエッジの両方に対するこれら正規
インターバル、長期インターバル、及び短期インターバ
ルを識別することができ、データ波形Ａを再構成波形
Ａ'として正しく推定して再構成することができる。

【００２９】図７は搬送波検知回路４００に対するロジ
ックを更に詳細に示す。２ＭＨｚ中間周波信号Ｄは線２
０１を通してラッチ４０２に入力される。ラッチ４０２
はラッチ４０４に接続される。ラッチ４０２及び４０４
の出力は、現在、受信ノードにおいて伝送がないことを
表す信号ＴＸと共にＡＮＤゲート４０６に供給される。
ＡＮＤゲート４０６は、入力信号Ｄに対して検出された
各正のエッジに対する信号を出力する。ＡＮＤゲート４
０６の出力はＰＰ２６であり、その信号は、２７ＭＨｚ
クロック・パルスをカウントするカウンタ４０８に対す
るリセット信号として供給される。カウンタ４０８は、
その図に示されたそれぞれの期間、即ち、８１４−８５
２ナノ秒（ｎｓ）等の後に高レベルに向かうようにセッ
トされた５つの出力パルスを有する。出力ＣＳ＝０及び
ＣＳ＝１０はＡＮＤ−ＯＲゲート４１０に供給され、出
力ＣＳ＝１５及びＣＳ＝２０はＡＮＤ−ＯＲゲート４１
２に供給される。

【００３０】ＡＮＤ−ＯＲゲート４１０は出力をウイン
ドウ・ラッチ４１４のセット入力に接続され、ＡＮＤ−
ＯＲゲート４１２の出力はウインドウ・ラッチ４１４の
リセット入力に供給される。ラッチ４１４のＮ出力はＡ
ＮＤゲート４１６の一方の入力に供給される。それの他
方の入力は信号ＰＰ２６である。ラッチ４１４のＦ出力
はＡＮＤ−ＯＲゲート４１８のＡＮＤ部分に一方の入力
として供給される。そのＡＮＤ部分の他方の入力はＰＰ
２６である。そのＡＮＤ部分の出力は、カウンタ４０８
のＣＳ＝２２出力とＯＲされてＡＮＤ−ＯＲゲート４１
８の出力を形成する。カウンタ４０８に対するＣＳ＝２
２出力は、７７８ナノ秒の期間を越えたオーバラン状態
を表す。約８００ナノ秒の期間においてＩＦサイクルが
検出されなかった場合、この信号ＣＳ＝２２は、図７に
おけるラッチ４２０をリセットするという効果を有す
る。ＡＮＤゲート４１６の出力はラッチ４２０のセット
入力に供給され、ＡＮＤ−ＯＲゲート４１８の出力はラ
ッチ４２０のリセット入力に供給される。ラッチ４２０
は２７ＭＨｚクロックでもってクロックされる。ラッチ
４２０のＮ出力はＡＮＤゲート４２２に供給される。そ
のＡＮＤゲート４２２は、信号ＰＰ２６及びカウンタ４
２４から出力された反転信号も供給される。カウンタ４
２４からの反転出力「＝０」は、そのカウンタが０でな
いという状態を表す。

【００３１】ラッチ４２０のＦ又はオフ状態出力はカウ
ンタ４２４のＡＬ＝３３入力に供給され、そのカウンタ
に３３という値をセットする。そこで、そのカウンタは
中間周波信号の連続した発生をカウントし、そしてそれ
が６３個より多い連続した良好のＩＦ信号をうまくカウ
ントした場合、その認識を出力信号Ｆ３２ＣＲＳとして
供給する。一旦そのカウンタが停止すると、それは０状
態に戻され、そしてラッチ４２０がオフ状態になるま
で、３３の値をそれへロードさせないであろう。カウン
タ４２４は１２７まですべてその方法でカウントし、し
かる後、０に折り返す。或いは、更に正確にするため
に、そのカウンタは０から１２７までカウントし、しか
る後、０に折り返す。カウンタ４２４は搬送波検知（Ｃ
ＲＳ）フィルタ・カウンタであり、それは２７ＭＨｚク
ロック・パルスでもってクロックされる７ビット・カウ
ンタである。

【００３２】ＡＮＤゲート４２２の出力はカウンタ４２
４にイネーブル信号として供給される。カウンタ４２４
は、３３から６４までカウントすることによって、中間
周波信号Ｄに対する３１個の連続した波形がうまく検出
された場合に真の搬送波信号が受信ノードにおいて受信
されようとしていること推定可能であるということを表
す。この表示は信号Ｆ３２ＣＲＳとして出力される。こ
の信号は図８の周波数補償回路５００に供給される。６
３よりも大きいカウントの時の出力Ｆ３２ＣＲＳはその
周波数補償回路５００へ行く。６３から１２７までの次
の６４個のＩＦサイクルによって表される期間の間、周
波数補償回路５００は、受信されるＩＦ信号Ｄの実際の
周波数をモニタし、そして２ＭＨｚの周波数の名目上の
値からの逸脱を補償するために、本発明に従って与えら
れる訂正要素であるＦＣ０、ＦＣ１、及びＦＣ２を発生
する。図７におけるカウンタ４２４は９５個の良好なＩ
Ｆサイクルに対して１２７カウントの値までカウント・
アップし、しかる後、０に折り返すであろう。それが０
に折り返す時、「＝０」出力は停止カウントを表し、そ
の信号（ＳＴＯＰ ＣＮＴ）はラッチ４２８のＤ入力に
供給される。そこで、ラッチ４２８は、有効な搬送波検
知状態が検出されたことを表すＣＲＳ信号を出力端Ｎに
おいて出力するであろう。そこで、信号ＣＲＳは図３の
ＬＡＮインターフェース・アダプタ１２４に供給され、
復調された出力波形Ａ'のデータ内容を調べ始めるよう
受信ノードに信号する。

【００３３】図８の周波数補償回路５００はカウンタ５
０２を含み、そのカウンタは、カウント・ダウンする８
ビット・カウンタである。そのカウンタは２７ＭＨｚク
ロック・パルスをカウントし、信号Ｆ３２ＣＲＳによっ
てイネーブルされる。カウンタ５０２は、信号Ｄの６４
個の連続した中間周波サイクルをうまく検出するために
必要な期間をカウントする。中間周波信号Ｄが正確に２
ＭＨｚの周波数である場合、カウンタ５０２からの出力
はＦＣ０＝０、ＦＣ１＝０、及びＦＣ２＝０となるであ
ろう。６４個の連続したＩＦサイクルをカウントするた
めに名目上の時間よりも長い時間を必要とする場合、中
間周波信号Ｄの実際の周波数は２ＭＨｚよりも小さく、
ＦＣ０、ＦＣ１、及びＦＣ２の値は図１０及び図１１に
おけるカウンタ７０２及び８０２に負のオフセットを与
えるであろう。逆に、図８のカウンタ５０２において６
４個の連続したＩＦ信号をカウントするためには名目上
の時間よりも少ない時間しか必要としない場合、ＦＣ
０、ＦＣ１、及びＦＣ２の値は、中間周波信号Ｄの実際
の周波数が名目上の２ＭＨｚよりも高いことを表す正の
オフセットを与えるであろう。そこで、この正のオフセ
ットは、図１０におけるカウンタ７０２及び図１１にお
けるカウンタ８０２に供給される。

【００３４】図８におけるカウンタ５０２は１つの入力
として非良好（／ＧＯＯＤ）入力を有する。それは図７
におけるラッチ４２０からの出力Ｆである。その非良好
入力がカウンタ５０２においてアクティブである時、そ
のカウンタは７０の１６進数値、即ち、１１２の１０進
数値をそのカウンタに事前ロードしている。現在、名目
上は２ＭＨｚの周波数がＩＦ信号Ｄに対して存在する場
合、カウンタ５０２はそのＩＦ信号の６４サイクルの間
カウント・ダウンする。これは３２マイクロ秒を必要と
するであろう。これは、カウンタ５０２に供給される２
７ＭＨｚの５６４カウントに相当するであろう。カウン
タ５０２は８ビット・カウンタであるので、１１２の事
前ロードされた値からカウント・ダウンする場合、それ
は３回折り返すであろうし、８ビット・カウンタにおけ
るその結果の値は１６の値になるであろう。ＦＣ０、Ｆ
Ｃ１、及びＦＣ２は８ビット・カウンタの上位桁ビット
であるので、それらの値は、この条件に対しては、それ
ぞれ、０、０、及び０となるであろう。

【００３５】一方、ＩＦ周波数が低い場合、カウンタ５
０２は名目の５６４カウントよりも多くカウントするで
あろうし、そのカウンタがカウント・ダウンする時、２
７ＭＨｚクロックの次の１７カウントでそれは折り返す
であろう。カウンタがカウント・ダウンする時、次の１
７カウントでそれは折り返し、そしてそのカウンタの８
ビットにすべてバイナリ１が存在するであろう。従っ
て、ＦＣ０、ＦＣ１、及びＦＣ２の値は、それらがすべ
て１である時、−１のバイナリ値に対応する。そこで、
この負の値は、図１０におけるカウンタ７０２及び図１
１におけるカウンタ８０２に負のオフセットとして供給
される。一方、ＩＦ周波数が名目の２ＭＨｚよりも高い
場合、カウンタ５０２は、１つの名目の周波数に対応し
た５６４カウントを完全にはカウントしないであろう。
従って、ＦＣ０、ＦＣ１、及びＦＣ２に対して１つの対
応した正のバイナリ値が存在するであろうし、これは、
図１０におけるカウンタ７０２及び図１１におけるカウ
ンタ８０２に正のオフセットとして供給されるであろ
う。

【００３６】図９は、ディジタル・フィルタ及び中間周
波エッジ検出回路６００の詳細なブロック図である。信
号Ｄが線２０１を介してラッチ６０２のＤ入力に入力さ
れ、５４ＭＨｚクロック・パルスがＣ入力に供給される
であろう。ラッチ６０２のＮ出力はラッチ６０４のＤ入
力に接続され、５４ＭＨｚクロック信号がラッチ６０４
のＣ入力に供給される。第１のラッチ６０２のＮ出力は
ＡＮＤゲート６０６の一方の入力に供給され、第２のラ
ッチ６０４のＦ出力はＡＮＤゲート６０６の第２の入力
に供給される。ＡＮＤゲート６０６の両入力が高レベル
である時、それは正向きのエッジが検出されたことを表
す。ＡＮＤゲート６０６の第３の入力は、誤りの正デー
タ遷移の検出を回避するディジタル・フィルタの一部で
ある。実際のデータ波形Ａがバイナリ１である場合、及
び他の正エッジが４２２ナノ秒前に検出される場合、そ
の回路は立上りエッジ検出を無視する。

【００３７】ＡＮＤゲート６０８は、図１２におけるラ
ッチ９１８から出力される信号「ＲＣＶ ＤＴＡ」を一
方の入力として有する。この信号は復調器１２２の主要
出力である。それは、データ波形Ａ'が高レベルである
時に高レベルであり、Ａ'に対するデータ出力が０であ
る時には０である。ＡＮＤゲート６０８への他方の入力
は、図９におけるラッチ６１６の出力である信号「ＬＰ
ＯＳ ＥＤ」である。これらの信号が両方とも高レベル
である場合、ＡＮＤゲート６０８はラッチ６１２をセッ
トし、ラッチ６１２のＮ端子からの対応する出力がイン
バータ６１４を介してＡＮＤゲート６０６の第３の入力
に供給される。これは、ＡＮＤゲート６０６をディスエ
ーブルし、出力ラッチ６１６のＤ入力に信号が供給され
なくする。このディジタル・フィルタリング・オペレー
ションは、誤った正データを認識することを回避する。
それに対応して、ＯＲゲート６１０は、図１０のレジス
タ７０６から生じる信号「ＬＰＯＳ １５」を一方の入
力に供給される。ＯＲゲート６１０への他方の入力は、
図９のラッチ６１６の出力である信号「ＬＰＯＳ Ｅ
Ｄ」である。ＯＲゲート６１０の出力はラッチ６１２の
リセット端子Ｋに供給される。

【００３８】図９のディジタル・フィルタ及びＩＦエッ
ジ検出回路６００の１つの特徴は、波形Ａに対するデー
タ信号の誤った検出を防ぐディジタル・フィルタリング
・フィーチャである。図９において、ＡＮＤゲート６０
８は、図１２の回路から出力された再構成波形Ａ'であ
る「ＲＣＶ ＤＴＡ」入力をそれの入力の１つとして有
する。その再構成波形Ａ'がバイナリ１値を有する時、
バイナリ０からバイナリ１への遷移が波形Ａで生じよう
としているという如何なる表示もブロックすることが図
９におけるディジタル・フィルタの目的である。この遷
移は、波形Ａ及びそれの対応する再構成波形Ａ'に対す
る有効な現在のバイナリ１状態が存在する場合には生じ
ないであろう。従って、図９におけるラッチ６１６か
ら、ラッチされた正の信号が出力されると、それはＡＮ
Ｄゲート６０８に一方の入力として供給され、高レベル
である受信されたデータ信号がＡＮＤゲート６０８の他
方の入力に供給される。これはラッチ６１２に対するＪ
入力をセットする。従って、波形Ａ'に対してバイナリ
１状態が存在する限り、ラッチ６１２はＩＦ信号の各正
のエッジにおいてセットされる。

【００３９】ラッチ６１２の出力はインバータ６１４を
通して反転され、ＡＮＤゲート６０６の３つの入力のう
ちの１つに供給される。従って、ＩＦ信号Ｄに対して正
のエッジが検出されたことを表す正入力をラッチ６０２
及び６０４がＡＮＤゲート６０６に供給する場合、その
ＡＮＤゲート６０６は、受信データ値が低レベルである
時にイネーブルされるであろう。受信データ値が高レベ
ルである場合、ラッチ６１２がリセットされるまで、Ａ
ＮＤゲート６０６への入力はイネーブルされない。カウ
ンタ７０２からの「ラッチされた正１５信号（ＬＰＯＳ
１５）」がＯＲゲート６１０を通してラッチ６１２の
リセット入力に供給されるまで、そのラッチ６１２はリ
セットされない。カウンタ７０２からの「ＬＰＯＳ １
５」信号は、ラッチ６１６からの正エッジ「ＬＰＯＳ
ＥＤ」の発生後４２２ナノ秒まで高レベルに向かわな
い。従って、「ＬＰＯＳ ＥＤ」の発生に続く４２２ナ
ノ秒のインターバルの間、「ＬＰＯＳ ＥＤ」出力はデ
ィスエーブルされるであろう。要するに、これはＩＦ信
号Ｄの連続した立上りエッジ相互間の如何なる短いイン
ターバルの認識もブロックする。そのような認識は、Ａ
０からＡ１までの立上りデータ波形信号の誤った表示に
誤って対応するであろう。図９の負のエッジ検出回路の
ためのラッチ６３０に対するＡＮＤゲート６２８を駆動
する回路に対しても、同様のオペレーションが生じる。

【００４０】図１に戻ると、ＩＦ信号信号Ｄの図は、時
間Ｔ１において、そのＩＦ信号が９０゜だけ位相遅延さ
せられることを示す。受信器１１６の設計は、近接した
チャネルからのクロストークのオーバラップを最小にす
るための低域フィルタを含む。低域フィルタ１５０（図
３）は、混合器１２０からのＩＦ出力が図３における復
調器１２２に供給される前に、そのＩＦ出力をフィルタ
処理する。その低域フィルタの目的は、周波数多重化ア
プリケーションにおいて近接したＩＦチャネルをブロッ
ク・アウトすることである。更に詳しく云えば、各帯域
が１ＭＨｚ幅である近接したＩＦ帯域相互間で周波数ホ
ッピングが行われる場合、そのような近接したチャネル
からのクロストークを排除することが重要である。その
ような低域フィルタ処理の結果、時間Ｔ１の時のように
９０゜位相遅延が使用される時、低域フィルタがなかっ
た場合、信号Ｄに対するＴ１の直後の波形は比較的平坦
となろう。しかし、低域フィルタ及び信号Ｄにおける高
周波成分の除去のために、その波形は時間Ｔ１の直後に
０より上の小さなピーク及び０より下の小さな谷を持つ
ように見える。

【００４１】図６における制限増幅器が波形Ｃ'に適用
される時、時間Ｔ１に続いて明瞭なスプリアス矩形波を
得るために、それは波形Ｃ'における小さいピーク及び
小さい谷を増幅する。この矩形波は、ＩＦ波形に対する
立上りエッジ又は立下りエッジの有効な遷移を表すもの
として変換されないようにしなければならない。これ
は、図９のディジタル・フィルタリング回路によって行
われる。図１に示されたラッチ６１２の波形に注意を向
けると、それは図９のディジタル・フィルタにおけるラ
ッチ６１２のバイナリ状態を表す。そのラッチ６１２
は、４２２ナノ秒の期間の間オン状態のままであること
がわかる。ラッチ６１２に対するオン状態の４２２ナノ
秒の期間は、Ｔ１後直ちに負のエッジ及びそれに続く正
のエッジを、ＩＦ波形に対する有効なエッジであるとし
て図９の回路が認識しないようにする。ラッチ９１８が
落ちた後、図１の波形に示されるように、ラッチ６１２
は最早セットされず、これは、図１に示されたラッチ６
１２に対する波形において反映される。波形Ａが時間Ｔ
２において再び立上るまで、ラッチ９１８はセットされ
ず、それに対応して、ラッチ６１２は、ディジタル・フ
ィルタ処理をＩＦ波形に再び適用するように周期的にセ
ットされ、ＩＦ波形の低域フィルタ処理のためにスプリ
アス・パルスを無視する。

【００４２】図９における回路６００の負エッジ検出部
分に対しても同様のオペレーションが生じる。ＡＮＤゲ
ート６２０は信号「ＲＣＶ ＤＴＡ」及び「ＬＮＥＧ
ＥＤ」を有する。

【００４３】ＡＮＤゲート６２０の出力はラッチ６２４
のセット入力に供給される。そのラッチは５４ＭＨｚク
ロックでもってクロックされる。そのラッチへのリセッ
ト入力であるもう１つのの入力はＯＲゲート６２２から
のものであり、そのＯＲゲート６２２は、図１１におけ
るカウンタ８０６から生じた入力「ＬＮＥＧ １５」を
有する。

【００４４】ＯＲゲート６２２へのもう１つの入力は
「ＬＮＥＧ ＥＤ」である。ラッチ６２４の出力は、イ
ンバータ６２６を通してＡＮＤゲート６２８の１つの入
力に供給される。ラッチ６０２のＦ出力はＡＮＤゲート
６２８の第２の入力に供給され、ラッチ６０４のＮ出力
はＡＮＤゲート６２８の第３の入力に供給される。ＡＮ
Ｄゲート６２８は、中間周波信号Ｄに対する立下りエッ
ジが検出された時にいつもイネーブルされる。これはラ
ッチ６３０のＤ入力に出力される。そのラッチ６３０は
５４ＭＨｚでクロックされ、立下りエッジが検出された
ことを表す出力信号「ＬＮＥＧ ＥＤ」を供給する。信
号「ＬＰＯＳ ＥＤ」は正エッジ・データ復調のための
図１０のカウンタ７０２に供給され、信号「ＬＮＥＧ
ＥＤ」は負エッジ・データ復調のためのカウンタ８０２
に供給される。

【００４５】図１０は、正エッジ検出データ復調回路７
００に対する論理的ブロック図を示す。カウンタ７０２
は、入力Ｃにおいてそれに供給される５４ＭＨｚクロッ
ク・パルスをカウント・アップする。ＩＦ信号Ｄに対す
る正エッジ検出を表す信号「ＬＰＯＳ ＥＤ」がそのカ
ウンタに供給され、ディジタル・オフセット値ＦＣ０、
ＦＣ１、及びＦＣ２が図８の周波数補償回路５００から
供給される。カウンタ７０２は４つの出力、即ち、２０
０ナノ秒の期間を表す第１出力８、４２６ナノ秒の期間
を表す出力１５、５７４ナノ秒の期間を表す出力１Ｂ、
及び７９６ナノ秒の期間を表す出力２９を有する。カウ
ンタ７０２からのこれらデコードされた信号はステージ
ング・ロジックＡＮＤゲート７０４を通して供給され
る。そのＡＮＤゲート７０４は２つの入力ＡＮＤゲート
のためのものである。即ち、それら入力の１つは非正エ
ッジ信号（／ＬＰＯＳ ＥＤ）であり、そのＡＮＤゲー
トの他方の入力はカウンタ７０２に対して示された各デ
コード出力からのものである。ＡＮＤゲート７０４の出
力はステージング・レジスタ７０６の入力に供給され
る。ＡＮＤゲート７０４及びステージング・レジスタ７
０６の基本的な効果は、それらが図１０における後続の
論理回路に適切に適用されるようにそのカウンタ７０２
の出力を適正にステージングすることである。図１１の
ＡＮＤゲート８０４及びステージング・レジスタ８０６
に対しても同様のことが云える。

【００４６】そこで、ゲート７０４の出力はレジスタ７
０６に供給される。そのレジスタは５４ＭＨｚでクロッ
クされ、カウンタ７０２から出力されたデコード信号線
に対してステージング・オペレーションを行う。そこ
で、そのデコード信号線はレジスタ７０６から出力さ
れ、次のように供給される。即ち、２００ナノ秒のデコ
ード出力８はラッチ７１２のセット入力に供給される。
カウンタ７０２からの４２６ナノ秒出力１５はＯＲゲー
ト７０８を通してラッチ７１２のリセット入力に供給さ
れる。ＯＲゲート７０８への他方の入力は「ＬＰＯＳ
ＥＤ」信号である。ラッチ７１２の出力はウインドウ・
ラッチであり、それはラッチ７１６のＤ入力に供給され
る。ラッチ７１６の出力は「ＰＯＳ Ｔ１」であり、信
号Ｄの連続した正エッジ相互間の短いインターバルの検
出を表す。なお、そのインターバルはデータ波形Ａの０
から１への遷移に対応する。

【００４７】カウンタ７０２からの５７４ナノ秒出力で
ある１Ｂ出力はレジスタ７０６を通してラッチ７１４の
セット入力に供給され、カウンタ７０２からの７９６ナ
ノ秒デコード出力２９はレジスタ７０６及びＯＲゲート
７１０を通してラッチ７１４のリセット入力に供給され
る。ＯＲゲート７１０の他方の入力は「ＬＰＯＳ Ｅ
Ｄ」である。ラッチ７１４の出力は、「ＮＥＧ Ｔ１」
という出力を有するラッチ７１８のＤ入力に供給され
る。この信号は入力信号Ｄの連続した正エッジ相互間の
長い期間の検出を表す。なお、その期間はバイナリ・デ
ータ波形に対する１から０への遷移に対応する。ラッチ
７１６の「ＰＯＳ Ｔ１」出力は２００ナノ秒と４２２
ナノ秒との間の短い期間を表す。ラッチ７１８からの出
力「ＮＥＧＴ１」は５６８ナノ秒から８００ナノ秒まで
の長い期間を表す。これらの信号は図１２のディジタル
・フィルタ及びデータ出力回路９００に供給される。

【００４８】図１１は、図１０に示された回路と同じ態
様で構成される。カウンタ８０２は「ＮＥＧ ＥＤ」信
号、ＦＣ０、ＦＣ１、及びＦＣ２信号を受け取り、５４
ＭＨｚクロックをカウントする。それは２００、４２
２、５６８、及び８００ナノ秒デコード信号を出力す
る。それらデコード信号は、ロジック８０４及びレジス
タ８０６を通してラッチ８１２、ＯＲゲート８０８、ラ
ッチ８１４、及びＯＲゲート８１０に供給される。ラッ
チ８１２の出力はラッチ８１６のＤ入力に供給される。
ラッチ８１６の出力は、入力信号Ｄの連続した負エッジ
相互間の短い期間を表す「ＰＯＳ Ｔ２」信号である。
ラッチ８１４の出力は、信号「ＮＥＧ Ｔ２」を出力す
るラッチ８１８のＤ入力に供給される。この信号は入力
信号Ｄの連続した負エッジ相互間の長い期間の検出を表
す。「ＰＯＳ Ｔ２」に対する短い期間はバイナリ０か
らバイナリ１へのデータ波形の遷移を表す。「ＮＥＧ
Ｔ２」によって表される長い期間は、データ波形Ａに対
するバイナリ１からバイナリ０へのバイナリ遷移を表
す。これらの信号は図１２のディジタル・フィルタ及び
データ出力回路９００に供給される。

【００４９】図１２は、これらの信号を受け取りそして
ＯＲゲート９０４及び０６を通して出力するレジスタ９
０２を示す。ラッチ９０８は、そのＡＮＤゲートは信号
Ｄの短い遷移信号が受信された時に満足されるＡＮＤゲ
ート９１２に接続される。ＡＮＤゲート９１２の出力
は、バイナリ０からバイナリ１への遷移が検出されたこ
とを表す「ＲＣＶ ＤＴＡ」信号のための出力ラッチ９
１８をセットする。ＯＲゲート９０６はラッチ９１０及
びＡＮＤゲート９１４に出力される。ＡＮＤゲート９１
４は、長期信号が受信された時に満足される。ＡＮＤゲ
ート９１４の出力はラッチ９１８のリセット入力に供給
される。

【００５０】図１２におけるレジスタ９０２は、レジス
タ９０２及びＯＲゲート９０６を通してＡＮＤゲート９
１４及びラッチ９１０に供給される長期間信号「ＮＥＧ
Ｔ１」及び「ＮＥＧ Ｔ２」を有する。負エッジ検出
器又は正エッジ検出器のいずれかに対して負エッジが検
出される時、ＡＮＤゲート９１４は満足させられ、ラッ
チ９１８をリセットする。そこで、出力「ＲＣＶ ＤＴ
Ａ」は１から０に進み、データ波形Ａのバイナリ１から
バイナリ０への遷移を再構成する。

【００５１】ラッチ９１０はそれのＮ端子「ＬＮＴＲＡ
Ｎ」からの出力を有する。図１２におけるＡＮＤゲート
９１２は出力をＡＮＤ−ＯＲゲート９２０に供給され
る。そのＡＮＤ−ＯＲゲートは、それのＡＮＤゲートへ
のもう１つの入力をイネーブル・データ信号「ＥＮ Ｄ
ＴＡ」から供給させる。この信号は、図１２における出
力ラッチ９２４から生じ、リンギング信号が検出されな
いようにするこの回路のディジタル・フィルタ・フィー
チャにおいて使用される。ゲート９２０のＯＲゲートへ
の他の入力は、カウンタ９２２の「−２６」端子から出
力された信号である。

【００５２】ゲート９２０の出力はカウンタ９２２のリ
セット端子に供給される。カウンタ９２２はカウント・
アップするものであり、１３.５ＭＨｚクロック・パル
スをカウントする。それはラッチ９２４のセット入力に
供給される「１４−１５」出力を有する。

【００５３】ラッチ９２４は１３.５ＭＨｚクロックか
らのクロック入力を有する。それはＡＮＤゲート９２０
からのリセット入力ＲＳＴＲＣを有する。

【００５４】ラッチ９２４の出力は「ＥＮ ＤＴＡ」で
あり、それは、１.１１ミリ秒のインターバルに続く期
間を表す。そのインターバルの後、有効な信号が検出可
能である。

【００５５】図１３は搬送波検知デコードのためのタイ
ミング図である。ウインドウ波形はウインドウ・ラッチ
４１４に関連する。図１３では、Ｌ１波形はラッチ４０
２に対応し、Ｌ２波形はラッチ４０４に対応する。ウイ
ンドウ波形は図７におけるラッチ４１４に対応する。

【００５６】図１４はデータ復調のタイミング図であ
る。ＮＥＧウインドウ波形はラッチ７１４に関連する。
ＰＯＳウインドウ波形はラッチ７１２に関連する。図１
４において、Ｌ１波形は図９におけるラッチ６０２に対
応し、Ｌ２波形はラッチ６０４に対応する。ＮＥＧウイ
ンドウ波形は図１０におけるラッチ７１４に対応し、Ｐ
ＯＳウインドウ波形は図１０におけるラッチ７１２に対
応する。

【００５７】図１５は、論理回路で使用される２７ＭＨ
ｚ及び１３.５ＭＨｚクロック・パルスを供給するため
に、５４ＭＨｚローカル・クロック・パルスをカウント
・ダウンする方法を示す論理図である。

【００５８】表１乃至表５は、図８におけるカウンタ５
０２のための周波数補償カウント値を示す。カウンタ５
０２は、ＩＦ信号の実際の周波数を測定するために、そ
のＩＦ信号の１６個の連続サイクルに対して２７ＭＨｚ
クロック・パルスをカウントする。表１は幾つかの列を
示すが、その第１列は、カウンタ５０２に対するカウン
ト・インターバルの始めからカウントされた２７ＭＨｚ
クロック・パルスの数である。その表は、１カウントか
ら２５４カウントまでの広い範囲に及んでいる。これ
は、送信器及び受信器におけるローカルの水晶発振器に
基づいている。各発振器は、送信器のための２.４ＧＨ
ｚ±(５０／１,０００,０００)の周波数及び２.４ＧＨ
ｚ＋２ＭＨｚ±(５０／１,０００,０００）の周波数を
持っている。最悪の場合、送信用の水晶発振器は受信ノ
ードにおける水晶発振器とは正反対の方向にそれの許容
度を持ち、この結果、送信用の発振器に対する周波数及
び受信用の発振機に対する周波数の間の差における許容
度は±２４０ｋＨｚになる。これは、６４個のＩＦサイ
クルに対する２７.８９マイクロ秒の期間に対応したそ
の６４個のＩＦサイクルに対する７５４クロック・カウ
ントから、６４個のＩＦサイクルをカウントするに必要
な３７.３３マイクロ秒に対する１００９クロック・カ
ウントまでのカウント範囲に対応するであろう。

【００５９】表１の第１列はカウンタのカウント数であ
り、第２列は、図８においてＡＬカウントとして使用さ
れる初期設定されるカウントである。そのカウンタが１
０ビット・カウンタであった場合、８８０カウントが１
６進数の３７０に対応するであろう。８ビット・カウン
タに対しては、１６進数表示は１６進数「７０」であ
る。カウンタ５０２は８ビット・カウンタであるので、
カウント周期の始めに７０の値がカウンタ５０２にロー
ドされる。８ビット・カウンタにおける上位３ビットを
ＦＣ０、ＦＣ１、及びＦＣ２とみなすと、それらは、２
７ＭＨｚクロックのカウントされる最初のパルスに対す
る８８０の開始カウントに対して、３のバイナリ値を表
すであろう。表１の第３列は１０ビット・カウンタに対
する１６進数値を示し、その第４列は８ビット・カウン
タにおける１６進数表示を示す。その第５列はＦＣ０、
ＦＣ１、及びＦＣ２に対するバイナリ表示の値であり、
その第６列は、クロック・パルス・カウンティングの始
めからの期間である時間をナノ秒で表している。表１
は、２７ＭＨｚクロック・パルスの数が１から７５４ま
で増加する時のこれら６つの列に対する値の累進を示
す。７５３カウントのクロック・パルスのレベルで、カ
ウンタ５０２における残りのカウントは１２８であり、
これは１０ビット・カウンタ及び８ビット・カウンタの
両方に対する８０の１６進数表示に対応する。

【００６０】ＦＣ０、ＦＣ１、及びＦＣ２に対する対応
するバイナリ値は４の値であり、これはクロック・カウ
ント周期の始め以来の２７８５２ナノ秒の期間での値で
ある。この時点で、ＩＦ周波数は２.２９５ＭＨｚであ
り、これはクロッキングの開始以来の２７８８９ナノ秒
のインターバルに対応する。表１は更に幾つかの列を示
す。ＰＯＳウインドウ開始値及び停止値は図１０及び図
１１におけるラッチ７１２及び８１２を参照する。ＮＥ
Ｇウインドウ開始値及び停止値は図１０及び図１１にお
けるラッチ７１４及び８１４を参照する。表１は、ＦＣ
０、ＦＣ１、及びＦＣ２に対するバイナリ値が２７７４
０ナノ秒又は２.２９８９ＭＨｚのＩＦ周波数における
４の値から２.０００ＭＨｚの値における０までゆっく
りと減少するであろう。これはＩＦ周波数に対する正規
の又は名目上の値である。ＩＦ周波数が減少し続ける
時、１.９６１ＭＨｚの値で、ＦＣ０、ＦＣ１、及びＦ
Ｃ２のバイナリ値が負になることがわかる。その負の値
は、１.７１４ＭＨｚのＩＦ周波数に対する低い範囲に
おいて４の値まで負の向きに増加し続ける。ＦＣ０、Ｆ
Ｃ１、及びＦＣ２に対する値は、前述のように、図１０
及び図１１におけるカウンタ７０２及び８０２にオフセ
ット値として供給される。従って、本発明によって、周
波数補償が正確に施されることがわかる。

【００６１】送信器が送信インターバルの開始時にそれ
の周波数を安定化している時の搬送波検出よって問題が
生じる。送信器は、ネットワークにおいて周波数ホッピ
ング事象が存在する時にいつもそれの送信周波数を変化
させるであろう。更に、送信周波数はローカル発振器の
受信周波数とは異なっており、従って、ローカル・エリ
ア・ネットワークにおけるノートが受信モードから送信
モードに変わる度に発振器周波数は送信周波数で安定し
なければならない。送信周波数の安定化の期間中、送信
器によって送信されつつある搬送波信号の存在を検出し
たそのネットワークにおける受信器は、不安定な信号に
おいて搬送波検出を行うという危険を冒す。この問題
は、送信器が新しい送信周波数を安定化させようとして
いる時の初期期間中、送信器においてスポイラ信号を強
制的に導入することによって解決される。従って、送信
器が安定化を試みた初期期間中、送信された搬送波を受
信器が検出することは搬送波検出オペレーションを成功
させないであろう。安定化した送信搬送波信号を受信器
がうまく検出することを可能にするよう、送信器からス
ポイラ信号が送信器からの搬送波を変調しないで除去さ
れるのは、送信器がそれの信号を安定化させた後だけで
ある。

【００６２】図１６は、送信ノード１１０における搬送
波検出スポイラ信号発生器１７０を追加した以外は図３
に示されたローカル・エリア・ネットワークを示すもの
である。ソース・コンピュータ１０２は、そのノードが
送信ノードにあるか受信ノードにあるかに関する情報を
線１７１を介して出力する。そのソース・コンピュータ
１０２が送信モードを開始する時、新しい送信周波数を
安定化する試みを安定化し始めるために、線１７１を介
して発振器１００に信号が供給される。その信号は搬送
波検出スポイラ信号発生器１７０にも供給され、変調器
１０６に供給されるスポイラ信号ＳＰを開始させる。

【００６３】図１７は搬送波検出スポイラ信号発生器１
７０の更に詳細な図である。送信開始信号は線１７１を
介して１００マイクロ秒タイマ１７２に供給され、イネ
ーブル線１７３をオンにさせる。又、搬送波検出スポイ
ラ信号発生器１７０には、２５０ｋＨｚ信号発生器１７
４も含まれる。２５０Ｋｂｐｓのパルス・トレーンが線
１７５を介して出力される。線１７３及び１７５はＡＮ
Ｄゲート１７６に供給される。そのＡＮＤゲートの出力
はスポイラ信号ＳＰである。線１７１における信号がタ
イマ１７２に供給される時、イネーブル信号が線１７３
を通してＡＮＤゲート１７６に供給される。１００マイ
クロ秒の期間の間、ＡＮＤゲート１７６はイネーブルさ
れ、２５０ＫＨｚパルス・トレーンをスポイラ信号ＳＰ
として線１７５上に送出する。タイマ１７２に対する１
００マイクロ秒の期間は、送信発振器１００が新しい送
信周波数で安定化するに必要な最大の正規時間から決定
された。その１００マイクロ秒タイマ１７２に対して他
の値も選択可能である。線１７５を介して出力されそし
て変調器１０６にスポイラ信号ＳＰとして送られた２５
０ＫＨｚ信号は変調器１０６から出力される搬送波信号
Ｃの変調位相変化を生じさせる。その変調位相変化の発
生は、それぞれが５００ナノ秒の長さである４つのＩＦ
中間周波インターバル毎に１回である。

【００６４】図１８を参照すると、図１にも示された一
連の中間周波信号Ｄが示される。受信器において、混合
器１２０は、ローカル発振器１１８の信号Ｂ'を受信搬
送波信号Ｃと混合して信号Ｄを発生させる。図１８に示
された信号Ｄは、４つの中間周波パルス毎に１つの位相
変調を生じさせられることがわかる。前述のように、搬
送波検知回路４００は、信号Ｄにおける３２個の連続し
たＩＦパルスをカウントした後に、搬送波の検出が成功
裏に行われたことを表す信号Ｆ３２ＣＲＳを出力する。
本発明に従って、送信器における搬送波検出スポイラ信
号発生器１７０を使用することにより、信号Ｄにおける
８個のＩＦパルスのうちの１つにおいて位相変化を強制
導入して搬送波信号Ｃを強制的にスポイルすることによ
って、受信器における搬送波検知回路４００は搬送波の
存在をうまく識別することができない。本発明によれ
ば、送信器から受信器に送られる搬送波の変調をスポイ
ラ信号ＳＰが停止させるということは、送信器における
送信インターバルの開始後１００マイクロ秒まではない
であろう。従って、受信器は、送信器が送信インターバ
ルを開始した後１００マイクロ秒まで、送信器から送信
された信号に関する搬送波検出オペレーションをうまく
遂行しないようにされる。なお、その１００マイクロ秒
は、送信器の発振器が新しい送信周波数で安定すること
を可能にするに十分な時間である。

【００６５】図１９は、送信器がそれの１００マイクロ
秒の期間をうまく経過し、そしてそれの送信周波数が安
定化した後の信号Ｄの状態を示す。図１９の信号Ｄにお
ける一様なＩＦパルスは、受信器の搬送波検知回路４０
０が、前述のように、搬送波の存在をうまく識別して信
号Ｆ３２ＣＲＳを出力することを可能にするであろう。

【００６６】図２０を参照すると、図１６のローカル・
エリア・ネットワークにおける統合ノードが示され、そ
れは送信器及び受信器の両方を含む。送信周波数及び混
合器１２０のための受信周波数の両方を発生するため
に、単一の発振器１００が使用されることが図２０から
わかる。発振器１００からの発信周波数は、それが受信
器のオペレーションのために混合器１２０に供給される
前に２ＭＨｚだけ増加させられる。ノード・コンピュー
タ１０２'は、送信制御信号ＴＸをゲート１７７に供給
して、２.４ＧＨｚ送信信号を発振器１００から変調器
１０６へ供給させる。コンピュータ１０２'が受信モー
ドにある場合、それは、受信制御信号ＲＣＶをゲート１
７８に供給して、２.４ＧＨｚ＋２ＭＨｚ信号を混合器
１２０の入力へ供給させる。

【００６７】図２０では、送信制御信号ＴＸは、線１７
１を通してスポイラ信号発生回路１７０に１つの信号と
して供給されることがわかる。

【００６８】図２０は、図１６のネットワークのための
周波数ホッピング・インターバルを識別するように働く
２００ミリ秒タイマ１８８も示す。図１６のネットワー
クでは、各送信ノード及び受信ノードは、周波数ホッピ
ングとして知られたオペレーションにおいて２００ミリ
秒毎に送信及び受信のためのそれの周波数を協同的に変
化するであろう。２００ミリ秒タイマ１８８は各新しい
周波数ホッピング・インターバルをコンピュータ１０
２'に通知する。

【００６９】図２１は、図１６に示されたネットワーク
における高周波リンク１１５を介して送信されるメッセ
ージ１８０のフォーマットを示す。メッセージ１８０
は、ヘッダ部分１８２、データ部分１８４、及びトレー
ラ部分１８６を含む。メッセージ１８０のトレーラ部分
１８６は周波数ホッピング・シーケンスＦ１、Ｆ２、Ｆ
３、及びＦ４を含む。図１６のネットワークにおける種
々の通信ノードは、次の４つの周波数ホッピング・イン
ターバルの２００ミリ秒の各々に対する次の４つの連続
した周波数ホッピング・シーケンスを識別する新しいメ
ッセージ１８０を２００ミリ秒の周波数ホッピング・イ
ンターバル毎に相互にブロードキャストするであろう。

【００７０】図１６に示されたネットワークの通信ノー
ドにおける送信器が、新しい送信周波数を安定化するよ
うに受信から送信にそれの状態を変化させる時に、それ
は前述の搬送波検出スポイラ信号発生オペレーションを
受けるであろう。更に、通信ノードが新しい周波数ホッ
ピング・インターバルの始めに周波数ホッピング遷移を
行う度に、送信器は安定化を必要とする新しい周波数で
送信を始めるであろう。従って、送信器は、もう一度、
前述の搬送波検出スポイラ信号発生オペレーションを受
けるであろう。

【００７１】このように、図１６のネットワークにおけ
る受信器は、未だ安定化されていない周波数を持った搬
送波信号を誤って識別しないようにされる。

【００７２】なお、表１乃至表５は連続した１つの表を
構成するものであることは明らかであろう。

【００７３】

【表１】

【００７４】

【表２】

【００７５】

【表３】

【００７６】

【表４】

【００７７】

【表５】

【００７８】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００７９】（１）ディジタル高周波信号を復調する方
法にして、バイナリ信号を表す位相シフト変調された搬
送波信号を高周波受信器において受信するステップと、
立上りエッジ及び立下りエッジをスペーシングだけ離間
させた方形波パルスの受信信号を前記搬送波信号から形
成するステップと、位相シフト変調に応答して前記方形
波パルスのエッジ相互間のスペーシングが変化する時を
前記受信器における復調器において検出するステップ
と、前記受信信号の連続した立上りエッジ相互間の第１
のインターバルを測定するステップと、前記受信信号の
連続した立下りエッジ相互間の第２のインターバルを測
定するステップと、前記受信器において前記第１のイン
ターバルの測定結果及び前記第２のインターバルの測定
結果を結合してバイナリ信号の合成表示を行うステップ
と、を含む方法。 （２）無線ローカル・エリア・ネットワークの受信ノー
ドにおいてディジタル高周波信号を復調するための装置
にして、バイナリ信号を表す位相シフト変調された搬送
波信号を受信するための高周波受信手段と、前記受信手
段に接続され、立上りエッジ及び立下りエッジをスペー
シングだけ離間させた方形波パルスの受信信号を前記搬
送波信号から形成するための増幅手段と、前記増幅手段
に接続され、位相シフト変調に応答して前記方形波パル
スのエッジ相互間のスペーシングが変化する時を検出す
るための復調手段と、を含み、前記復調手段は前記受信
信号の連続した立上りエッジ相互間の第１のインターバ
ルを測定すること、前記復調手段は前記受信信号の連続
した立下りエッジ相互間の第２のインターバルを測定す
ること、及び前記復調手段は受信ノードにおいて前記第
１のインターバルの測定結果及び前記第２インターバル
の測定結果を結合してバイナリ信号の合成表示を行うこ
とを特徴とする装置。 （３）送信ノードにおいてバイナリ信号を作成するため
の第１コンピュータ手段と、前記送信ノードにおける前
記第１コンピュータ手段に接続され、位相シフト変調さ
れた搬送波信号を前記バイナリ信号から形成し、前記搬
送波信号の高周波無線信号表示を送信するための送信手
段と、受信ノードにおいて搬送波信号の高周波無線信号
表示を受信するための受信手段と、前記受信手段に接続
され、立上りエッジ及び立下りエッジをスペーシングだ
け離間させた方形波パルスの受信信号を前記搬送波信号
から形成するための増幅手段と、前記増幅手段に接続さ
れ、前記方形波パルスのエッジ相互間のスペーシングが
位相シフト変調に応答して変化する時を検出するための
復調手段と、前記受信ノードにおいて前記復調手段に接
続された第２コンピュータ手段と、を含み、前記復調手
段は前記受信信号の連続した立上りエッジ相互間の第１
のインターバルを測定すること、前記復調手段は前記受
信信号の連続した立下りエッジ相互間の第２のインター
バルを測定すること、前記復調手段は前記第１のインタ
ーバルの測定結果及び前記第２のインターバルの測定結
果を結合してバイナリ信号の合成表示を出力すること、
及び前記第２コンピュータ手段は前記復調手段から出力
されたバイナリ信号を処理することを特徴とする無線デ
ィジタル・ネットワーク。 （４）送信ノードにおいてバイナリ信号を作成するため
の第１プロセッサ手段と、前記送信ノードにおいて前記
第１プロセッサ手段に接続され、前記第１プロセッサ手
段からの前記バイナリ信号を伝送するための第１バス手
段と、前記送信ノードにおいて前記第１バス手段に接続
され、位相シフト変調された搬送波信号を前記バイナリ
信号から形成し、前記搬送波信号の高周波無線信号表示
を送信するための送信手段と、受信ノードにおいて搬送
波信号の高周波無線信号表示を受信するための受信手段
と、前記受信手段に接続され、立上りエッジ及び立下り
エッジをスペーシングだけ離間させた方形波パルスの受
信信号を前記搬送波信号から形成するための増幅手段
と、前記増幅手段に接続され、前記方形波パルスのエッ
ジ相互間のスペーシングが位相シフト変調に応答して変
化する時を検出するための復調手段と、前記受信ノード
において前記復調手段に接続された第２バス手段と、前
記受信ノードにおいて前記第２バス手段に接続された第
２プロセッサ手段と、を含み、前記復調手段は前記受信
信号の連続した立上りエッジ相互間の第１のインターバ
ルを測定すること、前記復調手段は前記受信信号の連続
した立下りエッジ相互間の第２のインターバルを測定す
ること、前記復調手段は前記第１のインターバルの測定
結果及び前記第２のインターバルの測定結果を結合して
バイナリ信号の合成表示を出力すること、前記第２バス
手段は前記復調手段から出力された前記バイナリ信号を
伝送すること、及び前記第２プロセッサ手段は前記復調
手段から出力された前記バイナリ信号を処理することを
特徴とする無線ローカル・エリア・ネットワーク。 （５）ディジタル高周波信号を復調するための方法にし
て、送信器において位相シフト変調器の搬送波入力に搬
送波信号を供給するステップと、前記変調器において搬
送波信号をバイナリ入力信号でもって変調して変調搬送
波信号を得るステップと、前記変調搬送波信号を受信器
に送信するステップと、前記受信器において前記変調搬
送波信号を受信するステップと、前記変調搬送波信号を
制限増幅器でもって増幅して受信信号を一様な高さの方
形波信号に形成するステップと、前記方形波信号のエッ
ジ相互間のスペーシングが前記送信器における位相シフ
ト変調に応答して変化する時を前記受信器における復調
器において検出するステップと、を含む方法。 （６）前記復調器は、前記方形波信号のエッジ相互間の
スペーシングが変調のない定常ＩＦ信号に対する正規の
スペーシングよりも短い時を検出し、該検出に応答して
バイナリ０値を出力すること、及び前記復調器は、前記
方形波信号のエッジ相互間のスペーシングが変調のない
定常ＩＦ信号に対する正規のスペーシングよりも長い時
を検出し、該検出に応答してバイナリ１値を出力するこ
とを特徴とする上記（５）に記載の方法。 （７）前記復調器は前記方形波ＩＦ信号の連続したエッ
ジ相互間で生じた高周波クロック・パルスの数をカウン
トすることを特徴とする上記（５）に記載の方法。 （８）前記復調器は連続した立上りエッジ相互間のイン
ターバルを第１カウンタにおいてカウントし、連続した
立下りエッジ相互間のインターバルを第２カウンタにお
いてカウントすること、前記復調器は立上りエッジに対
する未変調のカウントを第１正規レジスタに記憶し、該
第１正規レジスタの内容を前記第１カウンタの内容と比
較して第１差カウントを得ること、前記復調器は立下り
エッジに対する未変調のカウントを第２正規レジスタに
記憶し、該第２正規レジスタの内容を前記第２カウンタ
の内容と比較して第２差カウントを得ること、前記復調
器は前記第１差カウント及び前記第２差カウントを結合
して前記受信器における変調バイナリ信号の合成差カウ
ント表示を与えることを特徴とする上記（５）に記載の
方法。 （９）ＬＡＮの送信ノードにおいてソース・バイナリ信
号に接続された入力を有し、前記バイナリ信号が第１状
態から第２状態に変化する時に位相シフトにより遅延さ
せられ、前記バイナリ信号が前記第２状態から前記第１
状態に変化する時に遅延解除されるＰＳＫ変調搬送波信
号を出力するための位相シフトＰＳＫ変調器にして、前
記変調搬送波信号は高周波信号送信アンテナに供給さ
れ、前記ＬＡＮの受信ノードにおける受信器に高周波送
信によって送信されるものと、前記受信器において高周
波信号受信アンテナに接続された入力を有し、前記変調
搬送波信号を受信し、それをほぼ一様な高さの方形波パ
ルスに制限増幅するための制限増幅器と、前記受信器に
おいて前記制限増幅器に接続された入力を有し、前記方
形波パルスにおける立上りエッジの発生の瞬間を検出す
るための立上りエッジ遷移検出器と、前記受信器におい
てクロック・パルスのソースに接続されたクロック入力
及び前記検出器に接続された信号入力を有し、前記方形
波パルスにおける連続した立上りエッジ相互間で生じる
クロック・パルスの第１の数をカウントするための第１
クロック・パルス・カウンタと、前記搬送波信号が前記
バイナリ信号の変化によって変調されない時、前記方形
波パルスにおける連続した立上りエッジ相互間で生じる
クロック・パルスの数に対する第１クロック・パルス・
カウント値を記憶するための第１正規カウント・レジス
タと、前記第１クロック・パルス・カウンタと前記第１
正規カウント・レジスタとの間に接続され、前記クロッ
ク・パルスの第１の数を前記第１クロック・パルス・カ
ウント値と比較し、前記バイナリ信号が前記第１状態か
ら前記第２状態に変化する時又は前記バイナリ信号が前
記第２状態から前記第１状態に変化する時にそれぞれ対
応した第１バイナリ立上り信号表示又は第２バイナリ立
上り信号表示を出力するための第１比較器と、を含み、
それによって、前記ソース・バイナリ信号が前記受信器
において再構成されることを特徴とする位相変調無線Ｌ
ＡＮ。 （１０）前記受信器において前記制限増幅器に接続され
た入力を有し、前記方形波パルスにおける立下りエッジ
の発生の瞬間を検出するための立下りエッジ遷移検出器
と、前記受信器においてクロック・パルス・ソースに接
続されたクロック入力及び前記検出器に接続された信号
入力を有し、前記方形波パルスにおける連続した立下り
エッジ相互間で生じるクロック・パルスの第２の数をカ
ウントするための第２クロック・パルス・カウンタと、
前記搬送波信号が前記バイナリ信号の変化によって変調
されない時、前記方形波パルスにおける連続した立下り
エッジ相互間で生じるクロック・パルスの数に対する第
２クロック・パルス・カウント値を記憶するための第２
正規カウント・レジスタと、前記第２クロック・パルス
・カウンタと前記第２正規カウント・レジスタとの間に
接続され、前記クロック・パルスの第２の数を前記第２
クロック・パルス・カウント値と比較し、前記バイナリ
信号が前記第１状態から前記第２状態に変化する時又は
前記バイナリ信号が前記第２状態から前記第１状態に変
化する時にそれぞれ対応した第１バイナリ立下り信号表
示又は第２バイナリ立下り信号表示を出力するための第
２比較器と、前記第１比較器及び前記第２比較器に接続
された入力を有し、前記第１バイナリ立上り信号表示及
び前記第１バイナリ立下り信号表示を結合して、前記バ
イナリ信号が前記第１状態から前記第２状態に変化する
時に対応した第１合成バイナリ出力とし、前記第１比較
器及び前記第２比較器に接続された入力を有し、前記第
２バイナリ立上り信号表示及び前記第２バイナリ立下り
信号表示を結合して、前記バイナリ信号が前記第２状態
から前記第１状態に変化する時に対応した第２合成バイ
ナリ出力とするための結合回路と、を含むことを特徴と
する上記（９）に記載の位相変調無線ＬＡＮ。

【００８０】

【発明の効果】本発明によれば、ＰＳＫ変調された受信
信号の搬送波と受信器のローカル発振器とを同期させる
必要なしに、その受信信号の位相変化を確実に検出する
ことができる。

【図面の簡単な説明】

【図１】中間周波数（ＩＦ）変調の波形図である。

【図２】本発明の復調器におけるディジタル・フィルタ
リングを示す波形図である。

【図３】本発明による送信ノード及び受信ノードを含む
ローカル・エリア・ネットワークの機能的ブロック図で
ある。

【図４】１２２゜位相シフトでセットされた調節可能な
位相シフト値を使用する変調器１０６の好適な実施例を
示す。

【図５】９０゜の固定位相シフト値を持った変調器１０
６の代替実施例を示す。

【図６】本発明による受信器における復調器１２２の機
能的ブロック図である。

【図７】本発明による搬送波検知回路の論理ブロック図
である。

【図８】本発明による周波数補償回路の論理的ブロック
図である。

【図９】本発明によるディジタル・フィルタ及び中間周
波エッジ検出器の論理的ブロック図である。

【図１０】本発明による正エッジ・データ復調回路の論
理的ブロック図である。

【図１１】本発明による負エッジ・データ復調回路の論
理的ブロック図である。

【図１２】本発明によるディジタル・フィルタ及びデー
タ出力回路の論理的ブロック図である。

【図１３】搬送波検知オペレーションのタイミング図で
ある。

【図１４】本発明のデータ復調オペレーションのタイミ
ング図である。

【図１５】クロック・パルス発生回路の論理的ブロック
図である。

【図１６】送信器における搬送波検出スポイラ信号発生
器１７０を示すローカル・エリア・ネットワークの機能
的ブロック図である。

【図１７】搬送波検出スポイラ信号発生器１７０の概略
図である。

【図１８】スポイラ信号ＳＰによって変調される中間周
波信号Ｄの波形図である。

【図１９】スポイラ信号ＳＰが搬送波信号を最早変調し
なくなった後の中間周波信号Ｄの波形図である。

【図２０】図３のローカル・エリア・ネットワークにお
ける完全な送信器／受信器ノートの機能的ブロック図で
ある。

【図２１】指定された周波数ホッピング・シーケンスを
持ったトレーラ部分１８６を含み、放射リンク１１５を
介して送信されるメッセージ１８０を示す図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィリアム・オー・カンプ、ジュニア アメリカ合衆国ノース・キャロライナ 州、チャペル・ヒル、アイヴィー・ブル ック・レーン 119 (72)発明者 ガリー・エム・ワーコッキー アメリカ合衆国ニューヨーク州、オウエ ゴ、リスル・ロード 5119 (56)参考文献 特開 平１−268338（ＪＰ，Ａ) 特開 平８−237324（ＪＰ，Ａ) 特開 平８−237325（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 27/00 - 27/38

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】ディジタル高周波信号を復調する方法にし
   て、 バイナリ信号を表す位相シフト変調された搬送波信号を
   高周波受信器において受信するステップと、 立上りエッジ及び立下りエッジを間隔をあけて離間させ
   た方形波パルスの受信信号を前記搬送波信号から形成す
   るステップと、 位相シフト変調に応答して前記方形波パルスのエッジ相
   互間の間隔が変化する時を前記受信器における復調器に
   おいて検出するステップと、 前記受信信号の連続した立上りエッジ相互間の第１のイ
   ンターバルを測定するステップと、 前記受信信号の連続した立下りエッジ相互間の第２のイ
   ンターバルを測定するステップと、 前記受信器において前記第１のインターバルの測定結果
   及び前記第２のインターバルの測定結果を結合してバイ
   ナリ信号の再構成を行うステップと、 を含む方法。
2. 【請求項２】無線ローカル・エリア・ネットワークの受
   信ノードにおいてディジタル高周波信号を復調するため
   の装置にして、 バイナリ信号を表す位相シフト変調された搬送波信号を
   受信するための高周波受信手段と、 前記受信手段に接続され、立上りエッジ及び立下りエッ
   ジを間隔をあけて離間させた方形波パルスの受信信号を
   前記搬送波信号から形成するための増幅手段と、 前記増幅手段に接続され、位相シフト変調に応答して前
   記方形波パルスのエッジ相互間の間隔が変化する時を検
   出するための復調手段と、 を含み、 前記復調手段は前記受信信号の連続した立上りエッジ相
   互間の第１のインターバルを測定すること、 前記復調手段は前記受信信号の連続した立下りエッジ相
   互間の第２のインターバルを測定すること、及び前記復
   調手段は受信ノードにおいて前記第１のインターバルの
   測定結果及び前記第２インターバルの測定結果を結合し
   てバイナリ信号の再構成を行うことを特徴とする装置。
3. 【請求項３】送信ノードにおいてバイナリ信号を作成す
   るための第１コンピュータ手段と、 前記送信ノードにおける前記第１コンピュータ手段に接
   続され、位相シフト変調された搬送波信号を前記バイナ
   リ信号から形成し、前記搬送波信号の高周波無線信号を
   送信するための送信手段と、 受信ノードにおいて搬送波信号の高周波無線信号を受信
   するための受信手段と、 前記受信手段に接続され、立上りエッジ及び立下りエッ
   ジを間隔をあけて離間させた方形波パルスの受信信号を
   前記搬送波信号から形成するための増幅手段と、 前記増幅手段に接続され、前記方形波パルスのエッジ相
   互間の間隔が位相シフト変調に応答して変化する時を検
   出するための復調手段と、 前記受信ノードにおいて前記復調手段に接続された第２
   コンピュータ手段と、 を含み、 前記復調手段は前記受信信号の連続した立上りエッジ相
   互間の第１のインターバルを測定すること、 前記復調手段は前記受信信号の連続した立下りエッジ相
   互間の第２のインターバルを測定すること、 前記復調手段は前記第１のインターバルの測定結果及び
   前記第２のインターバルの測定結果を結合してバイナリ
   信号を再構成して出力すること、及び前記第２コンピュ
   ータ手段は前記復調手段から出力されたバイナリ信号を
   処理することを特徴とする無線ディジタル・ネットワー
   ク。
4. 【請求項４】送信ノードにおいてバイナリ信号を作成す
   るための第１プロセッサ手段と、 前記送信ノードにおいて前記第１プロセッサ手段に接続
   され、前記第１プロセッサ手段からの前記バイナリ信号
   を伝送するための第１バス手段と、 前記送信ノードにおいて前記第１バス手段に接続され、
   位相シフト変調された搬送波信号を前記バイナリ信号か
   ら形成し、前記搬送波信号の高周波無線信号を送信する
   ための送信手段と、 受信ノードにおいて搬送波信号の高周波無線信号を受信
   するための受信手段と、 前記受信手段に接続され、立上りエッジ及び立下りエッ
   ジを間隔をあけて離間させた方形波パルスの受信信号を
   前記搬送波信号から形成するための増幅手段と、 前記増幅手段に接続され、前記方形波パルスのエッジ相
   互間の間隔が位相シフト変調に応答して変化する時を検
   出するための復調手段と、 前記受信ノードにおいて前記復調手段に接続された第２
   バス手段と、 前記受信ノードにおいて前記第２バス手段に接続された
   第２プロセッサ手段と、 を含み、 前記復調手段は前記受信信号の連続した立上りエッジ相
   互間の第１のインターバルを測定すること、 前記復調手段は前記受信信号の連続した立下りエッジ相
   互間の第２のインターバルを測定すること、 前記復調手段は前記第１のインターバルの測定結果及び
   前記第２のインターバルの測定結果を結合してバイナリ
   信号を再構成して出力すること、 前記第２バス手段は前記復調手段から出力された前記バ
   イナリ信号を伝送すること、及び前記第２プロセッサ手
   段は前記復調手段から出力された前記バイナリ信号を処
   理することを特徴とする無線ローカル・エリア・ネット
   ワーク。
5. 【請求項５】ディジタル高周波信号を復調するための方
   法にして、 送信器において位相シフト変調器の搬送波入力に搬送波
   信号を供給するステップと、 前記変調器において搬送波信号をバイナリ入力信号でも
   って変調して変調搬送波信号を得るステップと、 前記変調搬送波信号を受信器に送信するステップと、 前記受信器において前記変調搬送波信号を受信するステ
   ップと、 前記変調搬送波信号を制限増幅器でもって増幅して受信
   信号を一様な高さの方形波信号に形成するステップと、 前記方形波信号のエッジ相互間の間隔が前記送信器にお
   ける位相シフト変調に応答して変化する時を前記受信器
   における復調器において検出するステップと、を含み、 前記復調器は、前記方形波信号のエッジ相互間の間隔が
   変調のない定常ＩＦ信号に対する正規の間隔よりも短い
   時を検出し、該検出に応答してバイナリ０値を出力する
   こと、及び前記復調器は、前記方形波信号のエッジ相互
   間の間隔が変調のない定常ＩＦ信号に対する正規の間隔
   よりも長い時を検出し、該検出に応答してバイナリ１値
   を出力することを特徴とする方法。
6. 【請求項６】ディジタル高周波信号を復調するための方
   法にして、 送信器において位相シフト変調器の搬送波入力に搬送波
   信号を供給するステップと、 前記変調器において搬送波信号をバイナリ入力信号でも
   って変調して変調搬送波信号を得るステップと、 前記変調搬送波信号を受信器に送信するステップと、 前記受信器において前記変調搬送波信号を受信するステ
   ップと、 前記変調搬送波信号を制限増幅器でもって増幅して受信
   信号を一様な高さの方形波信号に形成するステップと、 前記方形波信号のエッジ相互間の間隔が前記送信器にお
   ける位相シフト変調に応答して変化する時を前記受信器
   における復調器において検出するステップと、を含み、 前記復調器は前記方形波ＩＦ信号の連続したエッジ相互
   間で生じた高周波クロック・パルスの数をカウントする
   ことを特徴とする方法。
7. 【請求項７】ディジタル高周波信号を復調するための方
   法にして、 送信器において位相シフト変調器の搬送波入力に搬送波
   信号を供給するステップと、 前記変調器において搬送波信号をバイナリ入力信号でも
   って変調して変調搬送波信号を得るステップと、 前記変調搬送波信号を受信器に送信するステップと、 前記受信器において前記変調搬送波信号を受信するステ
   ップと、 前記変調搬送波信号を制限増幅器でもって増幅して受信
   信号を一様な高さの方形波信号に形成するステップと、 前記方形波信号のエッジ相互間の間隔が前記送信器にお
   ける位相シフト変調に応答して変化する時を前記受信器
   における復調器において検出するステップと、を含み、 前記復調器は連続した立上りエッジ相互間のインターバ
   ルを第１カウンタにおいてカウントし、連続した立下り
   エッジ相互間のインターバルを第２カウンタにおいてカ
   ウントすること、 前記復調器は立上りエッジに対する未変調のカウントを
   第１正規レジスタに記憶し、該第１正規レジスタの内容
   を前記第１カウンタの内容と比較して第１差カウントを
   得ること、 前記復調器は立下りエッジに対する未変調のカウントを
   第２正規レジスタに記憶し、該第２正規レジスタの内容
   を前記第２カウンタの内容と比較して第２差カウントを
   得ること、 前記復調器は前記第１差カウント及び前記第２差カウン
   トを結合して前記受信器における変調バイナリ信号の合
   成差カウントを与えることを特徴とする方法。
8. 【請求項８】ＬＡＮの送信ノードにおいてソース・バイ
   ナリ信号に接続された入力を有し、前記バイナリ信号が
   第１状態から第２状態に変化する時に位相シフトにより
   遅延させられ、前記バイナリ信号が前記第２状態から前
   記第１状態に変化する時に遅延解除されるＰＳＫ変調搬
   送波信号を出力するための位相シフトＰＳＫ変調器にし
   て、前記変調搬送波信号は高周波信号送信アンテナに供
   給され、前記ＬＡＮの受信ノードにおける受信器に高周
   波送信によって送信されるものと、 前記受信器において高周波信号受信アンテナに接続され
   た入力を有し、前記変調搬送波信号を受信し、それをほ
   ぼ一様な高さの方形波パルスに制限増幅するための制限
   増幅器と、 前記受信器において前記制限増幅器に接続された入力を
   有し、前記方形波パルスにおける立上りエッジの発生の
   瞬間を検出するための立上りエッジ遷移検出器と、 前記受信器においてクロック・パルスのソースに接続さ
   れたクロック入力及び前記検出器に接続された信号入力
   を有し、前記方形波パルスにおける連続した立上りエッ
   ジ相互間で生じるクロック・パルスの第１の数をカウン
   トするための第１クロック・パルス・カウンタと、 前記搬送波信号が前記バイナリ信号の変化によって変調
   されない時、前記方形波パルスにおける連続した立上り
   エッジ相互間で生じるクロック・パルスの数に対する第
   １クロック・パルス・カウント値を記憶するための第１
   正規カウント・レジスタと、 前記第１クロック・パルス・カウンタと前記第１正規カ
   ウント・レジスタとの間に接続され、前記クロック・パ
   ルスの第１の数を前記第１クロック・パルス・カウント
   値と比較し、前記バイナリ信号が前記第１状態から前記
   第２状態に変化する時又は前記バイナリ信号が前記第２
   状態から前記第１状態に変化する時にそれぞれ対応した
   第１バイナリ立上り信号又は第２バイナリ立上り信号を
   出力するための第１比較器と、 を含むことによって、前記ソース・バイナリ信号が前記
   受信器において再構成されることを特徴とする位相変調
   無線ＬＡＮ。
9. 【請求項９】前記受信器において前記制限増幅器に接続
   された入力を有し、前記方形波パルスにおける立下りエ
   ッジの発生の瞬間を検出するための立下りエッジ遷移検
   出器と、 前記受信器においてクロック・パルス・ソースに接続さ
   れたクロック入力及び前記検出器に接続された信号入力
   を有し、前記方形波パルスにおける連続した立下りエッ
   ジ相互間で生じるクロック・パルスの第２の数をカウン
   トするための第２クロック・パルス・カウンタと、 前記搬送波信号が前記バイナリ信号の変化によって変調
   されない時、前記方形波パルスにおける連続した立下り
   エッジ相互間で生じるクロック・パルスの数に対する第
   ２クロック・パルス・カウント値を記憶するための第２
   正規カウント・レジスタと、 前記第２クロック・パルス・カウンタと前記第２正規カ
   ウント・レジスタとの間に接続され、前記クロック・パ
   ルスの第２の数を前記第２クロック・パルス・カウント
   値と比較し、前記バイナリ信号が前記第１状態から前記
   第２状態に変化する時又は前記バイナリ信号が前記第２
   状態から前記第１状態に変化する時にそれぞれ対応した
   第１バイナリ立下り信号又は第２バイナリ立下り信号を
   出力するための第２比較器と、 前記第１比較器及び前記第２比較器に接続された入力を
   有し、前記第１バイナリ立上り信号及び前記第１バイナ
   リ立下り信号を結合して、前記バイナリ信号が前記第１
   状態から前記第２状態に変化する時に対応した第１合成
   バイナリ出力とし、前記第１比較器及び前記第２比較器
   に接続された入力を有し、前記第２バイナリ立上り信号
   及び前記第２バイナリ立下り信号を結合して、前記バイ
   ナリ信号が前記第２状態から前記第１状態に変化する時
   に対応した第２合成バイナリ出力とするための結合回路
   と、 を含むことを特徴とする請求項８に記載の位相変調無線
   ＬＡＮ。