JP3003422B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特に、メッキ法及びレーザー照射法を使
用して半導体装置を製造する分野に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a field of manufacturing a semiconductor device using a plating method and a laser irradiation method.
【０００２】[0002]
【従来の技術】従来の半導体装置及びその製造方法につ
いて添付の図面を参照して説明する。図１９乃至図２３
は、従来の半導体装置の製造方法を工程順に示す断面図
である。2. Description of the Related Art A conventional semiconductor device and its manufacturing method will be described with reference to the accompanying drawings. 19 to 23
3A to 3C are cross-sectional views illustrating a conventional method of manufacturing a semiconductor device in the order of steps.
【０００３】図１９に示すように、先ず、約O.5 乃至1.
0 μｍの厚さでシリコン酸化膜により構成される第１絶
縁膜４３を熱ＣＶＤ法により半導体基板４１上に形成す
る。更に、レジストをマスクとした反応性イオンエッチ
ング法により第１絶縁膜４３に約O.5 乃至1.5 μｍ径の
層間接続孔４４を開口する。次に、第１絶縁膜４３をマ
スクとして半導体基板４１の表面にイオン注入法により
拡散層４２を形成する。As shown in FIG. 19, first, about 0.5 to 1.
A first insulating film 43 made of a silicon oxide film having a thickness of 0 μm is formed on a semiconductor substrate 41 by a thermal CVD method. Further, an interlayer connection hole 44 having a diameter of about 0.5 to 1.5 μm is formed in the first insulating film 43 by a reactive ion etching method using a resist as a mask. Next, the diffusion layer 42 is formed on the surface of the semiconductor substrate 41 by ion implantation using the first insulating film 43 as a mask.
【０００４】次に、図２０に示すように、第１絶縁膜４
３上及び層間接続孔４４内部にタングステンにチタンが
１０重量％添加されたチタン―タングステン合金より構
成される第１導電膜層４５をD.C.マグネトロンスパッタ
法により成膜パワー1.0 乃至2.0kW、成膜圧力2 乃至10m
Torr の条件の下で、約0.1 μｍの厚さに形成する。[0004] Next, as shown in FIG.
A first conductive film layer 45 made of a titanium-tungsten alloy obtained by adding 10% by weight of titanium to tungsten on the top 3 and inside the interlayer connection hole 44 by a DC magnetron sputtering method at a film forming power of 1.0 to 2.0 kW and a film forming pressure. 2 to 10m
Under a condition of Torr, it is formed to a thickness of about 0.1 μm.
【０００５】更に、第１導電膜層４５の全面に、例え
ば、金により構成される第２導電膜層４６を第１導電膜
層４５の形成方法と同様の手法を用いて、成膜パワー1.
0 乃至2.0kW、成膜圧力2 乃至10mTorr の条件の下で、
約0.02乃至0.05μｍの厚さに形成する。Further, a second conductive film layer 46 made of, for example, gold is formed on the entire surface of the first conductive film layer 45 by using a method similar to the method of forming the first conductive film layer 45 to have a film forming power of 1 μm. .
Under the conditions of 0 to 2.0 kW and a deposition pressure of 2 to 10 mTorr,
It is formed to a thickness of about 0.02 to 0.05 μm.
【０００６】第１導電膜層４５は後工程で形成する第１
低抵抗金属膜４８及び第２導電膜層４６の構成元素の能
動領域への拡散を防止する層として設けるが、第１低抵
抗金属膜４８と第１導電膜層４５の下層に存在する第１
絶縁膜とを密着させる層としても機能する。The first conductive layer 45 is formed by a first conductive layer 45 formed in a later step.
Although provided as a layer for preventing the constituent elements of the low resistance metal film 48 and the second conductive film layer 46 from diffusing into the active region, the first low resistance metal film 48 and the first conductive layer
It also functions as a layer that makes close contact with the insulating film.
【０００７】第２導電膜層４６は第１低抵抗金属膜４８
の成長時のメッキ電流供給と、メッキ膜の安定した成長
と、第１低抵抗金属膜４８と第１導電膜層４５との間の
密着性確保と、第１導電膜層４５表面のメッキ液からの
保護とを目的として形成されるものである。The second conductive film layer 46 comprises a first low resistance metal film 48
Current supply at the time of growth, stable growth of the plating film, ensuring adhesion between the first low-resistance metal film 48 and the first conductive film layer 45, and a plating solution on the surface of the first conductive film layer 45. It is formed for the purpose of protection from
【０００８】次に、図２１に示すように、ｇ線又はｉ線
を用いたフォトリソグラフィ法により、約1.0 乃至2.0
μｍの厚さを有するフォトレジストにより構成される第
１マスク膜４７を第２導電膜層４６上にパターニングす
る。Next, as shown in FIG. 21, a photolithography method using a g-line or an i-line is performed to about 1.0 to 2.0.
A first mask film 47 made of a photoresist having a thickness of μm is patterned on the second conductive film layer 46.
【０００９】更に、金により構成される第１低抵抗金属
膜４８を通常の電解メッキ法を用いて露出した第２導電
膜層４６上に選択的に約0.5 乃至1.5 μｍの厚さで形成
する。この際、層間接続孔４４が微細である場合、アス
ペクト比が大きい場合又は孔の形状が悪い場合には第１
低抵抗金属膜４８中にボイド（空洞）５６が形成されて
しまう。なお、電解金メッキ液は硫酸及び硫酸金ナトリ
ウム等を主成分とし、これに平坦化剤及びｐＨ安定化剤
等が添加されたものを使用する。このメッキ液は通常１
リットル当たり約10ｇの金を含有する非シアン系のもの
で、中性に近いｐＨ（６乃至８）を有している。金メッ
キ処理はメッキ膜の膜質及び均一性の観点から見て、メ
ッキ温度35乃至60℃、電流密度1 乃至4mA/cm2 の条件下
で行なうことが好ましい。Further, a first low-resistance metal film 48 made of gold is selectively formed on the exposed second conductive film layer 46 to a thickness of about 0.5 to 1.5 μm by using a usual electrolytic plating method. . At this time, if the interlayer connection hole 44 is fine, if the aspect ratio is large, or if the hole shape is bad, the first
A void (cavity) 56 is formed in the low resistance metal film 48. The electrolytic gold plating solution is mainly composed of sulfuric acid, sodium gold sulfate, etc., to which a flattening agent, a pH stabilizer and the like are added. This plating solution is usually 1
It is non-cyan containing about 10 g of gold per liter and has a near neutral pH (6-8). The gold plating is preferably performed at a plating temperature of 35 to 60 ° C. and a current density of 1 to 4 mA / cm 2 from the viewpoint of the quality and uniformity of the plating film.
【００１０】次に、図２２に示すように、有機溶剤を使
用する湿式剥離法又は酸素プラズマを使用するアッシン
グ法により第１マスク膜４７を除去する。更に、第１低
抵抗金属膜４８をエッチングマスクとして第２導電膜層
４６をエッチングし、次いで、第１導電膜層４５もエッ
チングして配線パターン化する。例えば、第１導電膜層
４５がチタン―タングステン合金、第２導電膜層４６が
金により構成されており、これらをウエットエッチング
法で除去する場合、金は濃度10乃至20体積％の王水によ
り温度25乃至50℃のもとでエッチングし、チタン―タン
グステン合金は、濃度50乃至100体積％の過酸化水素水
により温度25乃至45℃条件下でエッチングを行なうこと
が好ましい。Next, as shown in FIG. 22, the first mask film 47 is removed by a wet stripping method using an organic solvent or an ashing method using oxygen plasma. Further, the second conductive film layer 46 is etched using the first low-resistance metal film 48 as an etching mask, and then the first conductive film layer 45 is also etched to form a wiring pattern. For example, when the first conductive film layer 45 is made of a titanium-tungsten alloy and the second conductive film layer 46 is made of gold, and these are removed by a wet etching method, the gold is made of aqua regia having a concentration of 10 to 20% by volume. Etching is performed at a temperature of 25 to 50 ° C., and the titanium-tungsten alloy is preferably etched at a temperature of 25 to 45 ° C. using a hydrogen peroxide solution having a concentration of 50 to 100% by volume.
【００１１】また、ドライエッチング法により除去しよ
うとする場合、第２導電膜層４６の不要部分をＡｒガス
をミリングソースとするイオンミリング法により除去
し、第１導電膜層４５をＣＦ4 又はＳＦ6 等のフッ素系
ガスを使用する反応性イオンエッチング法により除去す
ることもできる。If the second conductive film layer 46 is to be removed by dry etching, an unnecessary portion of the second conductive film layer 46 is removed by ion milling using Ar gas as a milling source, and the first conductive film layer 45 is removed by CF 4 or SF. It can also be removed by a reactive ion etching method using a fluorine-based gas such as 6 .
【００１２】また、第２導電膜層４６をウエットエッチ
ング法、第１導電膜層４５をドライエッチング法により
除去することも可能である。It is also possible to remove the second conductive film layer 46 by wet etching and the first conductive film layer 45 by dry etching.
【００１３】次に、図２３に示すように、ＳｉＨ4 及び
ＮＨ3 を反応ガスとしたプラズマＣＶＤ法により、シリ
コン窒化膜により構成される第２絶縁膜５３を全面に約
0.5乃至1.0 μｍの厚さで形成する。Next, as shown in FIG. 23, a second insulating film 53 made of a silicon nitride film is formed on the entire surface by a plasma CVD method using SiH 4 and NH 3 as reaction gases.
It is formed with a thickness of 0.5 to 1.0 μm.
【００１４】上記工程により半導体基板４１上に拡散層
４２、第１絶縁膜４３、第１導電膜層４５、第２導電膜
層４６、第１低抵抗金属膜４８及び第２絶縁膜５３を形
成する。Through the above steps, a diffusion layer 42, a first insulating film 43, a first conductive film layer 45, a second conductive film layer 46, a first low-resistance metal film 48, and a second insulating film 53 are formed on the semiconductor substrate 41. I do.
【００１５】[0015]
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体装置の製造方法においては、半導体装置
の高集積化が進み、層間接続孔４４の径が微細化した場
合、従来の電解メッキ法により第１低抵抗金属膜４８を
形成するときに、層間接続孔４６中に空洞（ボイド）５
６が形成されてしまい、この空洞５６中の残留物の影響
により欠陥率が増加して製造工程における歩留が増加す
るという問題点がある。However, in the above-described conventional method for manufacturing a semiconductor device, when the integration of the semiconductor device is advanced and the diameter of the interlayer connection hole 44 is reduced, the conventional electrolytic plating method is used. When the first low-resistance metal film 48 is formed, a void (void) 5 is formed in the interlayer connection hole 46.
6 is formed, and there is a problem that the defect rate increases due to the influence of the residue in the cavity 56 and the yield in the manufacturing process increases.
【００１６】更に、製品として完成した後でもボイド中
の残留物及びボイド自身の存在により、特性変動並びに
層間接続部でのエレクトロマイグレーション及びストレ
スマイグレーションによる断線が生じやすくなるなど、
半導体装置の長期的な信頼性が低下するという問題点が
ある。Furthermore, even after the product is completed, the residue in the voids and the existence of the voids themselves tend to cause characteristic fluctuations and disconnection due to electromigration and stress migration at interlayer connection parts.
There is a problem that the long-term reliability of the semiconductor device is reduced.
【００１７】また、第１低抵抗金属膜４８が腐食性の高
い元素の場合は、コロージョンを起こし易く、これによ
っても半導体装置の長期的な信頼性が低下するという問
題点がある。When the first low-resistance metal film 48 is an element having a high corrosiveness, corrosion tends to occur, which also causes a problem that the long-term reliability of the semiconductor device is reduced.
【００１８】本発明はかかる問題点に鑑みてなされたも
のであって、長期的な信頼性が高く、良好な電気特性を
有し、欠陥発生率を低減でき、高い歩留を得ることがで
きる半導体装置の製造方法を提供することを目的とす
る。The present invention has been made in view of the above problems, and has high long-term reliability, good electric characteristics, a reduced defect rate, and a high yield. and to provide a manufacturing method of a semiconductor equipment.
【００１９】[0019]
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、半導体基板上の絶縁膜に、この半導体基
板の表面に形成された拡散層又は半導体基板上の配線層
に整合する位置に層間接続孔が形成された構造を得る工
程と、前記層間接続孔の内面にバリアメタルとなる第１
導電膜層を形成する工程と、この第１導電膜層上にメッ
キ下地膜となる第２導電膜層を形成する工程と、前記層
間接続孔内部及びその周辺部に存在する第２導電膜層上
のみが露出される第１マスク膜を形成する工程と、前記
第１マスク膜をメッキマスクとしてメッキすることによ
り露出した第２導電膜層上に第１低抵抗金属膜を選択的
に形成する工程と、前記第１マスク膜を除去する工程
と、レーザー光を照射して前記第１低抵抗金属膜を溶融
流動させて前記層間接続孔内部に第１低抵抗金属膜を充
填させる工程と、前記絶縁膜上の前記第１及び第２導電
膜層を除去する工程と、前記第１低抵抗金属膜及び前記
絶縁膜上にバリアメタルとなる第３導電膜層を形成する
工程と、この第３導電膜層上にメッキ下地膜となる第４
導電膜層を形成する工程と、この第４導電膜層上に選択
的に配線形成用の第２マスク膜を形成する工程と、前記
第２マスク膜をメッキマスクとしてメッキすることによ
り露出した第４導電膜層上に第２低抵抗金属膜を選択的
に形成する工程と、前記第２マスク膜を除去する工程
と、前記第２低抵抗金属膜をマスクとして前記第３及び
第４導電膜層の不要部分を選択的に除去して前記第３及
び第４導電膜層並びに前記第２低抵抗金属膜からなる配
線を形成する工程と、前記配線上に第２絶縁膜を形成す
る工程と、を有することを特徴とする。According to the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming an insulating film on a semiconductor substrate;
Diffusion layer formed on board surface or wiring layer on semiconductor substrate
To obtain a structure in which interlayer connection holes are formed at positions that match
The first step is to form a barrier metal on the inner surface of the interlayer connection hole.
A step of forming a conductive film layer, and a step of forming a film on the first conductive film layer;
A step of forming a second conductive film layer to be a base film;
On the second conductive film layer existing inside and around the via hole
Forming a first mask film in which only the first mask film is exposed;
By plating using the first mask film as a plating mask,
Selectively forming the first low-resistance metal film on the exposed second conductive film layer
Forming the first mask film and removing the first mask film.
And irradiates a laser beam to melt the first low-resistance metal film
Flow to fill the first low-resistance metal film inside the interlayer connection hole.
Filling the first and second conductive layers on the insulating film.
Removing a film layer, the first low-resistance metal film and the
Forming a third conductive film layer serving as a barrier metal on the insulating film;
And a fourth step of forming a plating base film on the third conductive film layer.
Forming a conductive film layer and selecting on the fourth conductive film layer
Forming a second mask film for wiring formation;
By plating the second mask film as a plating mask
Selectively forming a second low-resistance metal film on the exposed fourth conductive film layer
And removing the second mask film
Using the second low-resistance metal film as a mask,
An unnecessary portion of the fourth conductive film layer is selectively removed to remove the third and fourth conductive layers.
And a fourth conductive film layer and a second low-resistance metal film.
Forming a line, and forming a second insulating film on the wiring
And a step of
【００２０】[0020]
【００２１】[0021]
【作用】本発明に係る半導体装置の製造方法は、第２導
電膜層を形成した層間接続孔の内面に、所定の膜厚で第
１低抵抗金属膜を形成してから、この第１低抵抗金属膜
をレーザー照射により溶融する。この第１低抵抗金属膜
を所定の膜厚に形成しているために、レーザー照射前に
層間接続孔の上部において閉塞してボイドが形成され、
リフローできなくなることがなく、また、レーザー熱に
より下層に悪影響を及ぼすこともない。従って、第１低
抵抗金属膜の形成時にボイドを含んでいても、レーザー
照射により第１低抵抗金属膜は溶融して流動し、ボイド
を浮上させ、ボイドを含まない第１低抵抗金属膜として
層間接続孔内部に充填される。このようにして、ボイド
が内部に含まれていない第１低抵抗金属膜を微細な層間
接続孔中へ形成することができる。これにより、金又は
銅等に代表される電気抵抗の小さな第１低抵抗金属膜及
び第２低抵抗金属膜の下層には、高融点の導電層である
第１導電膜層及び第３導電膜層が、夫々存在するため配
線部のみならず層間接続部においても低い層間接続抵
抗、高いエレクトロマイグレーション及び高いストレス
マイグレーション耐性が得られる。According to a method of manufacturing a semiconductor device according to the present invention, a first low-resistance metal film having a predetermined thickness is formed on the inner surface of an interlayer connection hole in which a second conductive film layer is formed. The resistance metal film is melted by laser irradiation. Since the first low-resistance metal film is formed to a predetermined thickness, a void is formed by closing the upper portion of the interlayer connection hole before laser irradiation,
Reflow cannot be prevented, and the lower layer is not adversely affected by laser heat. Therefore, even if the first low-resistance metal film includes a void when the first low-resistance metal film is formed, the first low-resistance metal film melts and flows by laser irradiation to float the void, and as a first low-resistance metal film containing no void. The inside of the interlayer connection hole is filled. Thus, the first low-resistance metal film containing no voids therein can be formed in the fine interlayer connection hole. Thus, the first conductive film layer and the third conductive film, which are high-melting-point conductive layers, are formed under the first low-resistance metal film and the second low-resistance metal film, each of which has a small electric resistance, such as gold or copper. Since each layer exists, low interlayer connection resistance, high electromigration, and high stress migration resistance can be obtained not only in the wiring portion but also in the interlayer connection portion.
【００２２】本発明に係る半導体装置は、第２導電膜層
を形成した層間接続孔の内面に所定の厚さに形成してか
らレーザーにより溶融して層間接続孔内部に充填する第
１低抵抗金属膜を有している。従って、上述したように
この第１低抵抗金属膜はボイドが内部に含まれておら
ず、配線部のみならず層間接続部においても低い層間接
続抵抗と高いエレクトロマイグレーション及びストレス
マイグレーションを得ることができる。In the semiconductor device according to the present invention, a first low resistance material is formed by forming a predetermined thickness on the inner surface of the interlayer connection hole in which the second conductive film layer is formed, and then melting by laser to fill the inside of the interlayer connection hole. It has a metal film. Therefore, as described above, the first low-resistance metal film does not include voids therein, and can obtain low interlayer connection resistance and high electromigration and stress migration not only in the wiring portion but also in the interlayer connection portion. .
【００２３】更に、第１低抵抗金属膜は周囲を高融点金
属である第１導電膜層及び第３導電膜層により覆われる
構造となっているため、他工程のメッキ液等が侵入する
ことを防止することができ、長期間腐食されにくい。ま
た第１導電膜層及び第３導電膜層により保護されている
ため、反応が進行することも少ない。これにより、低電
気抵抗であるが腐食性が高いために使用しにくかった金
属を使用することができ、また、低電気抵抗であるが反
応性が高くて使用しにくかった金属でも安定して使用す
ることができる。Further, since the first low-resistance metal film has a structure in which the periphery is covered with the first conductive film layer and the third conductive film layer, which are high-melting-point metals, the plating solution or the like in another step may enter. And can be prevented from corroding for a long time. Further, since the first conductive film layer and the third conductive film layer are protected, the reaction hardly proceeds. This makes it possible to use metals that have low electrical resistance but are difficult to use because of their high corrosivity, and that metals that have low electrical resistance but high reactivity are difficult to use. can do.
【００２４】[0024]
【実施例】次に、本発明の実施例について添付の図面を
参照して具体的に説明する。Next, embodiments of the present invention will be specifically described with reference to the accompanying drawings.
【００２５】図１乃至図９は本発明の第１の実施例に係
る半導体装置の製造方法を工程順に示す断面図、図１０
は本実施例方法の１工程を示す平面図である。図１に示
すように、約0.5 乃至1.0 μｍの厚さでシリコン酸化膜
より構成される第１絶縁膜３をＳｉＨ4 ソースの熱ＣＶ
Ｄ法により半導体基板上に形成する。更に、レジストを
マスクとした反応性イオンエッチング法により約0.5 乃
至1.5 μｍ径の層間接続孔４を開口する。次に、第１絶
縁膜３をマスクとして半導体基板１の表面にイオン注入
法により拡散層２を形成する。FIGS. 1 to 9 are sectional views showing a method of manufacturing a semiconductor device according to a first embodiment of the present invention in the order of steps.
FIG. 3 is a plan view showing one step of the method of the present embodiment. As shown in FIG. 1, a first insulating film 3 made of a silicon oxide film having a thickness of about 0.5 to 1.0 μm is formed by heat CV of a SiH 4 source.
It is formed on a semiconductor substrate by the D method. Further, an interlayer connection hole 4 having a diameter of about 0.5 to 1.5 μm is formed by a reactive ion etching method using a resist as a mask. Next, the diffusion layer 2 is formed on the surface of the semiconductor substrate 1 by ion implantation using the first insulating film 3 as a mask.
【００２６】次に、図２に示すように、タングステンに
チタンが１０重量％添加されたチタン―タングステン合
金により構成される第１導電膜層５を通常のD.C.マグネ
トロンスパッタ法により成膜パワー1.0 乃至2.0 kW及び
成膜圧力 1乃至10mTorr の条件下で、約0.1 μｍの厚さ
に全面に形成する。Next, as shown in FIG. 2, a first conductive film layer 5 composed of a titanium-tungsten alloy obtained by adding 10% by weight of titanium to tungsten is formed with a film forming power of 1.0 to 1.0 by a normal DC magnetron sputtering method. Under a condition of 2.0 kW and a film forming pressure of 1 to 10 mTorr, a film is formed over the entire surface to a thickness of about 0.1 μm.
【００２７】更に、この第１導電膜層５上に、例えば金
により構成される第２導電膜層６を第１導電膜層５の形
成方法と同様の手法により成膜パワー0.2 乃至1.0kw 及
び成膜圧力2 乃至10mTorr の条件の下で、約0.02乃至0.
05μｍの厚さに形成する。第１導電膜層５は後工程で形
成する第１低抵抗金属膜８の構成元素の拡散防止膜（バ
リアメタル）として作用し、また第１低抵抗金属膜８と
第１絶縁膜３との間の密着層として作用するものであ
る。Further, a second conductive film layer 6 made of, for example, gold is formed on the first conductive film layer 5 by a method similar to the method of forming the first conductive film layer 5 with a film forming power of 0.2 to 1.0 kw. Under a condition of a film forming pressure of 2 to 10 mTorr, about 0.02 to 0.
It is formed to a thickness of 05 μm. The first conductive film layer 5 functions as a diffusion prevention film (barrier metal) for the constituent elements of the first low-resistance metal film 8 formed in a later step, and serves as a barrier between the first low-resistance metal film 8 and the first insulating film 3. It functions as an adhesion layer between them.
【００２８】第２導電膜層６はメッキ時の下地（メッキ
電流供給層）となり、後工程においてメッキ法により形
成される第１低抵抗金属膜８の形成時に安定した成長を
促し、第１低抵抗金属膜８の密着性を確保し、また、第
１導電膜層５の表面をメッキ液から保護することを目的
として形成されるものである。The second conductive film layer 6 serves as a base (plating current supply layer) at the time of plating, and promotes stable growth at the time of forming the first low-resistance metal film 8 formed by plating in a later step. It is formed for the purpose of ensuring the adhesion of the resistance metal film 8 and protecting the surface of the first conductive film layer 5 from the plating solution.
【００２９】次に、図３に示すように、既知の技術であ
るｇ線又はｉ線を使用するフォトリソグラフィ法によ
り、第２導電膜層６上にフォトレジストにより構成され
る第１マスク膜７を約1.0 乃至 2.0μｍの厚さでパター
ニングする。この第１マスク膜７は層間接続孔４とその
周辺部のみの第２導電膜層６とが露出されるパターンを
有するものであり、半導体装置の素子間を接続する配線
パターンを形成するためのマスクとは異なる。Next, as shown in FIG. 3, a first mask film 7 made of a photoresist is formed on the second conductive film layer 6 by a photolithography method using a known g-line or i-line. Is patterned to a thickness of about 1.0 to 2.0 μm. The first mask film 7 has a pattern in which the interlayer connection hole 4 and the second conductive film layer 6 only in the peripheral portion thereof are exposed, and is used for forming a wiring pattern for connecting elements of the semiconductor device. Different from mask.
【００３０】更に、第２導電膜層６上の第１マスク膜７
に覆われていない領域に金により構成される第１低抵抗
金属膜８を通常の電解金メッキ法により約0.2 乃至0.6
μｍの厚さで、層間接続孔４内面及び第２導電膜層６が
露出している領域に形成する。この際、メッキ電流は下
層に存在する第１導電膜層５及び第２導電膜層６を通じ
て供給される。第１低抵抗金属膜８の膜厚は層間接続孔
４の径の約１／３とすることが望ましい。第１低抵抗金
属膜８をそれ以上の厚さで形成した場合、後工程でのレ
ーザーリフロー前に層間接続孔４内部にボイドが形成さ
れ、うまくリフローできなくなる可能性があるためであ
る。電解金メッキ液は硫酸及び硫酸金ナトリウム等を主
成分とし、これに平坦化剤及びｐＨ安定化剤等が添加さ
れたものを使用する。このメッキ液は通常１リットル当
たり約10g の金を含有する非シアン系のもので、中性に
近いｐＨ（６〜８）を有している。また、メッキ作業は
メッキ膜の膜質及び均一性の観点から見て、メッキ温度
35乃至60℃、電流密度1 乃至4mA/cm2 の条件下で実施す
ることが好ましい。Further, the first mask film 7 on the second conductive film layer 6
The first low-resistance metal film 8 made of gold is applied to a region not covered with the metal by about 0.2 to 0.6 by a usual electrolytic gold plating method.
It is formed with a thickness of μm in the inner surface of the interlayer connection hole 4 and the region where the second conductive film layer 6 is exposed. At this time, the plating current is supplied through the first conductive film layer 5 and the second conductive film layer 6 existing below. It is desirable that the thickness of the first low-resistance metal film 8 be about １ ／ of the diameter of the interlayer connection hole 4. This is because if the first low-resistance metal film 8 is formed with a thickness larger than that, voids may be formed inside the interlayer connection hole 4 before laser reflow in a later step, and the reflow may not be performed properly. The electrolytic gold plating solution contains sulfuric acid, sodium gold sulfate or the like as a main component, to which a flattening agent, a pH stabilizer and the like are added. This plating solution is a non-cyan type plating solution usually containing about 10 g of gold per liter, and has a pH near neutral (6 to 8). Also, the plating operation should be performed at the plating temperature from the viewpoint of the quality and uniformity of the plating film.
It is preferable to carry out under the conditions of 35 to 60 ° C. and current density of 1 to 4 mA / cm 2 .
【００３１】図１０において、図中のＡ−Ａ切断面が、
図３に示す縦断面に相当する。図１０中、Ｌで示した層
間接続孔４の縁から第１マスク膜７の端までの適性マー
ジン量は、層間接続孔４の径、アスペクト比及び後に形
成する第１低抵抗金属膜の膜厚に依存するが、基本的に
は層間接続孔４の約１／３の値を目安とする。In FIG. 10, the section taken along the line AA in FIG.
This corresponds to the longitudinal section shown in FIG. In FIG. 10, the appropriate margin from the edge of the interlayer connection hole 4 to the end of the first mask film 7 indicated by L is the diameter of the interlayer connection hole 4, the aspect ratio, and the film of the first low-resistance metal film to be formed later. Although it depends on the thickness, basically a value of about １ ／ of the interlayer connection hole 4 is used as a guide.
【００３２】次に、図４に示すように、酸素プラズマを
使用するアッシング法及び有機溶剤を使用する湿式剥離
法等により第１マスク膜７を除去した後、ＸｅＣｌを光
源とする波長 308nmのエキシマレーザーをパルス照射す
る。これにより、第１低抵抗金属膜８が溶融及び流動し
て、層間接続孔４内部に充填する。照射のパルス間隔及
びパルスエネルギー密度等の照射条件は、第１低抵抗金
属膜８の反射率、膜厚及び埋め込み深さ等により変化さ
せる必要があるが、通常、パルス間隔は数乃至数10nsec
にして、パルスエネルギー密度は約0.2 乃至1.0 J/cm2
とすることが好ましい。また、過剰なエネルギーで照射
した場合、供給される熱により下層に存在するｐｎ接合
の破壊が生じることもあるため注意が必要である。第１
低抵抗金属膜８及び第２導電膜層６の界面には両者の反
応層が形成されるが、レーザー照射前後で構造的相違は
生じない。Next, as shown in FIG. 4, after removing the first mask film 7 by an ashing method using oxygen plasma or a wet stripping method using an organic solvent, an excimer having a wavelength of 308 nm using XeCl as a light source. The laser is pulsed. Thereby, the first low-resistance metal film 8 melts and flows and fills the inside of the interlayer connection hole 4. Irradiation conditions such as the pulse interval and pulse energy density of the irradiation need to be changed depending on the reflectivity, the film thickness, the buried depth of the first low-resistance metal film 8, and the pulse interval is usually several to several tens of nanoseconds.
And the pulse energy density is about 0.2 to 1.0 J / cm 2
It is preferable that In addition, when irradiation is performed with excessive energy, care must be taken because the supplied heat may destroy the pn junction existing in the lower layer. First
At the interface between the low resistance metal film 8 and the second conductive film layer 6, a reaction layer of both is formed, but no structural difference occurs before and after laser irradiation.
【００３３】次に、図５に示すように、露出している第
２導電膜層６を王水により除去し、次いで、第１導電膜
層５をＣＦ4 及びＳＦ6 等のフッ素系ガスを使用する反
応性イオンエッチング法により異方性エッチングを施し
て除去する。Next, as shown in FIG. 5, the exposed second conductive film layer 6 is removed with aqua regia, and then the first conductive film layer 5 is cleaned with a fluorine-based gas such as CF 4 and SF 6. Anisotropic etching is performed by a reactive ion etching method to be used and removed.
【００３４】次に、図６に示すように、チタン−タング
ステン合金により構成される第３導電膜層９をD.C.マグ
ネトロンスパッタ法により、成膜パワー1.0 乃至2.0 K
W、成膜圧力1 乃至10mTorr の条件の下で、約0.05μｍ
の厚さに全面に成形する。更に、金により構成される第
４導電膜層１０を同様の手法により成膜パワー0.2 乃至
1.0 KW、成膜圧力2 乃至10mTorr の条件で第３導電膜層
９上に約0.02乃至0.05μｍの厚さに形成する。Next, as shown in FIG. 6, a third conductive film layer 9 made of a titanium-tungsten alloy is formed by a DC magnetron sputtering method with a film forming power of 1.0 to 2.0 K.
W, about 0.05 μm under the conditions of film formation pressure of 1 to 10 mTorr
The entire surface is formed to a thickness of. Further, the fourth conductive film layer 10 made of gold is formed with a film forming power of 0.2 to
A film having a thickness of about 0.02 to 0.05 μm is formed on the third conductive film layer 9 under the conditions of 1.0 KW and a film forming pressure of 2 to 10 mTorr.
【００３５】次に、図７に示すように、ｇ線又はｉ線を
使用するフォトリソグラフィー法により、第４導電膜層
１０上にフォトレジストにより構成される第２マスク膜
１１を約1.0 乃至2.0 μｍの厚さでパターニングする。
このマスク膜は半導体装置の素子間を接続する配線パタ
ーンを形成するためのものであり、前工程で使用した層
間接続孔４への第１低抵抗金属膜８充填用の第１マスク
膜７とは異なるものである。Next, as shown in FIG. 7, a second mask film 11 made of a photoresist is formed on the fourth conductive film layer 10 by a photolithography method using a g-line or an i-line for about 1.0 to 2.0. Pattern with a thickness of μm.
This mask film is for forming a wiring pattern for connecting the elements of the semiconductor device. The first mask film 7 for filling the first low-resistance metal film 8 into the interlayer connection holes 4 used in the previous step is formed. Are different.
【００３６】更に、第２マスク膜が形成されてなく第４
導電膜層１０が露出している領域に金により構成される
第２低抵抗金属膜１２を通常の電解金メッキ法により約
0.5乃至1.5 μｍの厚さで形成する。Further, since the second mask film is not formed and the fourth
The second low-resistance metal film 12 made of gold is applied to a region where the conductive film layer 10 is exposed by a usual electrolytic gold plating method.
It is formed with a thickness of 0.5 to 1.5 μm.
【００３７】次に、図８に示すように、酸素プラズマを
用いたアッシング法及び有機溶剤を用いた剥離法により
第２マスク膜１１を除去する。次いで、第２低抵抗金属
膜１２をエッチングマスクとしたウエットエッチング法
により第４導電膜層１０の不要部分と第３導電膜層９の
不要部分を順次除去して配線パターン化する。Next, as shown in FIG. 8, the second mask film 11 is removed by an ashing method using oxygen plasma and a peeling method using an organic solvent. Next, unnecessary portions of the fourth conductive film layer 10 and unnecessary portions of the third conductive film layer 9 are sequentially removed by a wet etching method using the second low-resistance metal film 12 as an etching mask to form a wiring pattern.
【００３８】第３導電膜層９はチタン−タングステン合
金により構成されており、第４導電膜層１０は金により
構成されている。これらをウエットエッチング法により
除去する場合、第４導電膜層１０の金は10乃至20vol ％
の王水を使用して25乃至50℃の温度でエッチングし、第
３導電膜層９のチタン−タングステン合金は50乃至100v
ol％の過酸化水素水を用いて25乃至45℃の温度でエッチ
ングを実施する。これにより、サイドエッチングの少な
い良好な配線形状を得ることができる。このエッチング
工程において第２低抵抗金属膜１２は若干エッチングさ
れるため、成膜時の厚みは、この膜減少を考慮して決定
する必要がある。前記ウエットエッチング法は、第２低
抵抗金属膜１２に対するイオンのアタックがないため、
ドライエッチング法よりも、表面の損傷を抑制できると
いう利点を有している。The third conductive film layer 9 is made of a titanium-tungsten alloy, and the fourth conductive film layer 10 is made of gold. When these are removed by a wet etching method, the gold of the fourth conductive film layer 10 is 10 to 20 vol%.
Etching is performed at a temperature of 25 to 50 ° C. using aqua regia, and the titanium-tungsten alloy of the third conductive layer 9 is 50 to 100 V
Etching is performed at a temperature of 25 to 45 ° C. using ol% hydrogen peroxide solution. Thereby, a favorable wiring shape with less side etching can be obtained. Since the second low-resistance metal film 12 is slightly etched in this etching step, the thickness at the time of film formation needs to be determined in consideration of the reduction of the film. The wet etching method has no ion attack on the second low-resistance metal film 12,
There is an advantage that surface damage can be suppressed as compared with the dry etching method.
【００３９】次に、図９に示すように、全面にＳｉＨ4
及びＮ2 Ｏを使用しているプラズマＣＶＤによりシリコ
ン酸化膜により構成される第２絶縁膜１３を約0.5 乃至
1.0μｍの厚さで形成する。Next, as shown in FIG. 9, SiH 4 on the entire surface
And a second insulating film 13 formed of a silicon oxide film by plasma CVD using N 2 O.
It is formed with a thickness of 1.0 μm.
【００４０】上述の工程により形成された半導体装置
は、層間接続孔４の内部の第２導電膜層６上に、電解金
メッキ法により層間接続孔４の径の約１／３の膜厚で第
１低抵抗金属膜８を形成して、この第１低抵抗金属膜８
をレーザー照射により溶融する。この第１低抵抗金属膜
８を所定の膜厚にすることにより、レーザー照射前に層
間接続孔４の上部において閉塞してボイドが形成され、
リフローできなくなることがなく、また、レーザー熱に
より下層に悪影響を及ぼすこともない。更に、ボイドが
発生しても、後工程のレーザー熱源により第１低抵抗金
属膜８の全域が溶融されて、ボイドを浮上させることが
できる。従って、この溶融した金属は流動して、ボイド
等の欠陥を浮上させてボイド等に含まれていない第１低
抵抗金属膜８を微細な層間接続孔内部に形成することが
できる。これにより、金及び銅に代表される電気抵抗の
小さな第１低抵抗金属膜８及び第２低抵抗金属膜１２の
下層には、高融点の導電層である第１導電膜層５及び第
３導電膜層９が、夫々存在するため配線部のみならず層
間接続部においても低い層間接続抵抗、高いエレクトロ
マイグレーション及び高いストレスマイグレーション耐
性が得られる。The semiconductor device formed by the above-described process has a thickness of about ３ of the diameter of the interlayer connection hole 4 formed on the second conductive film 6 inside the interlayer connection hole 4 by electrolytic gold plating. (1) forming a first low-resistance metal film 8;
Is melted by laser irradiation. By setting the first low-resistance metal film 8 to a predetermined thickness, a void is formed by closing the upper part of the interlayer connection hole 4 before laser irradiation,
Reflow cannot be prevented, and the lower layer is not adversely affected by laser heat. Furthermore, even if a void is generated, the entire area of the first low-resistance metal film 8 is melted by a laser heat source in a later step, and the void can be raised. Therefore, the molten metal flows and causes defects such as voids to float, whereby the first low-resistance metal film 8 not included in the voids or the like can be formed inside the fine interlayer connection hole. As a result, the first conductive film layer 5 and the third conductive film 5, which are conductive layers having a high melting point, are formed under the first low-resistance metal film 8 and the second low-resistance metal film 12 having low electric resistance typified by gold and copper. Since the conductive film layers 9 are respectively provided, low interlayer connection resistance, high electromigration, and high stress migration resistance can be obtained not only in the wiring portion but also in the interlayer connection portion.
【００４１】更に、第１低抵抗金属膜８は周囲を第２導
電膜層６及び第３導電膜層９の金属層により覆われる構
造となっているため、他工程のメッキ液等が侵入するこ
とを防止することができ、長期間腐食されにくい。また
前記金属層により保護されているため、シリコン系酸化
膜及び窒化膜により反応が進行することも少ない。Further, since the first low-resistance metal film 8 has a structure in which the periphery is covered with the metal layers of the second conductive film layer 6 and the third conductive film layer 9, a plating solution or the like in another process enters. Can be prevented, and is not easily corroded for a long time. Further, since the metal layer protects the silicon-based oxide film and the nitride film, the reaction hardly proceeds.
【００４２】これにより、従来の半導体装置と比較し
て、高い長期信頼性及び良好な電気特性を有する微細な
半導体装置を、従来よりも高い歩留の製造工程によって
安定して得ることができる。As a result, a fine semiconductor device having higher long-term reliability and better electrical characteristics than the conventional semiconductor device can be stably obtained by a manufacturing process with a higher yield than before.
【００４３】図１１乃至図１８は本発明の第２の実施例
に係る半導体装置の製造方法を工程順に示す断面図であ
る。FIGS. 11 to 18 are sectional views showing a method of manufacturing a semiconductor device according to a second embodiment of the present invention in the order of steps.
【００４４】先ず、図１１に示すように、半導体基板２
１上にＳｉＨ4 を反応ガスとした熱ＣＶＤ法により0.50
μｍの厚さを有する第１絶縁膜２３を形成する。この第
１絶縁膜２３上に、厚さ約0.05μｍのチタン及び約0.1
μｍの窒化チタンにより構成されるバリアメタル層３４
ａを選択的に形成する。また、このバリアメタル層３４
ａ上に厚さ約0.02乃至0.05μｍのスパッタ金膜３４ｂを
形成する。更に、このスパッタ金膜３４ｂ上に約0.8 乃
至1.1 μｍの厚さを有する金メッキ膜３４ｃを形成す
る。これにより、バリアメタル層３４ａ、スパッタ金膜
３４ｂ及び金メッキ膜３４ｃにより構成される下層配線
３４を形成することができる。この金メッキ膜３４ｃ及
び第１絶縁膜２３上にＳｉＨ4 ガス及びＮ2 Ｏガスを用
いたプラズマＣＶＤ法により厚さ約0.5 乃至1.0 μｍの
シリコン酸化膜により構成される第２絶縁膜３３を形成
する。更に、この第２絶縁膜に反応性イオンエッチング
法を用いて、金メッキ膜３４ｃ上の一部の領域の第２絶
縁膜を除去して開口し、約0.5 乃至1.0 μｍの径を有す
る層間接続孔２４を形成する。このバリアメタル層３４
ａのチタンはターゲットとしてスパッタガスにアルゴン
を使用するD.C.マグネトロンスパッタ法により形成し、
窒化チタンはスパッタガスに窒素及びアルゴンの混合ガ
スを使用する反応性スパッタ法により形成することがで
きる。First, as shown in FIG.
0.50 by thermal CVD using SiH 4 as a reaction gas.
A first insulating film 23 having a thickness of μm is formed. On the first insulating film 23, titanium having a thickness of about 0.05 μm and about 0.1 μm
barrier metal layer 34 made of μm titanium nitride
a is selectively formed. The barrier metal layer 34
A sputtered gold film 34b having a thickness of about 0.02 to 0.05 μm is formed on a. Further, a gold plating film 34c having a thickness of about 0.8 to 1.1 μm is formed on the sputtered gold film 34b. As a result, the lower wiring 34 composed of the barrier metal layer 34a, the sputtered gold film 34b, and the gold plating film 34c can be formed. A second insulating film 33 made of a silicon oxide film having a thickness of about 0.5 to 1.0 μm is formed on the gold plating film 34c and the first insulating film 23 by a plasma CVD method using SiH 4 gas and N 2 O gas. . Further, the second insulating film is partially opened on the gold plating film 34c by using a reactive ion etching method to remove the second insulating film, and the second insulating film is opened to form an interlayer connection hole having a diameter of about 0.5 to 1.0 μm. 24 are formed. This barrier metal layer 34
The titanium of a is formed by a DC magnetron sputtering method using argon as a sputtering gas as a target,
Titanium nitride can be formed by a reactive sputtering method using a mixed gas of nitrogen and argon as a sputtering gas.
【００４５】また、スパッタ金膜３４ｂはD.C.マグネト
ロンスパッタ法により、成膜パワー0.2 乃至1.0 KW、成
膜圧力 2乃至10mTorr の条件の下で形成することができ
る。また、メッキ金膜３４ｃは第１の実施例で示した通
りのフォトレジストを使用する電解金メッキ法により形
成し、配線パターン化も第１の実施例で示したエッチン
グ技術を用いる。The sputtered gold film 34b can be formed by DC magnetron sputtering under the conditions of a film forming power of 0.2 to 1.0 KW and a film forming pressure of 2 to 10 mTorr. The plated gold film 34c is formed by the electrolytic gold plating method using a photoresist as shown in the first embodiment, and the wiring pattern is formed by the etching technique shown in the first embodiment.
【００４６】次に、図１２に示すように、チタン及び窒
化チタンの２層膜より構成される第１導電膜層２５を、
チタンを約0.05μｍ、また、窒化チタンを約0.1 μｍの
厚さで全面に形成する。更に、第１導電膜層２５上に、
例えば、銅により構成される第２導電膜層２６をD.C.マ
グネトロンスパッタ法により約0.02乃至0.05μｍの厚さ
で形成する。この第１導電膜層２５は後工程で形成する
第１低抵抗金属膜２８の構成元素の下層への拡散防止膜
として作用し、更に、第１低抵抗金属膜２８と第２絶縁
膜３３との間の密着層として作用する。Next, as shown in FIG. 12, a first conductive film layer 25 composed of a two-layer film of titanium and titanium nitride is formed.
Titanium is formed on the entire surface with a thickness of about 0.05 μm and titanium nitride with a thickness of about 0.1 μm. Further, on the first conductive film layer 25,
For example, the second conductive film layer 26 made of copper is formed to a thickness of about 0.02 to 0.05 μm by DC magnetron sputtering. The first conductive film layer 25 functions as a diffusion preventing film below the constituent elements of the first low-resistance metal film 28 formed in a later step, and furthermore, the first low-resistance metal film 28 and the second insulating film 33 Acts as an adhesion layer between the layers.
【００４７】また、第２導電膜層２６はメッキ時のメッ
キ電流供給層として働いて第１低抵抗金属膜２８形成時
の安定した成長を促し、更に、第１低抵抗金属膜の周囲
にあって第１導電膜層２５表面のメッキ液から第１低抵
抗金属膜２８を保護することを目的として形成する。Further, the second conductive film layer 26 functions as a plating current supply layer at the time of plating to promote stable growth at the time of forming the first low-resistance metal film 28, and furthermore, is formed around the first low-resistance metal film. To protect the first low-resistance metal film 28 from the plating solution on the surface of the first conductive film layer 25.
【００４８】次に，ｇ線又はｉ線を用いたフォトリソグ
ラフィー法により、第２導電膜層２６上にフォトレジス
トにより構成される第１マスク膜２７を約1.0 乃至2.0
μｍの厚さでパターニングする。この第１マスク膜２７
も第１の実施例と同様に、層間接続孔２４とその周辺部
のみの第２導電膜層２６が露出されるようなパターンを
有するものである。Next, a first mask film 27 made of a photoresist is formed on the second conductive film layer 26 by a photolithography method using a g-line or an i-line by about 1.0 to 2.0.
Pattern with a thickness of μm. This first mask film 27
Similarly to the first embodiment, the second conductive film layer has a pattern such that only the interlayer connection hole 24 and the second conductive film layer 26 in the peripheral portion thereof are exposed.
【００４９】更に、電解メッキ法により銅により構成さ
れる第１低抵抗金属膜２８を層間接続孔２４内部及び第
２導電膜層２６上の第１マスク膜２７が形成されていな
い領域に約0.2 乃至0.4 μｍの厚さで形成する。この電
解メッキ工程においては析出させる銅膜の均一性が重要
となるため、メッキ液は硫酸銅、金属銅及び硫酸が、夫
々、60乃至100 、15乃至25及び170 乃至220 g/l 含まれ
てメッキ膜厚の高均一性が得やすいものとなっており、
これに少量の塩素及び平坦化剤等の添加剤を含有したも
のを使用する。また、メッキ作業は、温度が20乃至30℃
で実施し、電流密度が1 乃至3 mA/cm2の条件のもとで実
施する。これにより、平坦で均一性の高い銅膜を形成す
ることができる。Further, a first low-resistance metal film 28 made of copper by electrolytic plating is applied to the inside of the interlayer connection hole 24 and the region on the second conductive film layer 26 where the first mask film 27 is not formed. To have a thickness of about 0.4 μm. In this electrolytic plating step, the uniformity of the copper film to be deposited is important, so the plating solution contains copper sulfate, metallic copper and sulfuric acid, respectively, at 60 to 100, 15 to 25, and 170 to 220 g / l. It is easy to obtain high uniformity of plating film thickness,
A material containing a small amount of chlorine and additives such as a leveling agent is used. In addition, the temperature of the plating operation is 20-30 ° C.
And under a condition of a current density of 1 to 3 mA / cm 2 . Thereby, a flat and highly uniform copper film can be formed.
【００５０】次に、図１３に示すように、酸素プラズマ
又は有機溶剤を使用して第１マスク膜２７を除去する。
更に、ＸｅＣｌを光源とした波長308nm のエキシマレー
ザーを第１低抵抗金属膜２８にパルス照射する。これに
より、第１低抵抗金属膜２８が溶融して流動し、層間接
続孔２４内部へ充填する。照射のパルス間隔及びパルス
エネルギー密度等の照射条件は、第１低抵抗金属膜２８
の反射率、膜厚及び埋め込み深さ等により変化させる必
要がある。例えば、パルス間隔は、約数乃至数10nsecに
して、パルスエネルギー密度は約0.2 乃至1.0J/cm2の条
件で実施する。過剰なエネルギーでエキシマレーザーを
照射した場合、供給される熱により下層配線３４が溶融
したり第２絶縁膜３３にクラックが発生する。Next, as shown in FIG. 13, the first mask film 27 is removed using oxygen plasma or an organic solvent.
Further, the first low-resistance metal film 28 is pulse-irradiated with an excimer laser having a wavelength of 308 nm using XeCl as a light source. As a result, the first low-resistance metal film 28 melts and flows and fills the inside of the interlayer connection hole 24. Irradiation conditions such as an irradiation pulse interval and a pulse energy density are determined by the first low-resistance metal film 28.
Need to be changed depending on the reflectance, film thickness, burying depth, and the like. For example, the pulse interval is about several to several tens of nanoseconds, and the pulse energy density is about 0.2 to 1.0 J / cm 2 . When the excimer laser is irradiated with excessive energy, the lower wiring 34 is melted or cracks occur in the second insulating film 33 due to the supplied heat.
【００５１】次に、図１４に示すように、露出している
第２導電膜層２６をＣＣｌ4 及びＢＣｌ3 等の塩素系ガ
スを使用する反応性イオンエッチング法により除去し
て、更に、露出している第１導電膜層２３も同じく塩素
系ガスを使用する反応性イオンエッチング法によりエッ
チバックして第２絶縁膜３３を露出させる。Next, as shown in FIG. 14, the exposed second conductive film layer 26 is removed by a reactive ion etching method using a chlorine-based gas such as CCl 4 and BCl 3. The first conductive film layer 23 is also etched back by a reactive ion etching method using a chlorine-based gas to expose the second insulating film 33.
【００５２】次に、図１５に示すように、窒化チタンに
より構成される第３導電膜層２９を反応性スパッタ法に
より、約0.05乃至0.1 μｍの厚さで全面に形成する。更
に、金により構成される第４導電膜層３０を第３導電膜
層２９上に約0.02乃至0.05μｍの厚さでスパッタ法によ
り形成する。また、ｇ線又はｉ線を用いたフォトリソグ
ラフィー法により、第４導電膜層３０上にフォトレジス
トにより構成される第２マスク膜３１を約1.0 乃至2.0
μｍの厚さでパターニングする。この第２マスク膜３１
は第１マスク膜２７とは異なり半導体装置の素子間を接
続する配線パターンを形成するためのものである。Next, as shown in FIG. 15, a third conductive film layer 29 made of titanium nitride is formed on the entire surface by a reactive sputtering method to a thickness of about 0.05 to 0.1 μm. Further, a fourth conductive film layer 30 made of gold is formed on the third conductive film layer 29 to a thickness of about 0.02 to 0.05 μm by a sputtering method. Further, a second mask film 31 made of a photoresist is formed on the fourth conductive film layer 30 by a photolithography method using a g-line or an i-line by about 1.0 to 2.0.
Pattern with a thickness of μm. This second mask film 31
Is for forming a wiring pattern for connecting elements of a semiconductor device, unlike the first mask film 27.
【００５３】次に、図１６に示すように、第４導電膜層
３０上の第２マスク膜３１が形成されていない領域に、
金により構成される第２低抵抗金属膜３２を電解金メッ
キ法により約0.5 乃至1.5 μｍの厚さで形成する。更
に、酸素プラズマを用いたアッシング法及び有機溶剤を
使用する剥離法により第２マスク膜３１を除去する。Next, as shown in FIG. 16, a region on the fourth conductive film layer 30 where the second mask film 31 is not formed,
A second low-resistance metal film 32 made of gold is formed to a thickness of about 0.5 to 1.5 μm by electrolytic gold plating. Further, the second mask film 31 is removed by an ashing method using oxygen plasma and a peeling method using an organic solvent.
【００５４】次に、図１７に示すように、第２低抵抗金
属膜３２をエッチングマスクとして第４導電膜層３０の
不要部分及び第３導電膜層２９の不要部分を順次除去し
て配線パターン化する。この第３導電膜層２９は窒化チ
タンより構成され、ＣＣｌ4及びＢＣｌ3 等の塩素系ガ
スを使用する反応性イオンエッチング法により除去する
ことができ、金により構成される第４導電膜層３０は、
Ａｒイオンミリング法でエッチングして除去することが
できる。また、このエッチング工程において、第２低抵
抗金属膜３２は若干エッチングされるため、第２低抵抗
金属膜３２の成膜時の厚さは、この膜減少を考慮して決
定する。Next, as shown in FIG. 17, unnecessary portions of the fourth conductive film layer 30 and unnecessary portions of the third conductive film layer 29 are sequentially removed using the second low-resistance metal film 32 as an etching mask to form a wiring pattern. Become The third conductive film layer 29 is made of titanium nitride, can be removed by a reactive ion etching method using a chlorine-based gas such as CCl 4 and BCl 3, and is made of gold. Is
It can be removed by etching by Ar ion milling. Further, in this etching step, the second low-resistance metal film 32 is slightly etched, so that the thickness of the second low-resistance metal film 32 at the time of film formation is determined in consideration of the film reduction.
【００５５】次に、図１８に示すように、全面にＳｉＨ
4 及びＮ2 Ｏを使用するプラズマＣＶＤによりシリコン
酸化膜から構成される第３絶縁膜３５を約0.5 乃至1.0
μｍの厚さで形成する。Next, as shown in FIG.
4 and N third insulating film 35 of about 0.5 to 1.0 comprised of silicon oxide film by plasma CVD that uses 2 O
It is formed with a thickness of μm.
【００５６】本実施例方法により製造された半導体装置
は、第１の実施例と同様に層間接続孔２４の内部の第２
導電膜層２６上に、電解金メッキ法により層間接続孔２
４の径の約１／３の膜厚で第１低抵抗金属膜２８を形成
して、この第１低抵抗金属膜２８をレーザー照射により
溶融しているためにボイド等の欠陥を浮上させてボイド
が内部に含まれていない第１低抵抗金属膜２８を微細な
層間接続孔２４中へ形成することができる。The semiconductor device manufactured by the method of this embodiment is similar to that of the first embodiment in that the second
The interlayer connection hole 2 is formed on the conductive film layer 26 by electrolytic gold plating.
The first low-resistance metal film 28 is formed to have a thickness of about の of the diameter of No. 4, and the first low-resistance metal film 28 is melted by laser irradiation, so that defects such as voids are floated. The first low resistance metal film 28 having no voids therein can be formed in the fine interlayer connection hole 24.
【００５７】これにより、第１の実施例と同様に、配線
部のみならず層間接続部においても低い層間接続抵抗、
高いエレクトロマイグレーション及び高いストレスマイ
グレーション耐性を得ることができる。Thus, similarly to the first embodiment, low interlayer connection resistance can be obtained not only in the wiring portion but also in the interlayer connection portion.
High electromigration and high stress migration resistance can be obtained.
【００５８】また、第１低抵抗金属膜２８は周囲を第２
導電膜層２６及び第３導電膜層２９により覆われる構造
となっているため、他工程のメッキ液等が侵入すること
を防止することができ、長期間腐食されにくいコロージ
ョン耐性の高いものとなっている。The first low-resistance metal film 28 is surrounded by a second
Since the structure is covered with the conductive film layer 26 and the third conductive film layer 29, it is possible to prevent the plating solution or the like in another process from invading, and it is possible to prevent corrosion for a long time and to have high corrosion resistance. ing.
【００５９】更に、主導電材料となる第２低抵抗金属膜
３２の下層にも高融点金属膜層である第３導電膜層及び
第４導電膜層が存在するため、配線部及び層間接続部の
両者において従来と比較して高い長期信頼性を有する微
細な半導体装置を得ることができる。Further, since the third conductive film layer and the fourth conductive film layer, which are the refractory metal film layers, also exist under the second low-resistance metal film 32 serving as the main conductive material, the wiring portion and the interlayer connection portion are provided. In both cases, a fine semiconductor device having higher long-term reliability as compared with the related art can be obtained.
【００６０】これにより、従来の半導体装置と比較し
て、高い長期信頼性及び良好な電気特性を有する微細な
半導体装置を、従来よりも高い歩留の製造工程によって
安定して得ることができる。As a result, a fine semiconductor device having higher long-term reliability and better electrical characteristics than the conventional semiconductor device can be stably obtained by a manufacturing process with a higher yield than before.
【００６１】なお、第１の実施例の半導体基板１の表面
に形成される層は、上述の拡散層に限定されず、他結晶
シリコン、チタンシリサイド又はタングステンシリサイ
ドのような金属ケイ化物も使用することができる。Incidentally, the layer formed on the surface of the semiconductor substrate 1 of the first embodiment is not limited to the above-mentioned diffusion layer, but also uses a metal silicide such as other crystalline silicon, titanium silicide or tungsten silicide. be able to.
【００６２】また、第１，２の実施例の第１及び第３の
導電膜層５，９，２５，２９は上述の材料に限定される
ことはなく、即ちチタン−タングステン合金、チタン及
び窒化チタンの２層膜以外に、例えば、タングステン、
チタン、モリブデン、ジルコニウム、バナジウム、ハフ
ニウム、並びにこれらの金属を主成分とする合金、これ
らの金属のケイ素化合物、窒素化合物、ホウ素化合物及
び炭素化合物からなる群から選択されたものの単層膜又
はチタン及びホウ化チタンにより構成される２層膜があ
り、融点が高く、耐熱性及び下地密着性を確保できる材
料であれば使用することができる。The first and third conductive layers 5, 9, 25 and 29 in the first and second embodiments are not limited to the above-mentioned materials, that is, titanium-tungsten alloy, titanium and titanium.
In addition to the two-layer film of titanium and titanium nitride, for example, tungsten,
Titanium, molybdenum, zirconium, vanadium, Huff
And alloys containing these metals as main components
Silicon compounds, nitrogen compounds, boron compounds and
Single-layer film or carbon compound selected from the group consisting of
Has a two-layer film composed of titanium and titanium boride.
Ri, high melting point, can be used as long as the material can ensure the heat resistance and the base adhesion.
【００６３】第１，２の実施例の第２及び第４導電膜層
６，１０，２６，３０は上述の材料の金及び銅以外に、
例えば、パラジウム、白金、オスミウム、イリジウム、
ロジウム、ルテニウム、レニウム又はチタン等を使用す
ることができ、第１低抵抗金属膜８，２８形成時の膜成
長の下地として、耐熱性、密着性及びメッキ性等の観点
から相性のよいものであれば、特に限定されるものでは
ない。The second and fourth conductive layers 6, 10, 26 and 30 of the first and second embodiments are made of the above-mentioned materials other than gold and copper .
For example, palladium, platinum, osmium, iridium,
Rhodium, ruthenium, rhenium, titanium, or the like can be used. As a base for film growth at the time of forming the first low-resistance metal films 8 and 28, they are compatible with each other in terms of heat resistance, adhesion, plating property, and the like. If there is, it is not particularly limited.
【００６４】第２の実施例の第２導電膜層２６は、銅に
より構成されているが基本的に第１低抵抗金属膜２８形
成時の膜成長の下地として、耐熱性、密着性及びメッキ
性等の観点から見て、相性が良く、後工程で形成する銅
メッキ膜の析出が可能で、熱処理によって銅の電気特性
及び第１導電膜層のバリアメタルとしての耐熱性を劣化
させないのであれば使用することができる。Although the second conductive film layer 26 of the second embodiment is made of copper, it basically has heat resistance, adhesiveness and plating as a base for film growth when the first low resistance metal film 28 is formed. From the viewpoint of the properties and the like, the compatibility is good, the copper plating film formed in a later step can be deposited, and the heat treatment does not deteriorate the electrical properties of copper and the heat resistance as a barrier metal of the first conductive film layer. Can be used.
【００６５】なお、第１，２の実施例の第１及び第２マ
スク膜７，１１，２７，３１は、上述の材料に限定され
ることはなく、ポリイミド系有機樹脂材料、シリコン酸
化膜、窒化膜及び酸窒化膜等の無機系材料も使用するこ
とができる。The first and second mask films 7, 11, 27, 31 of the first and second embodiments are not limited to the above-mentioned materials, but may be polyimide organic resin materials, silicon oxide films, Inorganic materials such as a nitride film and an oxynitride film can also be used.
【００６６】また、第１，２の実施例の第１低抵抗金属
膜８，２８は、上述の材料に限定されることはなくメッ
キ法により第２導電膜層６，２６上に形成可能な金属
で、上下の絶縁膜に対して密着をとりにくいものであれ
ば、更に、電気抵抗の低い金属でも使用することができ
る。The first low-resistance metal films 8 and 28 of the first and second embodiments are not limited to the above-mentioned materials, and can be formed on the second conductive film layers 6 and 26 by plating. As long as the metal is hard to adhere to the upper and lower insulating films, a metal having a lower electric resistance can be used.
【００６７】更に、第１，２の実施例の第３，４導電膜
層９，１０，２９，３０の不要部分の除去は上述のウエ
ットエッチング法に限定されることはなく、導電膜層の
種類及び配線幅によってはドライエッチング法を使用す
ることもでき、又は、ドライエッチング法及びウエット
エッチング法を組み合わせた方法を使用することもでき
る。例えば、白金等のように化学活性度が低く、ウエッ
トエッチング法での除去が難しい元素が第３，４導電膜
層の場合は、イオンミリングのようなイオンの衝突エネ
ルギーを利用した物理的エッチング法により除去するこ
とができる。Further, the removal of unnecessary portions of the third and fourth conductive layers 9, 10, 29 and 30 in the first and second embodiments is not limited to the above-mentioned wet etching method. Depending on the type and wiring width, a dry etching method can be used, or a method combining a dry etching method and a wet etching method can be used. For example, when the third and fourth conductive layers are elements having low chemical activity and difficult to remove by the wet etching method, such as platinum, a physical etching method using ion collision energy such as ion milling. Can be removed.
【００６８】第３導電膜層９，２９のドライエッチング
法による除去は反応性イオンエッチングで可能である。
また、第４導電膜層１０，３０の除去は、前述のフッ素
系ガス又はＣＣＬ4 及びＢＣＬ3 等に代表される塩素系
ガスを試用することができる。但しこのドライエッチン
グ法による除去工程においてもマスクとなる第２低抵抗
金属膜１２，３２はエッチングされて膜厚は減少するこ
とになる。従って、この膜減少を考慮して成膜時の膜厚
を設定する必要がある。The removal of the third conductive film layers 9 and 29 by dry etching can be performed by reactive ion etching.
Further, removal of the fourth conductive layer 10, 30 can try the chlorine-based gas typified by fluorine-based gas or CCL 4 and BCL 3 or the like described above. However, the second low-resistance metal films 12 and 32 serving as a mask are also etched in the removing process by the dry etching method, so that the film thickness is reduced. Therefore, it is necessary to set the film thickness at the time of film formation in consideration of this film reduction.
【００６９】なお、第１の実施例の第２絶縁膜１３及び
第２の実施例の第３絶縁膜３５は、上述のシリコン酸化
膜に限定されることはなく、例えば、ＰＳＧ、ＢＳＧ又
はＢＰＳＧ等に代表されるようなリン又はボロンを含有
した酸化膜を使用することもできる。また、シリコン窒
化膜、シリコン酸窒化膜又はポリイミド樹脂系有機膜等
も使用することができる。その成膜方法もプラズマＣＶ
Ｄ法に限定されるものではなく、ＳＯＧ（スピンオング
ラス）及びポリイミド樹脂系材料に代表される回転塗布
法等、他の方法によっても可能である。更に、反応性イ
オンエッチングを用いた絶縁膜のエッチバック法に代表
される絶縁膜の平坦化処理を組み合わせても有効であ
る。The second insulating film 13 of the first embodiment and the third insulating film 35 of the second embodiment are not limited to the above-mentioned silicon oxide film, but may be, for example, PSG, BSG or BPSG. For example, an oxide film containing phosphorus or boron as typified by, for example, can be used. Alternatively, a silicon nitride film, a silicon oxynitride film, a polyimide resin-based organic film, or the like can be used. Its film formation method is plasma CV
The method is not limited to the method D, but may be another method such as a spin coating method represented by SOG (spin-on-glass) and a polyimide resin material. Further, it is also effective to combine an insulating film flattening process typified by an insulating film etch-back method using reactive ion etching.
【００７０】また、第２の実施例の下層配線３４は、特
に、金に限定されるものではなく、アルミ系材料等も使
用することができる。The lower wiring 34 of the second embodiment is not particularly limited to gold, but may be an aluminum-based material.
【００７１】更に、第１，２の実施例において第１低抵
抗金属膜８，２８に照射するのに使用されるレーザー源
はＸｅＣｌに限定されるものではなく、ＫｒＦ等を使用
することができる。但し、波長等が異なるため適性照射
条件はＸｅＣｌの場合と異なり、再度検討する必要があ
る。Further, in the first and second embodiments, the laser source used to irradiate the first low-resistance metal films 8 and 28 is not limited to XeCl, but KrF or the like can be used. . However, since the wavelength and the like are different, the appropriate irradiation conditions are different from those in the case of XeCl and need to be examined again.
【００７２】本実施例に係る半導体装置及びその製造方
法は、ＭＯＳ型トランジスタ及びＢＩＰＯＬＡＲ型トラ
ンジスタ等のような半導体集積回路の種類にかかわらず
適用可能である。The semiconductor device and the method of manufacturing the same according to the present embodiment can be applied irrespective of the type of semiconductor integrated circuit such as a MOS transistor and a BIPOLAR transistor.
【００７３】[0073]
【発明の効果】以上説明したように本発明によれば、層
間接続孔中に電気抵抗の小さな第１低抵抗金属膜をレー
ザーにより溶融して充填している。また、この第１低抵
抗金属膜の周囲部が高融点金属膜層である第２導電膜層
により覆われており、更に、主導電材料となる低電気抵
抗の第２低抵抗金属膜の下層にも高融点金属膜層である
第４導電膜層を形成している。As described above, according to the present invention, the first low-resistance metal film having low electric resistance is filled in the interlayer connection hole by melting with a laser. Further, the periphery of the first low-resistance metal film is covered with a second conductive film layer which is a high-melting-point metal film layer, and further, a lower layer of a low-resistance second low-resistance metal film serving as a main conductive material. Also, a fourth conductive film layer which is a refractory metal film layer is formed.
【００７４】これにより、小さな層間接続孔でもボイド
レス埋め込みができ、配線部及び層間接続部の両方でエ
レクトロマイグレーション及びストレスマイグレーショ
ン耐性の高い構造とすることができる。また、第１低抵
抗金属膜が腐食性の高い元素の場合でも、その周囲が覆
われて保護されているためコロージョンを起こしにくく
なり、従来、使用することが難しかった元素の使用が可
能となる。従って、高い長期信頼性及び良好な電気特性
を有する微細な半導体装置を得ることができ、また、こ
の半導体装置の製造方法は高い歩留を得ることができ
る。As a result, voidless embedding can be performed even in a small interlayer connection hole, and a structure having high electromigration and stress migration resistance can be obtained in both the wiring portion and the interlayer connection portion. Further, even when the first low-resistance metal film is a highly corrosive element, its surroundings are covered and protected, so that corrosion is unlikely to occur, making it possible to use an element that has been difficult to use conventionally. . Therefore, a fine semiconductor device having high long-term reliability and good electric characteristics can be obtained, and a high yield can be obtained by the method of manufacturing the semiconductor device.
【図１】本発明の第１の実施例に係る半導体装置の製造
方法における一工程を示す断面図である。FIG. 1 is a sectional view showing one step in a method for manufacturing a semiconductor device according to a first embodiment of the present invention.
【図２】同じくその実施例方法における他の一工程を示
す断面図である。FIG. 2 is a sectional view showing another step of the embodiment method.
【図３】同じくその実施例方法における他の一工程を示
す断面図である。FIG. 3 is a sectional view showing another step of the embodiment.
【図４】同じくその実施例方法における他の一工程を示
す断面図である。FIG. 4 is a cross-sectional view showing another process of the embodiment method.
【図５】同じくその実施例方法における他の一工程を示
す断面図である。FIG. 5 is a cross-sectional view showing another process of the embodiment method.
【図６】同じくその実施例方法における他の一工程を示
す断面図である。FIG. 6 is a sectional view showing another step of the embodiment.
【図７】同じくその実施例方法における他の一工程を示
す断面図である。FIG. 7 is a sectional view showing another step of the embodiment method.
【図８】同じくその実施例方法における他の一工程を示
す断面図である。FIG. 8 is a sectional view showing another step of the embodiment method.
【図９】同じくその実施例方法における他の一工程を示
す断面図である。FIG. 9 is a sectional view showing another step of the embodiment method.
【図１０】同じくその実施例方法における他の一工程を
示す平面図である。FIG. 10 is a plan view showing another step in the method of the embodiment.
【図１１】本発明の第２の実施例に係る半導体装置の製
造方法における一工程を示す断面図である。FIG. 11 is a cross-sectional view showing one step in a method for manufacturing a semiconductor device according to a second example of the present invention.
【図１２】同じくその実施例方法における他の一工程を
示す断面図である。[12] which is also a cross-sectional view showing another one step in the inventive method.
【図１３】同じくその実施例方法における他の一工程を
示す断面図である。[13] which is also a cross-sectional view showing another one step in the inventive method.
【図１４】同じくその実施例方法における他の一工程を
示す断面図である。[14] which is also a cross-sectional view showing another one step in the inventive method.
【図１５】同じくその実施例方法における他の一工程を
示す断面図である。[15] which is also a cross-sectional view showing another one step in the inventive method.
【図１６】同じくその実施例方法における他の一工程を
示す断面図である。[16] which is also a cross-sectional view showing another one step in the inventive method.
【図１７】同じくその実施例方法における他の一工程を
示す断面図である。[17] which is also a cross-sectional view showing another one step in the inventive method.
【図１８】同じくその実施例方法における他の一工程を
示す断面図である。[18] which is also a cross-sectional view showing another one step in the inventive method.
【図１９】従来の半導体装置の製造方法における一工程
を示す断面図である。FIG. 19 is a cross-sectional view showing one step in a conventional semiconductor device manufacturing method.
【図２０】同じくその従来方法における他の一工程を示
す断面図である。FIG. 20 is a sectional view showing another step of the conventional method.
【図２１】同じくその従来方法における他の一工程を示
す断面図である。FIG. 21 is a sectional view showing another step of the conventional method.
【図２２】同じくその従来方法における他の一工程を示
す断面図である。FIG. 22 is a cross-sectional view showing another step of the conventional method.
【図２３】同じくその従来方法における他の一工程を示
す断面図である。FIG. 23 is a sectional view showing another step of the conventional method.
１，２１，４１；半導体基板 ２，４２；拡散層 ３，２３，４３；第１絶縁膜 ４，２４，４４；層間接続孔 ５．２５．４５；第１導電膜層 ６，２６，４６；第２導電膜層 ７，２７，４７；第１マスク層 ８，２８，４８；第１低抵抗金属膜 ９，２９；第３導電膜層 １０，３０；第４導電膜層 １１，３１；第２マスク層 １２，３２；第２低抵抗金属膜 １３，３３，５３；第２絶縁膜 ３４ａ；バリアメタル層 ３４ｂ；スパッタ層 ３４ｃ；メッキ層 ３４；下層配線 ３５；第３絶縁膜 ５６；ボイド 1, 21, 41; semiconductor substrates 2, 42; diffusion layers 3, 23, 43; first insulating films 4, 24, 44; interlayer connection holes 5.25.45; first conductive film layers 6, 26, 46; Second conductive film layers 7, 27, 47; first mask layers 8, 28, 48; first low-resistance metal films 9, 29; third conductive film layers 10, 30; fourth conductive film layers 11, 31; 2 mask layers 12, 32; second low resistance metal film 13, 33, 53; second insulating film 34a; barrier metal layer 34b; sputter layer 34c; plating layer 34; lower wiring 35; third insulating film 56;
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 - 21/288 H01L 21/3205 - 21/3213 H01L 21/768 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 21/28-21/288 H01L 21/3205-21/3213 H01L 21/768
Claims (6)
板の表面に形成された拡散層又は半導体基板上の配線層
に整合する位置に層間接続孔が形成された構造を得る工
程と、前記層間接続孔の内面にバリアメタルとなる第１
導電膜層を形成する工程と、この第１導電膜層上にメッ
キ下地膜となる第２導電膜層を形成する工程と、前記層
間接続孔内部及びその周辺部に存在する第２導電膜層上
のみが露出される第１マスク膜を形成する工程と、前記
第１マスク膜をメッキマスクとしてメッキすることによ
り露出した第２導電膜層上に第１低抵抗金属膜を選択的
に形成する工程と、前記第１マスク膜を除去する工程
と、レーザー光を照射して前記第１低抵抗金属膜を溶融
流動させて前記層間接続孔内部に第１低抵抗金属膜を充
填させる工程と、前記絶縁膜上の前記第１及び第２導電
膜層を除去する工程と、前記第１低抵抗金属膜及び前記
絶縁膜上にバリアメタルとなる第３導電膜層を形成する
工程と、この第３導電膜層上にメッキ下地膜となる第４
導電膜層を形成する工程と、この第４導電膜層上に選択
的に配線形成用の第２マスク膜を形成する工程と、前記
第２マスク膜をメッキマスクとしてメッキすることによ
り露出した第４導電膜層上に第２低抵抗金属膜を選択的
に形成する工程と、前記第２マスク膜を除去する工程
と、前記第２低抵抗金属膜をマスクとして前記第３及び
第４導電膜層の不要部分を選択的に除去して前記第３及
び第４導電膜層並びに前記第２低抵抗金属膜からなる配
線を形成する工程と、前記配線上に第２絶縁膜を形成す
る工程と、を有することを特徴とする半導体装置の製造
方法。 An insulating film on a semiconductor substrate includes a semiconductor substrate.
Diffusion layer formed on board surface or wiring layer on semiconductor substrate
To obtain a structure in which interlayer connection holes are formed at positions that match
The first step is to form a barrier metal on the inner surface of the interlayer connection hole.
A step of forming a conductive film layer, and a step of forming a film on the first conductive film layer;
A step of forming a second conductive film layer to be a base film;
On the second conductive film layer existing inside and around the via hole
Forming a first mask film in which only the first mask film is exposed;
By plating using the first mask film as a plating mask,
Selectively forming the first low-resistance metal film on the exposed second conductive film layer
Forming the first mask film and removing the first mask film.
And irradiates a laser beam to melt the first low-resistance metal film
Flow to fill the first low-resistance metal film inside the interlayer connection hole.
Filling the first and second conductive layers on the insulating film.
Removing a film layer, the first low-resistance metal film and the
Forming a third conductive film layer serving as a barrier metal on the insulating film;
And a fourth step of forming a plating base film on the third conductive film layer.
Forming a conductive film layer and selecting on the fourth conductive film layer
Forming a second mask film for wiring formation;
By plating the second mask film as a plating mask
Selectively forming a second low-resistance metal film on the exposed fourth conductive film layer
And removing the second mask film
Using the second low-resistance metal film as a mask,
An unnecessary portion of the fourth conductive film layer is selectively removed to remove the third and fourth conductive layers.
And a fourth conductive film layer and a second low-resistance metal film.
Forming a line, and forming a second insulating film on the wiring
The method of manufacturing a semiconductor device characterized by having a that step.
Ｆの光源を使用することを特徴とする請求項１に記載の
半導体装置の製造方法。2. The method according to claim 1, wherein the laser irradiation is performed using XeCl or Kr.
3. The method according to claim 1, wherein a light source of F is used.
照射法を使用することを特徴とする請求項１に記載の半
導体装置の製造方法。3. The method according to claim 1, wherein the laser irradiation uses an intermittent pulse irradiation method.
タングステン、チタン、モリブデン、ジルコニウム、バ
ナジウム、ハフニウム、並びにこれらの金属を主成分と
する合金、これらの金属のケイ素化合物、窒素化合物、
ホウ素化合物及び炭素化合物からなる群から選択された
ものの単層膜又はチタン及び窒化チタンにより構成され
る２層膜若しくはチタン及びホウ化チタンにより構成さ
れる２層膜からなることを特徴とする請求項１に記載の
半導体装置の製造方法。4. The first conductive film layer and the third conductive film layer,
Tungsten, titanium, molybdenum, zirconium, vanadium, hafnium, and alloys containing these metals as main components, silicon compounds of these metals, nitrogen compounds,
A single-layer film of a material selected from the group consisting of boron compounds and carbon compounds, a two-layer film composed of titanium and titanium nitride, or a two-layer film composed of titanium and titanium boride. 1
A method for manufacturing a semiconductor device .
金、パラジウム、白金、オスミウム、イリジウム、ロジ
ウム、ルテニウム、レニウム、チタン及び銅からなる群
から選択された少なくとも一種の元素により形成された
ものであることを特徴とする請求項１に記載の半導体装
置の製造方法。5. The second conductive film layer and the fourth conductive film layer,
2. The semiconductor device according to claim 1, wherein the semiconductor device is formed of at least one element selected from the group consisting of gold, palladium, platinum, osmium, iridium, rhodium, ruthenium, rhenium, titanium and copper.
Manufacturing method of the device .
属膜は、金又は銅からなる層であることを特徴とする請
求項１に記載の半導体装置の製造方法。Wherein said first low-resistance metal film and the second low-resistance metal film, method of manufacturing a semiconductor device according to claim 1, characterized in that a layer made of gold or copper.
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| CN100405530C (en) | 1996-05-15 | 2008-07-23 | 精工爱普生株式会社 | Method for producing film device |
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| JP2009278053A (en) * | 2008-05-19 | 2009-11-26 | Renesas Technology Corp | Semiconductor device and manufacturing method thereof |
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