JP3000738B2 - Semiconductor memory cell and method of manufacturing the same - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、高集積半導体メモリへ
の応用に適した半導体メモリセルとその製造方法に関す
るものである。The present invention relates to a semiconductor memory cell suitable for application to a highly integrated semiconductor memory and a method of manufacturing the same.

【０００２】[0002]

【従来の技術】１つのトランジスタと１つのキャパシタ
から構成される半導体メモリセル（以下１Ｔセルと略
す）は、構成要素が少なく、小形化が容易であるため、
高集積半導体メモリに広く使われている。この１Ｔセル
では、キャパシタ（以下セルキャパシタと呼ぶ）の値を
Ｃ_S 、ビット線の容量をＣ_Bとしたとき、出力電圧がＣ
_S ／（Ｃ_S ＋Ｃ_B ）に比例する。そのため１Ｔセルを高
集積化し、且つその出力電圧を十分大きい値に保つため
には、セルキャパシタを小面積で大きい値にするととも
に、ビット線の容量を小さくすることが必要である。2. Description of the Related Art A semiconductor memory cell (hereinafter abbreviated as 1T cell) composed of one transistor and one capacitor has few components and can be easily miniaturized.
Widely used for highly integrated semiconductor memories. In this 1T cell, when the value of a capacitor (hereinafter referred to as a cell capacitor) is C _S and the capacity of a bit line is C _B , the output voltage is C
Is proportional to _{S / (C S + C B} ). Therefore, in order to highly integrate the 1T cell and keep its output voltage at a sufficiently high value, it is necessary to reduce the capacity of the bit line while increasing the cell capacitor in a small area.

【０００３】従来そのようなセルキャパシタの１つとし
て、トランジスタ上部に積層したいわゆる積層キャパシ
タを使用した１Ｔセル（積層セルと呼ぶ）が提案されて
いる。例えば、１９８８年国際電子素子会議（Ｉｎｔｅ
ｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ
ｓ Ｍｅｅｔｉｎｇ）において、エマ（Ｔ．Ｅｍａ）ら
によって発表された論文「３ディメンジョナル スタッ
クド キャパシタ セル フォア １６メガ アンド
６４メガ ディラムズ」（３−ｄｉｍｅｎｓｉｏｎａｌ
ｓｔａｃｋｅｄ ｃａｐａｃｉｔｏｒ ｃｅｌｌ ｆ
ｏｒ１６Ｍａｎｄ ６４Ｍ ＤＲＡＭｓ）（同会議予稿
集５９２ページ）で提案されている積層セルがそれであ
る。この積層セルでは、積層キャパシタの電極表面面積
を大きくすることにより、セル占有面積を大きくするこ
となく、セルキャパシタ値を大きくできる。そのため、
このメモリセルは高集積半導体メモリに適した特徴を持
っている。ところが、このメモリセルは積層電極とトラ
ンジスタ電極の電気的な接続を取ることが難しいという
問題も持っていた。このメモリセルでは、トランジスタ
と積層電極の間に形成されたワード線とビット線を避け
て両者の間に電気的な接続を取ることが必要である。通
常このような接続を取るためには、積層電極からトラン
ジスタ電極へ通じる孔（コンタクト孔）を形成し、それ
を導体で埋める。ところが、メモリセルが小形になる
と、ワード線とビット線を避けてコンタクト孔を形成で
きる部分が細くかつ深くなるため、この導体の埋め込み
が困難になるのである。Conventionally, as one of such cell capacitors, a 1T cell (called a laminated cell) using a so-called laminated capacitor laminated on a transistor has been proposed. For example, the 1988 International Electron Devices Conference (Inte
rational Electron Device
s Meeting, a paper published by T. Ema et al., “3 Dimensional Stacked Capacitor Cell for 16 Mega and
64 Mega Dillams "(3-dimensional
stacked capacitor cell f
or16Mand 64M DRAMs) (Proceedings of the Conference, page 592). In this multilayer cell, the cell capacitor value can be increased without increasing the cell occupation area by increasing the electrode surface area of the multilayer capacitor. for that reason,
This memory cell has characteristics suitable for a highly integrated semiconductor memory. However, this memory cell also has a problem that it is difficult to electrically connect the laminated electrode and the transistor electrode. In this memory cell, it is necessary to establish an electrical connection between the transistor and the stacked electrodes, avoiding a word line and a bit line formed between the two. Usually, in order to make such a connection, a hole (contact hole) leading from the laminated electrode to the transistor electrode is formed, and the hole is filled with a conductor. However, when the memory cell becomes smaller, the portion where the contact hole can be formed avoiding the word line and the bit line becomes thinner and deeper, so that it becomes difficult to embed the conductor.

【０００４】上記の電気的接続の困難さを克服する方法
として、ビット線を素子分離領域に埋め込んだメモリセ
ルが提案されている。例えば、１９９０年ＶＬＳＩ技術
シンポジウム（１９９０ Ｓｙｍｐｏｓｉｕｍ ｏｎ
ＶＬＳＩ ｔｅｃｈｎｏｌｏｇｙ）において、ワイ．コ
オヤマ（Ｙ．Ｋｏｈｙａｍａ）らによって発表された論
文、「ベリード ビット ライン セル フォ ６４メ
ガビット ディラムズ」（Ｂｕｒｉｅｄ ｂｉｔ−ｌｉ
ｎｅ ｃｅｌｌ ｆｏｒ ６４ＭｂＤＲＡＭｓ）（同シ
ンポジウム予稿集５１７ページ）で提案されているメモ
リセルがそれである。このメモリセルのビット線構造を
前記の積層セルに採用すれば、積層電極とトランジスタ
電極を接続するためのコンタクト孔は、ワード線だけを
避けて形成すればよく、その形成が飛躍的に容易とな
る。ところがこのメモリセル構造では、ビット線が素子
分離領域に埋め込んであるため、ビット線の３方を半導
体基板に囲まれることになり、ビット線に寄生する容量
が増大してしまう。そのため、このメモリセル構造では
ビット線容量Ｃ_B が増大するという問題を持っている。As a method of overcoming the above-mentioned difficulty in electrical connection, a memory cell in which a bit line is embedded in an element isolation region has been proposed. For example, the 1990 VLSI technology symposium (1990 Symposium on
VLSI technology). A paper published by Y. Kohyama et al., "Buried bit-line self-64-megabit dirams" (Buried bit-li).
This is the memory cell proposed in “ne cell for 64Mb DRAMs” (Symposium Proceedings 517 pages). If the bit line structure of this memory cell is adopted in the above-mentioned laminated cell, the contact hole for connecting the laminated electrode and the transistor electrode may be formed avoiding only the word line, and the formation is greatly facilitated. Become. However, in this memory cell structure, since the bit line is embedded in the element isolation region, three sides of the bit line are surrounded by the semiconductor substrate, and the parasitic capacitance on the bit line increases. Therefore, we have a problem that this memory cell structure increases the bit line capacitance C _B.

【０００５】[0005]

【発明が解決しようとする課題】以上のように、従来の
積層セルは積層電極とトランジスタ電極の電気的な接続
を取ることが難しいという問題がある。また、ビット線
を埋め込んだセルはビット線容量Ｃ_B が増大するという
問題がある。As described above, the conventional stacked cell has a problem that it is difficult to electrically connect the stacked electrode and the transistor electrode. Also, the cells embedded bit line there is a problem of increasing the bit line capacitance C _B.

【０００６】本発明の目的は、上記２つの問題を同時に
解決することにより、セルキャパシタを小面積で大きい
値にするとともに、ビット線の容量を小さくすることの
できる積層セルの構造と、その構造が容易に得られる製
造方法を与えることにある。SUMMARY OF THE INVENTION An object of the present invention is to solve the above two problems at the same time, thereby increasing the size of a cell capacitor in a small area and reducing the bit line capacitance. Is to provide a production method which can be easily obtained.

【０００７】[0007]

【課題を解決するための手段】本発明の半導体メモリセ
ルは、素子分離領域の一部が、溝と、この溝表面に形成
された絶縁体と、この絶縁体側壁に形成された２つの導
電体と溝の残りの部分を埋める絶縁体とで形成され、前
記導電体がビット線として使われることを特徴とする。In a semiconductor memory cell according to the present invention, a part of an element isolation region has a groove, an insulator formed on the surface of the groove, and two conductive layers formed on a side wall of the insulator. A conductor and an insulator that fills the remaining portion of the groove, wherein the conductor is used as a bit line.

【０００８】本発明の半導体メモリセルの製造方法は、
半導体結晶基板の一主面上に溝を形成する工程と、前記
溝を埋めるように絶縁膜を形成する工程と、この絶縁膜
表面に導電体を付着形成する工程と、前記導電体を異方
性エッチングして前記絶縁膜の側壁にのみ残す工程と、
前記溝の残りの部分を絶縁体で埋め表面を平坦にする工
程とを含むことを特徴とする。The method for manufacturing a semiconductor memory cell according to the present invention comprises:
Forming a groove on one main surface of the semiconductor crystal substrate, forming an insulating film so as to fill the groove, attaching and forming a conductor on the surface of the insulating film; A step of leaving only on the side wall of the insulating film by reactive etching;
Filling the remaining portion of the groove with an insulator to flatten the surface.

【０００９】[0009]

【実施例】以下、本発明の実施例を図面を参照して説明
する。Embodiments of the present invention will be described below with reference to the drawings.

【００１０】図１は本発明の一実施例である積層セルの
構造を示す図である。図１（ａ）は平面図、図１（ｂ）
はＡ−Ａ′線断面図、図１（ｃ）はＢ−Ｂ′線断面図で
ある。FIG. 1 is a view showing the structure of a laminated cell according to an embodiment of the present invention. FIG. 1A is a plan view, and FIG.
Is a sectional view taken along the line AA ', and FIG. 1C is a sectional view taken along the line BB'.

【００１１】図において、１０１はｐ型シリコン基板、
１０２は素子分離領域の溝表面に形成された絶縁体、１
０３はビット線として使われる低抵抗ポリシリコン、１
０４は溝の残りの部分を埋める絶縁体と溝以外の素子分
離領域に形成された絶縁体、１０５はＭＯＳトランジス
タのゲート絶縁膜、１０６はＭＯＳトランジスタのゲー
ト電極とワード線を兼ねる低抵抗ポリシリコン、１０７
はＭＯＳトランジスタのソ−スドレイン領域を形成する
ｎ型シリコン領域、１０８はビット線とＭＯＳトランジ
スタのソ−スドレイン領域を接続する低抵抗ポリシリコ
ン、１０９は導電体層間を絶縁する層間絶縁膜、１１１
は積層電極とトランジスタ電極を接続するための容量コ
ンタクト孔とそこに埋め込まれた導電体、１１２はキャ
パシタ電極用の低抵抗ポリシリコン、１１３は容量絶縁
膜、１１４はキャパシタのもう一方の電極となる低抵抗
ポリシリコン、１１５は素子領域と素子分離領域の境界
をそれぞれ示す。なお、図１では繁雑になるのを避ける
ため、各部を示す番号を代表的な部分にのみ付け、図１
（ａ）の平面図では一部の線を省略して示している。In the figure, 101 is a p-type silicon substrate,
102 denotes an insulator formed on the surface of the trench in the element isolation region;
03 is a low-resistance polysilicon used as a bit line, 1
04 is an insulator filling the remaining portion of the trench and an insulator formed in an element isolation region other than the trench, 105 is a gate insulating film of a MOS transistor, and 106 is a low-resistance polysilicon which also serves as a gate electrode and a word line of the MOS transistor , 107
Is an n-type silicon region forming the source drain region of the MOS transistor; 108 is a low-resistance polysilicon connecting the bit line to the source drain region of the MOS transistor; 109 is an interlayer insulating film for insulating between conductive layers;
Is a capacitor contact hole for connecting the laminated electrode and the transistor electrode and a conductor buried therein, 112 is low-resistance polysilicon for a capacitor electrode, 113 is a capacitor insulating film, and 114 is the other electrode of the capacitor Low-resistance polysilicon 115 indicates a boundary between the element region and the element isolation region. In FIG. 1, in order to avoid complication, the numbers indicating the respective parts are assigned only to the representative parts, and FIG.
In the plan view of (a), some lines are omitted.

【００１２】図１の積層セルでは、低抵抗ポリシリコン
１０６とその両側に形成されたソースドレイン領域１０
７によってスイッチング用のＭＯＳトランジスタが構成
される。このＭＯＳトランジスタの一方のソ−スドレイ
ン領域は低抵抗ポリシリコン１０８を通してビット線１
０３に接続され、他方のソ−スドレイン領域は容量コン
タクト孔１１１を通して１１２，１１３，１１４で構成
される積層セルキャパシタに接続される。低抵抗ポリシ
リコン１０６はワード線も兼ねていることから、この構
造により１Ｔセルが構成される。In the stacked cell of FIG. 1, low-resistance polysilicon 106 and source / drain regions 10 formed on both sides thereof are formed.
7 constitutes a switching MOS transistor. One source drain region of this MOS transistor has a bit line 1 through a low-resistance polysilicon 108.
03, and the other source drain region is connected through a capacitor contact hole 111 to a laminated cell capacitor composed of 112, 113 and 114. Since the low-resistance polysilicon 106 also serves as a word line, this structure constitutes a 1T cell.

【００１３】図２および図３は本発明の半導体メモリの
製造方法の一実施例を説明するための工程図で、図１の
積層セルの構造を製造する工程の前半部分に相当する。FIGS. 2 and 3 are process diagrams for explaining one embodiment of the method of manufacturing a semiconductor memory according to the present invention, and correspond to the first half of the process of manufacturing the structure of the stacked cell of FIG.

【００１４】まず、図２（ａ）に示すように、ｐ型シリ
コン結晶基板１０１の一主面上に溝１２１を形成した
後、その底の部分に反転防止用のｐ型領域１２２（図１
では省略してある）を形成する。図２（ａ′）はその時
の平面図を示す。図２（ａ′）のＤ−Ｄ′線断面図が図
２（ａ）である。First, as shown in FIG. 2A, a groove 121 is formed on one main surface of a p-type silicon crystal substrate 101, and a p-type region 122 (FIG.
Are omitted). FIG. 2A shows a plan view at that time. FIG. 2A is a sectional view taken along line DD ′ of FIG.

【００１５】次に、図２（ｂ）に示すように、絶縁体１
０２と低抵抗ポリシリコン１０３をそれぞれ形成する。Next, as shown in FIG.
02 and low-resistance polysilicon 103 are formed.

【００１６】次に、図２（ｃ）に示すように、低抵抗ポ
リシリコンを異方性エッチングして側壁にのみ低抵抗ポ
リシリコン１０３を残した後、溝を埋めるように絶縁体
１０４を付着した。Next, as shown in FIG. 2C, after the low-resistance polysilicon is anisotropically etched to leave the low-resistance polysilicon 103 only on the side walls, an insulator 104 is attached so as to fill the groove. did.

【００１７】次に、図２（ｄ）に示すように、絶縁体１
０４を平坦化後エッチングする。この時の平面構造は、
図２（ｄ′）に示すようになる。Next, as shown in FIG.
04 is flattened and then etched. The planar structure at this time is
The result is as shown in FIG.

【００１８】次に、図３（ｅ）に示すように、選択酸化
法を用いて溝部以外の素子分離領域を形成する。活性部
は窒化膜１２３で覆われた領域であり、素子分離領域上
には絶縁体１０４が形成される。図３（ｅ′）は、この
とき平面構造を示す。Next, as shown in FIG. 3E, an element isolation region other than the trench is formed by using a selective oxidation method. The active portion is a region covered with the nitride film 123, and the insulator 104 is formed on the element isolation region. FIG. 3 (e ') shows a planar structure at this time.

【００１９】次に、図３（ｆ）に示すように、低抵抗ポ
リシリコン１０３（ビット線）と、素子領域を接続する
ための低抵抗ポリシリコン１０８を形成する。図３
（ｆ′）は、このときの平面構造を示す。Next, as shown in FIG. 3F, a low-resistance polysilicon 103 (bit line) and a low-resistance polysilicon 108 for connecting the element region are formed. FIG.
(F ') shows the planar structure at this time.

【００２０】この後、ゲート絶縁膜，ワード線となる低
抵抗ポリシリコンを形成し、ｎ型領域，各種絶縁膜，積
層キャパシタなどの通常の製造方法で形成すれば、図１
の構造が得られる。Thereafter, a gate insulating film and low-resistance polysilicon serving as a word line are formed, and are formed by a normal manufacturing method of an n-type region, various insulating films, a multilayer capacitor, and the like.
Is obtained.

【００２１】以上のような本発明の半導体メモリセルの
製造方法を用いると、ビット線の幅を図２（ｂ）で形成
する低抵抗ポリシリコン１０３の厚さで決めることがで
きる。さらにこの厚さは、例えば低抵抗ポリシリコンを
ＣＶＤ法で成長する場合には、１０ナノメートル以下の
高い精度で制御できる。そのため、その幅はリソグラフ
ィ技術の限界（例えば４００ナノメートル程度）で決ま
る加工幅よりも細くできる。溝１２１の幅がリソグラフ
ィ技術で決まる最小値であったとしても、その中にビッ
ト線を２本形成することが可能である。When the method of manufacturing a semiconductor memory cell of the present invention as described above is used, the width of the bit line can be determined by the thickness of the low-resistance polysilicon 103 formed in FIG. Further, this thickness can be controlled with high accuracy of 10 nm or less, for example, when low-resistance polysilicon is grown by the CVD method. Therefore, the width can be smaller than the processing width determined by the limit of the lithography technology (for example, about 400 nanometers). Even if the width of the groove 121 is the minimum value determined by the lithography technique, two bit lines can be formed therein.

【００２２】本発明の半導体メモリセルのビット線の厚
さは溝の深さで決まり、その値は溝の加工精度（例えば
５０ナノメートル程度）まで小さくできる。そのため、
本発明の半導体メモリセルでは幅も厚さも小さい、細い
ビット線を使用することができる。実際そのような細い
ビット線を使用することが本発明の半導体メモリセルの
特徴である。そうすることによって、ビット線の周囲を
半導体基板に囲まれる構造であっても、ビット線に寄生
する容量を小さくすることができるのである。The thickness of the bit line of the semiconductor memory cell of the present invention is determined by the depth of the groove, and the value can be reduced to the processing accuracy of the groove (for example, about 50 nm). for that reason,
In the semiconductor memory cell of the present invention, a thin bit line having a small width and a small thickness can be used. In fact, the use of such a thin bit line is a feature of the semiconductor memory cell of the present invention. By doing so, even if the structure surrounding the bit line is surrounded by the semiconductor substrate, the capacitance parasitic on the bit line can be reduced.

【００２３】[0023]

【発明の効果】以上説明したように、本発明の半導体メ
モリセルによれば、前記コオヤマらの提案したベリード
ビット ライン セル同様に、積層電極とトランジス
タ間の電気的接続の困難さを克服することができるとと
もに、ビット線を埋め込んだ構造にも拘らずビット線容
量Ｃ_B の増大を抑えることができる。As described above, according to the semiconductor memory cell of the present invention, as in the buried bit line cell proposed by Kooyama et al., It is possible to overcome the difficulty of electrical connection between the stacked electrode and the transistor. it is, it is possible to suppress an increase in spite embedded structure of the bit line bit line capacitance C _B.

【００２４】さらに本発明の半導体メモリセルの製造方
法によれば、上記の構造を容易かつ高い加工精度で実現
することができる。Further, according to the method of manufacturing a semiconductor memory cell of the present invention, the above structure can be realized easily and with high processing accuracy.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一実施例である積層セルの構造を示す
図である。FIG. 1 is a diagram showing a structure of a stacked cell according to one embodiment of the present invention.

【図２】本発明の半導体メモリセルの製造方法の一実施
例を説明するための工程図である。FIG. 2 is a process chart for explaining one embodiment of a method for manufacturing a semiconductor memory cell of the present invention.

【図３】本発明の半導体メモリセルの製造方法の一実施
例を説明するための工程図である。FIG. 3 is a process chart for explaining one embodiment of a method for manufacturing a semiconductor memory cell of the present invention.

【符号の説明】[Explanation of symbols]

１０１ ｐ型シリコン基板 １０２，１０４，１０９ 絶縁体 １０３ ，１０６，１０８，１１２，１１４ 低抵抗ポ
リシリコン １０５ ゲート絶縁膜 １０７ ｎ型シリコン領域 １０９ 層間絶縁膜 １１１ 導電体 １１３ 容量絶縁膜 １１５ 素子領域と素子分離領域の境界Reference Signs List 101 p-type silicon substrate 102, 104, 109 insulator 103, 106, 108, 112, 114 low-resistance polysilicon 105 gate insulating film 107 n-type silicon region 109 interlayer insulating film 111 conductor 113 capacitance insulating film 115 element region and element Separation area boundary

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】素子分離領域の一部が、溝と、この溝表面
に形成された絶縁体と、この絶縁体側壁に形成された２
つの導電体と溝の残りの部分を埋める絶縁体とで形成さ
れ、前記導電体がビット線として使われることを特徴と
する半導体メモリセル。A part of an element isolation region is formed by a groove, an insulator formed on a surface of the groove, and an insulator formed on a side wall of the insulator.
A semiconductor memory cell comprising: a conductor; and an insulator that fills a remaining portion of the groove, wherein the conductor is used as a bit line. 【請求項２】半導体結晶基板の一主面上に溝を形成する
工程と、前記溝を埋めるように絶縁膜を形成する工程
と、この絶縁膜表面に導電体を付着形成する工程と、前
記導電体を異方性エッチングして前記絶縁膜の側壁にの
み残す工程と、前記溝の残りの部分を絶縁体で埋め表面
を平坦にする工程とを含むことを特徴とする半導体メモ
リセルの製造方法。A step of forming a groove on one main surface of the semiconductor crystal substrate, a step of forming an insulating film so as to fill the groove, a step of attaching and forming a conductor on the surface of the insulating film, Manufacturing a semiconductor memory cell, comprising: a step of anisotropically etching a conductor to leave only on the side wall of the insulating film; and a step of filling the remaining portion of the groove with an insulator to flatten the surface. Method.