JP2996179B2 - Ｐｃｉバス・システム - Google Patents
Ｐｃｉバス・システムInfo
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- JP2996179B2 JP2996179B2 JP8192152A JP19215296A JP2996179B2 JP 2996179 B2 JP2996179 B2 JP 2996179B2 JP 8192152 A JP8192152 A JP 8192152A JP 19215296 A JP19215296 A JP 19215296A JP 2996179 B2 JP2996179 B2 JP 2996179B2
- Authority
- JP
- Japan
- Prior art keywords
- pci bus
- bus
- data
- read
- fifo
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
- G06F13/405—Coupling between buses using bus bridges where the bridge performs a synchronising function
- G06F13/4054—Coupling between buses using bus bridges where the bridge performs a synchronising function where the function is bus cycle extension, e.g. to meet the timing requirements of the target bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bus Control (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＣＩバス・シス
テムにおいてデータ転送に携わるイニシエータ、ターゲ
ット、ブリッジなどのデバイス及びシステムの構成に関
する。
テムにおいてデータ転送に携わるイニシエータ、ターゲ
ット、ブリッジなどのデバイス及びシステムの構成に関
する。
【０００２】
【従来の技術】中央処理演算装置（以下ＣＰＵ）に依存
した設計としないために、ＣＰＵに直結したバス（ホス
ト・バス）に対してＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃ
ｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）バスは
バス・ブリッジ回路（以下ブリッジ）を介して接続され
る。このようにホスト・バス、ＰＣＩバスが独立に存在
することにより各バスは独立して動作することが可能で
ある。
した設計としないために、ＣＰＵに直結したバス（ホス
ト・バス）に対してＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃ
ｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）バスは
バス・ブリッジ回路（以下ブリッジ）を介して接続され
る。このようにホスト・バス、ＰＣＩバスが独立に存在
することにより各バスは独立して動作することが可能で
ある。
【０００３】ＰＣＩバスではバス・マスタ方式を採用し
ており、ＣＰＵ以外にもＰＣＩバス上のデバイスがバス
の所有権を握り、データ転送を行うことができる。この
デバイスはイニシエータと呼ばれる。このイニシエータ
に対し、データの転送先となるデバイスをターゲットと
呼ぶ。
ており、ＣＰＵ以外にもＰＣＩバス上のデバイスがバス
の所有権を握り、データ転送を行うことができる。この
デバイスはイニシエータと呼ばれる。このイニシエータ
に対し、データの転送先となるデバイスをターゲットと
呼ぶ。
【０００４】ＣＰＵがブリッジを介してＰＣＩバス上の
デバイスにアクセスできるように、ＰＣＩバス上のイニ
シエータもブリッジを介してホスト・バス上のシステム
・メモリなどをターゲットとしてアクセスすることがで
きる。
デバイスにアクセスできるように、ＰＣＩバス上のイニ
シエータもブリッジを介してホスト・バス上のシステム
・メモリなどをターゲットとしてアクセスすることがで
きる。
【０００５】このブリッジはＰＣＩバス上で複数のデバ
イスが同時にバスの使用権を要求した際に調停作業を行
う、アービタとしての機能も備えることが多い。さらに
はＰＣＩバスとホスト・バスの独立性を保持するために
ＦＩＦＯ（Ｆｉｒｓｔ−ｉｎＦｉｒｓｔ−ｏｕｔ）など
を備えることもある。
イスが同時にバスの使用権を要求した際に調停作業を行
う、アービタとしての機能も備えることが多い。さらに
はＰＣＩバスとホスト・バスの独立性を保持するために
ＦＩＦＯ（Ｆｉｒｓｔ−ｉｎＦｉｒｓｔ−ｏｕｔ）など
を備えることもある。
【０００６】しかしながらこのバスの独立性を維持しシ
ステムとしてのパフォーマンスを向上させることについ
てはブリッジさらには各デバイスの設計に依存している
部分が大きく、必ずしも良好な結果が得られているわけ
ではないのが現状である。
ステムとしてのパフォーマンスを向上させることについ
てはブリッジさらには各デバイスの設計に依存している
部分が大きく、必ずしも良好な結果が得られているわけ
ではないのが現状である。
【０００７】図３を参照すると一般的なＰＣＩバス・シ
ステムの構成が示されている。ＣＰＵ３０１に直結した
ホスト・バス３０２上にシステムメモリ３０４が存在
し、このホスト・バスにブリッジ３０５を介してＰＣＩ
バス３０３が接続されている。このＰＣＩバス上には、
３つのＰＣＩバス・デバイス３０６，３０７，３０８が
接続されている。このうちＰＣＩバス・デバイス３０６
は主としてイニシエータとして動作するため特別にイニ
シエータ３０６と呼ぶことにする。
ステムの構成が示されている。ＣＰＵ３０１に直結した
ホスト・バス３０２上にシステムメモリ３０４が存在
し、このホスト・バスにブリッジ３０５を介してＰＣＩ
バス３０３が接続されている。このＰＣＩバス上には、
３つのＰＣＩバス・デバイス３０６，３０７，３０８が
接続されている。このうちＰＣＩバス・デバイス３０６
は主としてイニシエータとして動作するため特別にイニ
シエータ３０６と呼ぶことにする。
【０００８】ホスト・バス上ではＣＰＵ３０１のシステ
ムメモリ３０４に対するアクセスが頻繁に起こってい
る。そのため、ＰＣＩバス３０３上のＰＣＩバス・デバ
イスがシステムメモリ３０４に対しデータ転送を行おう
としても、ホスト・バス３０２の所有権を得ることが難
しく、データ転送が行えないことも考えられる。
ムメモリ３０４に対するアクセスが頻繁に起こってい
る。そのため、ＰＣＩバス３０３上のＰＣＩバス・デバ
イスがシステムメモリ３０４に対しデータ転送を行おう
としても、ホスト・バス３０２の所有権を得ることが難
しく、データ転送が行えないことも考えられる。
【０００９】すなわち、システムメモリ３０４に対して
アクセスを行っているＰＣＩバス・デバイスはＰＣＩバ
ス３０３の所有権も得ているため、ＰＣＩバス３０３の
パフォーマンスはホスト・バス３０２のパフォーマンス
に大きく影響されることになる。その結果、各バスの独
立性が得られてはおらず、システム全体のパフォーマン
スは低下してしまう。
アクセスを行っているＰＣＩバス・デバイスはＰＣＩバ
ス３０３の所有権も得ているため、ＰＣＩバス３０３の
パフォーマンスはホスト・バス３０２のパフォーマンス
に大きく影響されることになる。その結果、各バスの独
立性が得られてはおらず、システム全体のパフォーマン
スは低下してしまう。
【００１０】ＰＣＩバスでは、このような場合、システ
ムメモリ３０４への書き込みに関してはポスティッド・
ライトという手法が提案されている。この手法はブリッ
ジに書き込み用のＦＩＦＯを用意しておき、ＰＣＩバス
・デバイスがそのＦＩＦＯにデータを書き込んだ時点で
ＰＣＩバス３０３上でのデータ・フェーズは終了したも
のと見なし、ブリッジが実際にシステムメモリ３０４に
データを書き込む動作はＰＣＩバス３０３とは独立に行
われるというものである。しかしながら、データの読み
出しに関してはこのような解決策は何ら提案されていな
い。
ムメモリ３０４への書き込みに関してはポスティッド・
ライトという手法が提案されている。この手法はブリッ
ジに書き込み用のＦＩＦＯを用意しておき、ＰＣＩバス
・デバイスがそのＦＩＦＯにデータを書き込んだ時点で
ＰＣＩバス３０３上でのデータ・フェーズは終了したも
のと見なし、ブリッジが実際にシステムメモリ３０４に
データを書き込む動作はＰＣＩバス３０３とは独立に行
われるというものである。しかしながら、データの読み
出しに関してはこのような解決策は何ら提案されていな
い。
【００１１】
【発明が解決しようとする課題】いまイニシエータ３０
６がシステムメモリ３０４からのデータの読み出し要求
を行ったとする。ＰＣＩバス・デバイス３０７，３０８
がＰＣＩバス３０３の所有権を要求していないならば、
アービタ機能も備えるブリッジ３０５によってこの要求
は許可される。
６がシステムメモリ３０４からのデータの読み出し要求
を行ったとする。ＰＣＩバス・デバイス３０７，３０８
がＰＣＩバス３０３の所有権を要求していないならば、
アービタ機能も備えるブリッジ３０５によってこの要求
は許可される。
【００１２】ここで、ホスト・バス３０２が低速であっ
たり、所有権を得ることが難しかったとすれば、イニシ
エータ３０６がシステムメモリ３０４からデータを読み
出すのにかなり時間がかかることになる。そのため、そ
の間ＰＣＩバス３０３が占有されてしまい、システムの
パフォーマンスが著しく低下するという欠点が生じる。
たり、所有権を得ることが難しかったとすれば、イニシ
エータ３０６がシステムメモリ３０４からデータを読み
出すのにかなり時間がかかることになる。そのため、そ
の間ＰＣＩバス３０３が占有されてしまい、システムの
パフォーマンスが著しく低下するという欠点が生じる。
【００１３】このことを更に説明すると、イニシエータ
３０６がＰＣＩバス３０３の所有権を得たときにホスト
・バスがＣＰＵ３０１によって占有されていたならばイ
ニシエータ３０６は無意味にＰＣＩバス３０３を占有す
ることになるという欠点が生じる。また、一般にＣＰＵ
３０１に優先権が与えられることが多いために、ホスト
・バス３０２の所有権が得られたとしても、途中で取り
上げられてしまうといった欠点がある。
３０６がＰＣＩバス３０３の所有権を得たときにホスト
・バスがＣＰＵ３０１によって占有されていたならばイ
ニシエータ３０６は無意味にＰＣＩバス３０３を占有す
ることになるという欠点が生じる。また、一般にＣＰＵ
３０１に優先権が与えられることが多いために、ホスト
・バス３０２の所有権が得られたとしても、途中で取り
上げられてしまうといった欠点がある。
【００１４】ホスト・バス３０３の所有権が得られない
場合、ブリッジ３０５がイニシエータ３０６からの要求
をひとまず打ち切り、リトライを要求したとする。この
場合、ＰＣＩの規格に従い、イニシエータ３０６はある
一定の時間の後、再度同じ要求を行わねばならない。し
かしながら従来のＰＣＩバス・デバイスではこの要求が
許可されるまで繰り返し続けるのみであり、その間この
ＰＣＩバス・デバイスは何ら他の処理は行わず、閉塞状
態に陥る。
場合、ブリッジ３０５がイニシエータ３０６からの要求
をひとまず打ち切り、リトライを要求したとする。この
場合、ＰＣＩの規格に従い、イニシエータ３０６はある
一定の時間の後、再度同じ要求を行わねばならない。し
かしながら従来のＰＣＩバス・デバイスではこの要求が
許可されるまで繰り返し続けるのみであり、その間この
ＰＣＩバス・デバイスは何ら他の処理は行わず、閉塞状
態に陥る。
【００１５】このため、イニシエータ３０６は読み出し
要求が受け入れられるまで同じ要求を繰り返し続ける。
その間、イニシエータ３０６内部でシステムメモリ３０
４への書き込み要求が起こったとしても、読み出し要求
が許可・実行されるまで、この書き込み要求は処理され
ず、イニシエータ３０６は何ら機能しないという欠点を
持つ。
要求が受け入れられるまで同じ要求を繰り返し続ける。
その間、イニシエータ３０６内部でシステムメモリ３０
４への書き込み要求が起こったとしても、読み出し要求
が許可・実行されるまで、この書き込み要求は処理され
ず、イニシエータ３０６は何ら機能しないという欠点を
持つ。
【００１６】このことを更に説明する。イニシエータ３
０６としてＰＣＩバス・インターフェースを持つ通信用
デバイスを用いたとすると、システムメモリ３０４から
の読み出しは送信データの読み出しを意味し、システム
メモリ３０４への書き込みは受信データの格納を意味す
る。すなわち、このことは送信データの読み出しが実行
され終えるまで、受信データの格納は行われず、受信デ
ータが失われてしまうといった欠点が生じることを意味
する。
０６としてＰＣＩバス・インターフェースを持つ通信用
デバイスを用いたとすると、システムメモリ３０４から
の読み出しは送信データの読み出しを意味し、システム
メモリ３０４への書き込みは受信データの格納を意味す
る。すなわち、このことは送信データの読み出しが実行
され終えるまで、受信データの格納は行われず、受信デ
ータが失われてしまうといった欠点が生じることを意味
する。
【００１７】
【課題を解決するための手段】読み出しデータ用ＦＩＦ
Ｏ（図１の１０６）と書き込みデータ用ＦＩＦＯ（図１
の１０７）とを備え、ホスト・バス（図１の１０４）側
からの読み出しに時間がかかる場合、その読み出し要求
を行ったＰＣＩバス・デバイスに対してはリトライを要
求し、ＰＣＩバスとは独立して読み出しデータ用ＦＩＦ
Ｏへのホスト・バス側からの読み出しを行い、読み出し
データの準備が終了した段階ではじめてそのＰＣＩバス
・デバイスの読み出し要求を許可し、また読み出しデー
タ用ＦＩＦＯへの読み出しを行っている間でも書き込み
データ用ＦＩＦＯにホスト・バス側への書き込みデータ
を格納することでＰＣＩバス・デバイスからのホスト・
バス側への書き込み要求を処理できるブリッジ回路（図
１の１０５）を有する。
Ｏ（図１の１０６）と書き込みデータ用ＦＩＦＯ（図１
の１０７）とを備え、ホスト・バス（図１の１０４）側
からの読み出しに時間がかかる場合、その読み出し要求
を行ったＰＣＩバス・デバイスに対してはリトライを要
求し、ＰＣＩバスとは独立して読み出しデータ用ＦＩＦ
Ｏへのホスト・バス側からの読み出しを行い、読み出し
データの準備が終了した段階ではじめてそのＰＣＩバス
・デバイスの読み出し要求を許可し、また読み出しデー
タ用ＦＩＦＯへの読み出しを行っている間でも書き込み
データ用ＦＩＦＯにホスト・バス側への書き込みデータ
を格納することでＰＣＩバス・デバイスからのホスト・
バス側への書き込み要求を処理できるブリッジ回路（図
１の１０５）を有する。
【００１８】データの読み出しと書き込みで独立に動作
するステートマシーン（図１の１０９、図１の１１０）
をそれぞれ備え、これらのステートマシーンからの要求
に対する許可を適宜切り換えることにより、読み出し要
求についてリトライ状態にあっても必要に応じて書き込
み要求を行うことができるＰＣＩバス・デバイス（図１
の１０８）を有する。
するステートマシーン（図１の１０９、図１の１１０）
をそれぞれ備え、これらのステートマシーンからの要求
に対する許可を適宜切り換えることにより、読み出し要
求についてリトライ状態にあっても必要に応じて書き込
み要求を行うことができるＰＣＩバス・デバイス（図１
の１０８）を有する。
【００１９】
【発明の実施の形態】次に本発明の第１の実施の形態を
図を用いて説明する。図１を参照すると通信用デバイス
を備えたＰＣＩバス・システムが示されている。通信用
デバイス１０８は読み出し（送信）用ステートマシーン
１１０と書き込み（受信）用ステートマシーン１０９を
それぞれ備えている。送信時は読み出し用ステートマシ
ーン１１０によりシステムメモリ１０４から送信データ
を読み出す。受信時は書き込み用ステートマシーン１０
９により受信データをシステムメモリ１０４に書き込
む。
図を用いて説明する。図１を参照すると通信用デバイス
を備えたＰＣＩバス・システムが示されている。通信用
デバイス１０８は読み出し（送信）用ステートマシーン
１１０と書き込み（受信）用ステートマシーン１０９を
それぞれ備えている。送信時は読み出し用ステートマシ
ーン１１０によりシステムメモリ１０４から送信データ
を読み出す。受信時は書き込み用ステートマシーン１０
９により受信データをシステムメモリ１０４に書き込
む。
【００２０】通信用デバイス１０８が送信を行おうとし
たとすると、送信データを読み出すためにシステムメモ
リ１０４にアクセスを行おうとしたとする。ホスト・バ
ス１０２が低速であったり、あるいはＣＰＵ１０１など
によって占有されていたなどの理由でこの読み出し動作
に時間がかかる場合、ブリッジ１０５は通信用デバイス
１０８に対し、そのサイクルをひとまず終了し、リトラ
イを行うことを要求し、ＰＣＩバス１０３とは独立して
システムメモリ１０４から読み出し用ＦＩＦＯ１０６へ
のデータの読み出しを開始する。このことにより、ＰＣ
Ｉバス１０３が無意味に占有されることを防ぎ、他のＰ
ＣＩバス・デバイスがＰＣＩバス１０３を使用すること
が可能になる。
たとすると、送信データを読み出すためにシステムメモ
リ１０４にアクセスを行おうとしたとする。ホスト・バ
ス１０２が低速であったり、あるいはＣＰＵ１０１など
によって占有されていたなどの理由でこの読み出し動作
に時間がかかる場合、ブリッジ１０５は通信用デバイス
１０８に対し、そのサイクルをひとまず終了し、リトラ
イを行うことを要求し、ＰＣＩバス１０３とは独立して
システムメモリ１０４から読み出し用ＦＩＦＯ１０６へ
のデータの読み出しを開始する。このことにより、ＰＣ
Ｉバス１０３が無意味に占有されることを防ぎ、他のＰ
ＣＩバス・デバイスがＰＣＩバス１０３を使用すること
が可能になる。
【００２１】通信用デバイス１０８は一定時間の後、再
度同じ要求をリトライするが、ブリッジ１０５は読み出
し用ＦＩＦＯ１０６にデータが準備できるまでリトライ
要求を繰り返し続ける。
度同じ要求をリトライするが、ブリッジ１０５は読み出
し用ＦＩＦＯ１０６にデータが準備できるまでリトライ
要求を繰り返し続ける。
【００２２】この間に通信用デバイス１０８がデータを
受信したならば、通信用デバイス１０８内部の書き込み
用ステートマシーン１０９よりシステムメモリ１０４へ
の書き込み要求が起こる。一方、読み出し用ステートマ
シーン１１０は読み出しリトライ状態にあり、読み出し
要求を出しているが、通信用デバイス１０８は必要に応
じて書き込み用ステートマシーン１０９の要求によりシ
ステムメモリ１０４への書き込み要求を行うことができ
る。
受信したならば、通信用デバイス１０８内部の書き込み
用ステートマシーン１０９よりシステムメモリ１０４へ
の書き込み要求が起こる。一方、読み出し用ステートマ
シーン１１０は読み出しリトライ状態にあり、読み出し
要求を出しているが、通信用デバイス１０８は必要に応
じて書き込み用ステートマシーン１０９の要求によりシ
ステムメモリ１０４への書き込み要求を行うことができ
る。
【００２３】ブリッジ１０５では要求のあった読み出し
データの準備ができるまで、システムメモリ１０４から
の読み出し要求についてはリトライを要求するが、シス
テムメモリ１０４への書き込み要求についてはこれを許
可し、書き込みデータ用ＦＩＦＯ１０７にデータを格納
する。
データの準備ができるまで、システムメモリ１０４から
の読み出し要求についてはリトライを要求するが、シス
テムメモリ１０４への書き込み要求についてはこれを許
可し、書き込みデータ用ＦＩＦＯ１０７にデータを格納
する。
【００２４】このことにより、通信用デバイス１０８の
送信データの準備中であっても通信用デバイス１０８が
データを受信するごとにその処理を行うことが可能にな
り、受信データが失われる事態を避けることができる。
送信データの準備中であっても通信用デバイス１０８が
データを受信するごとにその処理を行うことが可能にな
り、受信データが失われる事態を避けることができる。
【００２５】次に本発明の第２の実施の形態を図を用い
て説明する。図２を参照するとセット・トップ・ボック
スにおけるＰＣＩバス・システムの構成例を示されてい
る。非同期転送モード（以下ＡＴＭ）・デバイス２０６
は受信したデータをＭＰＥＧ（Ｍｏｖｉｎｇ Ｐｉｃｔ
ｕｒｅ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ）デバイス２０７
に書き込み、ＭＰＥＧデバイス２０７がこれを処理して
いる。いま、同じくＰＣＩバス２０３に接続されている
ＰＣＩバス・デバイス２０８がシステムメモリ２０４か
らの読み出しを要求したとしても、その読み出しに時間
がかかるようであれば、ブリッジ２０５からのリトライ
要求を受ける。このことにより、ＰＣＩバス２０３が無
意味に占有されることが無くなり、ＡＴＭデバイス２０
６とＭＰＥＧデバイス２０７とによる受信データの処理
を妨げることが無くなる。
て説明する。図２を参照するとセット・トップ・ボック
スにおけるＰＣＩバス・システムの構成例を示されてい
る。非同期転送モード（以下ＡＴＭ）・デバイス２０６
は受信したデータをＭＰＥＧ（Ｍｏｖｉｎｇ Ｐｉｃｔ
ｕｒｅ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ）デバイス２０７
に書き込み、ＭＰＥＧデバイス２０７がこれを処理して
いる。いま、同じくＰＣＩバス２０３に接続されている
ＰＣＩバス・デバイス２０８がシステムメモリ２０４か
らの読み出しを要求したとしても、その読み出しに時間
がかかるようであれば、ブリッジ２０５からのリトライ
要求を受ける。このことにより、ＰＣＩバス２０３が無
意味に占有されることが無くなり、ＡＴＭデバイス２０
６とＭＰＥＧデバイス２０７とによる受信データの処理
を妨げることが無くなる。
【００２６】また、ＡＴＭデバイス２０６がシステムメ
モリ２０４にデータを書き込む必要が生じた際、ブリッ
ジ２０５は読み出し要求についてはリトライを要求する
一方で書き込み要求に関しては許可でき、またデータを
書き込みデータ用ＦＩＦＯに格納した段階でＰＣＩバス
上においてそのサイクルは終了したものと考えることが
できる。このことにより、ＡＴＭデバイス２０６が書き
込みリトライ状態に陥ることを防ぐことができ、ＡＴＭ
デバイス２０６がＭＰＥＧデバイス２０７にコンスタン
トに書き込むことを可能とする。
モリ２０４にデータを書き込む必要が生じた際、ブリッ
ジ２０５は読み出し要求についてはリトライを要求する
一方で書き込み要求に関しては許可でき、またデータを
書き込みデータ用ＦＩＦＯに格納した段階でＰＣＩバス
上においてそのサイクルは終了したものと考えることが
できる。このことにより、ＡＴＭデバイス２０６が書き
込みリトライ状態に陥ることを防ぐことができ、ＡＴＭ
デバイス２０６がＭＰＥＧデバイス２０７にコンスタン
トに書き込むことを可能とする。
【００２７】
【発明の効果】本発明では、ブリッジ回路が読み出し用
ＦＩＦＯと書き込み用ＦＩＦＯを備え、ＰＣＩバスが無
意味に占有されることを防ぎ、ＰＣＩバス・デバイスは
ホスト・バスの状態に影響されることなくＰＣＩバスを
利用することができる。
ＦＩＦＯと書き込み用ＦＩＦＯを備え、ＰＣＩバスが無
意味に占有されることを防ぎ、ＰＣＩバス・デバイスは
ホスト・バスの状態に影響されることなくＰＣＩバスを
利用することができる。
【００２８】またＰＣＩバス・デバイスが読み出しリト
ライ中も適宜書き込み要求を行うようにすることによ
り、ＰＣＩバス・デバイス自体が閉塞状態に陥ることを
防ぐことができる。
ライ中も適宜書き込み要求を行うようにすることによ
り、ＰＣＩバス・デバイス自体が閉塞状態に陥ることを
防ぐことができる。
【００２９】更にこのブリッジ回路とＰＣＩバス・デバ
イスを組み合わせることにより、個々のサイクル単位で
処理可能かどうかが決定されることになり、システムと
してのパフォーマンスを向上させることができる。
イスを組み合わせることにより、個々のサイクル単位で
処理可能かどうかが決定されることになり、システムと
してのパフォーマンスを向上させることができる。
【図１】本発明を適用できるＰＣＩバス・システムの実
施例１を説明するためのブロック図である。
施例１を説明するためのブロック図である。
【図２】本発明を適用できるＰＣＩバス・システムの実
施例２を説明するためのブロック図である。
施例２を説明するためのブロック図である。
【図３】従来例を説明するためのブロック図である。
１０１ ＣＰＵ １０２ ホスト・バス １０３ ＰＣＩバス １０４ システムメモリ １０５ ホスト−ＰＣＩ ブリッジ １０６ 読み出し用ＦＩＦＯ １０７ 書き込み用ＦＩＦＯ １０８ 通信用デバイス １０９ 受信用ステートマシーン １１０ 送信用ステートマシーン ２０１ ＣＰＵ ２０２ ホスト・バス ２０３ ＰＣＩバス ２０４ システムメモリ ２０５ ホスト−ＰＣＩバス ２０６ ＡＴＭデバイス ２０７ ＭＰＥＧデバイス ２０８ ＰＣＩバス・デバイス ３０１ ＣＰＵ ３０２ ホスト・バス ３０３ ＰＣＩバス ３０４ システムメモリ ３０５ ホスト−ＰＣＩブリッジ ３０６ イニシエータ ３０７ ＰＣＩバス・デバイス ３０８ ＰＣＩバス・デバイス
Claims (2)
- 【請求項１】 読み出しデータ用のＦＩＦＯを備え、ホ
スト・バス側からデータの読み出し要求を行ったＰＣＩ
バス・デバイスに対しリトライを要求してＰＣＩバスを
開放し、前記ＰＣＩバスとは独立して前記読み出しデー
タ用のＦＩＦＯへ前記ホスト・バス側からの読み出しを
行い、該ＦＩＦＯにデータが準備された段階でそのＰＣ
Ｉバス・デバイスに読み出しを許可するブリッジ回路を
備えることを特徴とするＰＣＩバス・システム。 - 【請求項２】 読み出しデータ用ＦＩＦＯと書き込みデ
ータ用ＦＩＦＯとを備え、ＰＣＩバスとは独立してホス
ト・バス側からの前記読み出しデータ用ＦＩＦＯへの読
み込みと前記ホスト・バス側への前記書き込みデータ用
ＦＩＦＯからの書き込みを行うブリッジ回路と、読み出
し要求についてリトライ状態にあっても書き込み要求を
行うことができるＰＣＩバス・デバイスとを有し、前記
ブリッジ回路が前記ＰＣＩバス・デバイスへ読み出しリ
トライを要求して前記ＰＣＩバスを開放し、前記ＰＣＩ
バス・デバイスは前記ＰＣＩバスの開放により該ホスト
・バスからの読み出しリトライを行っている状態にあっ
ても前記ブリッジ回路の前記書き込みデータ用ＦＩＦＯ
へ書き込み処理を行うことができるＰＣＩバス・システ
ム。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8192152A JP2996179B2 (ja) | 1996-07-22 | 1996-07-22 | Ｐｃｉバス・システム |
| EP97112278A EP0821311B1 (en) | 1996-07-22 | 1997-07-17 | Data processing and communicating system with high throughput peripheral component interconnect bus |
| US08/895,984 US5958032A (en) | 1996-07-22 | 1997-07-17 | Data processing and communicating system with high throughput peripheral component interconnect bus |
| DE69719123T DE69719123T2 (de) | 1996-07-22 | 1997-07-17 | System zur Datenverarbeitung und -kommunikation mit PCI-Hochdurchsatzbus |
| TW086110207A TW382168B (en) | 1996-07-22 | 1997-07-18 | Data processing and communicating system with high throughput peripheral component interconnect bus |
| KR1019970033956A KR100230902B1 (ko) | 1996-07-22 | 1997-07-21 | 고 처리 능력의 주변 구성 요소 상호 접속 버스를가진데이터 처리 및 통신 시스템 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8192152A JP2996179B2 (ja) | 1996-07-22 | 1996-07-22 | Ｐｃｉバス・システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1040215A JPH1040215A (ja) | 1998-02-13 |
| JP2996179B2 true JP2996179B2 (ja) | 1999-12-27 |
Family
ID=16286571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8192152A Expired - Lifetime JP2996179B2 (ja) | 1996-07-22 | 1996-07-22 | Ｐｃｉバス・システム |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5958032A (ja) |
| EP (1) | EP0821311B1 (ja) |
| JP (1) | JP2996179B2 (ja) |
| KR (1) | KR100230902B1 (ja) |
| DE (1) | DE69719123T2 (ja) |
| TW (1) | TW382168B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2996179B2 (ja) * | 1996-07-22 | 1999-12-27 | 日本電気株式会社 | Ｐｃｉバス・システム |
| US6882651B1 (en) * | 1998-12-02 | 2005-04-19 | Nortel Networks Limited | Flow control of data units across a bus bridge and inter-bus communication system employing same |
| US6209054B1 (en) * | 1998-12-15 | 2001-03-27 | Cisco Technology, Inc. | Reliable interrupt reception over buffered bus |
| US6725312B1 (en) | 2000-11-02 | 2004-04-20 | Cml Versatel Inc. | Bus architecture for high reliability communications in computer system |
| JP3870717B2 (ja) * | 2001-05-14 | 2007-01-24 | セイコーエプソン株式会社 | データ転送制御装置及び電子機器 |
| US7124214B2 (en) * | 2003-03-28 | 2006-10-17 | Via Technologies Inc. | Method and related apparatus for controlling a peripheral device to transfer data to a bus |
| CN102411553B (zh) * | 2011-08-01 | 2014-04-30 | 北京航空航天大学 | 基于cpci总线的1553b协议数据通信及串行加载模块 |
| DE112011105853B4 (de) * | 2011-11-15 | 2024-04-25 | Intel Corporation | Verwaltung der Steuerung des Pufferzulaufs durch den Verbindungsstatus |
| CN103346931B (zh) * | 2013-07-10 | 2016-01-13 | 北京航天自动控制研究所 | 一种1553b总线监听*** |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5768548A (en) * | 1992-04-15 | 1998-06-16 | Intel Corporation | Bus bridge for responding to received first write command by storing data and for responding to received second write command by transferring the stored data |
| US5553310A (en) * | 1992-10-02 | 1996-09-03 | Compaq Computer Corporation | Split transactions and pipelined arbitration of microprocessors in multiprocessing computer systems |
| JPH06139186A (ja) * | 1992-10-23 | 1994-05-20 | Mitsubishi Electric Corp | バス制御方式 |
| US5631906A (en) * | 1993-03-11 | 1997-05-20 | Liu; Zheng | Medium access control protocol for single bus fair access local area network |
| JPH07121474A (ja) * | 1993-10-21 | 1995-05-12 | Ricoh Co Ltd | 情報処理装置 |
| US5613075A (en) * | 1993-11-12 | 1997-03-18 | Intel Corporation | Method and apparatus for providing deterministic read access to main memory in a computer system |
| US5546546A (en) * | 1994-05-20 | 1996-08-13 | Intel Corporation | Method and apparatus for maintaining transaction ordering and arbitrating in a bus bridge |
| US5594882A (en) * | 1995-01-04 | 1997-01-14 | Intel Corporation | PCI split transactions utilizing dual address cycle |
| JP2996179B2 (ja) * | 1996-07-22 | 1999-12-27 | 日本電気株式会社 | Ｐｃｉバス・システム |
-
1996
- 1996-07-22 JP JP8192152A patent/JP2996179B2/ja not_active Expired - Lifetime
-
1997
- 1997-07-17 DE DE69719123T patent/DE69719123T2/de not_active Expired - Fee Related
- 1997-07-17 US US08/895,984 patent/US5958032A/en not_active Expired - Fee Related
- 1997-07-17 EP EP97112278A patent/EP0821311B1/en not_active Expired - Lifetime
- 1997-07-18 TW TW086110207A patent/TW382168B/zh not_active IP Right Cessation
- 1997-07-21 KR KR1019970033956A patent/KR100230902B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR980013132A (ko) | 1998-04-30 |
| JPH1040215A (ja) | 1998-02-13 |
| DE69719123D1 (de) | 2003-03-27 |
| EP0821311A2 (en) | 1998-01-28 |
| US5958032A (en) | 1999-09-28 |
| DE69719123T2 (de) | 2003-11-27 |
| TW382168B (en) | 2000-02-11 |
| KR100230902B1 (ko) | 1999-11-15 |
| EP0821311A3 (en) | 2002-03-20 |
| EP0821311B1 (en) | 2003-02-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990928 |