JP2993694B2 - Information processing device - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、パーソナルコンピュータ、ワークステーシ
ョン、オフィスコンピュータなどの情報処理装置に関す
る。Description: TECHNICAL FIELD The present invention relates to an information processing apparatus such as a personal computer, a workstation, and an office computer.
従来の情報処理装置におけるバス調停方式は、例え
ば、その一例が特開昭62−80753号公報などに開示され
ているような方式であった。A bus arbitration system in a conventional information processing apparatus is, for example, a system disclosed in Japanese Patent Application Laid-Open No. 62-80753.
上記従来技術では、特定のバスマスタが長時間バスを
占有したままバスの使用権を放棄しないという障害が起
こり、それをタイマなどで検出した場合、原因がどこに
あるのかを調べる手段について、あまり配慮がなされて
いないという問題があった。In the above prior art, a failure occurs in which a specific bus master does not relinquish the right to use the bus while occupying the bus for a long time, and when this is detected by a timer or the like, much attention is paid to means for examining where the cause is. There was a problem that was not done.
本発明の目的は、このような問題を解決し、エラー処
理プログラムの中で上記のエラーの原因となっている場
所を特定する手段をハードウエアにより提供することに
ある。SUMMARY OF THE INVENTION An object of the present invention is to solve such a problem and to provide, by hardware, means for specifying a location causing an error in an error processing program.
本発明は上記目的を達成するため、中央処理装置（MP
U）およびバスの使用権を調停するバスコントローラ中
のバスアービタに関して下記（１）、（２）のハードウ
エア手段を持つ。The present invention achieves the above object by providing a central processing unit (MP).
U) and the bus arbiter in the bus controller that arbitrates the right to use the bus have the following hardware means (1) and (2).
（１）バスアービタにおいて、CPU以外のバスマスタが
一定の時間以上バスを占有しないように監視するタイ
マ、および特定のバスマスタがバス使用権を放棄しない
という障害が発生して、当該タイマにより検出された場
合、どのバスマスタがバスを使用中であったかという情
報を保存するための、MPUから直接アクセス可能なエラ
ー情報レジスタを設ける。上記エラー発生時、本バスア
ービタはこのエラー情報レジスタのセットと同時に、MP
Uに対し割り込みをかけ、このエラー情報レジスタの参
照を要求する。このとき、バスアービタはMPUに対する
バス使用要求を取り下げる。(1) In the bus arbiter, a timer that monitors a bus master other than the CPU so that it does not occupy the bus for a certain period of time or a failure that a specific bus master does not relinquish the right to use the bus occurs and the timer detects the failure. And an error information register directly accessible from the MPU for storing information as to which bus master is using the bus. When the above error occurs, this bus arbiter sets the error information register and
An interrupt is issued to U and a request is made to refer to this error information register. At this time, the bus arbiter cancels the bus use request to the MPU.
（２）あるいは、MPUにおいてバスの解放時間を監視す
るタイマを設ける。バスアービタ内には、上述したと同
様のエラー情報レジスタを設ける。本タイマは２段階の
構造になっており、この第一段階においては、MPUがバ
スアービタに対して、以降他のバスマスタからのバス使
用要求が来ていても、現在バスを使用中のバスマスタが
バスの使用を終了した時点で、いったんMPUにバス使用
権を返させる要求を出す。第２段階は、特定のバスマス
タがバス使用権を放棄できないという障害が起こったと
判断した状態で、この時点で、MPUは、強制的にバス使
用権を獲得し、バスアービタ内のエラー情報レジスタの
参照を行なう。(2) Alternatively, a timer for monitoring the bus release time in the MPU is provided. An error information register similar to that described above is provided in the bus arbiter. This timer has a two-stage structure. In this first stage, the MPU sends a request to the bus arbiter to the bus arbiter. At the end of the use of the MPU, a request is issued to the MPU to return the right to use the bus. In the second stage, the MPU forcibly acquires the right to use the bus and refers to the error information register in the bus arbiter after determining that a failure has occurred in which the specific bus master cannot relinquish the right to use the bus. Perform
以上述べた手段では、MPUがバス使用権を有していな
い状態で障害が起こったときでも、その検出時にMPUが
強制的にバス使用権を獲得し、エラー情報をアクセスで
きる。すなわち、特定のバスマスタがバス使用権を放棄
しなくなるという障害が起こった場合、装置全体を停止
せざるをえなかったシステムにおいて、ソフトウエアに
よる一連のエラー処理が可能となる。According to the above-described means, even when a failure occurs in a state where the MPU does not have the bus use right, the MPU can forcibly acquire the bus use right at the time of detection and can access the error information. That is, when a failure occurs in which a specific bus master does not relinquish the right to use the bus, a series of software error processing can be performed in a system in which the entire apparatus must be stopped.
以下、本発明の実施例を第１図、第２図、３図により
説明する。Hereinafter, an embodiment of the present invention will be described with reference to FIGS. 1, 2, and 3. FIG.
第１図は、本発明第一の実施例のシステム構成を示し
たブロック図で、１は命令実行ユニットと共にメモリ管
理ユニットを備えた中央処理装置（MPU）、2,3はそれぞ
れMPU1中の命令実行ユニット、キャッシュメモリのヒッ
ト判定機能を備えたメモリ管理ユニット（MMU）を示
す。４はバス権調停機能（バスアービタ）を備えたバス
コントローラ、５は主記憶アクセスを制御するメモリコ
ントローラ、６は主記憶装置（メインメモリ）、７はキ
ャッシュメモリのアドレスアレイ、８はキャッシュメモ
リ、９、10、11はそれぞれ外部バスマスタ、12はMPUに
より制御されるアドレスバイパス用ドライバ、13はアド
レス用ラッチ、14はMPUにより制御されるデータ用双方
向ドライバ、15はキャッシュメモリ用アドレスラッチ、
16はバスコントローラ４内部のバス監視タイマ、17はバ
スコントローラ４内部のエラー情報レジスタ、19はアド
レスとデータのマルチプレクスバス、20はアドレスバ
ス、21はデータバス、22はアドレスアレイデータ、23は
バスコントローラ４からMPU1に対する割り込み信号、24
はMPU1からバスコントローラ４に対するバス解放信号、
25はバスコントローラ４からMPU1に対するバス解放要求
信号、26はMPU1の出力するメモリアクセス制御信号、2
7、28、29はそれぞれ外部バスマスタ９、10、11からバ
スコントローラ４へのバス解放要求信号、30、31、32は
バスコントローラ４から外部バスマスタ９、10、11への
バス解放信号、33はキャッシュメモリ用アドレスバス、
36はMPU1からバスコントローラ４への直接アクセスを指
定するバスコントローラ選択信号である。FIG. 1 is a block diagram showing a system configuration of a first embodiment of the present invention, wherein 1 is a central processing unit (MPU) having a memory management unit together with an instruction execution unit, and 2 and 3 are instructions in the MPU 1 respectively. 1 shows a memory management unit (MMU) having an execution unit and a cache memory hit determination function. Reference numeral 4 denotes a bus controller having a bus arbitration function (bus arbiter), 5 denotes a memory controller for controlling main memory access, 6 denotes a main storage device (main memory), 7 denotes an address array of a cache memory, 8 denotes a cache memory, 9 , 10 and 11 are external bus masters respectively, 12 is an address bypass driver controlled by the MPU, 13 is an address latch, 14 is a data bidirectional driver controlled by the MPU, 15 is a cache memory address latch,
16 is a bus monitoring timer inside the bus controller 4, 17 is an error information register inside the bus controller 4, 19 is a multiplexed bus for address and data, 20 is an address bus, 21 is a data bus, 22 is address array data, and 23 is Interrupt signal from bus controller 4 to MPU1, 24
Is a bus release signal from the MPU 1 to the bus controller 4,
25 is a bus release request signal from the bus controller 4 to the MPU1, 26 is a memory access control signal output from the MPU1,
7, 28, and 29 are bus release request signals from the external bus masters 9, 10, and 11 to the bus controller 4, 30, 31, and 32 are bus release signals from the bus controller 4 to the external bus masters 9, 10, and 11, respectively. Address bus for cache memory,
A bus controller selection signal 36 designates direct access from the MPU 1 to the bus controller 4.
本システムにおけるバス使用権の調停方式は、次のよ
うである。外部バスマスタ９から11がバスを使用する場
合は、バス解放要求信号27から29によりバスコントロー
ラ４に対しバス権を要求する。それを受けたバスコント
ローラ４は、MPU1に対しバス解放要求信号25によりバス
権を要求する。MPU1がバス解放信号24によりバスを解放
すると、バスコントローラ４は内部で優先制御を行な
い、決められた優先順位に従って、バス解放信号30から
32を用いて外部バスマスタに対してバス使用許可を出
す。バスコントローラ４の内部にあるバス監視タイマ16
は２段階の構造になっており、第一段階を検出した状態
においてバスコントローラ４は、他のバスマスタからの
バス使用要求が来ていても、現在バスを使用中のバスマ
スタがバスの使用を終了した時点で、いったんMPU1にバ
ス使用権を返すという制御を行なう。The arbitration method of the bus use right in the present system is as follows. When the external bus masters 9 to 11 use the bus, the bus release request signals 27 to 29 request the bus controller 4 for a bus right. The bus controller 4 having received the request requests the MPU 1 for a bus right by using the bus release request signal 25. When the MPU 1 releases the bus by the bus release signal 24, the bus controller 4 performs priority control internally, and the bus release signal 30
Using 32, a bus use permission is issued to the external bus master. Bus monitoring timer 16 inside bus controller 4
Has a two-stage structure. In a state where the first stage is detected, the bus controller 4 terminates the use of the bus even if a bus use request from another bus master comes. At this point, control is performed to return the bus use right to the MPU1 once.
第２段階は、特定のバスマスタがバス使用権を放棄で
きないという障害が起こったと判断した状態で、この時
点で、バスコントローラ４は、現在バスを使用中のバス
マスタがあるにもかかわらず、強制的にバス解放要求信
号25を無効化し、MPU1にバス権を返すという制御を行な
う。このとき、バスコントローラ４は内部のエラー情報
レジスタ17に、エラー要因に加えて、どのバスマスタが
バスを使用中であったかという情報を保存し、同時に、
MPU1に対し割り込み信号23により、エラー情報レジスタ
17の参照を要求する。MPU1は、メモリアクセス制御信号
26およびバスコントローラ選択信号36により、マルチプ
レクスバス19を介してバスコントローラ４をアクセスす
る。バスコントローラ４はアドレス、データ共にマルチ
プレクスバス19からとる。In the second stage, it is determined that a failure has occurred in which a specific bus master cannot relinquish the right to use the bus. At this point, the bus controller 4 forcibly determines that there is a bus master currently using the bus. , The bus release request signal 25 is invalidated and the bus right is returned to the MPU 1. At this time, the bus controller 4 saves, in the internal error information register 17, information indicating which bus master was using the bus, in addition to the error factor, and at the same time,
Error information register for MPU1 by interrupt signal 23
Request 17 references. MPU1 is a memory access control signal
The bus controller 4 is accessed via the multiplex bus 19 in accordance with 26 and the bus controller selection signal 36. The bus controller 4 receives both the address and the data from the multiplex bus 19.
次に、本発明の第二の実施例について、第２図を用い
て説明する。第２図中、37はMPU1からバスコントローラ
４に対するバス権返還要求信号、38は第一の実施例にお
いてバスコントローラ４内部にあったバス監視タイマ16
のかわりに設けたMPU1内部のバス監視タイマである。Next, a second embodiment of the present invention will be described with reference to FIG. 2, reference numeral 37 denotes a bus right return request signal from the MPU 1 to the bus controller 4, and reference numeral 38 denotes a bus monitoring timer 16 provided inside the bus controller 4 in the first embodiment.
Instead of the bus monitoring timer provided inside MPU1.
外部バスマスタのバス権獲得方法は、第一の実施例と
同様である。ここでは、MPU1にバスの解放時間を監視す
るバス監視タイマ38を設ける。このバス監視タイマ38も
２段階の構造になっており、この第一段階においては、
MPU1がバスコントローラ４に対して以降他のバスマスタ
からのバス使用要求が来ていても、現在バスを使用中の
バスマスタがバスの使用を終了した時点で、いったんMP
U1にバス使用権を返す要求をバス権返還要求信号37によ
り出す。第２段階は、特定のバスマスタがバス使用権を
放棄できないという障害が起こったと判断した状態で、
この時点で、MPU1は、強制的にバス解放信号24を無効化
して、強制的にバス使用権を獲得し、バスコントローラ
４内のエラー情報レジスタ17の参照を行なう。The method of acquiring the bus right of the external bus master is the same as in the first embodiment. Here, the MPU 1 is provided with a bus monitoring timer 38 for monitoring the bus release time. This bus monitoring timer 38 also has a two-stage structure, and in this first stage,
Even if the MPU 1 subsequently receives a bus use request from another bus master to the bus controller 4, once the bus master currently using the bus has finished using the bus,
A request to return the bus use right to U1 is issued by a bus right return request signal 37. In the second stage, when it is determined that a particular bus master has failed to relinquish the right to use the bus,
At this point, the MPU 1 forcibly invalidates the bus release signal 24, forcibly acquires the right to use the bus, and refers to the error information register 17 in the bus controller 4.
特定のバスマスタがバス使用権を放棄しなくなるとい
う障害が起こったときには、バス権を取っているバスマ
スタがバスをドライブしたままの状態の場合がある。そ
こで、本発明においてバスコントローラ４は、マルチプ
レクスバス19と第３図のような接続を行なう。When a failure occurs such that a specific bus master does not relinquish the right to use the bus, the bus master having the bus right may keep driving the bus. Therefore, in the present invention, the bus controller 4 makes a connection with the multiplex bus 19 as shown in FIG.
第３図は、第１図および第２図におけるマルチプレク
スバス19の部分の詳細を示したもので、107はマルチプ
レクスバス上位側、108はマルチプレクスバス下位側、1
01、102はそれぞれマルチプレクスバス上位側107、マル
チプレクスバス下位側108に対応するアドレスバイパス
用ドライバ、103、104はそれぞれマルチプレクスバス上
位側107、マルチプレクスバス下位側108に対応するアド
レス用ラッチ、105、106はそれぞれマルチプレクスバス
上位側107、マルチプレクスバス下位側108に対応するデ
ータ用双方向ドライバ、109はアドレスバス上位側、110
はアドレスバス下位側、111はデータバス上位側、112は
データバス下位側である。外部バスマスタ９は、MPU1よ
りアドレス、データ共にバス幅が狭いバスマスタであ
り、このとき外部バスマスタ９が使用している部分がマ
ルチプレクスバス下位側108、使用していない部分がマ
ルチプレクスバス上位側107である。バスコントローラ
４は、MPU1よりアドレス、データ共にマルチプレクスバ
ス上位側107より取るので、特定のバスマスタがバス使
用権を放棄しなくなるという障害が起り、バス権を取っ
ているバスマスタがバスをドライブしたままの状態の場
合でも、MPU1は、マルチプレクスバス19を介して、バス
コントローラ４内のエラー情報レジスタ17の参照を行な
うことができる。FIG. 3 shows the details of the multiplex bus 19 in FIGS. 1 and 2, wherein 107 is the multiplex bus upper side, 108 is the multiplex bus lower side,
01 and 102 are address bypass drivers corresponding to the multiplex bus upper side 107 and the multiplex bus lower side 108, respectively, and 103 and 104 are address latches corresponding to the multiplex bus upper side 107 and the multiplex bus lower side 108, respectively. , 105, and 106 are bidirectional drivers for data corresponding to the multiplex bus upper side 107 and the multiplex bus lower side 108, respectively, 109 is the address bus upper side, 110
Is a lower address bus, 111 is a higher data bus, and 112 is a lower data bus. The external bus master 9 is a bus master having a smaller bus width in both address and data than the MPU 1. At this time, the portion used by the external bus master 9 is the lower multiplex bus 108 and the portion not used is the upper multiplex bus 107. It is. Since the bus controller 4 takes both the address and data from the MPU 1 from the multiplex bus upper side 107, a failure occurs in which the specific bus master does not relinquish the right to use the bus, and the bus master having the bus right keeps driving the bus. The MPU 1 can refer to the error information register 17 in the bus controller 4 via the multiplex bus 19 even in the case of the above state.
本発明によれば、特定のバスマスタがバス使用権を放
棄しなくなるという障害が起こった場合、装置全体を停
止せざるを得なかったシステムにおいて、障害の原因究
明を始めとする一連のエラー処理をソフトウエア的に行
なうことを可能にするという効果がある。According to the present invention, when a failure occurs in which a specific bus master does not relinquish the right to use the bus, in a system in which the entire device has to be stopped, a series of error processing including investigation into the cause of the failure is performed. There is an effect that it can be performed by software.
本発明によれば、障害が起こった場合、装置全体を停
止させずに、エラーの原因となている場所の特定や一連
のエラー処理をソフトウエア的に行なうことを可能にす
るという効果がある。この結果、保守、点検がやりやす
くなりシステム全体の信頼性も向上する。According to the present invention, when a failure occurs, it is possible to specify a location causing an error and perform a series of error processing by software without stopping the entire apparatus. . As a result, maintenance and inspection are facilitated, and the reliability of the entire system is improved.
第１図は本発明第一の実施例のシステム構成を示すブロ
ック図、第２図は本発明の第二の実施例のシステム構成
を示すブロック図、第３図は第１図および第２図におけ
る本発明のマルチプレクスバスの部分の一実施例を示す
図である。 符号の説明 １……中央処理装置（MPU）、２……命令実行ユニッ
ト、３……メモリ管理ユニット（MMU）、４……バス権
調停機能（バスアービタ）を備えたバスコントローラ、
５……メモリコントローラ、６……主記憶装置（メイン
メモリ）、７……キャッシュメモリのアドレスアレイ、
８……キャッシュメモリ、９、10、11……外部バスマス
タ、12……アドレスバイパス用ドライバ、13……アドレ
ス用ラッチ、14……データ用双方向ドライバ、15……キ
ャッシュメモリ用アドレスラッチ、16……バス監視タイ
マ、17……エラー情報レジスタ、19……マルチプレクス
バス、20……アドレスバス、21……データバス、22……
アドレスアレイデータ、23……割り込み信号、24……バ
ス解放信号、25……バス解放要求信号、26……メモリア
クセス制御信号、27、28、29……バス解放要求信号、3
0、31、32……バス解放信号、33……キャッシュメモリ
用アドレスバス、36……バスコントローラ選択信号。FIG. 1 is a block diagram showing a system configuration of a first embodiment of the present invention, FIG. 2 is a block diagram showing a system configuration of a second embodiment of the present invention, and FIG. 3 is FIGS. 1 and 2. FIG. 2 is a diagram showing an embodiment of a multiplex bus portion of the present invention in FIG. DESCRIPTION OF SYMBOLS 1 ... Central processing unit (MPU), 2 ... Instruction execution unit, 3 ... Memory management unit (MMU), 4 ... Bus controller with bus arbitration function (Bus arbiter),
5 ... memory controller, 6 ... main storage device (main memory), 7 ... address array of cache memory,
8 cache memory, 9, 10, 11 external bus master, 12 address bypass driver, 13 address latch, 14 data bidirectional driver, 15 cache memory address latch, 16 … Bus monitoring timer, 17… error information register, 19 multiplex bus, 20… address bus, 21… data bus, 22…
Address array data, 23 interrupt signal, 24 bus release signal, 25 bus release request signal, 26 memory access control signal, 27, 28, 29 bus release request signal, 3
0, 31, 32 ... bus release signal, 33 ... cache memory address bus, 36 ... bus controller selection signal.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 青津 広明 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所マイクロエレクトロ ニクス機器開発研究所内 (72)発明者 勇 恵一 愛知県尾張旭市晴丘町池上１番地 株式 会社日立製作所旭工場内 (56)参考文献 特開 平１−118946（ＪＰ，Ａ) 特開 昭62−85364（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 13/36 - 13/366 G06F 13/00 301 G06F 11/30 310 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Hiroaki Aotsu 292 Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa Prefecture Inside the Microelectronics Equipment Development Laboratory, Hitachi, Ltd. Address Asahi Plant, Hitachi, Ltd. (56) References JP-A-1-118946 (JP, A) JP-A-62-85364 (JP, A) (58) Fields investigated (Int. Cl. 6 , DB name) ) G06F 13/36-13/366 G06F 13/00 301 G06F 11/30 310
Claims (1)
獲得できる複数のバスマスタと、バス使用権を調停する
バスアービタとを備えた情報処理装置において、 前記中央処理装置以外のバスマスタがバス使用権を放棄
できないときにエラー情報を前記バスアービタ内に格納
する手段と、バス権を取っているバスマスタがバスをド
ライブしたままの状態のときに前記中央処理装置がエラ
ー情報の参照を行えるように、バスアービタをアクセス
するバスが、前記バスマスタが使用しないビットを有す
ることを特徴とする情報処理装置。An information processing apparatus comprising a central processing unit, a plurality of bus masters each of which can acquire a bus use right, and a bus arbiter for arbitrating a bus use right, wherein a bus master other than the central processing unit has a bus use right. Means for storing error information in the bus arbiter when the bus arbiter cannot be abandoned, and a bus arbiter so that the central processing unit can refer to the error information when the bus master having the bus right keeps driving the bus. An information processing device, wherein a bus accessing the device has bits not used by the bus master.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2033749A JP2993694B2 (en) | 1990-02-16 | 1990-02-16 | Information processing device |
Applications Claiming Priority (1)
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| JP2033749A JP2993694B2 (en) | 1990-02-16 | 1990-02-16 | Information processing device |
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Families Citing this family (2)
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