JP2991039B2 - 密着型イメージセンサ - Google Patents
密着型イメージセンサInfo
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14643—Photodiode arrays; MOS imagers
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
- H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
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Description
【０００１】
【産業上の利用分野】この発明は、ファクシミリ、イメ
ージスキャナー等の画像入力部に使用される密着型イメ
ージセンサに関するものである。
ージスキャナー等の画像入力部に使用される密着型イメ
ージセンサに関するものである。
【０００２】
【従来の技術】図８は例えば特開平１−１８３２５７に
示された従来の密着イメージセンサ（以後ＣＩＳと呼
ぶ）を示す断面図であり、１は発光ダイオードアレイ
（以下ＬＥＤアレイと呼ぶ）、２はガラス、３はガラス
２に密接しながら送られる原稿、４はロッドレンズアレ
イ、５はセンサ基板、６は信号処理回路基板、７はＬＥ
Ｄアレイ１、ガラス２、ロッドレンズアレイ４、センサ
基板５、および信号処理回路基板６を収納する筺体であ
る。
示された従来の密着イメージセンサ（以後ＣＩＳと呼
ぶ）を示す断面図であり、１は発光ダイオードアレイ
（以下ＬＥＤアレイと呼ぶ）、２はガラス、３はガラス
２に密接しながら送られる原稿、４はロッドレンズアレ
イ、５はセンサ基板、６は信号処理回路基板、７はＬＥ
Ｄアレイ１、ガラス２、ロッドレンズアレイ４、センサ
基板５、および信号処理回路基板６を収納する筺体であ
る。
【０００３】図９は従来のＣＩＳの動作を説明するため
のブロック図であり、８はセンサ基板５上に配設された
複数の光電変換素子、５Ａは原稿に対応した濃淡信号を
並直列変換およびスイッチングして出力する信号出力回
路で、シフトレジスタおよびアナログスイッチからな
る。図１０は、図９に示すＣＩＳのブロック図の動作を
説明するタイミングチャートである。
のブロック図であり、８はセンサ基板５上に配設された
複数の光電変換素子、５Ａは原稿に対応した濃淡信号を
並直列変換およびスイッチングして出力する信号出力回
路で、シフトレジスタおよびアナログスイッチからな
る。図１０は、図９に示すＣＩＳのブロック図の動作を
説明するタイミングチャートである。
【０００４】次に動作について説明する。図８〜図１０
において、ＬＥＤアレイ１の光源から投射された光は、
ガラス２上に装填された原稿を照射し、この原稿の濃淡
に従い、その原稿が濃い場合は光が吸収されるために、
その反射光はロッドレンズアレイ４に照射されない。一
方、原稿が淡い場合や白の場合、その反射光は大きく、
ロッドレンズアレイ４で集束され、正立等倍実像として
センサ基板５上の光電変換素子８に入射する。このた
め、光電流が流れ、信号処理回路基板６のＳＩＧ端子に
出力が発生する。
において、ＬＥＤアレイ１の光源から投射された光は、
ガラス２上に装填された原稿を照射し、この原稿の濃淡
に従い、その原稿が濃い場合は光が吸収されるために、
その反射光はロッドレンズアレイ４に照射されない。一
方、原稿が淡い場合や白の場合、その反射光は大きく、
ロッドレンズアレイ４で集束され、正立等倍実像として
センサ基板５上の光電変換素子８に入射する。このた
め、光電流が流れ、信号処理回路基板６のＳＩＧ端子に
出力が発生する。
【０００５】この出力信号は、白原稿の時、約２Ｖ程度
であり、黒原稿の時、約５０ｍＶとなる。即ち約３０ｄ
Ｂ程度のＳ／Ｎ比となる。従って、たとえばｎ個の光電
変換素子８が横一列に配設されている場合、光電変換素
子８に蓄積された電荷を光電流に変換し、出力を順次検
出するが、かかる動作はＳＩ端子にスタートパルスを送
出し、その後、クロック端子から図１０に示すクロック
パルスを送出することにより、順次スタートパルスが光
電変換素子８の１から始まる各番地に移動する時に電荷
を検出することによって行われる。これが図９に示す信
号ライン６ａに光電流として流れ、これが信号処理回路
基板６のキャパシタ６ｂに充電されるため、電位を発生
する。この電位を増幅器６ｃにて１０〜２０倍程に増幅
し、ＳＩＧ端子に出力する。ここで、このＳＩＧ端子に
出力された信号は上記クロックパルスに同期した出力信
号となる。故に、その出力電位の高低にて、原稿の文字
の判読を行うことが可能となる。
であり、黒原稿の時、約５０ｍＶとなる。即ち約３０ｄ
Ｂ程度のＳ／Ｎ比となる。従って、たとえばｎ個の光電
変換素子８が横一列に配設されている場合、光電変換素
子８に蓄積された電荷を光電流に変換し、出力を順次検
出するが、かかる動作はＳＩ端子にスタートパルスを送
出し、その後、クロック端子から図１０に示すクロック
パルスを送出することにより、順次スタートパルスが光
電変換素子８の１から始まる各番地に移動する時に電荷
を検出することによって行われる。これが図９に示す信
号ライン６ａに光電流として流れ、これが信号処理回路
基板６のキャパシタ６ｂに充電されるため、電位を発生
する。この電位を増幅器６ｃにて１０〜２０倍程に増幅
し、ＳＩＧ端子に出力する。ここで、このＳＩＧ端子に
出力された信号は上記クロックパルスに同期した出力信
号となる。故に、その出力電位の高低にて、原稿の文字
の判読を行うことが可能となる。
【０００６】図１１は一般的なＣＩＳの光電変換素子周
辺の接続回路を示し、第１２図はその接続回路各部の信
号のタイミングチャートを示す。ここでは、光電変換素
子としてのセンサチップを９ａ〜９ｎのｎ個有する場合
について説明する。すなわち、このＣＩＳでは、まず、
ＣＬＫ端子から入力されるクロックパルスに同期させて
ＳＩ端子からスタートパルスを送出すると、スタートパ
ルスは各フリップフロップ１３ａ〜１３ｎに順次に入力
され、アンドゲートＧ１〜Ｇｎを順次動作させてアナロ
グスイッチ１１ａ〜１１ｎを次々に開き、光電変換素子
のセンサチップ９ａ〜９ｎの蓄積電荷を検出し、ＳＩＧ
端子に光電流を出力する。
辺の接続回路を示し、第１２図はその接続回路各部の信
号のタイミングチャートを示す。ここでは、光電変換素
子としてのセンサチップを９ａ〜９ｎのｎ個有する場合
について説明する。すなわち、このＣＩＳでは、まず、
ＣＬＫ端子から入力されるクロックパルスに同期させて
ＳＩ端子からスタートパルスを送出すると、スタートパ
ルスは各フリップフロップ１３ａ〜１３ｎに順次に入力
され、アンドゲートＧ１〜Ｇｎを順次動作させてアナロ
グスイッチ１１ａ〜１１ｎを次々に開き、光電変換素子
のセンサチップ９ａ〜９ｎの蓄積電荷を検出し、ＳＩＧ
端子に光電流を出力する。
【０００７】すなわち、たとえば、フリップフロップ１
３ａにスタートパルスが入力されると、Ｑ1 端子が
“Ｈ”となり、アナログスイッチ１１ａがオンになり、
センサチップ９ａの蓄積電荷が信号ラインＬ1 を通して
ＳＩＧ端子に流れる。アナログスイッチ１１ａは前段の
アンドゲートにクロックパルスの立上り信号が入力され
るとオフに戻る。このとき、ＳＩＧ端子のラインはリセ
ットされる。
３ａにスタートパルスが入力されると、Ｑ1 端子が
“Ｈ”となり、アナログスイッチ１１ａがオンになり、
センサチップ９ａの蓄積電荷が信号ラインＬ1 を通して
ＳＩＧ端子に流れる。アナログスイッチ１１ａは前段の
アンドゲートにクロックパルスの立上り信号が入力され
るとオフに戻る。このとき、ＳＩＧ端子のラインはリセ
ットされる。
【０００８】また、センサチップ９ａに残留した電荷
は、フリップフロップ１３ａのＱ1 端子の立下がり信
号、つまりフリップフロップ１３ｂのＱ￣2 端子の出力
によって、アナログスイッチ１０ａがオンとなることに
より、アナロググランドラインL2 を通じてＡGND 端子
に落されて、完全に除去される。同時に、フリップフロ
ップ１３ｂのＱ2 端子の立上がり信号によってアナログ
スイッチ１１ｂがオンとなり、センサチップ９ｂの蓄積
電荷がＳＩＧ端子に流れる。かかる動作はスタートパル
スごとに順次連鎖的に波及していく。
は、フリップフロップ１３ａのＱ1 端子の立下がり信
号、つまりフリップフロップ１３ｂのＱ￣2 端子の出力
によって、アナログスイッチ１０ａがオンとなることに
より、アナロググランドラインL2 を通じてＡGND 端子
に落されて、完全に除去される。同時に、フリップフロ
ップ１３ｂのＱ2 端子の立上がり信号によってアナログ
スイッチ１１ｂがオンとなり、センサチップ９ｂの蓄積
電荷がＳＩＧ端子に流れる。かかる動作はスタートパル
スごとに順次連鎖的に波及していく。
【０００９】
【発明が解決しようとする課題】従来の密着型イメージ
センサは以上のように構成されているので、センサ基板
５における各センサチップ９ａ〜９ｎのＳＩＧ端子に継
がる信号ラインL 1 上に不要な電荷が蓄積され、黒原稿
掃引時の出力電圧である暗出力レベルが図１３に示すよ
うに隣接する光電変換素子間で不均一となり、この光電
変換素子を長尺に配列したセンサチップ（この場合は６
４ビット単位）での暗出力レベルは、図１４に示すよう
に大きく変動してしまうなどの問題点があった。
センサは以上のように構成されているので、センサ基板
５における各センサチップ９ａ〜９ｎのＳＩＧ端子に継
がる信号ラインL 1 上に不要な電荷が蓄積され、黒原稿
掃引時の出力電圧である暗出力レベルが図１３に示すよ
うに隣接する光電変換素子間で不均一となり、この光電
変換素子を長尺に配列したセンサチップ（この場合は６
４ビット単位）での暗出力レベルは、図１４に示すよう
に大きく変動してしまうなどの問題点があった。
【００１０】この発明は上記のような問題点を解消する
ためになされたもので、第１の目的はセンサ基板単位で
の暗出力レベルを安定化かつ低レベル化することができ
る密着型イメージセンサを提供すること、第２の目的は
センサ基板単位での暗出力レベルを安定化かつ低レベル
化すると共に、隣接するセンサチップ間の暗出力レベル
を均一化することができる密着型イメージセンサを提供
することを目的とする。
ためになされたもので、第１の目的はセンサ基板単位で
の暗出力レベルを安定化かつ低レベル化することができ
る密着型イメージセンサを提供すること、第２の目的は
センサ基板単位での暗出力レベルを安定化かつ低レベル
化すると共に、隣接するセンサチップ間の暗出力レベル
を均一化することができる密着型イメージセンサを提供
することを目的とする。
【００１１】
【課題を解決するための手段】この発明に係る密着型イ
メージセンサは、原稿の濃淡に応じた光りが入射される
光電変換素子を有する複数のセンサチップと、これらの
各センサチップから得られる光電流をスタートパルスの
タイミングでシリアル出力する信号出力回路とをプリン
ト配線基板上に備えた密着型イメージセンサにおいて、
上記プリント配線基板の絶縁層の一方の面に設けられた
導体層に形成され、上記光電流を出力する信号ライン
と、上記絶縁層の他方の面に設けられた導体層に形成さ
れ、上記センサチップの残留電荷を接地するアナロググ
ランドラインと、上記信号ラインと上記アナロググラン
ドラインの間をクロックパルスのタイミングでオンオフ
制御するスイッチを具備するようにしたものである。
メージセンサは、原稿の濃淡に応じた光りが入射される
光電変換素子を有する複数のセンサチップと、これらの
各センサチップから得られる光電流をスタートパルスの
タイミングでシリアル出力する信号出力回路とをプリン
ト配線基板上に備えた密着型イメージセンサにおいて、
上記プリント配線基板の絶縁層の一方の面に設けられた
導体層に形成され、上記光電流を出力する信号ライン
と、上記絶縁層の他方の面に設けられた導体層に形成さ
れ、上記センサチップの残留電荷を接地するアナロググ
ランドラインと、上記信号ラインと上記アナロググラン
ドラインの間をクロックパルスのタイミングでオンオフ
制御するスイッチを具備するようにしたものである。
【００１２】また、この発明に係る密着型イメージセン
サは、プリント配線基板の絶縁層の一方の面に設けられ
た導体層に、光電流を出力する信号ラインとセンサチッ
プを駆動するセンサ電源ラインを具備するようにしたも
のである。
サは、プリント配線基板の絶縁層の一方の面に設けられ
た導体層に、光電流を出力する信号ラインとセンサチッ
プを駆動するセンサ電源ラインを具備するようにしたも
のである。
【００１３】また、この発明に係る密着型イメージセン
サは、センサチップを除く電子部品を上記センサチップ
を駆動するセンサ電源ライン及び上記センサチップの残
留電荷を接地するアナロググランドラインとから離間し
た領域に集中配置するようにしたものである。
サは、センサチップを除く電子部品を上記センサチップ
を駆動するセンサ電源ライン及び上記センサチップの残
留電荷を接地するアナロググランドラインとから離間し
た領域に集中配置するようにしたものである。
【００１４】また、この発明に係る密着型イメージセン
サは、プリント配線基板の絶縁層を異なる材質で構成さ
れた２層構造としたものである。
サは、プリント配線基板の絶縁層を異なる材質で構成さ
れた２層構造としたものである。
【００１５】更に、この発明に係る密着型イメージセン
サは、プリント配線基板の絶縁層を異なる材質で構成さ
れた２層構造とし、１層を無機質材を混合した樹脂によ
り構成し、且つ、上記樹脂より比誘電率を大きくしたも
のである。
サは、プリント配線基板の絶縁層を異なる材質で構成さ
れた２層構造とし、１層を無機質材を混合した樹脂によ
り構成し、且つ、上記樹脂より比誘電率を大きくしたも
のである。
【００１６】
【作用】この発明における密着型イメージセンサは、光
電流を出力する信号ラインとセンサチップの残留電荷を
接地するアナロググランドラインをプリント配線基板の
絶縁層を介して設けるようにしたので、両ライン間に分
布定数的キャパシタが形成され、光電流を出力する信号
ライン上に発生するデジタルノイズがこの分布定数的キ
ャパシタを通して流れるようになる。
電流を出力する信号ラインとセンサチップの残留電荷を
接地するアナロググランドラインをプリント配線基板の
絶縁層を介して設けるようにしたので、両ライン間に分
布定数的キャパシタが形成され、光電流を出力する信号
ライン上に発生するデジタルノイズがこの分布定数的キ
ャパシタを通して流れるようになる。
【００１７】また、この発明における密着型イメージセ
ンサは、光電流を出力する信号ライン及びセンサチップ
を駆動するセンサ電源ラインをセンサチップの残留電荷
を接地するアナロググランドラインをプリント配線基板
の絶縁層を介して設けるようにしたので、絶縁層を介し
て設けられたライン間に分布定数的キャパシタが形成さ
れ、センサ電源ライン上に発生するデジタルノイズがこ
の分布定数的キャパシタを通してアナロググランドライ
ンに流れるようになり、センサ電源ライン上に発生する
デジタルノイズが光電流を出力する信号ラインに混入せ
ず、アナロググランドラインに吸収される。
ンサは、光電流を出力する信号ライン及びセンサチップ
を駆動するセンサ電源ラインをセンサチップの残留電荷
を接地するアナロググランドラインをプリント配線基板
の絶縁層を介して設けるようにしたので、絶縁層を介し
て設けられたライン間に分布定数的キャパシタが形成さ
れ、センサ電源ライン上に発生するデジタルノイズがこ
の分布定数的キャパシタを通してアナロググランドライ
ンに流れるようになり、センサ電源ライン上に発生する
デジタルノイズが光電流を出力する信号ラインに混入せ
ず、アナロググランドラインに吸収される。
【００１８】また、この発明における密着型イメージセ
ンサは、センサチップを除く電子部品をセンサチップを
駆動するセンサ電源ライン及びセンサチップの残留電荷
を接地するアナロググランドラインとから離間した領域
に集中配置するようにしたので、センサ電源ライン及び
アナロググランドラインを両ライン間の分布定数的キャ
パシタが均一になるように配置できるようになり、セン
サ電源ライン上のデジタルノイズは分布定数的キャパシ
タを通して均一にアナロググランドラインに吸収され
る。
ンサは、センサチップを除く電子部品をセンサチップを
駆動するセンサ電源ライン及びセンサチップの残留電荷
を接地するアナロググランドラインとから離間した領域
に集中配置するようにしたので、センサ電源ライン及び
アナロググランドラインを両ライン間の分布定数的キャ
パシタが均一になるように配置できるようになり、セン
サ電源ライン上のデジタルノイズは分布定数的キャパシ
タを通して均一にアナロググランドラインに吸収され
る。
【００１９】また、この発明における密着型イメージセ
ンサは、プリント配線基板の絶縁層を異なる材質で構成
された２層構造となる。
ンサは、プリント配線基板の絶縁層を異なる材質で構成
された２層構造となる。
【００２０】更に、この発明における密着型イメージセ
ンサは、プリント配線基板の絶縁層を異なる材質で構成
された２層構造とし、１層を無機質材を混合した樹脂に
より構成し、且つ、上記樹脂より比誘電率を大きくした
ので、高誘電率の絶縁材が得られ、絶縁層を介して形成
されたライン間に生じる分布定数的キャパシタが増加す
る。
ンサは、プリント配線基板の絶縁層を異なる材質で構成
された２層構造とし、１層を無機質材を混合した樹脂に
より構成し、且つ、上記樹脂より比誘電率を大きくした
ので、高誘電率の絶縁材が得られ、絶縁層を介して形成
されたライン間に生じる分布定数的キャパシタが増加す
る。
【００２１】
実施例１．以下、この発明の一実施例を図について説明
する。図１において、９ａ〜９ｎは光電変換素子を有す
るセンサチップで、これらは電流増幅用のトランジスタ
と、電圧検出用の電荷蓄積部（キャパシタで表示）とを
有して、センサチップの各単位を構成している。１１ａ
〜１１ｎはセンサチップ９ａ〜９ｎの信号をＳＩＧ端子
に継がる信号ラインL 1 にスイッチ出力するアナログス
イッチ、１０ａ〜１０ｎはセンサチップ９ａ〜９ｎの電
荷を放出するアナログスイッチ、１２はクロックパルス
の立上りでオンとなるアナログスイッチ、１３ａ〜１３
ｎは各アナログスイッチ１０ａ〜１０ｎ、１１ａ〜１１
ｎをクロックパルスのタイミングでオンオフ制御するフ
リップフロップ、Ｇ１〜Ｇｎはアンドゲート、１５ａ〜
１５ｎは後述するセンサ基板５１上の信号ラインL 1 と
アナロググランドラインL 2 との間に接続された複数の
アナログスイッチである。
する。図１において、９ａ〜９ｎは光電変換素子を有す
るセンサチップで、これらは電流増幅用のトランジスタ
と、電圧検出用の電荷蓄積部（キャパシタで表示）とを
有して、センサチップの各単位を構成している。１１ａ
〜１１ｎはセンサチップ９ａ〜９ｎの信号をＳＩＧ端子
に継がる信号ラインL 1 にスイッチ出力するアナログス
イッチ、１０ａ〜１０ｎはセンサチップ９ａ〜９ｎの電
荷を放出するアナログスイッチ、１２はクロックパルス
の立上りでオンとなるアナログスイッチ、１３ａ〜１３
ｎは各アナログスイッチ１０ａ〜１０ｎ、１１ａ〜１１
ｎをクロックパルスのタイミングでオンオフ制御するフ
リップフロップ、Ｇ１〜Ｇｎはアンドゲート、１５ａ〜
１５ｎは後述するセンサ基板５１上の信号ラインL 1 と
アナロググランドラインL 2 との間に接続された複数の
アナログスイッチである。
【００２２】図２は、センサ基板５１の基台となるプリ
ント配線板１６の断面層構成を示したものであり、２０
は基材、２１は電解銅箔を用いた第１導体層、２２は樹
脂で形成した第１絶縁層、２３は第１絶縁層とは異なる
誘電率を持つ、樹脂で形成した第２絶縁層である。２４
は電解銅箔で形成した第２導体層である。２５は、表面
保護用として用いられるソルダーレジストを施した絶縁
層である。２６は第２導体層２４上に設けられたワイヤ
ボンド用のランドであり、表面は軟質金材料により電解
メッキ処理がなされる。９はセンサチップであり、セン
サチップ９上のパッドとランド２６間は、金ワイヤ２７
で接続されている。尚、図２では基台となるプリント配
線板１６にセンサ基板等を搭載したものをセンサ基板５
１と称している。
ント配線板１６の断面層構成を示したものであり、２０
は基材、２１は電解銅箔を用いた第１導体層、２２は樹
脂で形成した第１絶縁層、２３は第１絶縁層とは異なる
誘電率を持つ、樹脂で形成した第２絶縁層である。２４
は電解銅箔で形成した第２導体層である。２５は、表面
保護用として用いられるソルダーレジストを施した絶縁
層である。２６は第２導体層２４上に設けられたワイヤ
ボンド用のランドであり、表面は軟質金材料により電解
メッキ処理がなされる。９はセンサチップであり、セン
サチップ９上のパッドとランド２６間は、金ワイヤ２７
で接続されている。尚、図２では基台となるプリント配
線板１６にセンサ基板等を搭載したものをセンサ基板５
１と称している。
【００２３】次に動作について、図１に示す回路図及び
図１２のタイミングチャートを参照しながら説明する。
いま、ＣＬＫ（ＣＬＯＣＫ）端子から入力されるクロッ
クパルスに同期して、ＳＩ端子よりスタートパルスを入
力すると、このスタートパルスは順次各センサチップ９
ａ〜９ｎの電荷を検出し、これに対応したレベルの光電
流を信号ラインL 1 に出力する。ここで、フリップフロ
ップ１３ａのＤ端子にスタートパルスが入力されると、
その出力側のＱ１端子にハイレベル“Ｈ”の信号が出力
され、アンドゲートＧ１を介してアナログスイッチ１１
ａがオンになる。このためセンサチップ９ａの電荷が信
号ラインL 1 に流れる。そして、アナログスイッチ１１
ａはアンドゲートＧ１へのクロックパルスの立上りにて
オフに戻る。このとき、信号ラインL 1 がリセットされ
る。また、センサチップ９ａに残留した電荷は、フリッ
プフロップ１３ａのＱ１出力の立下りによるフリップフ
ロップ１３ｂのＱ￣2 出力によって、アナログスイッチ
１０ａがオンとなることにより、センサチップ９ａの電
荷が除去される。同時に、フリップフロップ１３ｂのＱ
2 出力のハイレベル“Ｈ”により、アナログスイッチ１
１ｂがオンとなり、センサチップ９ｂの電荷が信号ライ
ンL 1 に流れる。
図１２のタイミングチャートを参照しながら説明する。
いま、ＣＬＫ（ＣＬＯＣＫ）端子から入力されるクロッ
クパルスに同期して、ＳＩ端子よりスタートパルスを入
力すると、このスタートパルスは順次各センサチップ９
ａ〜９ｎの電荷を検出し、これに対応したレベルの光電
流を信号ラインL 1 に出力する。ここで、フリップフロ
ップ１３ａのＤ端子にスタートパルスが入力されると、
その出力側のＱ１端子にハイレベル“Ｈ”の信号が出力
され、アンドゲートＧ１を介してアナログスイッチ１１
ａがオンになる。このためセンサチップ９ａの電荷が信
号ラインL 1 に流れる。そして、アナログスイッチ１１
ａはアンドゲートＧ１へのクロックパルスの立上りにて
オフに戻る。このとき、信号ラインL 1 がリセットされ
る。また、センサチップ９ａに残留した電荷は、フリッ
プフロップ１３ａのＱ１出力の立下りによるフリップフ
ロップ１３ｂのＱ￣2 出力によって、アナログスイッチ
１０ａがオンとなることにより、センサチップ９ａの電
荷が除去される。同時に、フリップフロップ１３ｂのＱ
2 出力のハイレベル“Ｈ”により、アナログスイッチ１
１ｂがオンとなり、センサチップ９ｂの電荷が信号ライ
ンL 1 に流れる。
【００２４】また、ＳＩＧ端子に接続された信号ライン
L 1 とＡGND 端子に接続されたアナロググランドライン
L 2 との間にアナログスイッチ１５ａ〜１５ｎを設けて
あり、これらのアナログスイッチ１５ａ〜１５ｎは上記
のクロックパルスに同期して、これの立上りでオンとな
り、信号ラインL 1 をアナロググランドラインL 2 の電
位に引き込むようになっている。これによって、その信
号ラインL 1 上に残留する不要電荷を放出するように作
用する。
L 1 とＡGND 端子に接続されたアナロググランドライン
L 2 との間にアナログスイッチ１５ａ〜１５ｎを設けて
あり、これらのアナログスイッチ１５ａ〜１５ｎは上記
のクロックパルスに同期して、これの立上りでオンとな
り、信号ラインL 1 をアナロググランドラインL 2 の電
位に引き込むようになっている。これによって、その信
号ラインL 1 上に残留する不要電荷を放出するように作
用する。
【００２５】この実施例では、複数のアナログスイッチ
１５ａ〜１５ｎをセンサ基板５１上の信号ラインL 1 と
アナロググランドラインL 2 との間に設けている。その
理由は以下の通りである。すなわち、ＣＩＳは各センサ
チップ９ａ〜９ｎの光電変換素子による受光によって得
た電荷を、アナログスイッチ１１ａ〜１１ｎを介して信
号ラインL 1 上に流す。この信号ラインL 1 上に発生す
る電位と光電流とは、次式に示す関係がある。 Ｖp ＝Ｋ（ｈfe×ｉp ×ｔs）／（ＣS ＋ＣL ） ・・・・・（１） Ｖp ：光電流を容量負荷（コンデンサ）で変換した電位 ｉp ：光電変換素子が検出した光電流 ｈfe：フォトトランジスタの電流増幅率 ｔs ：蓄積時間 ＣS ：浮遊容量 ＣL ：容量負荷 Ｋ ：定数 いま、容量負荷ＣL は単一キャパシタとして用いるた
め、問題ならないが、浮遊容量ＣS は図３に示すように
分布定数的に信号ラインL 1 上に発生している。このた
め、単に１個のスイッチ１５を信号ラインL 1 とアナロ
ググランドラインL 2 との間に入れても信号ラインL 1
上に蓄積された浮遊容量ＣS は上記リセット時にも完全
に除去されるに至らない。従って、複数のアナログスイ
ッチ１５ａ〜１５ｎを信号ラインL 1 上に分布させるこ
とにより、この浮遊容量を略、除去でき、暗電流（暗出
力）レベルの低減、並びに安定化を図ることができる。
１５ａ〜１５ｎをセンサ基板５１上の信号ラインL 1 と
アナロググランドラインL 2 との間に設けている。その
理由は以下の通りである。すなわち、ＣＩＳは各センサ
チップ９ａ〜９ｎの光電変換素子による受光によって得
た電荷を、アナログスイッチ１１ａ〜１１ｎを介して信
号ラインL 1 上に流す。この信号ラインL 1 上に発生す
る電位と光電流とは、次式に示す関係がある。 Ｖp ＝Ｋ（ｈfe×ｉp ×ｔs）／（ＣS ＋ＣL ） ・・・・・（１） Ｖp ：光電流を容量負荷（コンデンサ）で変換した電位 ｉp ：光電変換素子が検出した光電流 ｈfe：フォトトランジスタの電流増幅率 ｔs ：蓄積時間 ＣS ：浮遊容量 ＣL ：容量負荷 Ｋ ：定数 いま、容量負荷ＣL は単一キャパシタとして用いるた
め、問題ならないが、浮遊容量ＣS は図３に示すように
分布定数的に信号ラインL 1 上に発生している。このた
め、単に１個のスイッチ１５を信号ラインL 1 とアナロ
ググランドラインL 2 との間に入れても信号ラインL 1
上に蓄積された浮遊容量ＣS は上記リセット時にも完全
に除去されるに至らない。従って、複数のアナログスイ
ッチ１５ａ〜１５ｎを信号ラインL 1 上に分布させるこ
とにより、この浮遊容量を略、除去でき、暗電流（暗出
力）レベルの低減、並びに安定化を図ることができる。
【００２６】ところで、図４に示すようにセンサ基板５
１上のＳＩＧ端子に継がる信号ラインL 1 とＡGND 端子
に継がるアナロググランドラインL 2 との間に複数個の
アナログスイッチ１５ａ〜１５ｎを上記のように接続し
たが、暗電流レベルについて、もう少し、詳細に述べる
と、アナログスイッチ１５ａ〜１５ｎがオフしている時
はL 1 のインピーダンスは高く、また、アナログスイッ
チ１５ａ〜１５ｎが動作する過渡期にはL 1 ラインに、
ＣＬＫ端子及びＳＩ端子から入力されるパルスによるノ
イズ及びアナログスイッチ１５ａ〜１５ｎからのノイズ
が発生し、その電荷による暗出力レベルの上昇がある。
１上のＳＩＧ端子に継がる信号ラインL 1 とＡGND 端子
に継がるアナロググランドラインL 2 との間に複数個の
アナログスイッチ１５ａ〜１５ｎを上記のように接続し
たが、暗電流レベルについて、もう少し、詳細に述べる
と、アナログスイッチ１５ａ〜１５ｎがオフしている時
はL 1 のインピーダンスは高く、また、アナログスイッ
チ１５ａ〜１５ｎが動作する過渡期にはL 1 ラインに、
ＣＬＫ端子及びＳＩ端子から入力されるパルスによるノ
イズ及びアナログスイッチ１５ａ〜１５ｎからのノイズ
が発生し、その電荷による暗出力レベルの上昇がある。
【００２７】上述のノイズの発生を防止するためには、
信号ラインL 1 とアナロググランドラインL 2 との間に
高周波ノイズ除去のための容量を付加すれば良い。通常
の図８に示すセンサ基板５は、プリント配線板やセラミ
ック基板上にパターンを形成した両面基板が用いられ
る。プリント配線板では基材の片面に信号ラインL 1 、
基材の他面にアナロググランドラインL 2 を設け、線間
容量を持たせることができるが、比較的大きな容量を必
要とする場合、次式に示すように基材の厚みを薄くすれ
ば良いが、基材の厚みは０．３ｍｍ程度が限度である。 Ｃ＝Ｋ1 ・εγ・ｓ／ｄ ・・・・・（２） Ｃ ＝容量 εγ＝基材の比誘電率 Ｋ1 ＝定数 ｄ ＝基材の厚み ｓ＝対
向するパターン面積 セラミック基板では片面に信号ラインL 1 、アナロググ
ランドラインL 2 を設けることができるが、信号ライン
L 1 やアナロググランドラインL 2 を含めて、印刷法や
写真製版でパターン形成するので、工程が大幅に増加す
ること、セラミック基材を使用するため、価格的に安価
ではなく実用的ではない。
信号ラインL 1 とアナロググランドラインL 2 との間に
高周波ノイズ除去のための容量を付加すれば良い。通常
の図８に示すセンサ基板５は、プリント配線板やセラミ
ック基板上にパターンを形成した両面基板が用いられ
る。プリント配線板では基材の片面に信号ラインL 1 、
基材の他面にアナロググランドラインL 2 を設け、線間
容量を持たせることができるが、比較的大きな容量を必
要とする場合、次式に示すように基材の厚みを薄くすれ
ば良いが、基材の厚みは０．３ｍｍ程度が限度である。 Ｃ＝Ｋ1 ・εγ・ｓ／ｄ ・・・・・（２） Ｃ ＝容量 εγ＝基材の比誘電率 Ｋ1 ＝定数 ｄ ＝基材の厚み ｓ＝対
向するパターン面積 セラミック基板では片面に信号ラインL 1 、アナロググ
ランドラインL 2 を設けることができるが、信号ライン
L 1 やアナロググランドラインL 2 を含めて、印刷法や
写真製版でパターン形成するので、工程が大幅に増加す
ること、セラミック基材を使用するため、価格的に安価
ではなく実用的ではない。
【００２８】図２は、基材２０上に電解銅箔２１が貼り
付けてある、一般のプリント配線板にポリイミド樹脂で
構成された第１絶縁層２２とアクリル樹脂で構成された
第２絶縁層２３上に通常の電解銅箔２４を貼り付け、層
構成したものである。第１絶縁層２２は、２５μｍ、第
２絶縁層２３は１５μｍで設計した場合、単なるプリン
ト配線板で厚みが０．３ｍｍの単層では、図８に示すセ
ンサ基板５の信号ラインL 1 とアナロググランドライン
L 2 との線間容量は、６０ＰＦであったのに対して、こ
の実施例では、３８０ＰＦとなった。このプリント配線
板１６上に絶縁層２５を塗布し、センサチップ９を実装
し、金ワイヤ２７で接続後、暗出力を測定した場合、図
５に示すように暗出力レベルの大幅な低下が見られた。
付けてある、一般のプリント配線板にポリイミド樹脂で
構成された第１絶縁層２２とアクリル樹脂で構成された
第２絶縁層２３上に通常の電解銅箔２４を貼り付け、層
構成したものである。第１絶縁層２２は、２５μｍ、第
２絶縁層２３は１５μｍで設計した場合、単なるプリン
ト配線板で厚みが０．３ｍｍの単層では、図８に示すセ
ンサ基板５の信号ラインL 1 とアナロググランドライン
L 2 との線間容量は、６０ＰＦであったのに対して、こ
の実施例では、３８０ＰＦとなった。このプリント配線
板１６上に絶縁層２５を塗布し、センサチップ９を実装
し、金ワイヤ２７で接続後、暗出力を測定した場合、図
５に示すように暗出力レベルの大幅な低下が見られた。
【００２９】上述のように、信号ラインL 1 とアナログ
グランドラインL 2 の間に比較的誘電率（εγ）の高い
第１絶縁層２２、第２絶縁層２３を用いるようにしたの
で、信号ラインL 1 とアナロググランドラインL 2 の間
に比較的浮遊容量の大きな分布定数キャパシタが形成さ
れ、アナログスイッチ１５ａ〜１５ｎの切替え時に発生
する信号ラインL 1 上の高周波ノイズが低減するので、
暗出力レベルが低下する。尚、この実施例では、絶縁層
を第１絶縁層２２と第２絶縁層２３の２層構造とした
が、単層構造であっても誘電率の高い絶縁材を用いるこ
とにより同様な効果を奏する。
グランドラインL 2 の間に比較的誘電率（εγ）の高い
第１絶縁層２２、第２絶縁層２３を用いるようにしたの
で、信号ラインL 1 とアナロググランドラインL 2 の間
に比較的浮遊容量の大きな分布定数キャパシタが形成さ
れ、アナログスイッチ１５ａ〜１５ｎの切替え時に発生
する信号ラインL 1 上の高周波ノイズが低減するので、
暗出力レベルが低下する。尚、この実施例では、絶縁層
を第１絶縁層２２と第２絶縁層２３の２層構造とした
が、単層構造であっても誘電率の高い絶縁材を用いるこ
とにより同様な効果を奏する。
【００３０】実施例２．図６は基材２０上に電解銅箔２
１が貼り付けてあるプリント配線板にポリイミド樹脂、
粉末にチタン酸バリウム粉末を混合し、第１絶縁層１２
２を構成し、次にアクリル樹脂で構成された第２絶縁層
２３と電解銅箔２４を貼り付け、層構成したものであ
る。第１絶縁層１２２は、２５μｍ、第２絶縁層２３は
１５μｍで設計した。この場合、センサ基板５２の信号
ラインL 1 とアナロググランドラインL 2 との線間容量
は、この実施例では、１８３０ＰＦとなった。このプリ
ント配線板１７上に絶縁層２５を塗布し、センサチップ
９を実装し、金ワイヤ２７で接続後、暗出力を測定した
場合、さらに大幅な暗出力レベルの低下が見られたが、
その均一性に対しては、大きな差異は、見られなかっ
た。これは、（２）式で示すように絶縁層の材質の比誘
電率の大小により、容量が異なり、この実施例のチタン
酸バリウムを混合した場合、その比誘電率εγは８００
に対して、アクリル樹脂や、ポリイミド樹脂のそれは、
３〜３．５程度であるためである。
１が貼り付けてあるプリント配線板にポリイミド樹脂、
粉末にチタン酸バリウム粉末を混合し、第１絶縁層１２
２を構成し、次にアクリル樹脂で構成された第２絶縁層
２３と電解銅箔２４を貼り付け、層構成したものであ
る。第１絶縁層１２２は、２５μｍ、第２絶縁層２３は
１５μｍで設計した。この場合、センサ基板５２の信号
ラインL 1 とアナロググランドラインL 2 との線間容量
は、この実施例では、１８３０ＰＦとなった。このプリ
ント配線板１７上に絶縁層２５を塗布し、センサチップ
９を実装し、金ワイヤ２７で接続後、暗出力を測定した
場合、さらに大幅な暗出力レベルの低下が見られたが、
その均一性に対しては、大きな差異は、見られなかっ
た。これは、（２）式で示すように絶縁層の材質の比誘
電率の大小により、容量が異なり、この実施例のチタン
酸バリウムを混合した場合、その比誘電率εγは８００
に対して、アクリル樹脂や、ポリイミド樹脂のそれは、
３〜３．５程度であるためである。
【００３１】この実施例では２層構造の絶縁層の１層を
構成する第１絶縁層１２２をポリイミド樹脂粉末にチタ
ン酸バリウム粉末を混入し、絶縁材の比誘電率を増加し
たので、信号ラインL 1 とアナロググランドラインL 2
間の分布定数は、キャパシタが増加し、信号ラインL 1
上のノイズがアナロググランドラインL 2 により多く吸
収されるようになり、大幅な暗出力レベルの低下が実現
できた。尚、この実施例では高誘電率のチタン酸バリウ
ムをポリイミド樹脂に混合し、第１絶縁層１２２を構成
したが、他の手段で高誘電率を保持しても同様の効果を
奏する。
構成する第１絶縁層１２２をポリイミド樹脂粉末にチタ
ン酸バリウム粉末を混入し、絶縁材の比誘電率を増加し
たので、信号ラインL 1 とアナロググランドラインL 2
間の分布定数は、キャパシタが増加し、信号ラインL 1
上のノイズがアナロググランドラインL 2 により多く吸
収されるようになり、大幅な暗出力レベルの低下が実現
できた。尚、この実施例では高誘電率のチタン酸バリウ
ムをポリイミド樹脂に混合し、第１絶縁層１２２を構成
したが、他の手段で高誘電率を保持しても同様の効果を
奏する。
【００３２】実施例３．図７（ａ）は、実施例１のプリ
ント配線板１６を用いて、設計されたセンサ基板５１の
平面図である。図７（ｂ）はこの実施例のプリント配線
板を用いたセンサ基板５３の平面図である。図におい
て、９ａ〜９ｎはセンサチップ、３０は、図１、図３及
び図４に示されたＶDDラインとＡGND のアナロググラン
ドラインＬ2 間に一般的に挿入され、ＶDDライン上のノ
イズをアナロググランドラインＬ2に吸収させるための
電源用コンデンサ、３１はその他の電子部品搭載領域で
あり、図９に示すコンデンサ６ｂ、増巾器６ｃ等が搭載
されている。３２は、外部インターフェース用ランド又
はコネクタである。通常センサ基板上には、様々な電子
部品が使用され、ＶDDラインとアナロググランドライン
Ｌ2 のパターンは電子部品を避けて迂回して設けられる
ので、両ライン間の距離は常に一定とは限らない。
ント配線板１６を用いて、設計されたセンサ基板５１の
平面図である。図７（ｂ）はこの実施例のプリント配線
板を用いたセンサ基板５３の平面図である。図におい
て、９ａ〜９ｎはセンサチップ、３０は、図１、図３及
び図４に示されたＶDDラインとＡGND のアナロググラン
ドラインＬ2 間に一般的に挿入され、ＶDDライン上のノ
イズをアナロググランドラインＬ2に吸収させるための
電源用コンデンサ、３１はその他の電子部品搭載領域で
あり、図９に示すコンデンサ６ｂ、増巾器６ｃ等が搭載
されている。３２は、外部インターフェース用ランド又
はコネクタである。通常センサ基板上には、様々な電子
部品が使用され、ＶDDラインとアナロググランドライン
Ｌ2 のパターンは電子部品を避けて迂回して設けられる
ので、両ライン間の距離は常に一定とは限らない。
【００３３】この実施例では、図５に示すような暗出力
レベルの部分的不均一を除去するために、センサ基板５
３の電子部品を搭載する領域を特別にＶDDラインとアナ
ロググランドラインＬ2 のパターンから所定距離だけ離
間して集中的に設け、センサチップ９ａ〜９ｎの周辺領
域には、電子部品の搭載による両パターン間の距離の不
均一を除去している。また、この実施例では、Ｄ1 ＝３
ｍｍに対してＤ2 ＝７ｍｍとし、図２に示す片面側上層
第２導体層２４にＶDDパターン及び信号ラインL 1 を主
体に、図２に示す片面側下層、第１導体層２１にＡGND
すなわちアナロググランドラインパターンL 2 を主体に
設計した。このようにすることにより、ＶDDラインとア
ナロググランドラインＬ2 パターン間の距離を均一に形
成することができたので、両パターン間に生じる分布定
数的キャパシタの分布が均一となり、図５に示すような
部分的な暗出力レベルの不均一が解消し、ほぼ、リセッ
トレベルに等しい暗出力レベルとなった。
レベルの部分的不均一を除去するために、センサ基板５
３の電子部品を搭載する領域を特別にＶDDラインとアナ
ロググランドラインＬ2 のパターンから所定距離だけ離
間して集中的に設け、センサチップ９ａ〜９ｎの周辺領
域には、電子部品の搭載による両パターン間の距離の不
均一を除去している。また、この実施例では、Ｄ1 ＝３
ｍｍに対してＤ2 ＝７ｍｍとし、図２に示す片面側上層
第２導体層２４にＶDDパターン及び信号ラインL 1 を主
体に、図２に示す片面側下層、第１導体層２１にＡGND
すなわちアナロググランドラインパターンL 2 を主体に
設計した。このようにすることにより、ＶDDラインとア
ナロググランドラインＬ2 パターン間の距離を均一に形
成することができたので、両パターン間に生じる分布定
数的キャパシタの分布が均一となり、図５に示すような
部分的な暗出力レベルの不均一が解消し、ほぼ、リセッ
トレベルに等しい暗出力レベルとなった。
【００３４】この実施例ではＶDDパターンとアナロググ
ランドパターンL 2 を絶縁層を介して、両者の距離を均
一に形成したので、分布定数的キャパシタの分布が均一
となり、隣接するセンサチップ間の部分的な暗出力レベ
ルの不均一が除去され、ＶDDライン上のノイズが分布定
数的キャパシタの増加により、アナロググランドライン
L 2 により効果的に吸収されるので、暗出力レベルが低
下した。更に、距離Ｄ2 ＝７ｍｍとすることにより、分
布定数的キャパシタが増加し、電源用コンデンサ３０を
省略することができ、部品点数の減少によるコストダウ
ンが図れる効果が生じた。
ランドパターンL 2 を絶縁層を介して、両者の距離を均
一に形成したので、分布定数的キャパシタの分布が均一
となり、隣接するセンサチップ間の部分的な暗出力レベ
ルの不均一が除去され、ＶDDライン上のノイズが分布定
数的キャパシタの増加により、アナロググランドライン
L 2 により効果的に吸収されるので、暗出力レベルが低
下した。更に、距離Ｄ2 ＝７ｍｍとすることにより、分
布定数的キャパシタが増加し、電源用コンデンサ３０を
省略することができ、部品点数の減少によるコストダウ
ンが図れる効果が生じた。
【００３５】実施例４．実施例１、実施例２、実施例３
において、第１絶縁層２２と第２絶縁層２３とを分離独
立したが、これは、ワイヤボンドを実施する上で、アク
リル樹脂をこの弾力性を利用して、接続性能を改善する
ため第２絶縁層２３に用いたが、ワイヤボンド接続不良
率１００ｐｐｍ以下の接続性能を要求しない場合は、ア
クリル樹脂、又はポリイミド樹脂の一層としても良い。
において、第１絶縁層２２と第２絶縁層２３とを分離独
立したが、これは、ワイヤボンドを実施する上で、アク
リル樹脂をこの弾力性を利用して、接続性能を改善する
ため第２絶縁層２３に用いたが、ワイヤボンド接続不良
率１００ｐｐｍ以下の接続性能を要求しない場合は、ア
クリル樹脂、又はポリイミド樹脂の一層としても良い。
【００３６】実施例５．実施例３においてＶDDラインと
アナロググランドラインL 2 の配線を、図２に示す第２
絶縁層２３にＶDDラインのパターン、第１絶縁層２２に
インとアナロググランドライL 2 のパターンを形成する
ようにしたが、逆でも良い。又、図７（ｂ）においてＤ
2 は７ｍｍとしたがＤ2 は７ｍｍ以上であれば、Ｄ2 よ
り大きくても性能を満足する。さらに電子部品を別基板
に設けることにより、上記寸法を満足させても同様の効
果を奏する。
アナロググランドラインL 2 の配線を、図２に示す第２
絶縁層２３にＶDDラインのパターン、第１絶縁層２２に
インとアナロググランドライL 2 のパターンを形成する
ようにしたが、逆でも良い。又、図７（ｂ）においてＤ
2 は７ｍｍとしたがＤ2 は７ｍｍ以上であれば、Ｄ2 よ
り大きくても性能を満足する。さらに電子部品を別基板
に設けることにより、上記寸法を満足させても同様の効
果を奏する。
【００３７】
【発明の効果】以上のように、この発明によれば、光電
流を出力する信号ラインとセンサチップの残留電荷を接
地するアナロググランドラインをプリント配線基板の絶
縁層を介して設けるようにすると、両ライン間に分布定
数的キャパシタが形成され、光電流を出力する信号ライ
ン上に発生するデジタルノイズがこの分布定数的キャパ
シタを通して流れるようになり、暗出力レベルが低下し
た密着型イメージセンサを提供できる効果がある。
流を出力する信号ラインとセンサチップの残留電荷を接
地するアナロググランドラインをプリント配線基板の絶
縁層を介して設けるようにすると、両ライン間に分布定
数的キャパシタが形成され、光電流を出力する信号ライ
ン上に発生するデジタルノイズがこの分布定数的キャパ
シタを通して流れるようになり、暗出力レベルが低下し
た密着型イメージセンサを提供できる効果がある。
【００３８】また、次の発明によれば、光電流を出力す
る信号ライン及びセンサチップを駆動するセンサ電源ラ
インをセンサチップの残留電荷を接地するアナロググラ
ンドラインをプリント配線基板の絶縁層を介して設ける
ようにすると、絶縁層を介して設けられたライン間に分
布定数的キャパシタが形成され、センサチップを駆動す
る電源ライン上に発生するデジタルノイズがこの分布定
数的キャパシタを通してアナロググランドラインに流れ
るようになり、センサ電源ライン上に発生するデジタル
ノイズが光電流を出力する信号ラインに混入せず、アナ
ロググランドラインに吸収されるので、暗出力レベルが
低下し、且つ、隣接したセンサチップの暗出力レベルが
均一化された密着型イメージセンサを提供できる効果が
ある。
る信号ライン及びセンサチップを駆動するセンサ電源ラ
インをセンサチップの残留電荷を接地するアナロググラ
ンドラインをプリント配線基板の絶縁層を介して設ける
ようにすると、絶縁層を介して設けられたライン間に分
布定数的キャパシタが形成され、センサチップを駆動す
る電源ライン上に発生するデジタルノイズがこの分布定
数的キャパシタを通してアナロググランドラインに流れ
るようになり、センサ電源ライン上に発生するデジタル
ノイズが光電流を出力する信号ラインに混入せず、アナ
ロググランドラインに吸収されるので、暗出力レベルが
低下し、且つ、隣接したセンサチップの暗出力レベルが
均一化された密着型イメージセンサを提供できる効果が
ある。
【００３９】また、次の発明によれば、センサチップを
除く電子部品をセンサチップを駆動するセンサ電源ライ
ン及びセンサチップの残留電荷を接地するアナロググラ
ンドラインとから離間した領域に集中配置するようにす
ると、センサ電源ライン及びアナロググランドラインを
両ライン間の分布定数的キャパシタが均一になるように
配置できるようになり、センサ電源ライン上のデジタル
ノイズは分布定数的に均一にアナロググランドラインに
吸収されるので、暗出力レベルが低下し、且つ、隣接し
たセンサチップの暗出力レベルが均一化された密着型イ
メージセンサを提供できる効果がある。
除く電子部品をセンサチップを駆動するセンサ電源ライ
ン及びセンサチップの残留電荷を接地するアナロググラ
ンドラインとから離間した領域に集中配置するようにす
ると、センサ電源ライン及びアナロググランドラインを
両ライン間の分布定数的キャパシタが均一になるように
配置できるようになり、センサ電源ライン上のデジタル
ノイズは分布定数的に均一にアナロググランドラインに
吸収されるので、暗出力レベルが低下し、且つ、隣接し
たセンサチップの暗出力レベルが均一化された密着型イ
メージセンサを提供できる効果がある。
【００４０】また、次の発明によれば、プリント配線基
板の絶縁層を異なる材質で構成された２層構造としたの
で、この２層に用いる絶縁材を、ワイヤボンドに適した
絶縁材及び高誘電率の絶縁材等を選択して組み合わせる
ようにすると、ワイヤボンドの信頼性が高く、且つ絶縁
層を介して形成されたライン間の分布定数的キャパシタ
が増加し、暗出力レベルが低下し、且つ、隣接したセン
サチップの暗出力レベルが均一化された密着型イメージ
センサを提供できる効果がある。
板の絶縁層を異なる材質で構成された２層構造としたの
で、この２層に用いる絶縁材を、ワイヤボンドに適した
絶縁材及び高誘電率の絶縁材等を選択して組み合わせる
ようにすると、ワイヤボンドの信頼性が高く、且つ絶縁
層を介して形成されたライン間の分布定数的キャパシタ
が増加し、暗出力レベルが低下し、且つ、隣接したセン
サチップの暗出力レベルが均一化された密着型イメージ
センサを提供できる効果がある。
【００４１】更に、次の発明によれば、プリント配線基
板の絶縁層を異なる材質で構成された２層構造とし、１
層を無機質材を混合した樹脂により構成し、且つ、上記
樹脂より比誘電率を大きくするようにすると、高誘電率
の絶縁材が得られ、絶縁層を介して形成されたライン間
に生じる分布定数的キャパシタが増加し、信号ライン及
びセンサ電源ラインのノイズのアナロググランドライン
への吸収量が増加するので、暗出力レベルがさらに低下
し、且つ、隣接したセンサチップの暗出力レベルが均一
化された密着型イメージセンサを提供できる効果があ
る。
板の絶縁層を異なる材質で構成された２層構造とし、１
層を無機質材を混合した樹脂により構成し、且つ、上記
樹脂より比誘電率を大きくするようにすると、高誘電率
の絶縁材が得られ、絶縁層を介して形成されたライン間
に生じる分布定数的キャパシタが増加し、信号ライン及
びセンサ電源ラインのノイズのアナロググランドライン
への吸収量が増加するので、暗出力レベルがさらに低下
し、且つ、隣接したセンサチップの暗出力レベルが均一
化された密着型イメージセンサを提供できる効果があ
る。
【図１】 この発明の一実施例による密着型イメージセ
ンサを示す回路図である。
ンサを示す回路図である。
【図２】 この発明の一実施例による密着型イメージセ
ンサのセンサ基板の断面図である。
ンサのセンサ基板の断面図である。
【図３】 この発明の一実施例による密着型イメージセ
ンサの等価回路図である。
ンサの等価回路図である。
【図４】 この発明の一実施例による密着型イメージセ
ンサのセンサ基板の回路図である。
ンサのセンサ基板の回路図である。
【図５】 この発明の一実施例による密着型イメージセ
ンサの暗出力レベルの説明図である。
ンサの暗出力レベルの説明図である。
【図６】 この発明の実施例２によるセンサ基板の断面
図である。
図である。
【図７】 この発明の実施例３によるセンサ基板の平面
図である。
図である。
【図８】 従来の密着型イメージセンサの断面図であ
る。
る。
【図９】 従来の密着型イメージセンサのブロックダイ
ヤグラムである。
ヤグラムである。
【図１０】 従来の密着型イメージセンサのタイミング
チャートである。
チャートである。
【図１１】 従来の密着型イメージセンサの回路図であ
る。
る。
【図１２】 従来の及びこの発明の密着型イメージセン
サのタイミングチャートである。
サのタイミングチャートである。
【図１３】 従来の密着型イメージセンサの暗出力レベ
ルの説明図である。
ルの説明図である。
【図１４】 従来の密着型イメージセンサの暗出力レベ
ルの説明図である。
ルの説明図である。
５Ａ 信号出力回路、９ センサチップ、１６，１７
プリント配線板、２１第１導体層、２２，１２２ 第１
絶縁層、２３ 第２絶縁層、２４ 第２導体層、３０
コンデンサ、３１ 電子部品、３２ コネクタランド、
又はコネクタ、Ｌ1 信号ライン、Ｌ2 アナロググラ
ンドライン、ＶDD センサ電源ラインであるＶDDライ
ン。
プリント配線板、２１第１導体層、２２，１２２ 第１
絶縁層、２３ 第２絶縁層、２４ 第２導体層、３０
コンデンサ、３１ 電子部品、３２ コネクタランド、
又はコネクタ、Ｌ1 信号ライン、Ｌ2 アナロググラ
ンドライン、ＶDD センサ電源ラインであるＶDDライ
ン。
Claims (5)
- 【請求項１】 原稿の濃淡に応じた光りが入射される光
電変換素子を有する複数のセンサチップと、これらの各
センサチップから得られる光電流をスタートパルスのタ
イミングでシリアル出力する信号出力回路とをプリント
配線基板上に備えた密着型イメージセンサにおいて、上
記プリント配線基板の絶縁層の一方の面に設けられた導
体層に形成され、上記光電流を出力する信号ラインと、
上記絶縁層の他方の面に設けられた導体層に形成され、
上記センサチップの残留電荷を接地するアナロググラン
ドラインと、上記信号ラインと上記アナロググランドラ
インの間をクロックパルスのタイミングでオンオフ制御
するスイッチを具備したことを特徴とする密着型イメー
ジセンサ。 - 【請求項２】 プリント配線基板の絶縁層の一方の面に
設けられた導体層に、光電流を出力する信号ラインとセ
ンサチップを駆動するセンサ電源ラインを具備したこと
を特徴とする請求項１に記載の密着型イメージセンサ。 - 【請求項３】 センサチップを除く電子部品を上記セン
サチップを駆動するセンサ電源ライン及び上記センサチ
ップの残留電荷を接地するアナロググランドラインとか
ら離間した領域に集中配置したことを特徴とする請求項
２に記載の密着型イメージセンサ。 - 【請求項４】 プリント配線基板の絶縁層を異なる材質
で構成された２層構造としたことを特徴とする請求項１
から請求項３の何れかに記載の密着型イメージセンサ。 - 【請求項５】 プリント配線基板の絶縁層を異なる材質
で構成された２層構造とし、１層を無機質材を混合した
樹脂により構成し、且つ、上記樹脂より比誘電率を大き
くしたことを特徴とする請求項１から請求項３の何れか
に記載の密着型イメージセンサ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13456494A JP2991039B2 (ja) | 1994-06-16 | 1994-06-16 | 密着型イメージセンサ |
| US08/457,319 US5569390A (en) | 1994-06-16 | 1995-06-01 | Image sensor having a multi-layered printed circuit board with increased parallel-plate capacitance and method for manufacturing the same |
| CN95107244A CN1073321C (zh) | 1994-06-16 | 1995-06-16 | 具有多层印刷电路板的图像传感器及制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13456494A JP2991039B2 (ja) | 1994-06-16 | 1994-06-16 | 密着型イメージセンサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH089099A JPH089099A (ja) | 1996-01-12 |
| JP2991039B2 true JP2991039B2 (ja) | 1999-12-20 |
Family
ID=15131288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13456494A Expired - Fee Related JP2991039B2 (ja) | 1994-06-16 | 1994-06-16 | 密着型イメージセンサ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5569390A (ja) |
| JP (1) | JP2991039B2 (ja) |
| CN (1) | CN1073321C (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5863445A (en) * | 1997-03-27 | 1999-01-26 | Control Screening L.L.C. | Etched coil unibody digital detector |
| JP3805100B2 (ja) * | 1997-04-10 | 2006-08-02 | キヤノン株式会社 | 光電変換装置 |
| JP3999315B2 (ja) * | 1997-08-29 | 2007-10-31 | ローム株式会社 | イメージセンサ基板、およびこれを用いたイメージセンサ |
| JP3849248B2 (ja) * | 1997-09-29 | 2006-11-22 | 松下電器産業株式会社 | 撮像装置 |
| JP3618999B2 (ja) * | 1998-01-30 | 2005-02-09 | キヤノン株式会社 | イメージセンサ及びその駆動方法 |
| JP2002208841A (ja) * | 2001-01-11 | 2002-07-26 | Seiko Instruments Inc | ダイナミックフリップフロップ |
| US6548858B2 (en) | 2001-03-06 | 2003-04-15 | Mitac International Corp. | Multi-layer circuit board |
| JP2002361967A (ja) * | 2001-06-05 | 2002-12-18 | Dainippon Screen Mfg Co Ltd | 印刷システム、コントローラ、印刷方法、および記録媒体並びにプログラム |
| JP3690317B2 (ja) | 2001-09-18 | 2005-08-31 | 三菱電機株式会社 | イメージセンサ、およびこれを用いた画像入出力装置 |
| JP3690344B2 (ja) * | 2001-12-21 | 2005-08-31 | 三菱電機株式会社 | イメージセンサのセンサフレームの製造方法 |
| EP1492324A4 (en) * | 2002-03-29 | 2006-08-16 | Mitsubishi Electric Corp | IMAGE READER |
| US7491897B2 (en) * | 2002-09-30 | 2009-02-17 | Fujitsu Ten Limited | Electronic equipment provided with wiring board into which press-fit terminals are press-fitted |
| JP2004228478A (ja) * | 2003-01-27 | 2004-08-12 | Fujitsu Ltd | プリント配線基板 |
| WO2004105137A1 (ja) * | 2003-05-23 | 2004-12-02 | Hamamatsu Photonics K.K. | 光検出装置 |
| TWI254389B (en) * | 2005-04-29 | 2006-05-01 | Sigurd Microelectronics Corp | Package structure of photo sensor and manufacturing method thereof |
| JP4474431B2 (ja) * | 2007-03-26 | 2010-06-02 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体パッケージおよび該製造方法 |
| JP2010135374A (ja) * | 2008-12-02 | 2010-06-17 | Sanyo Electric Co Ltd | 多層プリント配線基板 |
| CN102918749B (zh) * | 2010-05-26 | 2016-03-30 | 丰田自动车株式会社 | 定子构造以及定子制造方法 |
| TWI676280B (zh) * | 2014-04-18 | 2019-11-01 | 日商新力股份有限公司 | 固體攝像裝置及具備其之電子機器 |
| AU2017227612C1 (en) | 2016-03-01 | 2023-02-16 | The Fynder Group, Inc. | Filamentous fungal biomats, methods of their production and methods of their use |
| WO2017203953A1 (ja) * | 2016-05-27 | 2017-11-30 | ローム株式会社 | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3499218A (en) * | 1966-10-31 | 1970-03-10 | Electro Mechanisms Inc | Multilayer circuit boards and methods of making the same |
| US4281208A (en) * | 1979-02-09 | 1981-07-28 | Sanyo Electric Co., Ltd. | Photovoltaic device and method of manufacturing thereof |
| JPH01183257A (ja) * | 1988-01-18 | 1989-07-21 | Mitsubishi Electric Corp | 密着イメージセンサー |
| US5041187A (en) * | 1988-04-29 | 1991-08-20 | Thor Technology Corporation | Oximeter sensor assembly with integral cable and method of forming the same |
| JP3120237B2 (ja) * | 1990-01-10 | 2000-12-25 | セイコーインスツルメンツ株式会社 | イメージセンサ |
-
1994
- 1994-06-16 JP JP13456494A patent/JP2991039B2/ja not_active Expired - Fee Related
-
1995
- 1995-06-01 US US08/457,319 patent/US5569390A/en not_active Expired - Fee Related
- 1995-06-16 CN CN95107244A patent/CN1073321C/zh not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US5569390A (en) | 1996-10-29 |
| CN1124432A (zh) | 1996-06-12 |
| JPH089099A (ja) | 1996-01-12 |
| CN1073321C (zh) | 2001-10-17 |
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