JP2990153B2 - 論理回路のテストパターン圧縮判定装置および圧縮判定方法および該方法を格納した記録媒体 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は論理回路の試験の際
に必要とされるテストパターンを圧縮するための論理回
路のテストパターン圧縮判定装置および圧縮判定方法に
関する。

【０００２】

【従来の技術】ＬＳＩの製造時の検査で使用するテスト
パターン作成時にはテストパターンによる故障検出率を
下げずに、テストパターンの量を削減するテストパター
ン圧縮が行われる。テストパターン（圧縮前）のサイズ
は扱う論理回路の大規模化に伴って大きなものとなる。
そして、テストパターン圧縮処理を計算機上で行う時
に、その処理に必要なメモリ量も莫大なものとなる。

【０００３】計算機上での消費メモリを増大させない為
に、テストパターンそのものを磁気ディスク等の記憶装
置上に蓄えた上での圧縮処理も可能である。しかし、こ
のような方法では、主記憶上へのアクセスよりも時間が
かかる磁気ディスク等へのアクセスが増加することによ
り、テストパターン圧縮時間（ＴＡＴ）が増加してしま
う。

【０００４】従来の論理回路のテストパターン圧縮装置
システムの一例として特願平０９−１６８２１９号に提
案されている発明がある。図１０は上記発明によるシス
テムで、テストパターンを構成する端子信号をどのよう
に保持しているかを説明するための図である。

【０００５】特願平０９−１６８２１９号に提案された
発明では、端子情報を保持する最小単位は１バイトであ
り、１バイト（図１０の９０１）を論理値記述部と繰り
返し数記述部の２つに分けている。論理値記述部では、
端子の信号の種類を区別し、繰り返し数記述部では、論
理値記述部で保持している種類の信号が何回連続で続い
ているかの記録を行う。保持されている端子の信号が論
理値記述部と繰り返し数記述部の割合は、保持すべき端
子の信号の種類により決定される。例として、論理値記
述部を３ビット、繰り返し数奇述部が５ビットにした場
合、保持可能な端子の信号の種類は２^３＝８となり、繰
り返し数が２^５＝３２となる。つまり、同じ信号が３２
回続いても、１バイトに保持することが可能となる。図
１０に示される例では、端子情報９２０がワード９１０
に保持されている。ここでは、２つの連続する１信号
（９２１，９２２）が９１１に格納され、３つの連続す
るどのような信号が与えられてもよいドントケアとされ
るＸ信号（９２３，９２４，９２５）がバイト９１２へ
格納され、１つの０信号９２６がバイト９１３へ格納さ
れている。このテストパターン保持方法は、同じ種類の
信号値をもつ端子が、繰り返し数記述部で表現できる回
数分だけ続いていることを表現可能である。

【０００６】

【発明が解決しようとする課題】しかし、上述した従来
技術には、次のような問題点がある。

【０００７】第１の問題点は、テストパターンの状態に
よって、テストパターンの保持に必要なメモリ量が大幅
に増加することである。

【０００８】その理由は、上記のシステムでは、端子の
信号の種類とその信号を持つ端子が何度連続したかを１
ビットで保持しているため、端子の信号が連続しない場
合においては、１ビットあたりに保持できる端子情報の
数が少なくなるためである。最悪値では、１端子の情報
の保持あたり、１ビット必要となる。

【０００９】テストパターン生成システムにより生成さ
れたテストパターンは、テストパターン全体の平均で約
９０％をＸ値とすることができるが、テストパターンの
圧縮が行われるにつれ、Ｘ値の割合が減少し、Ｘ値以外
の値（０，１などの値）が平均で約半数を占めるように
なる。Ｘ値以外の信号値を０と１と仮定すれば、確率的
にこのＸ値以外の信号の約５０％程が、１回も連続せず
に別の信号に変化する。また、全体的にも隣り合う端子
が同じ信号値をもつ確率も少ない。テストパターンがこ
の状態のとき、特願平０９−１６８２１９号に提案され
た方法では、メモリ量が大幅に増加する可能性がある。

【００１０】第２の問題点は、特願平０９−１６８２１
９号に提案された方法では、テストパターンが圧縮でき
るかの判定時間が遅くなるということである。

【００１１】その理由は、テストパターンが連続した値
の並びでない場合、それぞれの値に対して比較処理を行
う必要があるからである。

【００１２】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、テストパタ
ーンの保持に必要なメモリ量を少なくし、テストパター
ンが圧縮できるかの判定を迅速に行うことのできる論理
回路のテストパターン圧縮判定装置および圧縮判定方法
を実現することを目的とする。

【００１３】

【課題を解決するための手段】本発明の論理回路のテス
トパターン圧縮判定方法は、論理回路の試験の際に必要
とされるテストパターンを圧縮するための論理回路のテ
ストパターン圧縮判定方法であって、前記テストパター
ンを、該テストパターンを構成する端子情報を保持する
複数ビットがワード単位で収容されたｎｏｄｅによる木
構造の形態とし、木構造の最下位層に位置するｎｏｄｅ
を予め定められた表に基づいてテストパターンを構成す
る端子情報を保持する複数ビットをワード単位で収容す
ることとし、また、最下位層以外のｎｏｄｅは直接端子
情報を保持することなく子孫のｎｏｄｅの管理を行うこ
ととし、前記木構造を構成する各ｎｏｄｅについて、そ
の子孫により保持されている端子情報の値が全てドント
ケア値を示すＸ値ならば、そのｎｏｄｅを削除すること
を特徴とする。

【００１４】この場合、複数のテストパターン同士の圧
縮可能性の判定を、対応するｎｏｄｅ同士を比較し、い
ずれか一方または両方のｎｏｄｅが存在しない場合には
そのｎｏｄｅ以下に保持されている端子の信号について
圧縮可能であると判定することとしてもよい。

【００１５】さらに、対応するｎｏｄｅ同士を比較し、
木構造の最下位層に位置するｎｏｄｅが存在することが
確認された場合、ワード単位の演算により一度にテスト
パターンの複数の端子情報を比較することにより圧縮可
能性の判定を行うこととしてもよい。

【００１６】本発明の情報記録媒体は、上記のいずれか
に記載の論理回路のテストパターン圧縮判定方法をコン
ピュータに実行させるためのプログラムが格納されてい
ることを特徴とする。

【００１７】本発明の論理回路のテストパターン圧縮判
定装置は、論理回路の試験の際に必要とされるテストパ
ターンを圧縮するための論理回路のテストパターン圧縮
判定装置であって、入力された前記テストパターンを、
該テストパターンを構成する端子情報を保持する複数ビ
ットがワード単位で収容されたｎｏｄｅによる木構造の
形態とし、木構造の最下位層に位置するｎｏｄｅを予め
定められた表に基づいてテストパターンを構成する端子
情報を保持する複数ビットをワード単位で収容すること
とし、また、最下位層以外のｎｏｄｅは直接端子情報を
保持することなく子孫のｎｏｄｅの管理を行うことと
し、前記木構造を構成する各ｎｏｄｅについて、その子
孫により保持されている端子情報の値が全てドントケア
値を示すＸ値ならば、そのｎｏｄｅを削除するパターン
入力手段を有することを特徴とする。

【００１８】この場合、複数のテストパターン同士の圧
縮可能性の判定を、対応するｎｏｄｅ同士を比較し、い
ずれか一方または両方のｎｏｄｅが存在しない場合には
そのｎｏｄｅ以下に保持されている端子の信号について
圧縮可能であると判定するパターン圧縮判定手段を有す
ることとしてもよい。

【００１９】さらに、パターン圧縮判定手段は、対応す
るｎｏｄｅ同士を比較し、木構造の最下位層に位置する
ｎｏｄｅが存在することが確認された場合、ワード単位
の演算により一度にテストパターンの複数の端子情報を
比較することにより圧縮可能性の判定行うこととしても
よい。

【００２０】「作用」ＬＳＩの製造時の検査で使用する
テストパターンを圧縮する際に、高速かつ小さなメモリ
でのパターン圧縮が可能となる構成を提供するものであ
る。

【００２１】本実施例において、テストパターンは、図
３，図４に示されるテストパターン保持用構造（以下、
ユニットと呼ぶ）に納められる。

【００２２】上記のユニットは、大きく分けて、２つの
部分から構成される。１つ目は、テストパターンを構成
する端子情報をビット単位で保持する構造（図４の４１
０）である。

【００２３】２つ目はその構造をｍ（ｍは自然数）個含
むｎｏｄｅ０（図４の４１０ 後述）を葉として持ち、
ある条件を満たせば、条件を満たしたｎｏｄｅが刈り取
られるという特性を持つ木構造（図３の３００）であ
る。ｎｏｄｅを刈り取る条件については、後述する。

【００２４】入力されたテストパターンの端子の情報
は、ビット毎にｎｏｄｅ０（図３の３０１，図４の４１
０）に格納される。

【００２５】テストパターンは、その多くの端子情報の
値をＸ（ドントケア）値にすることができるという傾向
があることがわかっている。上記の木構造では、その特
性を用いて、あるｎｏｄｅの子孫（ｄｅｓｃｅｎｄａｎ
ｔ）であるｎｏｄｅ０に格納されている信号が全てＸ信
号である場合は、「そのｎｏｄｅを最初から作成しな
い」、又は、「そのｎｏｄｅを取り去る」ことによっ
て、木構造のｎｏｄｅの数の削減を行う。これが、上記
の木構造のもつｎｏｄｅの刈り取り条件である。

【００２６】上記のように、２つの部分から構成される
テストパターン保持構造の内、前者の特性である「テス
トパターンのビット毎の格納」と、後者の特性である
「Ｘ値のみで構成されるｎｏｄｅの削除」を組み合わせ
ることにより、小メモリでのテストパターン保持を可能
とする。

【００２７】テストパターン同士の圧縮が可能かという
判定は、圧縮可能性判定を行うそれぞれのテストパター
ンの根（図６の６１１及び６２１）の方から行う。その
際、圧縮の可能性を判定する両テストパターン（６１
０，６２０）のそれぞれ対応するｎｏｄｅ同士を比較
し、両者の内の一方のｎｏｄｅ（６１２，６２２）、ま
たは、両方のｎｏｄｅ（６１５，６２５）が存在しない
場合は、「そのｎｏｄｅ以下に保持されている端子の信
号に対しては、圧縮が可能」と判断し、他のｎｏｄｅの
判定に移ることができる。それは、Ｘ信号と他の信号
は、無条件で圧縮可能であるという特性を用いている。

【００２８】ｎｏｄｅ同士の圧縮可能性判定は、ｎｏｄ
ｅ０が存在する場合は、ｎｏｄｅ０同士の比較になる
が、その際は、テストパターンを構成する端子の信号の
圧縮可能性判定をワード単位でビット毎の論理演算を用
いて行う。上記のテストパターン（６１０，６２０）の
圧縮の可能性の判定方法において、「テストパターンを
構成する端子の信号が連続してＸ値になっている部分
は、端子信号同士の比較を回避」し、「Ｘ値が連続しな
い部分では、ワード単位の演算により一度にテストパタ
ーンの複数の端子情報を比較する」という２つの方法を
組み合わせることにより、圧縮可能性の判定を高速に行
うことが可能となる。

【００２９】上記のように、テストパターンの保持、テ
ストパターンの圧縮可能性判定を行う際に、異なる特性
を持つ２つのデータ構造を組み合わせたテストパターン
保持用データ構造を用いることにより、高速かつ小メモ
リでのパターン圧縮を可能とする。

【００３０】

【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。

【００３１】第１実施例 図１は本発明の第１の実施例の構成を示すブロック図で
ある。

【００３２】本実施例は、初期テストパターン生成手段
（又は、テストパターンファイル）１０１と、テストパ
ターン入力手段１０２と、パターン格納手段１０３と、
テストパターンの保持用構造（以下、ユニットと呼ぶ）
であり、圧縮ができるかの可能性判定の基準となるテス
トパターンを保持する入力ユニット１０５と、入力ユニ
ット１０５が圧縮できるかの判定を行う対象パターン、
及び、圧縮済みのパターンを保持するＡ個（Ａは自然
数）のユニット１１１と、複数のユニット１１１を保持
するバッファ１０９と、入力ユニット１０５およびバッ
ファ１０９を格納する記憶装置１０４と、２つのテスト
パターンの圧縮の可能性判定を行うパターン圧縮判定手
段１０６と、２つのテストパターンを１つに圧縮するパ
ターン圧縮手段１０７と、圧縮後のパターン及び圧縮で
きなかった入力ユニット１０５のテストパターンをバッ
ファ１０９に格納するバッファ格納手段１０８と、バッ
ファ１０９から全てのパターンを出力するパターン出力
手段１１０から構成されている。

【００３３】図１３は、初期テストパターン生成手段１
０１により生成されたテストパターン、又は、テストパ
ターンファイル納められているテストパターン１０１の
一例を示す図である。図１３に示す例では、各テストパ
ターン１２６１〜１２６５のそれぞれには、８つの端子
情報１２５１〜１２５８が含まれている。

【００３４】図３，図４のそれぞれは、テストパターン
保持用の構造である、入力ユニット１０５，ユニット１
１１の構成を示す図である。

【００３５】入力ユニット１０５およびユニット１１１
は、図３に示されるような木構造により構成されてい
る。この木構造の高さをｈ（ｈは自然数）とし、あるｎ
ｏｄｅの深さをｄ（ｄは自然数）とする。ここで、説明
の便宜上、各ｎｏｄｅにｌｅｖｅｌという尺度を導入す
る。このｌｅｖｅｌの値は、木の高さｈからそのｎｏｄ
ｅの深さを引いた値である。つまり、木の根は、深さｄ
が０のとき、そのｌｅｖｅｌは”ｈ−ｄ＝ｈ−０＝ｈ”
となる。また、木の一番深いｎｏｄｅは、深さがｈであ
るから、ｌｅｖｅｌは”ｈ−ｄ＝ｈ−ｈ＝０”となる。

【００３６】ｌｅｖｅｌが０のｎｏｄｅ（以下、ｎｏｄ
ｅ０と呼ぶ）には、それぞれｔ個（ｔは自然数）の端子
情報を格納する。図３の例では、ｎｏｄｅ３０４がＲＯ
ＯＴ（根）である。そのため、木の高さｈは３となる。
また、上記の計算により、ｎｏｄｅ３０４，３０３，３
０２，３０１の深さはそれぞれ０，１，２，３となり、
ｌｅｖｅｌはそれぞれ３，２，１，０となる。

【００３７】ｌｅｖｅｌが１以上のｎｏｄｅは、直接端
子情報を保持しておらず、自分以下のｌｅｖｅｌである
子孫のｎｏｄｅの管理を行うだけある。そのため、ｌｅ
ｖｅｌが１のｎｏｄｅ（以下、ｎｏｄｅ１と呼ぶ）は、
ｐ（ｐは自然数）本の枝（子）を持っているので、合計
で（ｔ×ｐ）個の端子情報をその子孫に保持しているこ
とになる。

【００３８】ｌｅｖｅｌが２のｎｏｄｅ（以下、ｎｏｄ
ｅ２と呼ぶ）は、その子孫として、（ｔ×ｐ×ｑ）個の
端子の情報を保持していることになる（ｑはｎｏｄｅ２
の枝の数を表す自然数）。ｌｅｖｅｌが２以上のｎｏｄ
ｅについても、同様の計算ができる。木自体に保持でき
る端子の数は、この計算を用いて算出できる。この木構
造の高さは、一つのテストパターンが保持すべき端子の
数が、木自体に保持できる端子の数より少なくなるよう
に決定する。

【００３９】各ｎｏｄｅは、上記の式で計算される数の
端子情報を保持している。しかし、保持する端子の信号
が全てＸ値であるｎｏｄｅは、存在しない。それは、こ
の木構造が「子孫が保持する端子の信号が全てＸ信号で
あるｎｏｄｅは削除する。」（以下、「ｎｏｄｅの刈り
取り条件」と呼ぶ。）という条件を持っているからであ
る。

【００４０】図４は端子情報を直接保持するｎｏｄｅ０
の構成を示す図である。

【００４１】テストパターンの端子情報は、１ワード４
２１，４２２，…をｎビット（ｎは自然数）とするワー
ドα，β…をＬ本（Ｌは自然数）含む構造（以下、ｎｏ
ｄｅＣｏｒｅと呼ぶ）に保持する。

【００４２】ｎｏｄｅ０は前述のｎｏｄｅＣｏｒｅをｍ
本（ｍは自然数）含む構成となっている。そのため、ｎ
ｏｄｅ０構造一つにつき、最大（ｎ×ｍ）個の端子信号
を保持できる。

【００４３】上記のｎｏｄｅ０にも、上記「ｎｏｄｅの
刈り取り条件」が適用される。そのため、保持する端子
信号が全てＸ値であるｎｏｄｅ０は存在しない。

【００４４】図５は、ｎｏｄｅＣｏｒｅへのテストパタ
ーンの格納状態を示す図である。図５では、端子信号の
種類が４種類であるテストパターンの端子情報の保存を
例としてあげている。組み合わせ回路５００の任意の入
力端子５５１の値は、端子信号の保持の実施例５０２の
表に基づいて変換され、ワードα格納部５１０のｉビッ
ト目（ｉは自然数）とワードβ格納部５２０のｉビット
目に保存される。ｎｏｄｅＣｏｒｅ５３０の左端の例で
は、組み合わせ回路５００の入力端子５５１に割り当て
られている論理値１を保存するために、ワードα格納部
５１０の格納ビット５１１に１を、ワードβ格納部５２
０の格納ビット５２１に０を保存している。

【００４５】上記のように、ｎｏｄｅＣｏｒｅ４２０を
構成するＬ本のワード４２１，４２２，…のそれぞれに
対応する箇所のビットを用いて、２^L種類以下の種類の
パターンの保持を可能としているため、ｎｏｄｅＣｏｒ
ｅ（４２０）を構成するのに必要なワードの本数Ｌは、
端子の信号の種類の数によって決定する。

【００４６】次に、図１に示されるバッファ１０９の構
成について説明する。

【００４７】バッファ１０９は、圧縮済みのテストパタ
ーンを保持する、Ａ個（Ａは自然数）のユニット１１１
から構成される。

【００４８】次に、本実施例の動作について説明する。

【００４９】まず、図１及び図２のフローチャートを参
照して本実施例の全体の動作について説明する。

【００５０】動作が開始されると、入力テストパターン
が存在するかの確認が行われ（ステップ２０１）、入力
テストパターンが存在しないことが確認された場合、比
較対象テストパターンを出力して（ステップ２１２）、
終了とする。

【００５１】ステップ２０１にて入力テストパターンが
存在することが確認された場合には、パターン入力手段
１０２からテストパターンを１つ入力し（ステップ２０
２）、パターン格納手段１０３によって、記憶装置１０
４内の入力ユニット１０５へ格納する（ステップ２０
３）。

【００５２】続いて、バッファ１０９中にテストパター
ンが存在しているかが確認され（ステップ２０４）、一
つも保持されていなければ、バッファ格納手段１０８を
用いてバッファ１０９へ入力ユニット１０５に保持され
ているテストパターンを格納して（ステップ２１１）、
処理をステップ２０１に戻す。

【００５３】バッファ１０９中にテストパターンが存在
することが確認された場合には、入力ユニット１０５に
保持されているテストパターンとバッファ１０９中に保
持されているテストパターンとが圧縮（併合）可能かを
パターン圧縮判定手段１０６により判定する（ステップ
２０５）。続くステップ２０９ではステップ２０５にお
ける判定結果が確認され、「圧縮が可能ではない」とい
う判定である場合には、バッファ１０９中に圧縮可能で
あるかを判定していないパターンが存在するかを確認す
る（ステップ２１０）。ここで、判定していないパター
ンが存在する場合には処理をステップ２０５に戻し、判
定していないパターンが存在しない場合にはバッファ格
納手段１０８を用いてバッファ１０９へ入力ユニット１
０５に保持されているテストパターンを格納して（ステ
ップ２１１）、処理をステップ２０１に戻す。これらの
ステップ２０５，２０９及び２１０における動作をまと
めると、判定により「圧縮が可能」という判定がでる
か、入力ユニット１０５に保持されているテストパター
ンとの圧縮可能性判定を行っていないテストパターンが
バッファ１０９中になくなるまで、この判定を繰り返す
こととなる。

【００５４】ステップ２０９において、パターン圧縮判
定手段１０６により入力ユニット１０５とバッファ１０
９中の所定のユニットに保持されているテストパターン
の圧縮が可能であると判定された場合には、圧縮可能と
判定されたテストパターンをバッファ１０９より取り出
し（ステップ２０６）、パターン圧縮手段１０７により
一つのパターンに圧縮（併合）し（ステップ２０７）、
バッファ格納手段１０８により、バッファ１０９に格納
して（ステップ２０８）処理をステップ２０１に戻す。

【００５５】ステップ２０９において、入力ユニット１
０５に保持されているテストパターンとバッファ１０９
中のどのユニットに保持されているテストパターンとも
圧縮（併合）できないと判定された場合、バッファ格納
手段１０８を用いて入力ユニット１０５のテストパター
ンがバッファ１０９に格納され（ステップ２１０及び２
１１）、バッファ１０９にテストパターンが格納された
後、まだ入力テストパターンが存在すれば、パターン入
力手段１０２によってテストパターンが読み込まれた
後、パターン格納手段１０３を用いて入力ユニット１０
５へテストパターンを格納し、同様の処理が行われる
（ステップ２０１）。入力テストパターン１０１が無け
れば、バッファ１０９中にあるテストパターンがパター
ン出力手段１１０により出力される（ステップ２１
２）。

【００５６】次に、本実施例の各部の動作について、詳
細に説明を行う。

【００５７】第１に、パターン格納手段１０３の動作の
説明を行う。

【００５８】パターン格納手段１０３は、パターン入力
手段１０２により取り入れたテストパターンの各端子の
情報を入力ユニット１０５へ格納する手段である。入力
ユニット１０５を含む全ユニットは、「子孫が保持する
端子の信号が全てＸ信号であるｎｏｄｅは削除する」と
いう「ｎｏｄｅ刈り取り条件」を満たす必要がある。テ
ストパターン格納手段１０３では、「ｎｏｄｅの刈り取
り条件」に合うように、入力したテストパターンを入力
ユニット１０５に格納する。

【００５９】「ｎｏｄｅの刈り取り条件」を満たすよう
に、ｎｏｄｅの削除を行う方法は、２つある。１つ目
は、子孫が保持する端子の値が全てＸ値であるｎｏｄｅ
を最初から作成しない方法、２つ目は、入力テストパタ
ーンの端子の情報を全て適切な場所に保存してから、Ｘ
値のみで構成されている子を削除していく方法である。
パターン入力手段１０２から入力されたテストパターン
は、上述した２つの方法のいずれかを用いて「子孫に保
持する端子情報が全てＸ値であるｎｏｄｅを削除したユ
ニット」を入力ユニット１０５として格納する。

【００６０】第２に、本実施例のパターン圧縮判定手段
１０６の動作について、図６および図７を参照して説明
する。ここでは例としてテストパターンを図６に示すよ
うな２つのテストパターンとする。図７はパターン圧縮
判定手段１０６の動作を示すフローチャートである。

【００６１】テストパターン圧縮可能性判定処理におい
ては、最初に、圧縮可能かの判定を行う２つのテストパ
ターンのｎｏｄｅが双方とも存在するかのチェックを行
う。次に、ｎｏｄｅが双方とも存在し、かつ、ｎｏｄｅ
のｌｅｖｅｌが０の場合だけ、実際の端子情報を参照し
て圧縮の可能性判定を行う。

【００６２】圧縮可能かの判定を行う２つのテストパタ
ーン６１０，６２０は、それぞれ、図３、図４で説明し
た構造のユニットに納められている。これらの２つのユ
ニット６１０，６２０は、同じ高さを持つ木構造であ
り、端子情報はそれぞれ対応する場所に納められてい
る。例として、ＳＡＩ００１という名前の端子の信号情
報が図６のテストパターンＡ（６１０）のｎｏｄｅ６１
３の最初の格納部分６３５に納められているとすると、
テストパターンＢ（６２０）では、対応する場所、つま
り、ｎｏｄｅ６２３の最初の格納場所６４５に納められ
ている。この前提条件を用いて、テストパターンの圧縮
の可能性の判定を行う。

【００６３】動作が開始されると（ステップ７０１）、
最初に、圧縮の可能性判定を行うテストパターン（６１
０，６２０）を２つ用意し、それぞれのＲＯＯＴ６１
１，６２１を処理を行う最初のｎｏｄｅとしてセットす
る（ステップ７０２）。次に、セットされたｎｏｄｅ６
１１，６２１が、圧縮可能かどうかの判定処理が終了済
みという印がつけられていない子６１２，６２２，６１
６，６２６，６１７，６２７を持っているかにより圧縮
の可能性が未判定のものがあるかの確認を行い（ステッ
プ７０３）、未判定のものがある場合には、子６１２，
６２２又は、６１６，６２６又は、６１７、６２７を処
理対象のｎｏｄｅとしてセットし直す（ステップ７０
４）。

【００６４】続いて、ステップ７０４にて処理対象とし
てセットされた両方のｎｏｄｅ６１２，６２２が存在し
ているかを確認し（ステップ７０５）、いずれか一方で
もｎｏｄｅが削除されていれば、そのｎｏｄｅ６１２，
６２２同士の圧縮が可能であると判断して、そのｎｏｄ
ｅ６１２，６２２は処理済みだという印をつけ（ステッ
プ７１２）、親６１１，６２１を判定処理ｎｏｄｅとし
てセットする（ステップ７１３）。

【００６５】図７のステップ７０５において、テストパ
ターンＡ（６１０），Ｂ（６２０）両方の判定処理対象
ｎｏｄｅが存在していれば、そのｎｏｄｅのｌｅｖｅｌ
が０であるかをチェックする（ステップ７０６）。処理
中のｎｏｄｅが図６の６１６，６２６のように、ｌｅｖ
ｅｌが０でなければ、図７の７０３に処理を移す。ステ
ップ７０６において、現在の判定処理対象がｌｅｖｅｌ
が０のｎｏｄｅ６１３，６２３であることが確認された
場合には、ｎｏｄｅを構成しているｎｏｄｅＣｏｒｅ６
３１，６４１同士の対応するワード単位でのビット毎に
圧縮が可能であるかの判定を行う（ステップ７０７）。

【００６６】続いてステップ７０７での判定結果が確認
され（ステップ７０８）、ｎｏｄｅＣｏｒｅ同士の判定
において、すべて圧縮可能と判定されれば、現在処理中
のｎｏｄｅが処理済みだという印をつけて、自分の親を
判定処理対象のｎｏｄｅにセットする（ステップ７１
２，７１３）。

【００６７】ステップ７０８において、ｎｏｄｅ０（６
１３，６２３）同士の圧縮可能性判定で、圧縮が不可能
と判定されたことが確認された場合には、テストパター
ンの圧縮が不可能だという判定を出して（ステップ７０
９）判定処理を終了する（ステップ７１０）。

【００６８】ステップ７０３において、ある処理対象ｎ
ｏｄｅの全ての子が圧縮可能性判定が終了済みだという
印がついていたことが確認された場合には、そのｎｏｄ
ｅがＲＯＯＴ６１１，６２１であるかの確認が行われ
（ステップ７１１）、ＲＯＯＴ６１１，６２１である場
合には、テストパターン６１０，６２０同士の圧縮は可
能であるという判定を出して（ステップ７１４）、判定
処理を終了する（ステップ７１０）。ステップ７１１に
おいて、ｎｏｄｅ６１６，６２６がＲＯＯＴ以外である
ことが確認された場合には、そのｎｏｄｅは圧縮判定処
理済みだという印をつけて（ステップ７１２）、自分の
親６１１，６２１に処理を戻し（ステップ７１３）、図
７のステップ７０３からの処理を行う。

【００６９】次に、図４及び図６を参照して、２つのテ
ストパターンにおけるｎｏｄｅ０同士の圧縮の可能性判
定の動作について詳細に説明する。ｎｏｄｅ０（４１
０）は（ｍ）本のｎｏｄｅＣｏｒｅによって構成されて
いる。ｎｏｄｅ０同士の圧縮可能性の判定においては、
比較を行う各ｎｏｄｅ０（６１３，６２３）のそれぞれ
対応する場所にあるｎｏｄｅＣｏｒｅ（６３１，６４
１）、（６３４，６４４）同士の圧縮可能性判定におい
て、全て圧縮が可能であるという判定が下りた場合に、
ｎｏｄｅ０（６１３，６２３）同士の圧縮が可能である
と判定される。

【００７０】ｎｏｄｅＣｏｒｅ同士の圧縮可能性判定
は、比較を行う各ｎｏｄｅＣｏｒｅ（６３１，６４
１）、（６３４，６４４）の全ての対応するビットが保
持する端子の信号が、次に挙げる２つの組み合わせのい
ずれか、もしくは両方を満足する場合のみ、圧縮が可能
だと判定する。組み合わせは、以下の２通りである。

【００７１】１．ドントケア値として考えることができ
るＸ信号と他の信号の組み合わせ ２．同じ種類の信号の組み合わせ 図８を参照して、ｎｏｄｅＣｏｒｅ同士の圧縮可能性判
定の実施例を説明する。ｎｏｄｅＣｏｒｅは内部のワー
ドにビット単位でテストパターンの端子情報を格納して
いる。ここでは、ｎｏｄｅＣｏｒｅの各ビットが保持し
ている値が図８のｎｏｄｅＣｏｒｅ８０１，８０２，８
５１，８５２に示す値である場合について説明する。

【００７２】ｎｏｄｅＣｏｒｅ８０１とｎｏｄｅＣｏｒ
ｅ８０２の圧縮可能性判定は、以下のように行われる。
ｎｏｄｅＣｏｒｅ８０１とｎｏｄｅＣｏｒｅ８０２は、
圧縮可能性判定を行っている２つのテストパターンのそ
れぞれ対応する場所にある。ｎｏｄｅＣｏｒｅ８０１と
ｎｏｄｅＣｏｒｅ８０２の各ビットが保持する端子の信
号を比較すると、１対Ｘ（８１１）、Ｘ対Ｘ（８１
２）、０対０（８１３）、Ｘ対１（８１４）、Ｚ対Ｚ
（８１５）、Ｚ対Ｘ（８１６）、０対Ｘ（８１７）及び
１対１（８１８）のように、全てのビットにおいて、
「ドントケア値として考えることができるＸ信号と他の
信号の組み合わせ」と「同じ種類の信号の組み合わせ」
である。従って、ｎｏｄｅＣｏｒｅ８０１とｎｏｄｅＣ
ｏｒｅ８０２の圧縮は可能だと判定する。

【００７３】次に、ｎｏｄｅＣｏｒｅ８５１とｎｏｄｅ
Ｃｏｒｅ８５２の圧縮可能性判定を説明する。ｎｏｄｅ
Ｃｏｒｅ８５１とｎｏｄｅＣｏｒｅ８５２の各ビットが
保持する端子の信号を比較すると、ｎｏｄｅＣｏｒｅ圧
縮不可能な信号の組み合わせである（１対０）が図８の
８６３に存在する。この場合、ｎｏｄｅＣｏｒｅ８５１
とｎｏｄｅＣｏｒｅ８５２の圧縮は不可能だと判定す
る。

【００７４】第３にパターン圧縮手段１０７の動作につ
いて、図９を参照して説明する。パターン圧縮手段１０
７は、パターン圧縮判定手段１０６により、圧縮が可能
と判定された２つのテストパターンを１つのテストパタ
ーンに圧縮（併合）するという動作を行う。図９では、
２つのテストパターン６１０，６２０を圧縮（併合）し
て１つのテストパターン６６０にしている。圧縮の手段
を以下に挙げる。２つのテストパターン６１０，６２０
のうち、１．ｎｏｄｅが両方とも存在し、かつｌｅｖｅ
ｌが１以上のｎｏｄｅ（６１１，６２１），（６１６，
６２６）の場合。

【００７５】どちらかのｎｏｄｅを圧縮後のｎｏｄｅ
（６６１），（６６６）とする。

【００７６】２．一方のｎｏｄｅ（６２２，６１４，６
１７）が存在し、かつ、他方のｎｏｄｅ（６１２，６２
４，６２７）が削除されている場合。

【００７７】存在する方のｎｏｄｅ（６２２，６１４，
６１７）を圧縮後のｎｏｄｅ（６６２，６６４，６６
７）とする。

【００７８】３．両方のｎｏｄｅ（６１５，６２５）が
存在しない場合。

【００７９】圧縮後も削除されたままにしておく（６６
５）。

【００８０】４．ｎｏｄｅが両方とも存在し、かつ、ｎ
ｏｄｅのｌｅｖｅｌが０の場合（６１３，６２３）。

【００８１】ｎｏｄｅ０単位での圧縮（後述）を行い、
結果としてできたものを圧縮後のｎｏｄｅ（６６３）と
する。

【００８２】以上の条件に則ってテストパターンの圧縮
（併合）を行う。

【００８３】次に図６を用いてｎｏｄｅ０同士の圧縮の
実施例を説明する。図６において、圧縮を行う２つのテ
ストパターンの、それぞれ対応する部分であるｎｏｄｅ
０（６１３，６２３）は、ｍ本のｎｏｄｅＣｏｒｅ（６
３１，６３４，６４１，６４４）により構成されてい
る。ｎｏｄｅ０同士の圧縮は、それぞれ対応するｎｏｄ
ｅＣｏｒｅ同士（６３１と６４１、６３４と６４４）の
圧縮（併合）が、ｎｏｄｅ０を構成する全てのｎｏｄｅ
Ｃｏｒｅに対して行われることにより終了する。次に、
図８を参照してｎｏｄｅＣｏｒｅ同士の圧縮の実施例を
説明する。圧縮（併合）を行う２つのテストパターンの
それぞれ対応する場所にあるｎｏｄｅＣｏｒｅ（８０
１，８０２）同士の圧縮は以下のルールに則って行われ
る。

【００８４】１．圧縮を行う２つのｎｏｄｅＣｏｒｅ
（８０１，８０２）のそれぞれ対応する場所（８１１〜
８１８）にある信号の片方がＸ値であり、他方がＸ値，
又は、Ｘ値以外の場合（８１１，８１４，８１６，８１
７）。

【００８５】圧縮後はＸ値である場所に、他方の値（Ｘ
値または、Ｘ値以外の値）を残す。 ２．圧縮を行う２つのｎｏｄｅＣｏｒｅ８０１，８０２
のそれぞれ対応する場所（８１１〜８１８）にある信号
が同じ信号値である場合（８１２，８１３，８１５，８
１８）。

【００８６】圧縮後は対応する場所にその信号の値を残
す。 （以上は、０，１，Ｘ，Ｚの４信号のみの場合のルー
ル）上記のように構成される第１の実施例の作用および
効果について以下に詳細に説明する。

【００８７】第１の効果は、テストパターン圧縮処理を
計算機上で行う時に、パターンを構成する端子情報の分
布に依存せず、メモリ使用量が削減できることにある。
この結果、より大きなサイズのテストパターンの圧縮処
理を計算機上で行えるようになる。

【００８８】その理由を２つ以下に述べる。

【００８９】本実施例においては、テストパターンを構
成する端子情報をワード単位でビット毎に保持してい
る。そのため、テスト系列を構成する全ての端子情報の
隣り合う値が全て異なる値を持っていた場合でも、１端
子あたりＬビットで表現できる。ここでＬは端子が保持
すべき信号の種類により決まる自然数であり、端子の信
号の種類が４種類の場合は、Ｌは２である。

【００９０】第１の効果の理由の１つ目は、本実施例の
テストパターン保持構造（ユニット）の「ｎｏｄｅの子
孫に保持されている端子情報がＸ値のみで構成されてい
る場合は、そのｎｏｄｅを削除する」という特性を用い
て、長く連続するＸ値部分の端子情報を「削除されたｎ
ｏｄｅ」という形式で表現し、テストパターンを保持す
るのに必要なメモリ量を削減することができるためであ
る。この１つ目の理由によるメモリ削減効果は、テスト
パターンを構成する端子情報が連続してＸ値を持つほど
大きくなる。

【００９１】テストパターン生成システムにより生成さ
れたテストパターンは、通常、そのテストパターンを構
成する端子情報の約９０％をＸ値とすることができる。
この場合、そのＸ値は、長く連続する傾向がある。

【００９２】第１の効果の理由の２つ目は、テストパタ
ーンを構成する端子情報をワード単位でビット毎に持つ
ことにより、テストパターンの状態に左右されずに、信
号の保持に必要なメモリ量を１端子あたりＬビットとす
ることができるためである。この１端子あたりの信号保
持に必要なメモリの算出には、上記、第１の効果の１つ
目の理由によるメモリ削減効果を考慮していない。つま
り、最悪値である。

【００９３】上記第１の効果の２つの理由をあわせ持つ
ことにより、テストパターンを構成する端子の連続する
割合が大きい場合と小さい場合のそれぞれに対して、テ
ストパターンを効率的に保持することが可能となる。

【００９４】ここで、本実施例の第１の効果について、
具体的数値を用いて説明する。比較対象の従来手法は、
テストパターン圧縮システムの一例である特願平０９−
１６８２１９号の手法とする。

【００９５】端子の種類が’０’，’１’，’Ｘ’，’
Ｚ’の４種類であり、全端子数が１００００であるテス
トパターンを３つ用意する。

【００９６】１つ目は、１番目の端子から１００００番
目の端子まで、’０’、’１’信号が交互に続くテスト
パターン（以下、ＰＡＴ＿Ｘ０と呼ぶ）。ＰＡＴ＿Ｘ０
は、Ｘ信号の割合が０％のテストパターンである。

【００９７】２つ目は、１番目の端子から５０００番目
の端子まで、’０’、’１’信号が交互に続き、５００
１番目の端子から１００００番目の端子までは、’Ｘ’
信号が続くテストパターン（以下、ＰＡＴ＿Ｘ５０と呼
ぶ）。ＰＡＴ＿Ｘ５０は、Ｘ信号の割合が５０％のテス
トパターンである。

【００９８】３つ目は、１番目の端子から１０００番目
の端子まで、’０’、’１’信号が交互に続き、１００
１番目の端子から１００００番目の端子までは、’Ｘ’
信号が続くテストパターン（以下、ＰＡＴ＿Ｘ９０と呼
ぶ）。ＰＡＴ＿Ｘ９０は、Ｘ信号の割合が９０％のテス
トパターンである。

【００９９】ここで、効果例の一つとして用いる本実施
例のユニットの条件を設定する。信号の種類は、４種類
であるから、図４のＬの値は、２となる。図４のワード
（４２１，４２２）のビット（ｎ）を３２、ｎｏｄｅ０
を構成するｎｏｄｅＣｏｒｅの個数（ｍ）を４とする。
図３における各ｎｏｄｅが持つ子の最大数（ｒ，ｑ，
ｐ）を５と設定する。上記設定では、ｎｏｄｅ０には、
（ｎ×ｍ＝）１２８個の端子情報が保持できる。

【０１００】次に、従来技術である特願平０９−１６８
２１９号で提案された発明による設定を行う。信号の種
類が４種類であるから、論理値記述部に２ビット必要で
ある。そのため、図１０において、１バイトを２ビット
（論理値記述部）と６ビット（繰り返し数記述部）に分
割する。繰り返し数記述部が６ビットであるので、連続
して同じ信号値をもつ端子を６４個まで、１バイトで表
現できる。

【０１０１】上記の条件において、本実施例と特願平０
９−１６８２１９号で提案された発明の２つの手法を用
いた時に、各パターン（ＰＡＴ＿Ｘ０，ＰＡＴ＿Ｘ５
０，ＰＡＴ＿Ｘ９０）を保持するのに必要なメモリ使用
量を概算する。

【０１０２】ここで、両手法のパターン保持に必要なメ
モリ量の計算方法を説明する。

【０１０３】本実施例の場合、Ｘ値以外を含むｎｏｄｅ
０の場合、各端子一つにつき２ビット必要となる。つま
り、ｎｏｄｅ０（１２８端子）の信号保持に、２５６ビ
ット（２５６／８＝３２バイト）必要となる。また、ｎ
ｏｄｅ０が保持する信号が全てＸ値であるため、「ｎｏ
ｄｅ刈り取り条件」により削除されたｎｏｄｅ０のメモ
リ量は、０バイトと計算する。

【０１０４】特願平０９−１６８２１９号で提案された
発明の場合、同じ種類の信号が連続して続く場合、６４
端子まで、１バイトで表現できる。信号の種類が１端子
ごとに変化する場合、１端子の情報保持に、１バイト必
要となる。

【０１０５】以上の計算方法を用いて各テストパターン
の保持に必要なメモリ量を計算する。

【０１０６】まず、Ｘ値の割合が０％のテストパターン
（ＰＡＴ＿Ｘ０）を保持するのに必要なメモリ量を計算
する。

【０１０７】特願平０９−１６８２１９号で提案された
発明では、ＰＡＴ＿Ｘ０を保持するのに必要なメモリ量
は、（入力端子数×端子１つの保持に必要なメモリ量）
＝（１００００×１）＝１００００、つまり、１０Ｋバ
イトとなる。ＰＡＴ＿Ｘ０を構成する全ての端子が毎回
違う値をとっているため、端子一つの信号値の保持に１
バイト必要となり、そのため、上記の式となる。

【０１０８】本実施例では、ＰＡＴ＿Ｘ０を保持するの
に必要なメモリ量は、（削除されていないｎｏｄｅ０の
個数×ｎｏｄｅ０のメモリ量）＝｛（１００００／１２
８＋１）×３２｝＝２５２８、つまり、約２．６Ｋバイ
トとなる。この式の説明を行うと、ＰＡＴ＿Ｘ０は、テ
ストパターンを構成する全１００００端子が’０’，’
１’の繰り返しの信号値を持つ。１００００端子を持つ
テストパターンを保持するのに必要なｎｏｄｅ０の個数
は、（１００００／１２８＋１）≒７９である。各ｎｏ
ｄｅ０を保持するのに必要なメモリ量は、前述の設定に
より３２である。そのため、本実施例で、ＰＡＴ＿Ｘ０
を保持するのに必要なメモリ量は、約２．６Ｋバイトと
なる。

【０１０９】次に、Ｘ値の割合が５０％のテストパター
ン（ＰＡＴ＿Ｘ５０）を保持するのに必要なメモリ量を
計算する。

【０１１０】特願平０９−１６８２１９号で提案された
発明では、ＰＡＴ＿Ｘ５０を保持するのに必要なメモリ
量は、｛（１番目から５０００番目の端子までの信号の
保持に必要なメモリ量）＋（５００１番目から１０００
０番目の端子までの信号の保持に必要なメモリ量｝＝
｛（毎回異なる信号値を持つ端子数×端子１つの保持に
必要なメモリ量）＋（連続する信号値を持つ端子数÷１
バイトに保持できる端子数の最大値）｝＝｛（５０００
×１）＋（５０００÷６４）｝＝５０７９、つまり、約
５．１Ｋバイトとなる。

【０１１１】本実施例では、ＰＡＴ＿Ｘ５０を保持する
のに必要なメモリ量は、（削除されていないｎｏｄｅ０
の個数×ｎｏｄｅ０のメモリ量）＝｛（５０００／１２
８＋１）×３２｝＝１２８０、つまり、約１．３Ｋバイ
トとなる。この式の説明を行うと、ＰＡＴ＿Ｘ５０は、
テストパターンを構成する端子の最初の５０００個まで
が、’０’，’１’の繰り返しの信号値を持ち、残り
は、全てＸ値を持つ。１００００端子を持つテストパタ
ーンを保持するのに必要なｎｏｄｅ０の個数は、１００
００／１２８≒７９である。そのうち、Ｘ信号のみで構
成されるｎｏｄｅ０は削除される。削除されないｎｏｄ
ｅ０の個数は、’０’，’１’信号が格納されているｎ
ｏｄｅ０の個数を計算することにより求められる。つま
り、（５０００／１２８＋１）である。

【０１１２】次に、Ｘ値の割合が９０％のテストパター
ン（ＰＡＴ＿Ｘ９０）を保持するのに必要なメモリ量を
計算する。

【０１１３】特願平０９−１６８２１９号で提案された
発明では、ＰＡＴ＿Ｘ９０を保持するのに必要なメモリ
量は、｛（１番目から１０００番目の端子までの信号の
保持に必要なメモリ量）＋（１００１番目から１０００
０番目の端子までの信号の保持に必要なメモリ量｝＝
｛（毎回異なる信号値を持つ端子数×端子１つの保持に
必要なメモリ量）＋（連続する信号値を持つ端子数÷１
バイトに保持できる端子数の最大値）｝＝｛（１０００
×１）＋（９０００÷６４）｝＝１１４０、つまり、約
１．２Ｋバイトとなる。

【０１１４】本実施例では、ＰＡＴ＿Ｘ９０を保持する
のに必要なメモリ量は、（削除されていないｎｏｄｅ０
の個数×ｎｏｄｅ０のメモリ量）＝（１０００／１２８
＋１）×３２＝２８２、つまり、約０．３Ｋバイトとな
る。

【０１１５】上記のように、Ｘ信号を持つ端子の占める
割合が異なる３つのテストパターン（ＰＡＴ＿Ｘ０，Ｐ
ＡＴ＿Ｘ５０，ＰＡＴ＿Ｘ９０）について、保持に必要
なメモリ量の算出を行った。ここで、特願平０９−１６
８２１９号で提案された発明と本実施例の計算結果を比
較する。ＰＡＴ＿Ｘ０、ＰＡＴ＿Ｘ５０、ＰＡＴ＿Ｘ９
０それぞれに対して、特願平０９−１６８２１９号で提
案された発明では、（１０Ｋ，５．１Ｋ，１．２Ｋバイ
ト）であり、本実施例では、（２．６Ｋ，１．３Ｋ，
０．３Ｋバイト）である。このように、３通りのいずれ
のテストパターンにおいても、本実施例のほうが特願平
０９−１６８２１９号で提案された発明より小メモリで
のテストパターンの保持が可能となっている。

【０１１６】第２の効果は、テストパターンの圧縮を高
速にできることにある。その結果、より大きなサイズの
テストパターンの圧縮処理を計算機上で行えるようにな
る。第２の効果の理由の１つ目は、削除されているｎｏ
ｄｅの子孫に保持されている端子情報の判定時に、ワー
ド単位でのビット毎の論理演算を省略することができる
ためである。

【０１１７】本実施例では、テストパターン同士の圧縮
及び圧縮の可能性判定を最初にｎｏｄｅ単位で行ってい
る。圧縮判定の対象としているｎｏｄｅの一方、又は両
方が削除されている場合、その削除されているｎｏｄｅ
の子孫に保持している端子の信号値は全てＸである。そ
の場合、他方のｎｏｄｅがどのような端子情報を含んで
いても圧縮が可能となるため、ビット毎の論理演算を行
わずに判定を行う。また、圧縮時においても、削除され
ているｎｏｄｅの他方のｎｏｄｅを残すことができるた
め、端子情報をワード単位でビット毎に論理演算する処
理を省くことができる。

【０１１８】第２の効果の理由の２つ目は、テストパタ
ーンの圧縮及び圧縮の可能性の判定をワード単位でビッ
ト毎の論理演算を行い、一度に複数の端子情報の判定を
行うためである。

【０１１９】第２の効果の理由の３つ目は、発明の背景
で従来技術として挙げた特願平０９−１６８２１９号で
提案された発明のように、テストパターンの圧縮可能性
判定のために、別の構造へテストパターンを変換する必
要が無いことである。

【０１２０】ここで、本実施例の第２の効果について、
具体的数値を用いて説明する。比較対象の従来手法は、
特願平０９−１６８２１９号で提案された発明の手法と
する。

【０１２１】比較に用いるテストパターンは、第１の効
果の説明で使用したテストパターンのうち、２つ（ＰＡ
Ｔ＿Ｘ０，ＰＡＴ＿Ｘ５０）を用いる。ここで、ＰＡＴ
＿Ｘ０とＰＡＴ＿Ｘ５０は圧縮が可能である。本実施例
のユニットの条件設定、及び、特願平０９−１６８２１
９号で提案された発明によるデータ構造の設定も、第１
の効果で行った設定を用いる。また、端子信号から、ｎ
ｏｄｅＣｏｒｅを構成するワード用の信号に変換するた
めの変換表は、図５の５０２を使用する。

【０１２２】ここで、処理時間は、変数の大きさが大小
にかかわらず、端子の信号の収まった変数同士の論理演
算１回を１計算量とする。

【０１２３】まず、ＰＡＴ＿Ｘ０とＰＡＴ＿Ｘ５０を用
いて、特願平０９−１６８２１９号で提案された発明の
テストパターン圧縮可能性の判定処理にかかる時間を計
算する。特願平０９−１６８２１９号で提案された発明
では、比較基準となるテストパターン（ＰＡＴ＿Ｘ０）
のうち、Ｘ信号でない端子のみを圧縮可能性判定に用い
る。Ｘ信号を持つ端子は、常に圧縮が可能と判定される
からである。そのため、比較基準パターンをＰＡＴ＿Ｘ
０とした場合、１端子毎に、全端子に対して、論理演算
を用いて判定を行う。端子ごとの圧縮可能性判定は、以
下に述べる２つの判定条件のどちらかを満たせば、「端
子同士の圧縮は可能」と判定される。その判定条件は、
「比較対象端子がＸ値である」、「比較基準端子と比較
対象端子の信号値が同じ」の２つである。そのため、従
来技術の端子毎の圧縮可能性判定に必要な論理演算回数
は、１回、または、２回である。ＰＡＴ＿Ｘ０とＰＡＴ
＿Ｘ５０のパターン圧縮可能性判定の場合、１番目から
５０００番目の端子までは、「比較基準端子と比較対象
端子の信号値が同じ」という条件を満足し、５００１番
目から１００００番目の端子までは、「比較対象端子が
信号値がＸ値」という条件を満足する。そのため、どち
らの判定条件を最初に行っても、全端子の半分は、１回
で圧縮可能と判定され、残りの半分は、２回目で圧縮が
可能と判定される。そのため、平均の論理演算回数は、
１．５回となる。以上の条件より、特願平０９−１６８
２１９号で提案された発明による圧縮可能性判定処理に
かかる時間は、｛（比較基準パターンのうち、Ｘ信号以
外をもつ端子数）×端子毎の判定に必要な論理演算の平
均回数｝＝１００００×１．５＝１５０００、つまり、
１５０００計算量必要である。

【０１２４】次に、本実施例の判定処理にかかる時間を
計算する。

【０１２５】本実施例では、圧縮可能性判定する２つの
テストパターン（ＰＡＴ＿Ｘ０，ＰＡＴ＿Ｘ５０）の
内、それぞれ対応するｎｏｄｅ０が削除されずに残って
いる場合のみ、論理演算で端子情報同士の圧縮可能性判
定を行う必要がある。ＰＡＴ＿Ｘ５０の後半５０００端
子はＸ値のみで構成されているので、ｎｏｄｅ０は存在
しない。そのため、ＰＡＴ＿Ｘ０とＰＡＴ＿Ｘ５０の両
パターンにおいて、両方とも削除されずに残っているｎ
ｏｄｅ０の個数は、（５０００／１２８＋１）＝３９．
０６２５≒４０。つまり、論理演算で圧縮可能性判定を
行う必要のあるｎｏｄｅ０は、４０個である。

【０１２６】１組のｎｏｄｅ０同士の圧縮可能性判定に
かかる時間は、｛（ｎｏｄｅ０に含まれるｎｏｄｅＣｏ
ｒｅの数）×（ｎｏｄｅＣｏｒｅ同士を比較するのに必
要な論理演算の回数）｝である。ｎｏｄｅ０に含まれる
ｎｏｄｅＣｏｒｅの数は、設定により４である。ｎｏｄ
ｅＣｏｒｅ同士を比較するのに必要な論理演算の回数
は、９回とする。その内訳を説明する。端子の信号は、
図５の変換表によって変換され、ｎｏｄｅＣｏｒｅの中
に保持される。ｎｏｄｅＣｏｒｅ同士が圧縮可能かを判
定するためには、ｎｏｄｅＣｏｒｅ内に保持している全
ての端子の信号が、以下の２つの条件のうち、少なくと
も１つを満たす必要がある。

【０１２７】条件１「両方の端子が同じ信号である」 条件２「少なくとも片方の端子がＸ値である」 条件１を満たすかどうかの判定に必要な論理演算回数を
３回とする。図６を用いて説明する。ここで、圧縮の可
能性判定を行っているｎｏｄｅＣｏｒｅをそれぞれ６３
１，６４１とする。論理演算の１、２回目がワード同士
（６３２，６４２）（６３３，６４３）の排他的論理
和。３回目が１、２回目の結果の論理和である。

【０１２８】以下の説明では、’＾’を排他的論理和演
算子、’＆’を論理積演算子、’｜’を論理和演算
子、’￣’を反転演算子とする。計算（（６３２＾６４
２）｜（６３３＾６４３））により、条件１の論理演算
の結果を納めるワードには、条件１を満足するビットに
のみ’０’がセットされ、その他の部分には’１’がセ
ットされる。

【０１２９】計算（（６３２＾６４２）｜（６３３＾６
４３））により、条件１の論理演算の結果を納めるワー
ドには、条件１を満足するビットにのみ’０’がセット
され、その他の部分には’１’がセットされる。

【０１３０】条件２を満たすかどうかの判定に必要な論
理演算回数を４回とする。論理演算の１、２回目は、ｎ
ｏｄｅＣｏｒｅ６３１、６４１を構成する２つのワード
（６３２，６３３）（６４２，６４３）の論理積。３回
目は、１、２回目の結果の論理和。４回目は、その結果
の反転である。

【０１３１】計算（￣（（６３２＆６３３）｜（６４２
＆６４３）））により、条件２の論理演算の結果を納め
るワードには、条件２を満足するビットにのみ’０’が
セットされ、その他のビットには’１’がセットされ
る。

【０１３２】以上の条件１、条件２の結果を納めたワー
ドの論理積をとり、その結果が０であるかどうかで、ｎ
ｏｄｅＣｏｒｅ同士が圧縮可能かどうかを判定できる。
結果が０であれば、「ｎｏｄｅＣｏｒｅ同士の圧縮は可
能」である。

【０１３３】以上を合計すると、ｎｏｄｅＣｏｒｅの圧
縮可能性判定のために行った全ての論理演算の回数は、
｛３回（条件１）＋４回（条件２）＋２回（条件１と２
の論理演算結果の論理積と、その論理積の結果と０との
比較）｝＝９回となる。

【０１３４】以上より、本発明において、２つのテスト
パターン（ＰＡＴ＿Ｘ０，ＰＡＴ＿Ｘ５０）の圧縮可能
性の判定に必要な時間は、｛（圧縮が可能かの判定を行
うｎｏｄｅ０の数）×（ｎｏｄｅ０を構成するｎｏｄｅ
Ｃｏｒｅの数）×（ｎｏｄｅＣｏｒｅの圧縮可能性判定
で行う論理演算の回数）｝＝４０×４×９＝１４４０。

【０１３５】つまり、ＰＡＴ＿Ｘ０，ＰＡＴ＿Ｘ５０の
テストパターンの判定に必要な処理時間は、１４４０計
算量である。

【０１３６】上記のように、本実施例では、特願平０９
−１６８２１９号で提案された発明と比べて、より高速
に圧縮の可能性判定を行うことが可能である。

【０１３７】以上の実施例の説明のうち、図５におい
て、テストパターンを構成する端子の信号をｎｏｄｅＣ
ｏｒｅ５０１に格納するときに、’０’→０１，’１’
→１０，’Ｘ’→１１，’Ｚ’→００のように変換表５
０２に則って信号値をビット列に変換し、ｎｏｄｅＣｏ
ｒｅ５０１，５３０に格納した。この変換表は、例とし
ての値であり、’０’，’１’，’Ｘ’，’Ｚ’に対し
て、別の組み合わせのビット列で置き換えることが可能
である。

【０１３８】また、図６，図７では、テストパターン間
の圧縮の可能性判定のフローについて説明し、ｎｏｄｅ
同士の圧縮可能性判定を深さ優先探索で行ったが、ｎｏ
ｄｅの探索の順番は、別の方法を用いてもよい。その理
由は、本発明の圧縮可能性判定で重要なのは、以下の条
件を満たした判定を行うことだからである。

【０１３９】１．それぞれ対応する削除されたｎｏｄｅ
と他のｎｏｄｅの比較時は、その両方のｎｏｄｅの子孫
に含まれる端子については、全て圧縮可能と判定する。

【０１４０】２．それぞれ対応するｎｏｄｅ０両方が存
在する場合、実施例の説明に基づいたｎｏｄｅ０同士の
圧縮判定を行い圧縮判定を行う。その際、ｎｏｄｅ０同
士の圧縮が可能であると判定されれば、そのｎｏｄｅ０
以下に保存される端子については、全て圧縮可能と判定
する。

【０１４１】３．テストパターンを形成する端子全てに
ついて圧縮が可能という判定がでるか、端子１つでも圧
縮が不可能という判定がでるまで判定をつづける。

【０１４２】４．上記１、２の条件により、テストパタ
ーンを構成する端子全てが圧縮可能であれば、比較をし
た両テストパターンは、圧縮可能であると判定する。比
較を行っているテストパターンを構成する端子の内、１
セットでも圧縮ができないと判定されれば、圧縮が不可
能と判定する。

【０１４３】第２の実施例 次に本発明の第２の実施例について図面を参照して詳細
に説明する。

【０１４４】テストパターンとして保持する端子が入力
端子だけで形成されている場合は、最低限保持すべき端
子信号の種類は、’０’，’１’，’Ｘ’の３種類であ
る。しかし、保持すべき端子が入力端子だけでなく入出
力端子を含む場合、最低限保持すべき端子信号の種類
は、入力方向の０信号、入力方向の１信号、入力方向の
不定信号、出力方向の信号、入出力方向不定の信号の５
種類が必要となる。

【０１４５】このように、端子の信号の種類が増加した
場合、上述した第１の実施例では、図４中に示されるワ
ードの数Ｌを増加させることにより対応できる。しか
し、この方法では、Ｌの値が２から３に増加する。この
ことは、１つの端子の信号を保持するのに必要なメモリ
が３ビットになることを意味する。

【０１４６】本実施例では保持すべき信号値を図１１に
示すように定義する。

【０１４７】図１１における領域１０１０は端子が入力
端子、又は、入出力端子の信号が入力方向の信号である
と定義する。領域１０２０は端子が出力端子、又は、入
出力端子の信号が出力方向の信号であると定義する。領
域１０３０は入出力端子の信号が入出力方向が不定の信
号であると定義する。領域１０４０は入出力端子の信号
が１０１０，１０２０，１０３０以外の方向の信号であ
ると定義する。

【０１４８】また、図１１における領域１００１は端子
の信号のレベルが０であると定義する。領域１００２は
端子の信号のレベルが１であると定義する。領域１００
３は端子の信号のレベルがＸ（不定信号）であると定義
する。領域１００４は端子の信号のレベルが領域１００
１，１００２，１００３で表現できないレベルの信号で
あると定義する。

【０１４９】図１２は、図１１のような信号の種類を持
つテストパターンの保持の実施例である。テストパター
ンを構成する端子の信号は’０ｉ’，’１ｉ’，’０
ｉ’，’１ｏ’，’Ｘｘ’である。

【０１５０】図１２における１１５１，１１５２は入力
端子、１１５３〜１１５５は入出力端子とする。入力端
子１１５１，１１５２の信号値をｎｏｄｅＣｏｒｅ１１
７０に格納する場合は、表の領域１１０２による変換を
行った信号を、それぞれ場所１１７１，１１７２に格納
する。それに対して、入出力端子１１５３〜１１５５の
信号をｎｏｄｅＣｏｒｅ１１７０に保存するときには、
それぞれの信号に対して、入力端子の信号の格納に必要
な２つ分の領域を１１６３〜１１６５を用いる。例とし
て挙げると、入出力端子１１５３の信号の保存時には、
２つの場所１１７３，１１７４を用いる。つまり、信号
格納ビット１１７３，１１７４の一方に入出力端子の出
力方向を、他方に、その入出力端子の信号レベルの記憶
を行う。圧縮の可能性判定において、’Ｘ’の信号とそ
れ以外の’０’，’１’，’Ｚ’，’Ｘ’信号は圧縮が
可能であり、同じ信号同士は圧縮が可能である。また、
それ以外の組み合わせの圧縮は不可能である。

【０１５１】’入出力方向不定’とそれ以外のものであ
る’入力方向’，’出力方向’，’その他’も同様の関
係を持っている。このことを利用し、図１１の’入出力
方向不定’と’Ｘ’信号を対応させて、残りの’入力方
向’，’出力方向’，’その他’を’０’，’１’，’
Ｚ’の３つと任意の組み合わせで１対１で対応させる。

【０１５２】本実施例の保存方法を用いることにより、
端子が保持すべき信号の種類が増加した場合も、Ｌの値
を２のままとすることができる。その結果、テストパタ
ーンの端子の大部分を占める入力端子の信号情報１つの
保存に必要なメモリ量は、増加しない。

【０１５３】ここで、端子信号の種類が５という条件に
おいて、本実施例の方法を用いない場合と本実施例の方
法を用いた場合の端子１つあたりに必要なメモリ量を比
較する。本実施例の方法を用いない場合には、３ビット
である。それに対して、本実施例の方法を用いた場合
は、端子１つあたりに必要なメモリ量の平均は、２．１
ビット程度である。

【０１５４】２．１ビット程度になる理由は、多くの場
合、入出力端子の数は全体の端子の数％程度であるため
である。入出力端子数が少ないため、テストパターンの
全体の端子あたりの平均メモリ量は、テストパターンの
大部分を占める入力端子の端子１つあたりに必要なメモ
リ量に依存する。例として、端子総数が１００００、入
出力端子が全体の３パーセントを占めるテストパターン
では、１端子あたりに必要なメモリ量の平均は、（２×
１００００×０．９７＋４×１００００×０．０３）／
１００００＝２．０４、入出力端子が５％の場合は、
２．１となる。

【０１５５】上記の端子１つあたりに必要なメモリ使用
量の計算は、ｎｏｄｅＣｏｒｅの内部のみの概算であ
り、子孫がＸ値のみであるｎｏｄｅの削除による使用メ
モリの削減効果は考慮していない。

【０１５６】第３の実施例 第１の実施例では、図１におけるパターン圧縮判定手段
１０６において、入力ユニット１０５に保持しているテ
ストパターンとバッファ１０９中に保持しているテスト
パターンの圧縮が可能かどうかを判定し、比較対象パタ
ーンとなるバッファ中のテストパターンを選ぶ順番を決
めていなかった。本実施例では、バッファから比較対象
パターンを選ぶ時に、Ｘ値が多いテストパターンを優先
して選択する。

【０１５７】本実施例における選択の方法は３つある。

【０１５８】１つ目は、パターン圧縮判定を行うため
に、バッファからテストパターンを選択する度に、一番
Ｘ値が多いテストパターンを検索して選択する。

【０１５９】２つ目は、バッファ格納手段１０８からバ
ッファ１０９中にテストパターンを格納する時、また
は、格納後に、バッファ１０９中のテストパターンをソ
ートすることにより、バッファ１０９中のテストパター
ンをＸ値の多い順、または、少ない順に並べておく。

【０１６０】３つ目は、バッファ１０９に保持されてい
るテストパターンをあらかじめＸ値の多い順、または、
Ｘ値の少ない順にソートしておく。そして、バッファ格
納手段１０８からバッファ１０９中にテストパターンを
格納する時に、バッファ１０９中のテストパターンの順
番の規則を壊さない場所に、テストパターンを格納す
る。

【０１６１】本実施例の方法を用いることにより、パタ
ーン圧縮判定を高速に行うことができる。その理由を以
下に述べる。この方法を用いることにより、Ｘ値の多い
テストパターンから先に、パターン圧縮可能性判定が行
われる。パターン圧縮可能性判定は、テストパターン中
のＸ値が多いほど「圧縮可能」と判定される可能性が確
率的に高い。つまり、比較対象テストパターンを選択す
ることにより、テストパターン比較基準パターン１０５
と圧縮可能なテストパターンが、バッファ１０９中のテ
ストパターン集合の始めの方に集まる可能性が高くな
る。つまり、圧縮可能と判定されるまでに行われる圧縮
可能性判定の平均回数が少なくなるためである。

【０１６２】なお、図１に示した装置構成はごく一般的
なコンピュータシステムおよびソフトウェアによっても
実現可能なものである。基本的にはキーボードなどの入
力部、プリンタやモニタなどの出力部、入力に応じた処
理を行う制御部および該制御部の動作を決定するプログ
ラムや処理に必要となるデータ等を記憶するメモリ部か
らなるもので実現可能である。メモリ部に記憶されるプ
ログラムは、着脱可能な記録媒体に格納され、入力部を
介して記憶される形態が一般的であり、本発明は記録媒
体をも含む。該記録媒体に格納されたプログラムによ
り、論理回路のテストパターンの圧縮がなされる。

【０１６３】なお、ここでいう情報記録媒体とは、コン
ピュータに各種処理を実行させるためのプログラムが事
前に格納されたものであれば良く、例えば、コンピュー
タを一部とする装置に固定されているＲＯＭ（Read Onl
y Memory）やＨＤＤ(Hard Disc Drive)、コンピュータ
を一部とする装置に着脱自在に装填されるＣＤ(Compact
Disc)−ＲＯＭやＦＤ(Floppy Disc)、等を許容する。

【０１６４】

【発明の効果】本発明は以上説明したように構成されて
いるので、テストパターンの保持に必要なメモリ量を少
なくし、テストパターンが圧縮できるかの判定を迅速に
行うことができる効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例の構成を示すブロック図
である

【図２】本発明の実施例の処理を示すフローチャートで
ある。

【図３】本発明の実施例におけるデータ構造を示す図で
ある。

【図４】本発明の実施例におけるデータ構造を示す図で
ある。

【図５】本発明の実施例におけるｎｏｄｅＣｏｒｅへの
端子情報の格納状態を示す図である。

【図６】本発明の実施例におけるパターン圧縮判定手段
１０６の動作を説明するための図である。

【図７】本発明の実施例におけるパターン圧縮判定手段
１０６の動作を説明するためのフローチャートである。

【図８】ｎｏｄｅＣｏｒｅ同士の圧縮可能性判定の実施
例を説明するための図である。

【図９】本発明の実施例におけるパターン圧縮手段１０
７の動作を説明するための図である。

【図１０】従来例におけるテストパターン保持用構造を
説明するための図である。

【図１１】本発明の実施例における入力端子及び入出力
端子の信号の種類を示す図である。

【図１２】本発明の実施例におけるテストパターンの保
持例を示す図である。

【図１３】テストパターンの一例を示す図である。

【符号の説明】

１０１ 初期テストパターン生成手段 １０２ パターン入力手段 １０３ パターン格納手段 １０４ 記憶装置 １０５ 入力ユニット １０６ パターン圧縮判定手段 １０７ パターン圧縮手段 １０８ バッファ格納手段 １０９ バッファ １１０ パターン出力手段 １１１ ユニット

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 論理回路の試験の際に必要とされるテス
   トパターンを圧縮するための論理回路のテストパターン
   圧縮判定方法であって、 前記テストパターンを、該テストパターンを構成する端
   子情報を保持する複数ビットがワード単位で収容された
   ｎｏｄｅによる木構造の形態とし、木構造の最下位層に位置するｎｏｄｅを予め定められた
   表に基づいてテストパターンを構成する端子情報を保持
   する複数ビットをワード単位で収容することとし、ま
   た、最下位層以外のｎｏｄｅは直接端子情報を保持する
   ことなく子孫のｎｏｄｅの管理を行うこととし、 前記木構造を構成する各ｎｏｄｅについて、その子孫に
   より保持されている端子情報の値が全てドントケア値を
   示すＸ値ならば、そのｎｏｄｅを削除することを特徴と
   する論理回路のテストパターン圧縮判定方法。
2. 【請求項２】 請求項１記載の論理回路のテストパター
   ン圧縮判定方法において、 複数のテストパターン同士の圧縮可能性の判定を、 対応するｎｏｄｅ同士を比較し、いずれか一方または両
   方のｎｏｄｅが存在しない場合にはそのｎｏｄｅ以下に
   保持されている端子の信号について圧縮可能であると判
   定することを特徴とする論理回路のテストパターン圧縮
   判定方法。
3. 【請求項３】 請求項２記載の論理回路のテストパター
   ン圧縮判定方法において、 対応するｎｏｄｅ同士を比較し、木構造の最下位層に位
   置するｎｏｄｅが存在することが確認された場合、ワー
   ド単位の演算により一度にテストパターンの複数の端子
   情報を比較することにより圧縮可能性の判定を行う特徴
   とする論理回路のテストパターン圧縮判定方法。
4. 【請求項４】 請求項１ないし請求項３のいずれかに記
   載の論理回路のテストパターン圧縮方法をコンピュータ
   に実行させるためのプログラムが格納されていることを
   特徴とする情報記録媒体。
5. 【請求項５】 論理回路の試験の際に必要とされるテス
   トパターンを圧縮するための論理回路のテストパターン
   圧縮判定装置であって、 入力された前記テストパターンを、該テストパターンを
   構成する端子情報を保持する複数ビットがワード単位で
   収容されたｎｏｄｅによる木構造の形態とし、木構造の
   最下位層に位置するｎｏｄｅを予め定められた表に基づ
   いてテストパターンを構成する端子情報を保持する複数
   ビットをワード単位で収容することとし、また、最下位
   層以外のｎｏｄｅは直接端子情報を保持することなく子
   孫のｎｏｄｅの管理を行うこととし、前記木構造を構成
   する各ｎｏｄｅについて、その子孫により保持されてい
   る端子情報の値が全てドントケア値を示すＸ値ならば、
   そのｎｏｄｅを削除するパターン入力手段を有すること
   を特徴とする論理回路のテストパターン圧縮判定装置。
6. 【請求項６】 請求項５記載の論理回路のテストパター
   ン圧縮判定装置において、複数のテストパターン同士の
   圧縮可能性の判定を、対応するｎｏｄｅ同士を比較し、
   いずれか一方または両方のｎｏｄｅが存在しない場合に
   はそのｎｏｄｅ以下に保持されている端子の信号につい
   て圧縮可能であると判定するパターン圧縮判定手段を有
   することを特徴とする論理回路のテストパターン圧縮判
   定装置。
7. 【請求項７】 請求項６記載の論理回路のテストパター
   ン圧縮判定装置において、パターン圧縮判定手段は、対
   応するｎｏｄｅ同士を比較し、木構造の最下位層に位置
   するｎｏｄｅが存在することが確認された場合、ワード
   単位の演算により一度にテストパターンの複数の端子情
   報を比較することにより圧縮可能性の判定行うことを特
   徴とする論理回路のテストパターン圧縮判定装置。