JP2985918B2 - Unmatched bit counting circuit - Google Patents
Unmatched bit counting circuitInfo
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Description
【0001】[0001]
【産業上の利用分野】本発明は、連続して入力される入
力データと基準データを比較して不一致のビットの数を
カウントする不一致ビット計数回路に関する。この様な
不一致ビットの検出は、無線通信システムにおいて、受
信信号内に含まれるPN(疑似乱数)パターンを抽出し
受信側で発生するPNパターンと比較して不一致ビット
数の割合を算出することによって伝送路の品質を評価す
るため、或いは、受信信号内に含まれる所定の同期パタ
ーンを検出してフレーム同期をとるために行なわれる。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a mismatch bit counting circuit for comparing input data continuously input with reference data and counting the number of mismatch bits. Such mismatched bits are detected by extracting a PN (pseudo-random number) pattern included in a received signal in a wireless communication system and comparing the extracted PN pattern with a PN pattern generated on the receiving side to calculate a ratio of the number of mismatched bits. This is performed to evaluate the quality of the transmission path, or to detect a predetermined synchronization pattern included in the received signal to establish frame synchronization.
【0002】[0002]
【従来の技術】連続して入力される入力データと基準デ
ータ(例えばPN信号)とを比較して不一致ビットの数
をカウントすることは、従来、図10に示すようにシリ
アル信号の形で行なわれていた。図10において、EO
R回路10においてシリアル入力データと基準データと
が比較され、カウンタ12において不一致を表わす論
理″1″の数がカウントされる。カウンタ12には入力
信号に同期したクロックが供給され、カウント周期を表
わすパルスの間の期間においてカウントされ、カウント
値は2進数(バイナリ)で出力される。2. Description of the Related Art Conventionally, the number of unmatched bits is counted by comparing input data continuously input with reference data (for example, a PN signal) as shown in FIG. 10 in the form of a serial signal. Had been. In FIG. 10, EO
In the R circuit 10, the serial input data is compared with the reference data, and the counter 12 counts the number of logic "1" indicating mismatch. The counter 12 is supplied with a clock synchronized with the input signal, is counted in a period between pulses representing a counting period, and outputs a count value in a binary number (binary).
【0003】[0003]
【発明が解決しようとする課題】図10の回路におい
て、計数回路への入力データがパラレル信号の形で入力
される場合には、パラレル/シリアル変換回路(図示せ
ず)でシリアル信号に変換して比較及び計数が行なわれ
る。したがって、入力されるパラレル信号に同期したク
ロックの何倍もの周波数のクロックが必要であり、回路
はその様なクロックの速度で動作する必要がある。パラ
レル信号のクロックが高速である場合には、その何倍も
の速度で動作する必要があり、高価なデバイスが必要と
なる場合がある。また、回路によってはそのようなクロ
ックが簡単には得られない場合がある。In the circuit of FIG. 10, when the input data to the counting circuit is input in the form of a parallel signal, the data is converted into a serial signal by a parallel / serial conversion circuit (not shown). Comparison and counting are performed. Therefore, a clock having a frequency that is many times the frequency of the clock synchronized with the input parallel signal is required, and the circuit must operate at such a clock speed. If the clock of the parallel signal is fast, it is necessary to operate at a speed many times that speed, and an expensive device may be required. Further, such a clock may not be easily obtained depending on the circuit.
【0004】例えば、ATM(非同期転送モード)伝送
路において、ATMセルのペイロード領域にPNパター
ンが書き込まれた試験用ATMセルを伝送し、伝送装置
内で発生されたPNパターンと比較することによって伝
送路を試験することが計画されているが、その場合に、
伝送装置内では伝送信号は非常に高速のパラレル信号の
形で取り扱われており、上記の問題が発生する。For example, an ATM (Asynchronous Transfer Mode) transmission line transmits a test ATM cell in which a PN pattern is written in a payload area of the ATM cell and compares the ATM cell with a PN pattern generated in a transmission device. Road is planned to be tested, in which case,
In the transmission device, the transmission signal is handled in the form of a very high-speed parallel signal, and the above problem occurs.
【0005】したがって本発明の目的は、パラレル信号
の形のままで不一致ビット数をカウントすることの可能
な不一致ビット計数回路を提供することにある。Accordingly, it is an object of the present invention to provide a mismatch bit counting circuit capable of counting the number of mismatch bits in the form of a parallel signal.
【0006】[0006]
【課題を解決するための手段】図1は本発明の原理構成
を表わすブロック図である。図1において、本発明の不
一致ビット計数回路は、第1の所定ビット幅のパラレル
信号で入力されるデータと該第1の所定ビット幅を有す
る基準データとをパラレルに比較し、比較結果をパラレ
ルに出力する比較回路20と、該比較回路20が出力す
る比較結果中の不一致ビット数を表わす第2の所定ビッ
ト幅を有するパラレル信号を、デコード信号として出力
する計数デコード信号生成回路22と、該計数デコード
信号生成回路22が出力する計数のデコード信号を2進
数に変換して2進化した計数を出力する2進変換回路2
4とを具備することを特徴とするものである。FIG. 1 is a block diagram showing the principle configuration of the present invention. In Figure 1, a mismatch bit counter circuit of the present invention, the reference data having a first data and said first predetermined bit width is input parallel signal having a predetermined bit width compared to parallel, parallel comparison result and outputs to the comparator circuit 20, a second predetermined bit representing the disagreement number of bits in the comparison result of the comparison circuit 20 outputs
Count decode signal generation circuit 22 that outputs a parallel signal having a width of G as a decode signal , and outputs a count signal that is converted from a count decode signal output by the count decode signal generation circuit 22 into a binary number and binarized. Base conversion circuit 2
And (4).
【0007】前記計数デコード信号生成回路22は、前
記比較回路20が出力する比較結果が2分割され、分割
された一方のビットが一方に、分割された他方のビット
が他方にそれぞれ入力され、一方は前記一方のビットに
おける不一致ビット数を表わす第3のビット幅を有する
パラレル信号を、他方は前記他方のビットにおける不一
致ビット数を表わす第4のビット幅を有するパラレル信
号を、それぞれデコード信号として出力する2つの第2
の計数デコード信号生成回路26と、該2つの第2の計
数デコード信号生成回路26がそれぞれ出力するデコー
ド信号が表わす数の和を前記第2の所定ビット幅を有す
るパラレル信号で表わし、該パラレル信号をデコード信
号として出力するデコード信号加算回路28とを有する
ことが好適である。The count decode signal generation circuit 22 divides the comparison result output from the comparison circuit 20 into two,
One bit is divided into one and the other divided bit
Are respectively input to the other, and one is input to the one bit.
Has a third bit width representing the number of mismatched bits in
A parallel signal, the other being a mismatch in the other bit
A parallel signal having a fourth bit width representing the number of matching bits
Signals are output as decode signals .
And the sum of the numbers represented by the decode signals output from the two second count decode signal generation circuits 26, respectively , having the second predetermined bit width.
It is preferable to include a decode signal adding circuit 28 which expresses the parallel signal as a decode signal and outputs the parallel signal as a decode signal.
【0008】前記2進変換回路24が出力する2進化計
数を所定期間中に積算して積算値を出力する積算回路3
0を具備することがさらに好適である。An integrating circuit 3 for integrating the binary-coded count output by the binary conversion circuit 24 during a predetermined period and outputting an integrated value.
More preferably, 0 is provided.
【0009】[0009]
【作用】この様に、パラレル信号内の不一致ビットの数
を計数するにあたり、計数デコード信号生成回路22に
おいてその数を表わすデコード信号の形で生成し、それ
を2進変換回路24において2進数に変換する構成をと
ることにより、パラレル信号処理により不一致ビットの
計数が実現される。後の実施例で示されるように、計数
デコード信号生成回路22は比較的小規模な組み合わせ
回路で実現可能だからである。As described above, when counting the number of mismatched bits in the parallel signal, a count decode signal generation circuit 22 generates a decode signal representing the number, and the binary conversion circuit 24 converts the number into a binary number. By adopting a configuration for conversion, counting of mismatched bits is realized by parallel signal processing. This is because, as will be shown in a later embodiment, the count decode signal generation circuit 22 can be realized by a relatively small combination circuit.
【0010】また、後の実施例で説明するように、計数
デコード信号生成回路22に入力されるパラレル信号を
2分割して、第2の計数デコード信号生成回路26にお
いてそれぞれ不一致ビット数のデコード信号を生成し、
デコード信号加算回路28においてデコード信号のまま
で加算する構成をとれば、回路規模を減少させることが
できる。As will be described in a later embodiment, the parallel signal input to the count decode signal generation circuit 22 is divided into two parts, and the second count decode signal generation circuit 26 decodes the decode signals of the number of mismatched bits. Produces
If the decoding signal adding circuit 28 is configured to add the decoded signals as they are, the circuit scale can be reduced.
【0011】さらに、積算回路30を具備することによ
り、所定期間内の積算値が得られる。Further, by providing the integrating circuit 30, an integrated value within a predetermined period can be obtained.
【0012】[0012]
【実施例】図2は本発明の一実施例に係るエラー計数回
路のブロック図である。PN発生部40は入力されるク
ロックに同期して8ビットパラレルのPN信号を生成す
る。なお、PN発生部40およびその他の回路ブロック
には入力データ中にPN符号が含まれている期間のみに
おいて、クロックが供給されるものとする。FIG. 2 is a block diagram of an error counting circuit according to one embodiment of the present invention. The PN generator 40 generates an 8-bit parallel PN signal in synchronization with the input clock. Note that a clock is supplied to the PN generation unit 40 and other circuit blocks only during a period in which the PN code is included in the input data.
【0013】パラレル比較部42は8個のEORゲート
からなり、8ビットパラレルで入力される入力信号の各
ビットとPN発生部40から出力される各ビットとを比
較し、両者が一致しているビットについてはLレベルと
なり、両者が一致していないビットについてはHレベル
となる8ビットパラレル信号PNCOMP0〜7を出力
する。PNCOMP0〜7のうち、上位側の4ビットP
NCOMP0〜3は上位ビットデコード部44へ入力さ
れ、下位側の4ビットPNCOMP4〜7は下位ビット
デコード部46へ入力される。The parallel comparing section 42 is composed of eight EOR gates, and compares each bit of the input signal input in 8-bit parallel with each bit output from the PN generating section 40, and the two coincide. 8-bit parallel signals PNCOMP0 to PNCOMP7 are output, which are L level for bits and H level for bits that do not match. Upper 4 bits P of PNCOMP0-7
NCOMP0 to NCOMP3 are input to the upper bit decoding unit 44, and the lower 4 bits PNCOMP4 to PNCOMP7 are input to the lower bit decoding unit 46.
【0014】上位ビットデコード部44は、上位側の4
ビットPNCOMP0〜3内のHレベル(不一致ビッ
ト)の数に応じて、その数が0(全部Lレベル)のと
き、出力UP(0)をHレベルとし、他の出力UP
(1)〜(4)をすべてLレベルとする。同様に不一致
ビットの数が1,2,3,4のとき、それぞれ、UP
(1),UP(2),UP(3),UP(4)をHレベ
ルとし、他の出力をすべてLレベルとする。下位ビット
デコード部46も同様に、下位側4ビットPNCOMP
4〜7内の不一致ビットの数が0,1,2,3,4のと
き、それぞれ、出力DOWN(0),DOWN(1),
DOWN(2),DOWN(3),DOWN(4)をH
レベルとし、他の出力をすべてLレベルとする。すなわ
ち、上位ビットデコード部44及び下位ビットデコード
部46は、それぞれ、上位側4ビット及び下位側4ビッ
ト内の不一致ビットの数をデコードした信号を出力す
る。The high-order bit decoding section 44 stores the high-order 4 bits.
According to the number of H levels (unmatched bits) in bits PNCOMP0 to PNCOMP3, when the number is 0 (all L levels), output UP (0) is set to H level and other outputs UP
(1) to (4) are all set to L level. Similarly, when the number of mismatch bits is 1, 2, 3, and 4, respectively,
(1), UP (2), UP (3), UP (4) are set to H level, and all other outputs are set to L level. Similarly, the lower bit decoding unit 46 also outputs the lower 4 bits PNCOMP.
When the number of unmatched bits in 4 to 7 is 0, 1, 2, 3, 4, the output DOWN (0), DOWN (1),
DOWN (2), DOWN (3), DOWN (4)
Level, and all other outputs are at L level. That is, the upper bit decoding unit 44 and the lower bit decoding unit 46 output a signal obtained by decoding the number of mismatched bits in the upper 4 bits and the lower 4 bits, respectively.
【0015】デコード信号加算部48にはデコード信号
UP(0)〜(4)及びDOWN(0)〜(4)が入力
され、それぞれのデコード信号が表わす数の和が1であ
るとき、出力ERN(1)をHレベルとし、他の出力E
RN(2)〜(8)をLレベルとする。同様に、入力さ
れたそれぞれデコード信号が表わす数の和が2,3,4
…8のとき、出力ERN(2),(3),(4)…
(8)をHレベルとし、他の出力をすべてLレベルとす
る。すなわち、デコード信号加算部48は、入力された
2つのデコード信号の表わす数の和をデコードした形で
出力する。前記の和が0であるとき、出力ERN(1)
〜(8)のすべてをLレベルにする。The decode signals UP (0) to (4) and DOWN (0) to (4) are input to the decode signal adder 48. When the sum of the numbers represented by the respective decode signals is 1, the output ERN is output. (1) is set to the H level and the other output E
RN (2) to (8) are set to L level. Similarly, the sum of the numbers represented by the input decode signals is 2, 3, 4
… 8, output ERN (2), (3), (4)
(8) is set to H level, and all other outputs are set to L level. That is, decode signal adder 48 outputs the sum of numbers represented by the two input decode signals in a decoded form. When the sum is 0, the output ERN (1)
All of (8) to L level.
【0016】バイナリ変換部50は、入力された不一致
ビット数のデコード信号ERN(1)〜(8)を4ビッ
トの2進数ERN0〜3に変換して出力する。積算部5
2は入力されたクロックに同期して、4ビットの2進数
ERN0〜3で表わされた不一致ビット数をクロック毎
に加算し、カウント周期を表わすパルスの間の期間にお
ける積算値を出力する。The binary conversion unit 50 converts the input decode signals ERN (1) to ERN (8) of the number of mismatched bits into 4-bit binary numbers ERN0 to ERN3 and outputs the same. Accumulator 5
2 adds the number of inconsistent bits represented by the 4-bit binary numbers ERN0 to 3 for each clock in synchronization with the input clock, and outputs an integrated value in a period between pulses representing a count cycle.
【0017】図3は上位ビットデコード部44の詳細な
構成を表わす回路図である。4入力のNORゲート54
は入力PNCOMP0〜3がすべてLレベルのとき出力
がHレベルとなり、この出力が出力UP(0)となる。
4入力のゲート回路56,58,60,62の出力は入
力PNCOMP0〜3がそれぞれ、″HLLL″,″L
HLL″,″LLHL″,″LLLH″のときのみHレ
ベルとなるので、それらの出力が入力に接続された4入
力のOR回路64の出力は入力PNCOMP0〜3内の
Hレベルの数が1のときのみHレベルとなり、この出力
が出力UP(1)となる。同様にして、ORゲート6
6,68及びANDゲート70の出力は入力PNCOM
P0〜3内のHレベルの数が2,3,4のときのみHレ
ベルとなるので、それぞれ出力UP(2),UP
(3),UP(4)となる。FIG. 3 is a circuit diagram showing a detailed configuration of upper bit decoding section 44. 4-input NOR gate 54
When all of the inputs PNCOMP0 to PNCOMP3 are at the L level, the output becomes the H level, and this output becomes the output UP (0).
The outputs of the four-input gate circuits 56, 58, 60, and 62 are "HLLL" and "L" at the inputs PNCOMP0 to 3 respectively.
Only when HLL "," LLHL ", and" LLLLH "are at the H level, the outputs of the four-input OR circuit 64 whose outputs are connected to the inputs are output when the number of H levels in the inputs PNCOMP0 to 3 is one. Level, and this output becomes the output UP (1).
6, 68 and the output of AND gate 70 are input PNCOM.
Only when the number of H levels in P0-3 is 2, 3, and 4 is H level, output UP (2), UP
(3), UP (4).
【0018】図4は下位ビットデコード部46の詳細な
構成を表わす回路図であり、上位ビットデコード部44
と全く同一の構成である。図5はデコード信号加算部4
8の詳細な構成を表わす回路図である。AND−OR回
路72は図6(a)に表わす構成を有しており、入力A
0,A1,B0,B1にそれぞれ、信号UP(0),U
P(1),DOWN(1),DOWN(0)が接続され
ている。したがって、上位側4ビット中の不一致ビット
の数が0で下位側が1のときのみANDゲート74の出
力がHレベルとなり、上位側が1で下位側が0のときの
みANDゲート76の出力がHレベルとなるので、OR
ゲート78の出力は不一致ビットの数の合計が1のとき
Hレベルとなり、それ以外の場合はすべてLレベルとな
る。したがってORゲート78の出力、すなわち、AN
D−OR回路72の出力が出力ERN(1)となる。A
ND−ORゲート79は図6(b)に表わす構成を有し
ており、上記と同様に、その出力は不一致ビットの数の
合計が2のときのみ、Hレベルとなり、この出力が出力
ERN(2)となる。AND−OR回路80は図6
(c)に表わす構成を有し、上記と同様に、その出力は
不一致ビットの数の合計が3のときのみHレベルとな
り、出力ERN(3)となる。AND−OR回路81は
図6(d)に表わす構成を有し、上記と同様に、その出
力は不一致ビットの数の合計が4のときのみHレベルと
なり、出力ERN(4)となる。同様にして、図6
(c),(b),(a)に表わされる構成をそれぞれ有
するAND−OR回路82,83,84の出力が、それ
ぞれERN(5),(6),(7)となる。ANDゲー
ト86には信号UP(4)とDOWN(4)が入力され
るので、不一致ビットの数の合計が8のときのみ、Hレ
ベルとなり、ERN(8)となる。不一致ビットの数の
合計が0のとき出力ERN(1)〜(8)のすべてがL
レベルとなる。FIG. 4 is a circuit diagram showing a detailed configuration of lower bit decoding section 46.
This is exactly the same configuration. FIG. 5 shows a decode signal adding unit 4.
8 is a circuit diagram illustrating a detailed configuration of FIG. AND-OR circuit 72 has a configuration shown in FIG.
0, A1, B0, B1 to signals UP (0), U
P (1), DOWN (1), and DOWN (0) are connected. Therefore, the output of AND gate 74 is at H level only when the number of mismatched bits in the upper 4 bits is 0 and the lower bit is 1, and the output of AND gate 76 is at H level only when the upper bit is 1 and the lower bit is 0. So OR
The output of gate 78 is at H level when the total number of mismatched bits is 1, otherwise it is at L level. Therefore, the output of OR gate 78, that is, AN
The output of the D-OR circuit 72 becomes the output ERN (1). A
ND-OR gate 79 has the configuration shown in FIG. 6B, and its output is at H level only when the total number of mismatched bits is 2, and this output is output ERN ( 2). The AND-OR circuit 80 is shown in FIG.
In the same manner as described above, the output becomes H level only when the total number of mismatched bits is 3, and becomes the output ERN (3). The AND-OR circuit 81 has the configuration shown in FIG. 6 (d), and its output goes to the H level only when the total number of mismatched bits is 4, and becomes the output ERN (4), as described above. Similarly, FIG.
Outputs of the AND-OR circuits 82, 83, and 84 having the configurations shown in (c), (b), and (a) are ERN (5), (6), and (7), respectively. Since the signals UP (4) and DOWN (4) are input to the AND gate 86, only when the total number of mismatched bits is 8, the signal goes to the H level and becomes ERN (8). When the total number of mismatched bits is 0, all of the outputs ERN (1) to (8) are L
Level.
【0019】図7はバイナリ変換部50の詳細な構成を
表わす回路図である。この回路は周知のバイナリエンコ
ーダであり、デコード信号ERN(1)〜(8)から2
進数にコード化した4ビットの信号ERN0〜3を出力
する。図8は積算部52の詳細な構成を表わす回路図で
ある。4ビットの全加算器88は入力ERN0〜3で表
わされる、8ビットの入力データ中の不一致ビット数の
合計の数に、4ビットのフリップフロップ90に保持さ
れていた積算値を加算し、出力する。加算結果がオーバ
ーフローする場合、キャリー出力COがHレベルとな
る。FIG. 7 is a circuit diagram showing a detailed configuration of the binary conversion section 50. This circuit is a well-known binary encoder, and is composed of two decoded signals ERN (1) to ERN (8).
It outputs 4-bit signals ERN0 to ERN3 coded in hexadecimal. FIG. 8 is a circuit diagram showing a detailed configuration of integrating section 52. The 4-bit full adder 88 adds the integrated value held in the 4-bit flip-flop 90 to the total number of mismatched bits in the 8-bit input data represented by the inputs ERN0 to ERN3, and outputs the result. I do. When the addition result overflows, carry output CO goes high.
【0020】AND回路92は、実際には並列に配置さ
れた4個のANDゲートからなり、全加算器88のキャ
リー出力COがLレベルのとき4ビットの積算値を通過
させ、キャリー出力COがHレベルのとき積算値を″1
111″に保持する。フリップフロップ90にはPN発
生部40に供給されているクロックと同じクロックが供
給されており、PN信号の出力タイミングにおいて上記
の様にして演算された不一致ビットの積算値を保持す
る。フリップフロップ90に保持された積算値は、実際
には並列に配置された4個のANDゲートからなるAN
D回路94を経て全加算器88の一方へ供給される。A
ND回路94を構成する各ANDゲートの一方の入力に
は、カウント周期を表わすパルスを反転したものが入力
されているので、各測定期間の開始時に積算値が0にリ
セットされる。フリップフロップ90に保持された積算
値は各測定期間の終了時にカウント周期を表わすパルス
により、フリップフロップ96に保持される。The AND circuit 92 actually comprises four AND gates arranged in parallel. When the carry output CO of the full adder 88 is at the L level, the 4-bit integrated value is passed. The integrated value is "1" at H level
111 ″. The same clock as the clock supplied to the PN generator 40 is supplied to the flip-flop 90, and the integrated value of the mismatched bits calculated as described above at the output timing of the PN signal is output. The integrated value held in the flip-flop 90 is actually an AN composed of four AND gates arranged in parallel.
The signal is supplied to one of the full adders 88 via a D circuit 94. A
The inverted value of the pulse representing the count cycle is input to one input of each AND gate constituting the ND circuit 94, so that the integrated value is reset to 0 at the start of each measurement period. The integrated value held in the flip-flop 90 is held in the flip-flop 96 at the end of each measurement period by a pulse representing a count cycle.
【0021】図2に戻って、以上説明したように、上位
ビットデコード部44、下位ビットデコード部46、デ
コード信号加算部48、およびバイナリ変換部50はす
べて組み合わせ回路で実現されているので、ゲート遅延
時間の経過後に8ビットの入力データ中の不一致ビット
の数を表わす2進コードが得られ、不一致ビット数を高
速に算出することができる。Returning to FIG. 2, as described above, the upper bit decoder 44, the lower bit decoder 46, the decode signal adder 48, and the binary converter 50 are all implemented by a combinational circuit. After the elapse of the delay time, a binary code representing the number of mismatched bits in the 8-bit input data is obtained, and the number of mismatched bits can be calculated at high speed.
【0022】入力データがシリアルで入力される場合で
も、比較部42の前段にシリアル−パラレル変換部を置
いて例えば安価なCMOSで動作可能な周波数レベルに
までパラレル変換することにより、高価なデバイスを必
要とする高速のクロックで動作するシリアル信号のエラ
ー検出を、それよりも何倍も遅いクロックで動作する安
価なCMOSで実現することが可能となり、低価格化、
低消費電力化が可能となる。Even when the input data is input serially, an expensive device can be obtained by placing a serial-parallel converter in front of the comparator 42 and performing parallel conversion to a frequency level operable by, for example, inexpensive CMOS. Error detection of a serial signal that operates at a required high-speed clock can be realized by an inexpensive CMOS that operates at a clock many times slower than that.
Low power consumption can be achieved.
【0023】上位ビットデコード部44、下位ビットデ
コード部46およびデコード信号加算部48から構成さ
れる回路は、全体として、8ビットの入力信号中の不一
致ビットの数のデコード信号を出力するものであるか
ら、図3又は図4に表わした、4ビット中の不一致ビッ
トの数のデコード信号を出力する回路の考え方を拡張し
て8ビット中の不一致ビットの数のデコード信号を出力
するように構成することも可能である。しかしながら、
本実施例の様に上位ビットと下位ビットに分けてそれぞ
れ、不一致ビット数のデコード信号を生成し、デコード
信号の状態で加算する構成をとることによって、BC
(ベーシックセル数)を約半分に削減することができ
る。なお、分割は必ずしも等分割である必要はなく、2
m+1ビットのように奇数ビットの場合、mビットとm
+1ビットに分割すれば良いのは勿論である。The circuit composed of the upper bit decoder 44, the lower bit decoder 46, and the decode signal adder 48 outputs a decode signal of the number of mismatched bits in the 8-bit input signal as a whole. Therefore, the concept of the circuit for outputting the decoded signal of the number of mismatched bits in the four bits shown in FIG. 3 or FIG. 4 is extended to output the decoded signal of the number of mismatched bits in the eight bits. It is also possible. However,
By adopting a configuration in which a decoded signal with the number of mismatched bits is separately generated for each of upper bits and lower bits and added in the state of the decoded signal as in the present embodiment, BC
(The number of basic cells) can be reduced to about half. Note that the division does not necessarily have to be an equal division.
For odd bits, such as m + 1 bits, m bits and m
Needless to say, division into +1 bits is sufficient.
【0024】これとは逆に、図9に示すように、上位ビ
ットデコード部44及び下位ビットデコード部46に上
記の分割の考え方を導入して、一層の回路規模の削減を
はかることもできる。図9において、回路ブロック10
0,102は、それぞれ2ビット中の不一致ビット数の
デコード信号を出力するものであり、回路ブロック10
4はデコード信号どうしの加算を行なうものである。こ
の様に、細分すればする程、回路規模は削減されるが、
一定の限界はある。また、細分すればする程、全体のゲ
ート遅延時間が長くなるので、両者のトレードオフで決
めなければならない。Conversely, as shown in FIG. 9, the above-described concept of division can be introduced into the upper bit decoding unit 44 and the lower bit decoding unit 46 to further reduce the circuit scale. In FIG. 9, the circuit block 10
Numerals 0 and 102 each output a decode signal of the number of mismatched bits in 2 bits.
Reference numeral 4 denotes an addition of the decoded signals. In this way, the more subdivided, the smaller the circuit scale,
There are certain limitations. In addition, the finer the division, the longer the overall gate delay time, so it must be determined by a trade-off between the two.
【0025】また、上記の実施例において、PN発生部
40を同期パターンを発生する回路に置き換えれば、同
期検出回路に応用することができる。In the above embodiment, if the PN generation section 40 is replaced with a circuit for generating a synchronization pattern, it can be applied to a synchronization detection circuit.
【0026】[0026]
【発明の効果】本発明により、並列(パラレル)データ
のデータ比較エラー検出において、シリアル変換を行わ
ずに、或いは、シリアル変換用のクロックがない場合に
おいても、そのまま並列データのままでデータエラーを
検出し、エラー数を算出することを可能とすることで並
列データのクロック周波数でシリアル検出したものと変
わらず検出が可能である。According to the present invention, in detecting a data comparison error of parallel data, even if serial conversion is not performed or there is no clock for serial conversion, a data error can be detected without changing the parallel data. By making it possible to detect and calculate the number of errors, the detection can be performed as in the case of serial detection at the clock frequency of the parallel data.
【0027】また、並列(パラレル)で検出することが
可能である為、シリアルの高速データをシリアル/パラ
レル変換を用いて、低速パラレルデータにし、データエ
ラー検出を行うことにより、低速でのデータエラー検出
が可能となり、デバイス選択、コストダウン、省電力化
を計る時において有効となる。また、マージンさえ確保
すれば、本発明回路は周波数の制限が無い為、幅広い周
波数に対応可能である。Also, since it is possible to detect in parallel (parallel), serial high-speed data is converted into low-speed parallel data using serial / parallel conversion, and data error detection is performed. Detection becomes possible, which is effective when device selection, cost reduction, and power saving are measured. In addition, as long as a margin is secured, the circuit of the present invention has no frequency limitation, and can support a wide range of frequencies.
【図1】本発明の原理構成を表わすブロック図である。FIG. 1 is a block diagram showing the principle configuration of the present invention.
【図2】本発明の一実施例を表わすブロック図である。FIG. 2 is a block diagram showing one embodiment of the present invention.
【図3】図2に示された上位ビットデコード部44の詳
細な構成を表わす論理回路図である。FIG. 3 is a logic circuit diagram showing a detailed configuration of upper bit decoding section 44 shown in FIG.
【図4】図2に示された下位ビットデコード部46の詳
細な構成を表わす論理回路図である。FIG. 4 is a logic circuit diagram showing a detailed configuration of lower bit decoding section 46 shown in FIG.
【図5】図2に示されたデコード信号加算部48の詳細
な構成を表わす論理回路図である。FIG. 5 is a logic circuit diagram showing a detailed configuration of decode signal adding section 48 shown in FIG.
【図6】図5のAND−OR回路72,79〜84の内
部を表わす論理回路図である。6 is a logic circuit diagram showing the inside of AND-OR circuits 72, 79 to 84 of FIG.
【図7】図2のバイナリ変換部50の詳細な構成を表わ
す論理回路図である。FIG. 7 is a logic circuit diagram showing a detailed configuration of a binary conversion section 50 in FIG.
【図8】図2の積算部52の詳細な構成を表わす論理回
路図である。FIG. 8 is a logic circuit diagram showing a detailed configuration of an integrating section 52 of FIG.
【図9】図3および図4にそれぞれ示された上位ビット
デコード部44及び下位ビットデコード部46の他の例
を表わす論理回路図である。FIG. 9 is a logic circuit diagram showing another example of the upper bit decoder 44 and the lower bit decoder 46 shown in FIGS. 3 and 4, respectively.
【図10】従来の不一致ビット計数回路を表わす論理回
路図である。FIG. 10 is a logic circuit diagram showing a conventional mismatch bit counting circuit.
【符号の説明】 42…パラレル比較部 72,79〜84…AND−OR回路 88…全加算器 90,96…フリップフロップ[Description of Signs] 42 ... Parallel Comparison Units 72, 79 to 84 ... AND-OR Circuit 88 ... Full Adders 90, 96 ... Flip-Flop
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平4−212536(JP,A) 特開 平4−4631(JP,A) (58)調査した分野(Int.Cl.6,DB名) H04L 1/00 ────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-4-212536 (JP, A) JP-A-4-4631 (JP, A) (58) Fields investigated (Int. Cl. 6 , DB name) H04L 1/00
Claims (3)
力されるデータと該第1の所定ビット幅を有する基準デ
ータとをパラレルに比較し、比較結果をパラレルに出力
する比較回路(20)と、 該比較回路が出力する比較結果中の不一致ビット数を表
わす第2の所定ビット幅を有するパラレル信号を、デコ
ード信号として出力する計数デコード信号生成回路(2
2)と、 該計数デコード信号生成回路が出力する計数のデコード
信号を2進数に変換して2進化した計数を出力する2進
変換回路(24)とを具備することを特徴とする不一致
ビット計数回路。1. A comparator circuit and a reference data having a first data and said first predetermined bit width is input parallel signal having a predetermined bit width compared to parallel, and outputs the comparison result to the parallel (20) When, Table disagreement number bits in comparison results the comparator circuit outputs
Counting decode signal generating circuit (2) for outputting a parallel signal having a second predetermined bit width as a decode signal.
2) and a binary conversion circuit (24) that converts a count decode signal output by the count decode signal generation circuit into a binary number and outputs a binary-coded count. circuit.
は、前記比較回路が出力する比較結果が2分割され、分
割された一方のビットが一方に、分割された他方のビッ
トが他方にそれぞれ入力され、一方は前記一方のビット
における不一致ビット数を表わす第3のビット幅を有す
るパラレル信号を、他方は前記他方のビットにおける不
一致ビット数を表わす第4のビット幅を有するパラレル
信号を、それぞれデコード信号として出力する2つの第
2の計数デコード信号生成回路(26)と、 該2つの第2の計数デコード信号生成回路がそれぞれ出
力するデコード信号が表わす数の和を前記第2の所定ビ
ット幅を有するパラレル信号で表わし、該パラレル信号
をデコード信号として出力するデコード信号加算回路
(28)とを有する請求項1記載の不一致ビット計数回
路。2. The count decode signal generation circuit (22).
Indicates that the comparison result output from the comparison circuit is divided into two,
One of the divided bits becomes one, and the other
Is input to the other, and one is the one bit
Has a third bit width representing the number of mismatched bits in
The other parallel bit and the other
Parallel with a fourth bit width representing the number of matching bits
Signal, and two second count decode signal generating circuit for each output as decoded signal (26), said two second count decode signal generating circuit is the second sum of the number indicated by the decoded signals output respectively Predetermined
Represented by a parallel signal having a bit width.
And a decode signal adding circuit (28) for outputting a signal as a decode signal.
を所定期間中に積算して積算値を出力する積算回路(3
0)を具備する請求項1または2記載の不一致ビット計
数回路。3. An integrating circuit (3) that integrates a binary conversion count output by the binary conversion circuit during a predetermined period and outputs an integrated value.
3. The non-coincidence bit counting circuit according to claim 1, further comprising (0).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4305474A JP2985918B2 (en) | 1992-11-16 | 1992-11-16 | Unmatched bit counting circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4305474A JP2985918B2 (en) | 1992-11-16 | 1992-11-16 | Unmatched bit counting circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06164551A JPH06164551A (en) | 1994-06-10 |
JP2985918B2 true JP2985918B2 (en) | 1999-12-06 |
Family
ID=17945595
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4305474A Expired - Lifetime JP2985918B2 (en) | 1992-11-16 | 1992-11-16 | Unmatched bit counting circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2985918B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6668298B1 (en) * | 1999-12-29 | 2003-12-23 | Intel Corporation | Shifting an input signal from a high-speed domain to a lower-speed domain |
-
1992
- 1992-11-16 JP JP4305474A patent/JP2985918B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH06164551A (en) | 1994-06-10 |
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