JP2985918B2 - Unmatched bit counting circuit - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、連続して入力される入
力データと基準データを比較して不一致のビットの数を
カウントする不一致ビット計数回路に関する。この様な
不一致ビットの検出は、無線通信システムにおいて、受
信信号内に含まれるＰＮ（疑似乱数）パターンを抽出し
受信側で発生するＰＮパターンと比較して不一致ビット
数の割合を算出することによって伝送路の品質を評価す
るため、或いは、受信信号内に含まれる所定の同期パタ
ーンを検出してフレーム同期をとるために行なわれる。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a mismatch bit counting circuit for comparing input data continuously input with reference data and counting the number of mismatch bits. Such mismatched bits are detected by extracting a PN (pseudo-random number) pattern included in a received signal in a wireless communication system and comparing the extracted PN pattern with a PN pattern generated on the receiving side to calculate a ratio of the number of mismatched bits. This is performed to evaluate the quality of the transmission path, or to detect a predetermined synchronization pattern included in the received signal to establish frame synchronization.

【０００２】[0002]

【従来の技術】連続して入力される入力データと基準デ
ータ（例えばＰＮ信号）とを比較して不一致ビットの数
をカウントすることは、従来、図１０に示すようにシリ
アル信号の形で行なわれていた。図１０において、ＥＯ
Ｒ回路１０においてシリアル入力データと基準データと
が比較され、カウンタ１２において不一致を表わす論
理″１″の数がカウントされる。カウンタ１２には入力
信号に同期したクロックが供給され、カウント周期を表
わすパルスの間の期間においてカウントされ、カウント
値は２進数（バイナリ）で出力される。2. Description of the Related Art Conventionally, the number of unmatched bits is counted by comparing input data continuously input with reference data (for example, a PN signal) as shown in FIG. 10 in the form of a serial signal. Had been. In FIG. 10, EO
In the R circuit 10, the serial input data is compared with the reference data, and the counter 12 counts the number of logic "1" indicating mismatch. The counter 12 is supplied with a clock synchronized with the input signal, is counted in a period between pulses representing a counting period, and outputs a count value in a binary number (binary).

【０００３】[0003]

【発明が解決しようとする課題】図１０の回路におい
て、計数回路への入力データがパラレル信号の形で入力
される場合には、パラレル／シリアル変換回路（図示せ
ず）でシリアル信号に変換して比較及び計数が行なわれ
る。したがって、入力されるパラレル信号に同期したク
ロックの何倍もの周波数のクロックが必要であり、回路
はその様なクロックの速度で動作する必要がある。パラ
レル信号のクロックが高速である場合には、その何倍も
の速度で動作する必要があり、高価なデバイスが必要と
なる場合がある。また、回路によってはそのようなクロ
ックが簡単には得られない場合がある。In the circuit of FIG. 10, when the input data to the counting circuit is input in the form of a parallel signal, the data is converted into a serial signal by a parallel / serial conversion circuit (not shown). Comparison and counting are performed. Therefore, a clock having a frequency that is many times the frequency of the clock synchronized with the input parallel signal is required, and the circuit must operate at such a clock speed. If the clock of the parallel signal is fast, it is necessary to operate at a speed many times that speed, and an expensive device may be required. Further, such a clock may not be easily obtained depending on the circuit.

【０００４】例えば、ＡＴＭ（非同期転送モード）伝送
路において、ＡＴＭセルのペイロード領域にＰＮパター
ンが書き込まれた試験用ＡＴＭセルを伝送し、伝送装置
内で発生されたＰＮパターンと比較することによって伝
送路を試験することが計画されているが、その場合に、
伝送装置内では伝送信号は非常に高速のパラレル信号の
形で取り扱われており、上記の問題が発生する。For example, an ATM (Asynchronous Transfer Mode) transmission line transmits a test ATM cell in which a PN pattern is written in a payload area of the ATM cell and compares the ATM cell with a PN pattern generated in a transmission device. Road is planned to be tested, in which case,
In the transmission device, the transmission signal is handled in the form of a very high-speed parallel signal, and the above problem occurs.

【０００５】したがって本発明の目的は、パラレル信号
の形のままで不一致ビット数をカウントすることの可能
な不一致ビット計数回路を提供することにある。Accordingly, it is an object of the present invention to provide a mismatch bit counting circuit capable of counting the number of mismatch bits in the form of a parallel signal.

【０００６】[0006]

【課題を解決するための手段】図１は本発明の原理構成
を表わすブロック図である。図１において、本発明の不
一致ビット計数回路は、第１の所定ビット幅のパラレル
信号で入力されるデータと該第１の所定ビット幅を有す
る基準データとをパラレルに比較し、比較結果をパラレ
ルに出力する比較回路２０と、該比較回路２０が出力す
る比較結果中の不一致ビット数を表わす第２の所定ビッ
ト幅を有するパラレル信号を、デコード信号として出力
する計数デコード信号生成回路２２と、該計数デコード
信号生成回路２２が出力する計数のデコード信号を２進
数に変換して２進化した計数を出力する２進変換回路２
４とを具備することを特徴とするものである。FIG. 1 is a block diagram showing the principle configuration of the present invention. In Figure 1, a mismatch bit counter circuit of the present invention, the reference data having a first data and said first predetermined bit width is input parallel signal having a predetermined bit width compared to parallel, parallel comparison result and outputs to the comparator circuit 20, a second predetermined bit representing the disagreement number of bits in the comparison result of the comparison circuit 20 outputs
Count decode signal generation circuit 22 that outputs a parallel signal having a width of G as a decode signal , and outputs a count signal that is converted from a count decode signal output by the count decode signal generation circuit 22 into a binary number and binarized. Base conversion circuit 2
And (4).

【０００７】前記計数デコード信号生成回路２２は、前
記比較回路２０が出力する比較結果が２分割され、分割
された一方のビットが一方に、分割された他方のビット
が他方にそれぞれ入力され、一方は前記一方のビットに
おける不一致ビット数を表わす第３のビット幅を有する
パラレル信号を、他方は前記他方のビットにおける不一
致ビット数を表わす第４のビット幅を有するパラレル信
号を、それぞれデコード信号として出力する２つの第２
の計数デコード信号生成回路２６と、該２つの第２の計
数デコード信号生成回路２６がそれぞれ出力するデコー
ド信号が表わす数の和を前記第２の所定ビット幅を有す
るパラレル信号で表わし、該パラレル信号をデコード信
号として出力するデコード信号加算回路２８とを有する
ことが好適である。The count decode signal generation circuit 22 divides the comparison result output from the comparison circuit 20 into two,
One bit is divided into one and the other divided bit
Are respectively input to the other, and one is input to the one bit.
Has a third bit width representing the number of mismatched bits in
A parallel signal, the other being a mismatch in the other bit
A parallel signal having a fourth bit width representing the number of matching bits
Signals are output as decode signals .
And the sum of the numbers represented by the decode signals output from the two second count decode signal generation circuits 26, respectively , having the second predetermined bit width.
It is preferable to include a decode signal adding circuit 28 which expresses the parallel signal as a decode signal and outputs the parallel signal as a decode signal.

【０００８】前記２進変換回路２４が出力する２進化計
数を所定期間中に積算して積算値を出力する積算回路３
０を具備することがさらに好適である。An integrating circuit 3 for integrating the binary-coded count output by the binary conversion circuit 24 during a predetermined period and outputting an integrated value.
More preferably, 0 is provided.

【０００９】[0009]

【作用】この様に、パラレル信号内の不一致ビットの数
を計数するにあたり、計数デコード信号生成回路２２に
おいてその数を表わすデコード信号の形で生成し、それ
を２進変換回路２４において２進数に変換する構成をと
ることにより、パラレル信号処理により不一致ビットの
計数が実現される。後の実施例で示されるように、計数
デコード信号生成回路２２は比較的小規模な組み合わせ
回路で実現可能だからである。As described above, when counting the number of mismatched bits in the parallel signal, a count decode signal generation circuit 22 generates a decode signal representing the number, and the binary conversion circuit 24 converts the number into a binary number. By adopting a configuration for conversion, counting of mismatched bits is realized by parallel signal processing. This is because, as will be shown in a later embodiment, the count decode signal generation circuit 22 can be realized by a relatively small combination circuit.

【００１０】また、後の実施例で説明するように、計数
デコード信号生成回路２２に入力されるパラレル信号を
２分割して、第２の計数デコード信号生成回路２６にお
いてそれぞれ不一致ビット数のデコード信号を生成し、
デコード信号加算回路２８においてデコード信号のまま
で加算する構成をとれば、回路規模を減少させることが
できる。As will be described in a later embodiment, the parallel signal input to the count decode signal generation circuit 22 is divided into two parts, and the second count decode signal generation circuit 26 decodes the decode signals of the number of mismatched bits. Produces
If the decoding signal adding circuit 28 is configured to add the decoded signals as they are, the circuit scale can be reduced.

【００１１】さらに、積算回路３０を具備することによ
り、所定期間内の積算値が得られる。Further, by providing the integrating circuit 30, an integrated value within a predetermined period can be obtained.

【００１２】[0012]

【実施例】図２は本発明の一実施例に係るエラー計数回
路のブロック図である。ＰＮ発生部４０は入力されるク
ロックに同期して８ビットパラレルのＰＮ信号を生成す
る。なお、ＰＮ発生部４０およびその他の回路ブロック
には入力データ中にＰＮ符号が含まれている期間のみに
おいて、クロックが供給されるものとする。FIG. 2 is a block diagram of an error counting circuit according to one embodiment of the present invention. The PN generator 40 generates an 8-bit parallel PN signal in synchronization with the input clock. Note that a clock is supplied to the PN generation unit 40 and other circuit blocks only during a period in which the PN code is included in the input data.

【００１３】パラレル比較部４２は８個のＥＯＲゲート
からなり、８ビットパラレルで入力される入力信号の各
ビットとＰＮ発生部４０から出力される各ビットとを比
較し、両者が一致しているビットについてはＬレベルと
なり、両者が一致していないビットについてはＨレベル
となる８ビットパラレル信号ＰＮＣＯＭＰ０〜７を出力
する。ＰＮＣＯＭＰ０〜７のうち、上位側の４ビットＰ
ＮＣＯＭＰ０〜３は上位ビットデコード部４４へ入力さ
れ、下位側の４ビットＰＮＣＯＭＰ４〜７は下位ビット
デコード部４６へ入力される。The parallel comparing section 42 is composed of eight EOR gates, and compares each bit of the input signal input in 8-bit parallel with each bit output from the PN generating section 40, and the two coincide. 8-bit parallel signals PNCOMP0 to PNCOMP7 are output, which are L level for bits and H level for bits that do not match. Upper 4 bits P of PNCOMP0-7
NCOMP0 to NCOMP3 are input to the upper bit decoding unit 44, and the lower 4 bits PNCOMP4 to PNCOMP7 are input to the lower bit decoding unit 46.

【００１４】上位ビットデコード部４４は、上位側の４
ビットＰＮＣＯＭＰ０〜３内のＨレベル（不一致ビッ
ト）の数に応じて、その数が０（全部Ｌレベル）のと
き、出力ＵＰ（０）をＨレベルとし、他の出力ＵＰ
（１）〜（４）をすべてＬレベルとする。同様に不一致
ビットの数が１，２，３，４のとき、それぞれ、ＵＰ
（１），ＵＰ（２），ＵＰ（３），ＵＰ（４）をＨレベ
ルとし、他の出力をすべてＬレベルとする。下位ビット
デコード部４６も同様に、下位側４ビットＰＮＣＯＭＰ
４〜７内の不一致ビットの数が０，１，２，３，４のと
き、それぞれ、出力ＤＯＷＮ（０），ＤＯＷＮ（１），
ＤＯＷＮ（２），ＤＯＷＮ（３），ＤＯＷＮ（４）をＨ
レベルとし、他の出力をすべてＬレベルとする。すなわ
ち、上位ビットデコード部４４及び下位ビットデコード
部４６は、それぞれ、上位側４ビット及び下位側４ビッ
ト内の不一致ビットの数をデコードした信号を出力す
る。The high-order bit decoding section 44 stores the high-order 4 bits.
According to the number of H levels (unmatched bits) in bits PNCOMP0 to PNCOMP3, when the number is 0 (all L levels), output UP (0) is set to H level and other outputs UP
(1) to (4) are all set to L level. Similarly, when the number of mismatch bits is 1, 2, 3, and 4, respectively,
(1), UP (2), UP (3), UP (4) are set to H level, and all other outputs are set to L level. Similarly, the lower bit decoding unit 46 also outputs the lower 4 bits PNCOMP.
When the number of unmatched bits in 4 to 7 is 0, 1, 2, 3, 4, the output DOWN (0), DOWN (1),
DOWN (2), DOWN (3), DOWN (4)
Level, and all other outputs are at L level. That is, the upper bit decoding unit 44 and the lower bit decoding unit 46 output a signal obtained by decoding the number of mismatched bits in the upper 4 bits and the lower 4 bits, respectively.

【００１５】デコード信号加算部４８にはデコード信号
ＵＰ（０）〜（４）及びＤＯＷＮ（０）〜（４）が入力
され、それぞれのデコード信号が表わす数の和が１であ
るとき、出力ＥＲＮ（１）をＨレベルとし、他の出力Ｅ
ＲＮ（２）〜（８）をＬレベルとする。同様に、入力さ
れたそれぞれデコード信号が表わす数の和が２，３，４
…８のとき、出力ＥＲＮ（２），（３），（４）…
（８）をＨレベルとし、他の出力をすべてＬレベルとす
る。すなわち、デコード信号加算部４８は、入力された
２つのデコード信号の表わす数の和をデコードした形で
出力する。前記の和が０であるとき、出力ＥＲＮ（１）
〜（８）のすべてをＬレベルにする。The decode signals UP (0) to (4) and DOWN (0) to (4) are input to the decode signal adder 48. When the sum of the numbers represented by the respective decode signals is 1, the output ERN is output. (1) is set to the H level and the other output E
RN (2) to (8) are set to L level. Similarly, the sum of the numbers represented by the input decode signals is 2, 3, 4
… 8, output ERN (2), (3), (4)
(8) is set to H level, and all other outputs are set to L level. That is, decode signal adder 48 outputs the sum of numbers represented by the two input decode signals in a decoded form. When the sum is 0, the output ERN (1)
All of (8) to L level.

【００１６】バイナリ変換部５０は、入力された不一致
ビット数のデコード信号ＥＲＮ（１）〜（８）を４ビッ
トの２進数ＥＲＮ０〜３に変換して出力する。積算部５
２は入力されたクロックに同期して、４ビットの２進数
ＥＲＮ０〜３で表わされた不一致ビット数をクロック毎
に加算し、カウント周期を表わすパルスの間の期間にお
ける積算値を出力する。The binary conversion unit 50 converts the input decode signals ERN (1) to ERN (8) of the number of mismatched bits into 4-bit binary numbers ERN0 to ERN3 and outputs the same. Accumulator 5
2 adds the number of inconsistent bits represented by the 4-bit binary numbers ERN0 to 3 for each clock in synchronization with the input clock, and outputs an integrated value in a period between pulses representing a count cycle.

【００１７】図３は上位ビットデコード部４４の詳細な
構成を表わす回路図である。４入力のＮＯＲゲート５４
は入力ＰＮＣＯＭＰ０〜３がすべてＬレベルのとき出力
がＨレベルとなり、この出力が出力ＵＰ（０）となる。
４入力のゲート回路５６，５８，６０，６２の出力は入
力ＰＮＣＯＭＰ０〜３がそれぞれ、″ＨＬＬＬ″，″Ｌ
ＨＬＬ″，″ＬＬＨＬ″，″ＬＬＬＨ″のときのみＨレ
ベルとなるので、それらの出力が入力に接続された４入
力のＯＲ回路６４の出力は入力ＰＮＣＯＭＰ０〜３内の
Ｈレベルの数が１のときのみＨレベルとなり、この出力
が出力ＵＰ（１）となる。同様にして、ＯＲゲート６
６，６８及びＡＮＤゲート７０の出力は入力ＰＮＣＯＭ
Ｐ０〜３内のＨレベルの数が２，３，４のときのみＨレ
ベルとなるので、それぞれ出力ＵＰ（２），ＵＰ
（３），ＵＰ（４）となる。FIG. 3 is a circuit diagram showing a detailed configuration of upper bit decoding section 44. 4-input NOR gate 54
When all of the inputs PNCOMP0 to PNCOMP3 are at the L level, the output becomes the H level, and this output becomes the output UP (0).
The outputs of the four-input gate circuits 56, 58, 60, and 62 are "HLLL" and "L" at the inputs PNCOMP0 to 3 respectively.
Only when HLL "," LLHL ", and" LLLLH "are at the H level, the outputs of the four-input OR circuit 64 whose outputs are connected to the inputs are output when the number of H levels in the inputs PNCOMP0 to 3 is one. Level, and this output becomes the output UP (1).
6, 68 and the output of AND gate 70 are input PNCOM.
Only when the number of H levels in P0-3 is 2, 3, and 4 is H level, output UP (2), UP
(3), UP (4).

【００１８】図４は下位ビットデコード部４６の詳細な
構成を表わす回路図であり、上位ビットデコード部４４
と全く同一の構成である。図５はデコード信号加算部４
８の詳細な構成を表わす回路図である。ＡＮＤ−ＯＲ回
路７２は図６（ａ）に表わす構成を有しており、入力Ａ
０，Ａ１，Ｂ０，Ｂ１にそれぞれ、信号ＵＰ（０），Ｕ
Ｐ（１），ＤＯＷＮ（１），ＤＯＷＮ（０）が接続され
ている。したがって、上位側４ビット中の不一致ビット
の数が０で下位側が１のときのみＡＮＤゲート７４の出
力がＨレベルとなり、上位側が１で下位側が０のときの
みＡＮＤゲート７６の出力がＨレベルとなるので、ＯＲ
ゲート７８の出力は不一致ビットの数の合計が１のとき
Ｈレベルとなり、それ以外の場合はすべてＬレベルとな
る。したがってＯＲゲート７８の出力、すなわち、ＡＮ
Ｄ−ＯＲ回路７２の出力が出力ＥＲＮ（１）となる。Ａ
ＮＤ−ＯＲゲート７９は図６（ｂ）に表わす構成を有し
ており、上記と同様に、その出力は不一致ビットの数の
合計が２のときのみ、Ｈレベルとなり、この出力が出力
ＥＲＮ（２）となる。ＡＮＤ−ＯＲ回路８０は図６
（ｃ）に表わす構成を有し、上記と同様に、その出力は
不一致ビットの数の合計が３のときのみＨレベルとな
り、出力ＥＲＮ（３）となる。ＡＮＤ−ＯＲ回路８１は
図６（ｄ）に表わす構成を有し、上記と同様に、その出
力は不一致ビットの数の合計が４のときのみＨレベルと
なり、出力ＥＲＮ（４）となる。同様にして、図６
（ｃ），（ｂ），（ａ）に表わされる構成をそれぞれ有
するＡＮＤ−ＯＲ回路８２，８３，８４の出力が、それ
ぞれＥＲＮ（５），（６），（７）となる。ＡＮＤゲー
ト８６には信号ＵＰ（４）とＤＯＷＮ（４）が入力され
るので、不一致ビットの数の合計が８のときのみ、Ｈレ
ベルとなり、ＥＲＮ（８）となる。不一致ビットの数の
合計が０のとき出力ＥＲＮ（１）〜（８）のすべてがＬ
レベルとなる。FIG. 4 is a circuit diagram showing a detailed configuration of lower bit decoding section 46.
This is exactly the same configuration. FIG. 5 shows a decode signal adding unit 4.
8 is a circuit diagram illustrating a detailed configuration of FIG. AND-OR circuit 72 has a configuration shown in FIG.
0, A1, B0, B1 to signals UP (0), U
P (1), DOWN (1), and DOWN (0) are connected. Therefore, the output of AND gate 74 is at H level only when the number of mismatched bits in the upper 4 bits is 0 and the lower bit is 1, and the output of AND gate 76 is at H level only when the upper bit is 1 and the lower bit is 0. So OR
The output of gate 78 is at H level when the total number of mismatched bits is 1, otherwise it is at L level. Therefore, the output of OR gate 78, that is, AN
The output of the D-OR circuit 72 becomes the output ERN (1). A
ND-OR gate 79 has the configuration shown in FIG. 6B, and its output is at H level only when the total number of mismatched bits is 2, and this output is output ERN ( 2). The AND-OR circuit 80 is shown in FIG.
In the same manner as described above, the output becomes H level only when the total number of mismatched bits is 3, and becomes the output ERN (3). The AND-OR circuit 81 has the configuration shown in FIG. 6 (d), and its output goes to the H level only when the total number of mismatched bits is 4, and becomes the output ERN (4), as described above. Similarly, FIG.
Outputs of the AND-OR circuits 82, 83, and 84 having the configurations shown in (c), (b), and (a) are ERN (5), (6), and (7), respectively. Since the signals UP (4) and DOWN (4) are input to the AND gate 86, only when the total number of mismatched bits is 8, the signal goes to the H level and becomes ERN (8). When the total number of mismatched bits is 0, all of the outputs ERN (1) to (8) are L
Level.

【００１９】図７はバイナリ変換部５０の詳細な構成を
表わす回路図である。この回路は周知のバイナリエンコ
ーダであり、デコード信号ＥＲＮ（１）〜（８）から２
進数にコード化した４ビットの信号ＥＲＮ０〜３を出力
する。図８は積算部５２の詳細な構成を表わす回路図で
ある。４ビットの全加算器８８は入力ＥＲＮ０〜３で表
わされる、８ビットの入力データ中の不一致ビット数の
合計の数に、４ビットのフリップフロップ９０に保持さ
れていた積算値を加算し、出力する。加算結果がオーバ
ーフローする場合、キャリー出力ＣＯがＨレベルとな
る。FIG. 7 is a circuit diagram showing a detailed configuration of the binary conversion section 50. This circuit is a well-known binary encoder, and is composed of two decoded signals ERN (1) to ERN (8).
It outputs 4-bit signals ERN0 to ERN3 coded in hexadecimal. FIG. 8 is a circuit diagram showing a detailed configuration of integrating section 52. The 4-bit full adder 88 adds the integrated value held in the 4-bit flip-flop 90 to the total number of mismatched bits in the 8-bit input data represented by the inputs ERN0 to ERN3, and outputs the result. I do. When the addition result overflows, carry output CO goes high.

【００２０】ＡＮＤ回路９２は、実際には並列に配置さ
れた４個のＡＮＤゲートからなり、全加算器８８のキャ
リー出力ＣＯがＬレベルのとき４ビットの積算値を通過
させ、キャリー出力ＣＯがＨレベルのとき積算値を″１
１１１″に保持する。フリップフロップ９０にはＰＮ発
生部４０に供給されているクロックと同じクロックが供
給されており、ＰＮ信号の出力タイミングにおいて上記
の様にして演算された不一致ビットの積算値を保持す
る。フリップフロップ９０に保持された積算値は、実際
には並列に配置された４個のＡＮＤゲートからなるＡＮ
Ｄ回路９４を経て全加算器８８の一方へ供給される。Ａ
ＮＤ回路９４を構成する各ＡＮＤゲートの一方の入力に
は、カウント周期を表わすパルスを反転したものが入力
されているので、各測定期間の開始時に積算値が０にリ
セットされる。フリップフロップ９０に保持された積算
値は各測定期間の終了時にカウント周期を表わすパルス
により、フリップフロップ９６に保持される。The AND circuit 92 actually comprises four AND gates arranged in parallel. When the carry output CO of the full adder 88 is at the L level, the 4-bit integrated value is passed. The integrated value is "1" at H level
111 ″. The same clock as the clock supplied to the PN generator 40 is supplied to the flip-flop 90, and the integrated value of the mismatched bits calculated as described above at the output timing of the PN signal is output. The integrated value held in the flip-flop 90 is actually an AN composed of four AND gates arranged in parallel.
The signal is supplied to one of the full adders 88 via a D circuit 94. A
The inverted value of the pulse representing the count cycle is input to one input of each AND gate constituting the ND circuit 94, so that the integrated value is reset to 0 at the start of each measurement period. The integrated value held in the flip-flop 90 is held in the flip-flop 96 at the end of each measurement period by a pulse representing a count cycle.

【００２１】図２に戻って、以上説明したように、上位
ビットデコード部４４、下位ビットデコード部４６、デ
コード信号加算部４８、およびバイナリ変換部５０はす
べて組み合わせ回路で実現されているので、ゲート遅延
時間の経過後に８ビットの入力データ中の不一致ビット
の数を表わす２進コードが得られ、不一致ビット数を高
速に算出することができる。Returning to FIG. 2, as described above, the upper bit decoder 44, the lower bit decoder 46, the decode signal adder 48, and the binary converter 50 are all implemented by a combinational circuit. After the elapse of the delay time, a binary code representing the number of mismatched bits in the 8-bit input data is obtained, and the number of mismatched bits can be calculated at high speed.

【００２２】入力データがシリアルで入力される場合で
も、比較部４２の前段にシリアル−パラレル変換部を置
いて例えば安価なＣＭＯＳで動作可能な周波数レベルに
までパラレル変換することにより、高価なデバイスを必
要とする高速のクロックで動作するシリアル信号のエラ
ー検出を、それよりも何倍も遅いクロックで動作する安
価なＣＭＯＳで実現することが可能となり、低価格化、
低消費電力化が可能となる。Even when the input data is input serially, an expensive device can be obtained by placing a serial-parallel converter in front of the comparator 42 and performing parallel conversion to a frequency level operable by, for example, inexpensive CMOS. Error detection of a serial signal that operates at a required high-speed clock can be realized by an inexpensive CMOS that operates at a clock many times slower than that.
Low power consumption can be achieved.

【００２３】上位ビットデコード部４４、下位ビットデ
コード部４６およびデコード信号加算部４８から構成さ
れる回路は、全体として、８ビットの入力信号中の不一
致ビットの数のデコード信号を出力するものであるか
ら、図３又は図４に表わした、４ビット中の不一致ビッ
トの数のデコード信号を出力する回路の考え方を拡張し
て８ビット中の不一致ビットの数のデコード信号を出力
するように構成することも可能である。しかしながら、
本実施例の様に上位ビットと下位ビットに分けてそれぞ
れ、不一致ビット数のデコード信号を生成し、デコード
信号の状態で加算する構成をとることによって、ＢＣ
（ベーシックセル数）を約半分に削減することができ
る。なお、分割は必ずしも等分割である必要はなく、２
ｍ＋１ビットのように奇数ビットの場合、ｍビットとｍ
＋１ビットに分割すれば良いのは勿論である。The circuit composed of the upper bit decoder 44, the lower bit decoder 46, and the decode signal adder 48 outputs a decode signal of the number of mismatched bits in the 8-bit input signal as a whole. Therefore, the concept of the circuit for outputting the decoded signal of the number of mismatched bits in the four bits shown in FIG. 3 or FIG. 4 is extended to output the decoded signal of the number of mismatched bits in the eight bits. It is also possible. However,
By adopting a configuration in which a decoded signal with the number of mismatched bits is separately generated for each of upper bits and lower bits and added in the state of the decoded signal as in the present embodiment, BC
(The number of basic cells) can be reduced to about half. Note that the division does not necessarily have to be an equal division.
For odd bits, such as m + 1 bits, m bits and m
Needless to say, division into +1 bits is sufficient.

【００２４】これとは逆に、図９に示すように、上位ビ
ットデコード部４４及び下位ビットデコード部４６に上
記の分割の考え方を導入して、一層の回路規模の削減を
はかることもできる。図９において、回路ブロック１０
０，１０２は、それぞれ２ビット中の不一致ビット数の
デコード信号を出力するものであり、回路ブロック１０
４はデコード信号どうしの加算を行なうものである。こ
の様に、細分すればする程、回路規模は削減されるが、
一定の限界はある。また、細分すればする程、全体のゲ
ート遅延時間が長くなるので、両者のトレードオフで決
めなければならない。Conversely, as shown in FIG. 9, the above-described concept of division can be introduced into the upper bit decoding unit 44 and the lower bit decoding unit 46 to further reduce the circuit scale. In FIG. 9, the circuit block 10
Numerals 0 and 102 each output a decode signal of the number of mismatched bits in 2 bits.
Reference numeral 4 denotes an addition of the decoded signals. In this way, the more subdivided, the smaller the circuit scale,
There are certain limitations. In addition, the finer the division, the longer the overall gate delay time, so it must be determined by a trade-off between the two.

【００２５】また、上記の実施例において、ＰＮ発生部
４０を同期パターンを発生する回路に置き換えれば、同
期検出回路に応用することができる。In the above embodiment, if the PN generation section 40 is replaced with a circuit for generating a synchronization pattern, it can be applied to a synchronization detection circuit.

【００２６】[0026]

【発明の効果】本発明により、並列（パラレル）データ
のデータ比較エラー検出において、シリアル変換を行わ
ずに、或いは、シリアル変換用のクロックがない場合に
おいても、そのまま並列データのままでデータエラーを
検出し、エラー数を算出することを可能とすることで並
列データのクロック周波数でシリアル検出したものと変
わらず検出が可能である。According to the present invention, in detecting a data comparison error of parallel data, even if serial conversion is not performed or there is no clock for serial conversion, a data error can be detected without changing the parallel data. By making it possible to detect and calculate the number of errors, the detection can be performed as in the case of serial detection at the clock frequency of the parallel data.

【００２７】また、並列（パラレル）で検出することが
可能である為、シリアルの高速データをシリアル／パラ
レル変換を用いて、低速パラレルデータにし、データエ
ラー検出を行うことにより、低速でのデータエラー検出
が可能となり、デバイス選択、コストダウン、省電力化
を計る時において有効となる。また、マージンさえ確保
すれば、本発明回路は周波数の制限が無い為、幅広い周
波数に対応可能である。Also, since it is possible to detect in parallel (parallel), serial high-speed data is converted into low-speed parallel data using serial / parallel conversion, and data error detection is performed. Detection becomes possible, which is effective when device selection, cost reduction, and power saving are measured. In addition, as long as a margin is secured, the circuit of the present invention has no frequency limitation, and can support a wide range of frequencies.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の原理構成を表わすブロック図である。FIG. 1 is a block diagram showing the principle configuration of the present invention.

【図２】本発明の一実施例を表わすブロック図である。FIG. 2 is a block diagram showing one embodiment of the present invention.

【図３】図２に示された上位ビットデコード部４４の詳
細な構成を表わす論理回路図である。FIG. 3 is a logic circuit diagram showing a detailed configuration of upper bit decoding section 44 shown in FIG.

【図４】図２に示された下位ビットデコード部４６の詳
細な構成を表わす論理回路図である。FIG. 4 is a logic circuit diagram showing a detailed configuration of lower bit decoding section 46 shown in FIG.

【図５】図２に示されたデコード信号加算部４８の詳細
な構成を表わす論理回路図である。FIG. 5 is a logic circuit diagram showing a detailed configuration of decode signal adding section 48 shown in FIG.

【図６】図５のＡＮＤ−ＯＲ回路７２，７９〜８４の内
部を表わす論理回路図である。6 is a logic circuit diagram showing the inside of AND-OR circuits 72, 79 to 84 of FIG.

【図７】図２のバイナリ変換部５０の詳細な構成を表わ
す論理回路図である。FIG. 7 is a logic circuit diagram showing a detailed configuration of a binary conversion section 50 in FIG.

【図８】図２の積算部５２の詳細な構成を表わす論理回
路図である。FIG. 8 is a logic circuit diagram showing a detailed configuration of an integrating section 52 of FIG.

【図９】図３および図４にそれぞれ示された上位ビット
デコード部４４及び下位ビットデコード部４６の他の例
を表わす論理回路図である。FIG. 9 is a logic circuit diagram showing another example of the upper bit decoder 44 and the lower bit decoder 46 shown in FIGS. 3 and 4, respectively.

【図１０】従来の不一致ビット計数回路を表わす論理回
路図である。FIG. 10 is a logic circuit diagram showing a conventional mismatch bit counting circuit.

【符号の説明】 ４２…パラレル比較部 ７２，７９〜８４…ＡＮＤ−ＯＲ回路 ８８…全加算器 ９０，９６…フリップフロップ[Description of Signs] 42 ... Parallel Comparison Units 72, 79 to 84 ... AND-OR Circuit 88 ... Full Adders 90, 96 ... Flip-Flop

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−212536（ＪＰ，Ａ) 特開 平４−4631（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04L 1/00 ────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-4-212536 (JP, A) JP-A-4-4631 (JP, A) (58) Fields investigated (Int. Cl. ⁶ , DB name) H04L 1/00

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 第１の所定ビット幅のパラレル信号で入
力されるデータと該第１の所定ビット幅を有する基準デ
ータとをパラレルに比較し、比較結果をパラレルに出力
する比較回路（２０）と、 該比較回路が出力する比較結果中の不一致ビット数を表
わす第２の所定ビット幅を有するパラレル信号を、デコ
ード信号として出力する計数デコード信号生成回路（２
２）と、 該計数デコード信号生成回路が出力する計数のデコード
信号を２進数に変換して２進化した計数を出力する２進
変換回路（２４）とを具備することを特徴とする不一致
ビット計数回路。1. A comparator circuit and a reference data having a first data and said first predetermined bit width is input parallel signal having a predetermined bit width compared to parallel, and outputs the comparison result to the parallel (20) When, Table disagreement number bits in comparison results the comparator circuit outputs
Counting decode signal generating circuit (2) for outputting a parallel signal having a second predetermined bit width as a decode signal.
2) and a binary conversion circuit (24) that converts a count decode signal output by the count decode signal generation circuit into a binary number and outputs a binary-coded count. circuit. 【請求項２】 前記計数デコード信号生成回路（２２）
は、前記比較回路が出力する比較結果が２分割され、分
割された一方のビットが一方に、分割された他方のビッ
トが他方にそれぞれ入力され、一方は前記一方のビット
における不一致ビット数を表わす第３のビット幅を有す
るパラレル信号を、他方は前記他方のビットにおける不
一致ビット数を表わす第４のビット幅を有するパラレル
信号を、それぞれデコード信号として出力する２つの第
２の計数デコード信号生成回路（２６）と、 該２つの第２の計数デコード信号生成回路がそれぞれ出
力するデコード信号が表わす数の和を前記第２の所定ビ
ット幅を有するパラレル信号で表わし、該パラレル信号
をデコード信号として出力するデコード信号加算回路
（２８）とを有する請求項１記載の不一致ビット計数回
路。2. The count decode signal generation circuit (22).
Indicates that the comparison result output from the comparison circuit is divided into two,
One of the divided bits becomes one, and the other
Is input to the other, and one is the one bit
Has a third bit width representing the number of mismatched bits in
The other parallel bit and the other
Parallel with a fourth bit width representing the number of matching bits
Signal, and two second count decode signal generating circuit for each output as decoded signal (26), said two second count decode signal generating circuit is the second sum of the number indicated by the decoded signals output respectively Predetermined
Represented by a parallel signal having a bit width.
And a decode signal adding circuit (28) for outputting a signal as a decode signal. 【請求項３】 前記２進変換回路が出力する２進化計数
を所定期間中に積算して積算値を出力する積算回路（３
０）を具備する請求項１または２記載の不一致ビット計
数回路。3. An integrating circuit (3) that integrates a binary conversion count output by the binary conversion circuit during a predetermined period and outputs an integrated value.
3. The non-coincidence bit counting circuit according to claim 1, further comprising (0).