JP2979962B2 - Failure detection system - Google Patents
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- Communication Control (AREA)
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Description
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【0001】[0001]
【産業上の利用分野】本発明はディジタル通信用インタ
フェース装置における障害検出システムに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a fault detecting system in a digital communication interface device.
【0002】[0002]
【従来の技術】 ディジタルブロックデータのエラー検
出技術が特開昭58−168346号公報に示されてい
る。この公報記載の技術では、1ブロックの縦及び横方
向の両方向パリティを付加すると共に、複数ブロックの
対応する位置のデータに対してエラー検出及び訂正用の
符号を付加している。これにより、複数ブロックの対応
する位置のデータが全てエラーと判定されても、各ブロ
ック毎にみれば1ワードのエラーとなり、エラー訂正が
不可能となる場合をより少なくしている。2. Description of the Related Art An error detection technique for digital block data is disclosed in Japanese Patent Application Laid-Open No. 58-168346. In the technique described in this publication, both the vertical and horizontal parities of one block are added, and codes for error detection and correction are added to data at corresponding positions in a plurality of blocks. Accordingly, even if the data of the corresponding position of the plurality of blocks is determined that all the error, an error occurs in one word if you look for each block, and fewer if the error correction becomes impossible.
【0003】[0003]
【0004】[0004]
【0005】[0005]
【0006】[0006]
【0007】[0007]
【0008】[0008]
【0009】[0009]
【0010】[0010]
【0011】[0011]
【0012】[0012]
【0013】[0013]
【0014】 従来の技術では、エラーチェックコード
によるエラーの検出がなされる場合として、実際にデー
タの破壊が発生した場合と、エラーチェック回路自体の
故障による場合とが考えられる。上述の従来技術では、
エラーチェックコードとして、垂直パリティ及び水平パ
リティが使用されている。 [0014] In the prior art, as if the error detection by the error check code is performed, and if the actual destruction of data occurs, is considered a case of failure of the error checking circuit itself. In the above prior art,
Vertical parity and horizontal parity are used as error check codes .
【0015】[0015]
【発明が解決しようとする課題】 しかしながら、従来
の技術ではエラーの原因がデータ破壊にあるか、データ
破壊以外の障害によるかを判別するのは困難であった。 However, the prior art
Or in the technique causes of errors in data corruption, it is difficult to determine due to the failure other than the data destruction.
【0016】水平パリティなどによるエラーが検出され
た場合、その要因がデータ破壊によるものか、そのほか
の要因によるものかを調べる方法としては、エラーが検
出されたデータと、元データとを比較する方法が簡単か
つ確実である。しかし、データ伝送路に接続されたイン
ターフェース機器などにおいては、元のデータがすでに
存在しない場合や、存在するとしても物理的に距離の隔
たりがあるという原因により、上記手段を用いることが
できない場合がある。また、エラーが検出されたデータ
は通常廃棄されてしまうため、該データの検証は不可能
であり、エラーが検出された要因の特定をするのが困難
であった。When an error due to horizontal parity or the like is detected, a method for checking whether the cause is data destruction or another factor is to compare the data in which the error was detected with the original data. Is simple and reliable. However, in the case of an interface device connected to a data transmission path, the above-described means cannot be used due to the fact that the original data does not already exist, or even if it exists, there is a physical distance. is there. Further, since data in which an error is detected is usually discarded, it is impossible to verify the data, and it has been difficult to specify the cause of the error.
【0017】本発明の目的は、インタフェース装置にお
ける水平パリティエラーの障害の原因を容易に判別でき
るようにした障害検出システムを提供することにある。An object of the present invention is to provide a failure detection system capable of easily determining the cause of a horizontal parity error in an interface device.
【0018】本発明の他の目的は、水平パリティ発生回
路自身の故障や水平パリティエラーチェック回路自身の
故障も障害の原因として分類できるようにした障害検出
システムを提供することにある。Another object of the present invention is to provide a failure detection system which can classify a failure of the horizontal parity generation circuit itself or a failure of the horizontal parity error check circuit itself as a cause of the failure.
【0019】本発明の他の目的は、データ入力とデータ
出力をインタフェース装置に対し並行して行なえるよう
にした障害検出システムを提供することにある。Another object of the present invention is to provide a fault detection system which can perform data input and data output to an interface device in parallel.
【0020】本発明の他の目的は、インタフェース装置
に対して連続して有効なデータ転送要求が与えられたと
き連続したデータ受信をできるようにした障害検出シス
テムを提供することにある。Another object of the present invention is to provide a failure detection system capable of continuously receiving data when valid data transfer requests are continuously supplied to an interface device.
【0021】本発明の他の目的は、バッファに格納され
ているエラーデータに対する重ね書きを防止し、通常動
作時におけるエラーデータの送出を防止するようにした
障害検出システムを提供することにある。Another object of the present invention is to provide a failure detection system which prevents overwriting of error data stored in a buffer and prevents transmission of error data during normal operation.
【0022】[0022]
【課題を解決するための手段】本発明の第1のシステム
は、外部から与えられる複数ワードに対するエラーチェ
ックコードを含むデータを格納するバッファメモリ手段
と、このバッファメモリ手段に格納されるべきデータの
エラーを該エラーチェックコードで検出する水平パリテ
ィエラー検出手段と、この水平パリティエラー検出手段
でデータのエラーを検出したとき前記バッファメモリ手
段への新たなデータの格納を抑止する格納抑止手段(以
下バッファアクセスコントローラ)とを含む。According to a first system of the present invention, a buffer memory means for storing data including an error check code for a plurality of externally provided words, and a buffer memory means for storing data to be stored in the buffer memory means. A horizontal parity error detecting means for detecting an error with the error check code, and a storage suppressing means (hereinafter referred to as a buffer) for suppressing storage of new data in the buffer memory means when a data error is detected by the horizontal parity error detecting means. Access controller).
【0023】本発明の第2のシステムは、第1のシステ
ムにおいて、前記水平パリティエラー検出手段がデータ
エラーを検出したとき、前記バッファアクセスコントロ
ーラは前記バッファメモリ手段への全てのデータ格納を
抑止することを特徴とする。According to a second system of the present invention, in the first system, when the horizontal parity error detecting means detects a data error, the buffer access controller suppresses all data storage in the buffer memory means. It is characterized by the following.
【0024】本発明の第3のシステムは第1のシステム
において前記水平パリティエラー検出手段がデータエラ
ーを検出したとき前記バッファメモリ手段のエラーデー
タの格納領域を制御する手段にエラーフラグをたてるこ
とにより、このエラーフラグのたてられた対応する格納
領域のみに対する新たなデータの書込を格納抑止手段が
抑止することを特徴とする。According to a third system of the present invention, in the first system, when the horizontal parity error detecting means detects a data error, an error flag is set in the means for controlling an error data storage area of the buffer memory means. Thus, the storage suppression unit suppresses writing of new data only in the corresponding storage area where the error flag is set.
【0025】本発明の第4のシステムは、第5のシステ
ムにおいて、エラーフラグの立てられた対応する格納領
域のみに新たなデータの書込を抑止するとともに該格納
領域からエラーデータを通常時読出すのを抑止すること
を特徴とする。According to a fourth system of the present invention, in the fifth system, the writing of new data to only the corresponding storage area in which the error flag is set is suppressed, and the error data is read from the storage area at normal time. It is characterized in that it is prevented from being issued.
【0026】本発明の第5のシステムは第1のシステム
において前記バッファメモリ手段を複数有し、一方のバ
ッファメモリ手段に外部からのデータを格納する動作
と、他方のバッファメモリ手段に格納されたデータを外
部へ出力する動作とを並行して行なうことを特徴とす
る。A fifth system according to the present invention comprises a plurality of the buffer memory means in the first system, wherein one buffer memory means stores external data and the other buffer memory means stores the data. The operation of outputting data to the outside is performed in parallel.
【0027】本発明の第6のシステムは、第1のシステ
ムにおいて前記バッファメモリ手段を複数有し外部から
の連続したデータ転送要求とともに送られてくる連続し
たデータを前記複数のバッファメモリ手段の格納先を切
替えられることにより受信すことを特徴とする。A sixth system according to the present invention, in the first system, comprises a plurality of said buffer memory means, and stores continuous data sent together with a continuous data transfer request from outside in said plurality of buffer memory means. It is characterized by receiving by switching the destination.
【0028】[0028]
【実施例】次に本発明の一実施例について図面を参照し
て詳細に説明する。Next, an embodiment of the present invention will be described in detail with reference to the drawings.
【0029】 図1を参照すると、本発明の一実施例は
入力側データ転送路20を介して与えられるデータを入
力レジスタ1に入力する。線41を介して与えられる入
力側データ転送要求信号は、1つの水平パリティに対応
するデータブロック(以下バーストと称す)の転送開始
から転送終了までの間有効になる信号である。Referring to FIG. 1, one embodiment of the present invention inputs data supplied through an input- side data transfer path 20 to an input register 1. The input- side data transfer request signal provided via the line 41 is a signal that is valid from the start of transfer of a data block (hereinafter, referred to as a burst) corresponding to one horizontal parity to the end of transfer.
【0030】この実施例では、1バーストは最大256
ワード以下であり、1ワードは4バイトで構成される。
1バーストを格納するためのバッファはバーストの大き
さにかかわらず1キロバイトの空間を使用する。また、
バッファを構成するメモリは1系統につき4112バイ
トの空間を持ち、4セットのバーストおよび付随するエ
ラーチェックコードを蓄積できるものである。このた
め、バーストのリードライトのスタートアドレスは、4
種類だけに限定され、2ビットのアドレスレジスタから
解読可能である。In this embodiment, one burst has a maximum of 256
No more than one word, and one word is composed of four bytes.
A buffer for storing one burst uses a space of 1 kilobyte regardless of the size of the burst. Also,
The memory constituting the buffer has a space of 4112 bytes per system and can store four sets of bursts and associated error check codes. Therefore, the start address of burst read / write is 4
It is limited only to the type and can be decoded from a 2-bit address register.
【0031】 図1および図2を参照すると、線41を
介して与えられる入力側データ転送要求信号が有効にな
ると、入力側データ転送路20を介して与えられるデー
タが、図2に示される転送同期用クロックに同期して入
力レジスタ1に格納される。Referring to FIGS. 1 and 2, when an input-side data transfer request signal provided via a line 41 becomes valid, data provided via an input- side data transfer path 20 is transferred as shown in FIG. The data is stored in the input register 1 in synchronization with the synchronization clock.
【0032】本発明の一実施例では、複数ワードからな
るデータの整合性を検証するためのエラーチェックコー
ドを含むデータを蓄積する一対のバッファメモリ3およ
び4を有する。In one embodiment of the present invention, there is provided a pair of buffer memories 3 and 4 for storing data including an error check code for verifying the consistency of data consisting of a plurality of words.
【0033】 入力レジスタ1へのデータ入力と同期し
て与えられる入力側データ転送要求信号に応答して、バ
ッファ切替コントローラ9は入力レジスタ1から線21
を介して与えられるデータの一時的格納用バッファメモ
リ3および4を選択する。選択されたバッファメモリ3
に対して、バッファ切替コントローラ9は書込バッファ
指定線51を介して書込バッファ指定信号をバッファア
クセスコントローラ8に伝達する。バッファアクセスコ
ントローラ8は、指定されたバッファメモリ3にデータ
を格納するため線46を介してバッファメモリ3にデー
タ書込バッファメモリであることを指定する。この他、
バッファアクセスコントローラ8は、線61を介してメ
モリライトアドレス発生回路10にバッファメモリ3へ
のデータ書込用開始アドレスおよびアドレス発生開始タ
イミングを伝える。In response to an input-side data transfer request signal applied in synchronization with data input to the input register 1, the buffer switching controller 9
Select the buffer memories 3 and 4 for temporary storage of data given via Selected buffer memory 3
In response , buffer switching controller 9 transmits a write buffer designation signal to buffer access controller 8 via write buffer designation line 51. The buffer access controller 8 designates the buffer memory 3 via the line 46 as a data write buffer memory for storing data in the designated buffer memory 3. In addition,
Buffer access controller 8 communicates the data writing for the start address and the address generation start timing to the buffer memory 3 to the memory write address generator 10 via line 61.
【0034】 図1および図2を参照すると、線20を
介して入力レジスタ1にはまずデータが格納される。こ
のデータの供給に同期して線41を介して与えられる入
力側データ転送要求信号の要求取下に応答して線20を
介して与えられるデータは、データ検証用水平パリティ
ビット群に切替えられる。この切替前に、入力レジスタ
1に格納されたデータは、排他的論理和回路5およびレ
ジスタ6からなる水平パリティ発生回路に与えられ、水
平パリティ発生回路は水平パリティを発生する。Referring to FIGS. 1 and 2, data is first stored in input register 1 via line 20. In response to the request dropping of the input data transfer request signal supplied via the line 41 in synchronization with the supply of the data, the data supplied via the line 20 in response to the withdrawal of the request from the input side is transferred to the data verification horizontal parity bit group. Before this switching, the data stored in the input register 1 is supplied to a horizontal parity generation circuit including an exclusive OR circuit 5 and a register 6, and the horizontal parity generation circuit generates a horizontal parity.
【0035】 線41を介して与えられる入力側転送要
求信号の取下によりデータ転送終了が検出される。この
検出に応答して、水平パリティエラーチェック回路7
は、エラーの有無をチェックする。The line 41 terminates the data transfer by the withdrawal of the input side transfer request signal et is supplied through is detected. In response to this detection, the horizontal parity error check circuit 7
Checks the presence or absence of the error.
【0036】本発明の一実施例の特徴は、水平パリティ
エラー検出回路7がエラーを検出した場合の動作にあ
る。The feature of one embodiment of the present invention resides in the operation when the horizontal parity error detection circuit 7 detects an error.
【0037】すなわち、水平パリティエラー検出回路7
はエラーを検出すると、線50を介してバッファアクセ
スコントローラ8、バッファ切替コントローラ9および
装置外部へエラー検出通報信号を出力する。That is, the horizontal parity error detection circuit 7
When an error is detected, an error detection notification signal is output to the buffer access controller 8, the buffer switching controller 9 and the outside of the device via the line 50.
【0038】このエラー検出通報信号に応答してバッフ
ァアクセスコントローラ8およびバッファ切替コントロ
ーラ9はバッファメモリへのデータ入力を抑止し、エラ
ーが検出された1バースト分のデータおよび該データに
対応する水平パリティを確保することにある。In response to the error detection notification signal, the buffer access controller 8 and the buffer switching controller 9 suppress the data input to the buffer memory, and store one burst of data in which an error is detected and the horizontal parity corresponding to the data. Is to ensure.
【0039】以下説明する本発明の第1の実施例および
第2の実施例で重要な役割を果すバッファアクセスコン
トローラ8について図3および図4を参照して詳細に説
明する。The buffer access controller 8 which plays an important role in the first and second embodiments of the present invention described below will be described in detail with reference to FIGS.
【0040】図3を参照すると、バッファアクセスコン
トローラ8は第1系統のメモリを制御するためのレジス
タ群31,32,33および34、および第2系統のメ
モリを制御するためのレジスタ群73,74,75およ
び76を備えている。これらレジスタ群のうち1つのレ
ジスタが1つのメモリ空間を制御するデータを保持す
る。Referring to FIG. 3, buffer access controller 8 has register groups 31, 32, 33 and 34 for controlling a first-system memory and register groups 73 and 74 for controlling a second-system memory. , 75 and 76 are provided. One of the register groups holds data for controlling one memory space.
【0041】 各レジスタの詳細な内容について図4を
参照して詳細に説明する。81は、格納されているデー
タがエラーデータであることを示すフラグを格納するフ
リップフロップまたはレジスタの一部である(以下「フ
ラグ81」という。)。82は、書込まれたデータが読
出されたか否かを示すレジスタである。83は、書込ま
れているデータが同一系統のメモリの前ブロックに格納
されているデータと連続しているか否かを表すフラグを
格納するフリップフロップまたはレジスタの一部である
(以下「フラグ83」という。)。The detailed contents of each register will be described in detail with reference to FIG. 81 is part of a flip-flop or register for storing a flag indicating that the data stored is the error data (hereinafter referred to as "flag 81".). A register 82 indicates whether or not the written data has been read. 83 is part of a flip-flop or register for storing a flag indicating whether data written is continuous with data stored in the previous block of memory of the same type (hereinafter "flag 83 " ).
【0042】いま、レジスタ群31−34の内容により
制御される系統のメモリが書込対象メモリとして指定さ
れていたと仮定する。It is now assumed that a memory of a system controlled by the contents of the register groups 31-34 has been designated as a memory to be written.
【0043】 1つのバースト転送終了に応答してレジ
スタコントローラ71は線133を介してレジスタ選択
信号をサイクリックカウンタ38に与える。この信号に
応答してサイクリックカウンタ38の内容はインクリメ
ントされ制御レジスタはシフトされる。シフトされた直
後にレジスタコントローラ71は該制御レジスタの内容
により制御されるバッファ領域のデータが既に読出され
ており、該バッファ領域上にデータが上書き可能である
ことを確認する。図1に示されるバッファ切替コントロ
ーラ9により書込側のメモリ切替えが通知されない限
り、図1に示される線41、すなわち図3に示される線
118を介して入力側データ転送要求信号が与えられる
と、レジスタコントローラ71は現在選択されているレ
ジスタから開始アドレスを送出する。これと同時に、レ
ジスタコントローラ71は、ワードカウンタ72にカウ
ント開始を指令し、線41、すなわち線118を介して
与えられるデータ転送要求信号の取下げに応答してデー
タ流入の停止を待つ。データ転送要求信号の取下げに応
答してワードカウンタ72により計数されたデータ長が
データ長伝送線路104を介して、現在選択されている
レジスタのうちデータレングス保持エリアに保存され
る。保存されたデータがエラーをおこしていない場合、
レジスタコントローラ71は図4に示されるリードフラ
グ82に“0”をセットしこのエリアへのデータの上書
きを禁止する。また、この例のように連続して片側のメ
モリにデータを書込んだ場合2つ目以降のエリアを制御
するレジスタでは図4に示されるデータチェーンフラグ
83に“1”がセットされ、連続したデータの存在を示
す。In response to the end of one burst transfer, the register controller 71 supplies a register selection signal to the cyclic counter 38 via the line 133. In response to this signal, the content of the cyclic counter 38 is incremented and the control register is shifted. Immediately after the shift, the register controller 71 has already read the data in the buffer area controlled by the contents of the control register, and the data can be overwritten on the buffer area.
Be sure. As long as the write side memory switching is not notified by the buffer switch controller 9 shown in FIG. 1, a line 41 shown in FIG. 1, that is, the input-side data transfer request signal via line 118 shown in FIG. 3 provided , the register controller 71 sent the start address from the currently selected register. At the same time, the register controller 71, and instructs the count start the word counter 72, line 41, i.e. in response to withdrawal of the data transfer request signal provided via line 118 waits for stopping the data flows. The data length counted by the word counter 72 in response to the withdrawal of the data transfer request signal is stored in the data length holding area of the currently selected register via the data length transmission line 104. If the saved data does not cause an error,
The register controller 71 sets "0" to the read flag 82 shown in FIG. 4, and prohibits data overwriting in this area. When data is continuously written to one memory as in this example, "1" is set in the data chain flag 83 shown in FIG. Indicates the existence of data.
【0044】上記データを読出す場合、書込側バッファ
指定線路119を介して与えられる値が切替わりレジス
タ31−34の内容により制御されるバッファが読出側
に切替わるのを待ち、サイクリックカウンタ38の内容
がインクリメントされ、リードフラグ82が初めて
“0”になるレジスタが検索される。このようなレジス
タが存在する場合、アドレスレジスタおよびデータレン
グスレジスタからバッファアドレスおよびデータワード
数がリードアドレス発生回路11に通知され、データ送
出後リードフラグ82に“1”がセットされ、データチ
ェーンフラグ83に“0”がセットされた後、カウンタ
38の内容がインクリメントされる。カウンタ38のイ
ンクリメント後、選択されたレジスタ内にデータチェー
ンフラグ83が“1”になっていれば、続いてこのレジ
スタに対応するデータが送出される。線110および線
113にはエラーフラグが伝送され、線111および線
114にはリードフラグが伝送され、線112および線
115にはデータチェーンフラグが伝送される。図3に
示される線111および線114は図1に示される線5
3および線54に対応し、図3に示される線112およ
び115は図1に示される線55および線56に対応す
る。これらの線53−56は図1に示されるバッファ切
替コントローラ9と接続され、バッファアクセスコント
ローラ8からのリードフラグ82およびデータチェーン
フラグ83はバッファ切替コントローラ9に伝送され
る。[0044] When reading the data, waits for the buffer value given through the write side buffer specified line 119 is controlled by the contents of the switching instead register 3 1- 3 4 that switched to the read side, rhinoceros The contents of the click counter 38 are incremented, and a register in which the read flag 82 becomes "0" for the first time is searched. If such a register exists, the buffer address and the number of data words are notified from the address register and the data length register to the read address generation circuit 11, and after data transmission, the read flag 82 is set to "1", and the data chain flag 83 Is set to "0", the content of the counter 38 is incremented. After the increment of the counter 38, if the data chain flag 83 is "1" in the selected register, the data corresponding to this register is subsequently transmitted. An error flag is transmitted on lines 110 and 113, a read flag is transmitted on lines 111 and 114, and a data chain flag is transmitted on lines 112 and 115. Lines 111 and 114 shown in FIG. 3 correspond to line 5 shown in FIG.
Lines 112 and 115 shown in FIG. 3 correspond to lines 55 and 56 shown in FIG. These lines 53-56 are connected to the buffer switching controller 9 shown in FIG. 1, and the read flag 82 and the data chain flag 83 from the buffer access controller 8 are transmitted to the buffer switching controller 9.
【0045】図1に示されるバッファ切替コントローラ
9はリードデータの存在の有無、データチェーンフラグ
83の状態および線41を介して与えられる入力側デー
タ転送要求信号に応答してバッファ切替のタイミングを
決定する。The buffer switching controller 9 shown in FIG. 1 determines the buffer switching timing in response to the presence / absence of read data, the state of the data chain flag 83, and the input side data transfer request signal given via the line 41. I do.
【0046】本発明の第1の実施例および以下説明する
第2の実施例においても、データをバッファに書込んだ
あと、エラー検出回路7によりエラーの存在が通知され
た場合、図3に示されるレジスタコントローラ71は、
該データを保持するバッファ領域を制御するレジスタの
うち、図4に示されるエラーフラグ81に“1”がセッ
トされる。Also in the first embodiment of the present invention and the second embodiment to be described below, when data is written into the buffer and then the presence of an error is notified by the error detection circuit 7 as shown in FIG. Register controller 71
“1” is set in the error flag 81 shown in FIG. 4 in the register for controlling the buffer area holding the data.
【0047】図3を参照すると、線118に与えられる
信号は、図1に示される線41を介して与えられる入力
側データ転送要求信号である。図3に示される線121
に与えられる信号は、図1に示される線45を介して与
えられる出力側データ転送要求信号である。図3に示さ
れる線122に与えられる信号は、図1に示される線4
7を介して与えられるエラーデータ転送要求信号が与え
られる。Referring to FIG. 3, the signal provided on line 118 is an input data transfer request signal provided via line 41 shown in FIG. Line 121 shown in FIG.
Is an output-side data transfer request signal provided via the line 45 shown in FIG. The signal provided on line 122 shown in FIG. 3 is the line 4 shown in FIG.
7, an error data transfer request signal is provided.
【0048】図1および図3を参照すると、通常動作
時、線118を介して与えられる入力側データ転送要求
信号および線121を介して与えられる出力側データ転
送要求信号に応答してバッファアクセスコントローラ8
は図4に示されるエラーフラグ81をチェックする。こ
のチェックによりバッファアクセスコントローラ8は、
エラーデータ格納バッファ領域をコントロールしている
レジスタへのチェックをスキップでき、エラーデータに
対する重ね書きを防止し、通常動作時におけるエラーデ
ータの送出を防止できる。Referring to FIGS. 1 and 3, during normal operation, the buffer access controller responds to an input data transfer request signal provided via line 118 and an output data transfer request signal provided via line 121. 8
Checks the error flag 81 shown in FIG. By this check, the buffer access controller 8
It is possible to skip checking the register that controls the error data storage buffer area, prevent overwriting of error data, and prevent transmission of error data during normal operation.
【0049】このような方法により保護されているエラ
ーデータは、線122を介して与えられるエラーデータ
転送要求信号122に応答して出力される。線122を
介して与えられるエラーデータ転送要求信号に応答し
て、レジスタコントローラ71は、カウンタ38および
70をインクリメントして、レジスタ群31−34,7
3−76の中から図4に示されるエラーフラグのセット
されているレジスタをスキャンする。このエラーフラグ
が“1”にセットされたレジスタの検出により、バッフ
ァアクセスコントローラ8はエラーの検出されたデータ
の格納場所およびデータレングスを呼出し、エラーデー
タの出力ができる。このエラーデータ出力の終了に応答
してバッファアクセスコントローラ8は出力されたエラ
ーデータを格納していたバッファを制御するレジスタの
エラーフラグを“1”から“0”にリセットし、リード
フラグ82をリード終了にする。これらの動作により、
以後の正常動作時においてエラーデータを格納していた
バッファは使用可能状態となる。The error data protected by such a method is output in response to an error data transfer request signal 122 provided via a line 122. In response to the error data transfer request signal provided via line 122, register controller 71 increments counters 38 and 70 to provide registers 31-34,7.
The register in which the error flag shown in FIG. 4 is set is scanned from 3-76. By detecting the register in which the error flag is set to "1", the buffer access controller 8 calls the storage location and data length of the data in which the error is detected, and can output the error data. In response to the end of the output of the error data, the buffer access controller 8 resets the error flag of the register for controlling the buffer storing the output error data from “1” to “0” and reads the read flag 82. To end. With these actions,
During the subsequent normal operation, the buffer storing the error data becomes available.
【0050】このようなバッファアクセスコントローラ
8の制御の下で、本発明の第1の実施例は以下のような
動作をする。Under the control of the buffer access controller 8, the first embodiment of the present invention operates as follows.
【0051】図1を参照すると、エラーの検出されたデ
ータおよびこのデータに対応する水平パリティの出力
は、線47を介して与えられるエラー情報転送要求信号
が与えられることにより行なわれる。このエラー情報転
送要求信号に応答して、バッファアクセスコントローラ
8は、エラーデータを格納しているバッファおよびバッ
ファ内アドレスを指定し、バッファメモリからエラーデ
ータを読出す指示をメモリリードアドレス発生回路11
に通知する。これとともに、バッファアクセスコントロ
ーラ8はセレクタ12の入力をデータ転送線路24側に
切替え、出力レジスタ13を介してエラー情報採取用転
送線路29にエラーの検出されたデータおよび該当する
水平パリティを出力する。これらデータおよび水平パリ
ティの出力後、セレクタ12の入力を転送線路27側に
切替え、装置内で生成された水平パリティをエラー情報
採取用転送線路29に出力する。Referring to FIG. 1, the output of the data in which an error is detected and the horizontal parity corresponding to this data are performed by receiving an error information transfer request signal provided via line 47. In response to the error information transfer request signal, the buffer access controller 8 specifies the buffer storing the error data and the address in the buffer, and issues an instruction to read the error data from the buffer memory to the memory read address generation circuit 11.
Notify. At the same time, the buffer access controller 8 switches the input of the selector 12 to the data transfer line 24 side, and outputs the detected data and the corresponding horizontal parity to the error information collection transfer line 29 via the output register 13. After outputting the data and the horizontal parity, the input of the selector 12 is switched to the transfer line 27 side, and the horizontal parity generated in the device is output to the error information collecting transfer line 29.
【0052】本発明の第1の実施例では、エラーが検出
されたデータを確保するため、バッファメモリへの書込
みを全て抑止する技術が示されており、この技術では図
1に示される装置はインタフェースとしての全ての機能
を停止することになる。In the first embodiment of the present invention, there is shown a technique for suppressing all writing to the buffer memory in order to secure data in which an error is detected. In this technique, the apparatus shown in FIG. All functions as an interface will be stopped.
【0053】これに対し本発明の第2の実施例の特徴
は、図1に示される装置のように論理的に複数のバッフ
ァ3および4を有する装置を前提として、第1の実施例
のように全てのバッファメモリへの書込みを禁止せず、
エラーの検出されたデータおよび対応する水平パリティ
を含むバッファのみ新たなデータの書込みを抑止し、エ
ラーデータを含まないバッファメモリを使用することに
ある。この技術により、インタフェース装置としての機
能を維持することもできる。さらに、本発明の第2の実
施例では、エラー検出時、装置内で生成された水平パリ
ティを、エラー情報転送要求に応答した水平パリティの
読出しまで、レジスタ14が保持し、かつバッファアク
セスコントローラ8がエラーの検出されたデータの保存
領域を記憶するよう制御することにより以下の効果をも
たらす。すなわち、エラーの検出されたデータおよび該
データの対応エラーチェックコードが蓄積されている領
域のみを確保し、同一バッファメモリ上でも該領域以外
にはデータ書込みを行なえるようにすることもできる。
本発明の一実施例では確保されたエラー検出のデータに
より水平パリティを別途生成し、入力側データ転送路2
0を介して得られた水平パリティと水平パリティ発生回
路5および6により発生された水平パリティとを比較す
る。これらの動作により、本発明の一実施例は、エラー
の原因を、データ破壊による場合、水平パリティ発生回
路の故障による場合および水平パリティエラーチェック
回路の故障による場合の3通りに分類できる。On the other hand, the feature of the second embodiment of the present invention is that, assuming that the apparatus logically has a plurality of buffers 3 and 4 like the apparatus shown in FIG. Without prohibiting writing to all buffer memories,
The object of the present invention is to suppress the writing of new data only in a buffer containing data in which an error is detected and the corresponding horizontal parity, and to use a buffer memory containing no error data. With this technique, the function as the interface device can be maintained. Further, in the second embodiment of the present invention, when an error is detected, the register 14 holds the horizontal parity generated in the device until the horizontal parity is read in response to the error information transfer request, and the buffer access controller 8 Has the following effects by controlling to store the storage area of the data in which the error is detected. That is, it is also possible to secure only an area in which the error-detected data and the corresponding error check code of the data are stored, and to write data in the same buffer memory other than the area.
In one embodiment of the present invention, a horizontal parity is separately generated based on the secured error detection data, and the input side data transfer path 2 is generated.
Compare the horizontal parity obtained through 0 with the horizontal parity generated by the horizontal parity generation circuits 5 and 6. According to these operations, the embodiment of the present invention can classify the error into three cases, that is, the case due to data destruction, the case due to the failure of the horizontal parity generation circuit, and the case due to the failure of the horizontal parity error check circuit.
【0054】図1を参照すると、線41を介して与えら
れる入力側転送要求信号の取下げに応答してデータ転送
の終了が検出されると、水平パリティエラーチェック回
路7はエラーの有無をチェックする。Referring to FIG. 1, when the end of data transfer is detected in response to the withdrawal of the input transfer request signal applied via line 41, horizontal parity error check circuit 7 checks for an error. .
【0055】ここでエラーが検出されないときの動作に
ついて以下説明する。The operation when no error is detected will be described below.
【0056】エラーが検出されなければ、入力されたデ
ータは出力可能なデータとして保存され、線45を介し
て与えられる有効な出力側データ転送要求信号に応答し
て保存されたデータが線24、出力レジスタ2および線
25を介して外部に出力される。エラーのないことが確
定した場合、バッファアクセスコントローラ8は、線4
2および43を介してレジスタリセット信号をレジスタ
6および14に与えレジスタおよび14の内容をリセッ
トし次のバースト入力に備える。以上の動作によりバッ
ファメモリ3または4に入力された1バースト分のデー
タおよびバーストに対応する水平パリティは、線45に
介して有効な出力側データ転送要求信号が与えられて該
データおよび水平パリティが出力されるまで保証され
る。しかし該データおよび水平パリティが一度出力され
た後は、該データおよび水平パリティの格納されたいた
バッファエリアは、新たに入力されてくるデータの格納
のため用いられる。If no error is detected, the input data is stored as output-capable data, and the stored data is stored in line 24, in response to a valid output data transfer request signal provided via line 45. Output to the outside via the output register 2 and the line 25. If it is determined that there is no error, the buffer access controller 8 returns to line 4
A register reset signal is applied to registers 6 and 14 via 2 and 43 to reset the contents of registers and 14 and prepare for the next burst input. The horizontal parity corresponding to one burst of data and the burst input to the buffer memory 3 or 4 by the above operation is supplied with a valid output-side data transfer request signal via the line 45, and the data and the horizontal parity are changed. Guaranteed until output. However, after the data and the horizontal parity are output once, the buffer area storing the data and the horizontal parity is used for storing newly input data.
【0057】 図1に示される装置では、メモリのリー
ドアドレス発生回路11とライトアドレス発生回路10
を個別に有しているため、入力側からデータの入力中で
あっても、出力すべきデータが入力データを格納すべき
バッファメモリとは異なるメモリにある場合には入力動
作と同時にデータの出力動作が可能である。In the device shown in FIG. 1, the memory read address generation circuit 11 and the write address generation circuit 10
Even if data is being input from the input side, if the data to be output is in a memory different from the buffer memory where the input data is to be stored, the data is output simultaneously with the input operation. Operation is possible.
【0058】また、線41を介して連続して有効な入力
側データ転送要求信号が与えられた場合、バッファ切替
コントローラ9は、使用可能なバッファメモリのエリア
を捜し切替を行うため、連続したデータ受信が可能であ
る。When a valid input-side data transfer request signal is continuously supplied via the line 41, the buffer switching controller 9 searches for an available buffer memory area and performs switching. Reception is possible.
【0059】[0059]
【発明の効果】本発明はインタフェース装置における水
平パリティエラーの障害の原因を容易に判別できるとい
う効果がある。本発明は水平パリティ発生回路や水平パ
リティエラーチェック回路自身の故障も発見できるとい
う効果がある。本発明は、さらにデータ入力およびデー
タ出力をインタフェース装置に対し並行して行なうこと
ができるという効果がある。本発明はバッファに格納さ
れているエラーデータに対する重ね書きを防止し、通常
動作時におけるエラーデータの送出を防止できる。The present invention has the effect that the cause of the horizontal parity error in the interface device can be easily determined. The present invention has an effect that a failure of the horizontal parity generation circuit and the horizontal parity error check circuit itself can be found. The present invention has the further advantage that data input and data output can be performed in parallel to the interface device. According to the present invention, overwriting of error data stored in the buffer can be prevented, and transmission of error data during normal operation can be prevented.
【図1】本発明の一実施例を示す図である。FIG. 1 is a diagram showing one embodiment of the present invention.
【図2】本発明の一実施例の動作を説明するための図で
ある。FIG. 2 is a diagram for explaining the operation of one embodiment of the present invention.
【図3】図1におけるバッファアクセスコントローラ8
の詳細な構成を示す図である。FIG. 3 is a buffer access controller 8 in FIG. 1;
FIG. 3 is a diagram showing a detailed configuration of the embodiment.
【図4】図3におけるレジスタ31−34および73−
76の内容を説明するための図である。FIG. 4 shows registers 31-34 and 73- in FIG.
FIG. 76 is a diagram for describing the contents of 76.
1 入力レジスタ 2 出力レジスタ 3,4 バッファメモリ 5 排他的論理和 6 レジスタ 7 水平パリティエラー検出回路 8 バッファアクセスコントローラ 9 バッファメモリ切替コントローラ 10 メモリライトアドレス発生回路 11 メモリリードアドレス発生回路 12 セレクタ 13 出力レジスタ 14,31,32,33,34,73,74,75,7
6 レジスタ 35,36 セレクタ 37,39 デコーダ 38,70 カウンタ 71 レジスタコントローラ 72 ワードカウンタReference Signs List 1 input register 2 output register 3, 4 buffer memory 5 exclusive OR 6 register 7 horizontal parity error detection circuit 8 buffer access controller 9 buffer memory switching controller 10 memory write address generation circuit 11 memory read address generation circuit 12 selector 13 output register 14, 31, 32, 33, 34, 73, 74, 75, 7
6 register 35, 36 selector 37, 39 decoder 38, 70 counter 71 register controller 72 word counter
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H04L 13/08 H04L 13/08 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 6 Identification code FI H04L 13/08 H04L 13/08
Claims (1)
ックとこのデータブロックに付随するエラーチェックコ
ードとを含む領域を複数格納するバッファメモリ手段
と、 このバッファメモリ手段の前記領域の各々についてエラ
ーの発生を表示するエラーフラグと、前記データブロック のエラーを前記エラーチェックコー
ドで検出すると対応する前記エラーフラグにエラーの発
生を表示させるエラー検出手段と、前記バッファメモリ手段に複数格納された領域のうち前
記エラーフラグが発生を表示する 領域についてのみ前記
バッファメモリ手段への書込みを抑止する格納抑止手段
とを含むことを特徴とする障害検出システム。1. A buffer memory means for storing a plurality of areas including a data block provided from a data transfer path and an error check code associated with the data block, and an error occurrence in each of the areas of the buffer memory means. and the error flag to be displayed, the error detection means for the errors in the data block to display the occurrence of an error in the error flag corresponding to detected by the error check code, before in a region in which a plurality stored in said buffer memory means
And a storage inhibiting means for inhibiting writing to the buffer memory means only in an area where the occurrence of the error flag is indicated .
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