JP2977077B2 - Semiconductor memory device with tree-type capacitor - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体メモリ素子
に係り、詳しくは、主に転送トランジスタと電荷蓄積コ
ンデンサとから成るダイナミックランダムアクセス記憶
装置（ＤＲＡＭ）セルの構造に関するものである。The present invention relates to a semiconductor memory device, and more particularly, to a structure of a dynamic random access memory (DRAM) cell mainly including a transfer transistor and a charge storage capacitor.

【０００２】[0002]

【従来の技術】図１は、ＤＲＡＭ装置のメモリセルの回
路図である。図に示すように、ＤＲＡＭセルは、主に転
送トランジスタＴと電荷蓄積コンデンサＣとにより構成
されている。転送トランジスタＴのソースは、対応する
ビット線ＢＬに接続され、転送トランジスタＴのドレイ
ンは、電荷蓄積コンデンサＣの蓄積電極６に接続されて
いる。また、転送トランジスタＴのゲートは、対応する
ワード線ＷＬに接続され、コンデンサＣの対向電極８
は、定電力電源に接続されている。さらに、蓄積電極６
と対向電極８との間に誘電体膜７が設けられている。FIG. 1 is a circuit diagram of a memory cell of a DRAM device. As shown in the figure, the DRAM cell mainly includes a transfer transistor T and a charge storage capacitor C. The source of the transfer transistor T is connected to the corresponding bit line BL, and the drain of the transfer transistor T is connected to the storage electrode 6 of the charge storage capacitor C. The gate of the transfer transistor T is connected to the corresponding word line WL, and the opposite electrode 8 of the capacitor C is connected.
Are connected to a constant power supply. Further, the storage electrode 6
The dielectric film 7 is provided between the substrate and the counter electrode 8.

【０００３】ＤＲＡＭ作製工程において、記憶容量が１
Ｍ（メガ＝１００万）ビット未満である従来型ＤＲＡＭ
の場合、プレーナ型コンデンサと呼ばれる２次元コンデ
ンサが主に使用されている。プレーナ型コンデンサを用
いたメモリセルを備えたＤＲＡＭの場合、半導体基板の
主表面上に電荷が蓄積されることから、この主表面は、
面積が広くなくてはならない。したがって、このタイプ
のメモリセルは、集積度の高いＤＲＡＭには適していな
い。メモリが４Ｍビット以上のＤＲＡＭのような高集積
ＤＲＡＭに対して、これまでにスタック型またはトレン
チ型コンデンサと呼ばれる３次元コンデンサが導入され
てきた。In a DRAM manufacturing process, a storage capacity of 1
Conventional DRAM with less than M (mega = 1 million) bits
In this case, a two-dimensional capacitor called a planar type capacitor is mainly used. In the case of a DRAM having a memory cell using a planar capacitor, electric charges are accumulated on a main surface of a semiconductor substrate.
The area must be large. Therefore, this type of memory cell is not suitable for a highly integrated DRAM. For a highly integrated DRAM such as a DRAM having a memory of 4 Mbits or more, a three-dimensional capacitor called a stack type or trench type capacitor has been introduced.

【０００４】このスタック型またはトレンチ型コンデン
サによって、同程度の大きさでより大きいメモリが得ら
れるようになった。しかし、記憶容量が６４Ｍビットの
超大規模集積回路（ＶＬＳＩ）などのようなさらに集積
度の高い半導体素子を実現するためには、従来のスタッ
ク型またはトレンチ型のような簡単な３次元構造による
コンデンサでは不充分であることが明らかになった。[0004] Larger memories of similar size have been obtained with such stacked or trench capacitors. However, in order to realize a highly integrated semiconductor device such as a very large scale integrated circuit (VLSI) having a storage capacity of 64 Mbits, a capacitor having a simple three-dimensional structure such as a conventional stack type or trench type is required. Proved inadequate.

【０００５】コンデンサ容量の改善策として、いわゆる
フィン型スタック化コンデンサの使用を挙げることがで
き、このコンデンサは、エマ他の「１６メガおよび６４
メガＤＲＡＭ向け３次元スタック化コンデンサセル（３
−ＤｉｍｅｎｓｉｏｎａｌＳｔａｃｋｅｄ Ｃａｐａｃ
ｉｔｏｒ Ｃｅｌｌ ｆｏｒ １６Ｍ ａｎｄ ６４Ｍ
ＤＲＡＭｓ）」（国際電子デバイス会合（Ｉｎｔｅｒ
ｎａｔｉｏｎａｌＥｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ
Ｍｅｅｔｉｎｇ）、５９２〜５９５頁、１９８８年１２
月号）に開示されている。フィン型スタック化コンデン
サは、複数のスタック化層によるフィン型に延びている
電極および誘電体膜を具備している。フィン型スタック
化コンデンサを備えたＤＲＡＭも、米国特許第５，０７
１，７８３号（タグチ他）、第５，１２６，８１０号
（ゴトウ）、第５，１９６，３６５号（ゴトウ）、第
５，２０６，７８７号（フジオカ）に開示されている。One way to improve the capacitance of a capacitor is to use a so-called fin-type stacked capacitor, which is disclosed in Emma et al.
3D stacked capacitor cell for mega DRAM (3
-Dimensional Stacked Capac
itor Cell for 16M and 64M
DRAMs) "(International Electronic Devices Conference (Inter)
nationalElectron Devices
Meeting), 592-595, December 1988.
Month issue). Finned stacked capacitors include fin-shaped electrodes and a dielectric film with a plurality of stacked layers. DRAMs with finned stacked capacitors are also disclosed in US Pat.
Nos. 1,783 (Taguchi et al.), 5,126,810 (Goto), 5,196,365 (Goto) and 5,206,787 (Fujioka).

【０００６】コンデンサ容量の別の改善策として、いわ
ゆるシリンダー型スタック化コンデンサの使用が挙げら
れ、このコンデンサは、ワカミヤ他の「６４メガビット
ＤＲＡＭ向け新型スタック化コンデンサセル（Ｎｏｖｅ
ｌ Ｓｔａｃｋｅｄ Ｃａｐａｃｉｔｏｒ Ｃｅｌｌ
ｆｏｒ ６４−Ｍｂ ＤＲＡＭ）」（ＶＬＳＩ技術文書
テクノロジーダイジェストに関する１９８９年シンポジ
ウム（１９８９ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ
Ｔｅｃｈｉｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅ
ｃｈｎｃａｌ Ｐａｐｅｒｓ）、６９〜７０頁）に開示
されている。このシリンダー型スタック化コンデンサ
は、シリンダー型に延びている電極および誘電体膜を具
備していることから、電極の表面積が増えている。シリ
ンダー型スタック化コンデンサを備えたＤＲＡＭもま
た、米国特許第５，０７７，６８８号（クマノヤ他）に
開示されている。Another measure for improving the capacitance of the capacitor is to use a so-called cylinder-type stacked capacitor, which is a new type of stacked capacitor cell for Wakamiya et al.
l Stacked Capacitor Cell
for 64-Mb DRAM) "(1989 Symposium on VLSI)
Technology Digest of Te
Chncal Papers), pp. 69-70). Since the cylindrical stacked capacitor includes the electrode and the dielectric film extending in a cylindrical shape, the surface area of the electrode is increased. A DRAM with a stacked cylinder capacitor is also disclosed in U.S. Pat. No. 5,077,688 (Cumanoya et al.).

【０００７】[0007]

【発明が解決しようとする課題】集積度の増加傾向によ
り、平面上のＤＲＡＭセルのサイズ（平面上を占める面
積）をさらに縮小しなければならない。一般に、セルサ
イズの縮小は、電荷蓄積容量（キャパシタンス）の減少
につながるうえ、キャパシタンスの減少に伴って、α線
の発生によりソフトエラーが生じる可能性が高くなる。
そのため、この技術分野では、同じキャパシタンスが得
られると同時に平面上を占める面積がさらに少ない蓄電
コンデンサの新たな構造の設計と、その構造を作成する
適切な方法がなお必要とされている。As the degree of integration increases, the size (area occupying the plane) of a DRAM cell on a plane must be further reduced. In general, a reduction in cell size leads to a reduction in charge storage capacity (capacitance), and the possibility of occurrence of a soft error due to the generation of α rays increases as the capacitance decreases.
Therefore, there is still a need in the art for designing a new structure for a storage capacitor that provides the same capacitance while occupying less area on a plane, and an appropriate method of creating that structure.

【０００８】そこで、本発明は、電荷蓄積面積を広くで
きるツリー型コンデンサを備えた半導体メモリ素子を提
供することを目的とする。Accordingly, an object of the present invention is to provide a semiconductor memory device having a tree-type capacitor capable of increasing the charge storage area.

【０００９】[0009]

【課題を解決するための手段】本発明の前記および他の
目的により、新規の改良型半導体メモリ素子およびその
作製方法を提供する。SUMMARY OF THE INVENTION In accordance with the above and other objects of the present invention, there is provided a new and improved semiconductor memory device and a method of fabricating the same.

【００１０】本発明による半導体メモリ素子は、データ
を表わす電荷を確実に蓄電するためのさらに広い面積を
有するツリー型コンデンサを具備している。このツリー
型コンデンサは、トランク状導電層と１またはそれ以上
のブランチ状導電層とから成る蓄積電極を備えている。
このトランク状導電層は、半導体メモリ素子内の転送ト
ランジスタのソース／ドレイン領域のいずれかひとつに
電気的に接続され、ほぼ垂直である。また、ブランチ状
導電層は、１端がトランク状導電層に接続されており、
その表面積を広くできるような多様な形状に構成するこ
とができる。誘電体層は、トランク状導電層とブランチ
状導電層の露出面とに形成され、ツリー型コンデンサの
対向電極として働く誘電体層の上にオーバーレイ導電層
が形成される。A semiconductor memory device according to the present invention includes a tree-type capacitor having a larger area for securely storing electric charges representing data. The tree-type capacitor includes a storage electrode comprising a trunk-like conductive layer and one or more branch-like conductive layers.
The trunk-like conductive layer is electrically connected to one of the source / drain regions of the transfer transistor in the semiconductor memory device and is substantially vertical. The branch-like conductive layer has one end connected to the trunk-like conductive layer,
It can be configured in various shapes that can increase its surface area. The dielectric layer is formed on the exposed surface of the trunk-like conductive layer and the branch-like conductive layer, and the overlay conductive layer is formed on the dielectric layer serving as a counter electrode of the tree-type capacitor.

【００１１】本発明による半導体メモリ素子の作製方法
には、基板と、基板にソース／ドレイン領域を備えた転
送トランジスタと、ソース／ドレイン領域のいずれかひ
とつに電気的に接続されているツリー型コンデンサとが
含まれている。基板上には、転送トランジスタを覆う絶
縁層が形成される。さらに、絶縁層を貫通してソース／
ドレイン領域のいずれかひとつと電気的に接続できるよ
うに、トランク状導電層が形成される。トランク状導電
層の上には、導電層が形成される。次に、トランク状導
電層および第１導電層と電気的に接続される別の導電層
が形成される。また、ブランチ状導電層を形成できるよ
うに第１および第２導電層の選択部分にエッチングが施
され、トランク状導電層とブランチ状導電層との組み合
わせにより、ツリー型コンデンサの蓄積電極が画定され
る。ブランチ状導電層の露出面に誘電体層が形成された
後、誘電体層の上には、さらに導電層が形成されて、電
荷蓄積コンデンサの対向電極として機能する。According to the method of fabricating a semiconductor memory device of the present invention, a substrate, a transfer transistor having a source / drain region in the substrate, and a tree-type capacitor electrically connected to one of the source / drain regions are provided. And are included. An insulating layer covering the transfer transistor is formed over the substrate. In addition, the source /
A trunk-like conductive layer is formed so that it can be electrically connected to any one of the drain regions. A conductive layer is formed on the trunk-like conductive layer. Next, another conductive layer electrically connected to the trunk-like conductive layer and the first conductive layer is formed. Also, selected portions of the first and second conductive layers are etched to form a branch-like conductive layer, and the combination of the trunk-like conductive layer and the branch-like conductive layer defines a storage electrode of the tree-type capacitor. You. After the dielectric layer is formed on the exposed surface of the branch-like conductive layer, a conductive layer is further formed on the dielectric layer to function as a counter electrode of the charge storage capacitor.

【００１２】本発明による半導体メモリ素子の実施の形
態の１つには、転送トランジスタを覆っている基板上に
第１絶縁層を形成するものがある。次に、この実施の形
態によれば、第１絶縁層の上に少なくともトランク状導
電層が形成されることにより、トランク状導電層が第１
絶縁層を貫通してソース／ドレイン領域のいずれかひと
つと電気的に接続できるようになる。次に、トランク状
導電層、さらに第１絶縁層の上に第１導電層が形成され
た後、トランク状導電導上の第１導電層の選択部分が除
去される。さらに、トランク状導電層および第１導電層
と電気的に接続される第２導電層が形成される。第１お
よび第２導電層の選択部分にエッチングが施されてブラ
ンチ状導電層が形成されることにより、トランク状導電
層とブランチ状導電層が組み合わされ、ツリー型コンデ
ンサの蓄積電極が画定される。さらに、ブランチ状導電
層の露出面に誘電体層が形成された後、誘電体層の上に
第３導電層が形成され、電荷蓄積コンデンサの対向電極
として働く。In one embodiment of the semiconductor memory device according to the present invention, a first insulating layer is formed on a substrate covering a transfer transistor. Next, according to this embodiment, at least the trunk-like conductive layer is formed on the first insulating layer, so that the trunk-like conductive layer becomes the first conductive layer.
Through the insulating layer, it becomes possible to electrically connect to any one of the source / drain regions. Next, after a first conductive layer is formed on the trunk-shaped conductive layer and further on the first insulating layer, a selected portion of the first conductive layer on the trunk-shaped conductive layer is removed. Further, a second conductive layer electrically connected to the trunk conductive layer and the first conductive layer is formed. Etching is performed on selected portions of the first and second conductive layers to form a branch-like conductive layer, so that the trunk-like conductive layer and the branch-like conductive layer are combined to define a storage electrode of the tree-type capacitor. . Further, after a dielectric layer is formed on the exposed surface of the branch-like conductive layer, a third conductive layer is formed on the dielectric layer and serves as a counter electrode of the charge storage capacitor.

【００１３】[0013]

【発明の実施の形態】本発明の他の目的と特徴と利益
は、好適であると同時に非限定的な実施例に関する次の
詳細な説明によって明らかになるであろう。後述する添
付図面を参照しながら以下に説明する。Other objects, features and advantages of the present invention will become apparent from the following detailed description of the preferred but non-limiting embodiments. This will be described below with reference to the accompanying drawings described below.

【００１４】（実施の形態１）図２〜図８を参照しなが
ら、本発明によるツリー型電荷蓄積コンデンサを備えた
半導体メモリ素子の第１の実施形態について説明する。
半導体メモリ素子の本実施形態は、本発明による半導体
メモリ素子を作製する第１の好適な方法により製造され
る。(Embodiment 1) A first embodiment of a semiconductor memory device provided with a tree-type charge storage capacitor according to the present invention will be described with reference to FIGS.
This embodiment of the semiconductor memory device is manufactured by a first preferred method of manufacturing a semiconductor memory device according to the present invention.

【００１５】図２について説明すると、シリコン基板１
０の表面が、ロコス（ＬＯＣＯＳ：シリコン選択酸化
法）法により熱酸化され、これにより、例えば、厚さが
約３０００オングストロームのフィールド酸化膜１２が
形成される。次に、シリコン基板１０を熱酸化処理する
ことにより、例えば、厚さ約１５０オングストロームの
ゲート酸化膜１４が形成される。その後、化学的気相成
長法（ＣＶＤ）や減圧ＣＶＤ（ＬＰＣＶＤ）により、例
えば、厚さ約２０００オングストロームのポリシリコン
膜が、シリコン基板１０の表面全体に蒸着される。導電
率の高いポリシリコン膜を実現するためには、リンイオ
ンなどの適切な不純物がポリシリコン膜に拡散される。
ポリシリコン膜の導電率をさらに高くするためには、ポ
リシリコン膜上に、例えば、耐熱金属層が蒸着された
後、アニール工程を経てポリサイドを形成する。この耐
熱金属層は、例えば、約２０００オングストロームの厚
さに蒸着されたタングステン（Ｗ）層でもよい。次に、
図２に示すように、従来のホトリソグラフィならびにエ
ッチング工程により、ウェハ上にワード線ＷＬ１〜ＷＬ
４として機能するポリシリコン金属被膜層を画定し形成
する。さらに、ワード線ＷＬ１〜ＷＬ４をマスクとして
用い、ウェハ上にイオン注入工程が施され、例えば、エ
ネルギー７０ＫｅＶおよび濃度約１×１０¹⁵原子／ｃｍ
² により、シリコン基板１０に（ヒ素イオンなどの）不
純物が拡散される。このイオン注入を行った結果、ドレ
イン領域１６ａおよび１６ｂとソース領域１８ａおよび
１８ｂとがシリコン基板１０に形成される。Referring to FIG. 2, the silicon substrate 1
The 0 surface is thermally oxidized by a LOCOS (silicon selective oxidation method) method, thereby forming a field oxide film 12 having a thickness of, for example, about 3000 angstroms. Next, by subjecting the silicon substrate 10 to a thermal oxidation process, a gate oxide film 14 having a thickness of, for example, about 150 Å is formed. Thereafter, a polysilicon film having a thickness of, for example, about 2000 angstroms is deposited on the entire surface of the silicon substrate 10 by chemical vapor deposition (CVD) or low pressure CVD (LPCVD). In order to realize a polysilicon film having high conductivity, appropriate impurities such as phosphorus ions are diffused into the polysilicon film.
In order to further increase the conductivity of the polysilicon film, for example, after a heat-resistant metal layer is deposited on the polysilicon film, a polycide is formed through an annealing process. The refractory metal layer may be, for example, a tungsten (W) layer deposited to a thickness of about 2000 angstroms. next,
As shown in FIG. 2, word lines WL1 to WL are formed on a wafer by a conventional photolithography and etching process.
Define and form a polysilicon metallization layer that will function as 4. Further, an ion implantation process is performed on the wafer using the word lines WL1 to WL4 as a mask, for example, at an energy of 70 KeV and a concentration of about 1 × 10 ¹⁵ atoms / cm 2.
² diffuses impurities (such as arsenic ions) into the silicon substrate 10. As a result of the ion implantation, drain regions 16a and 16b and source regions 18a and 18b are formed on silicon substrate 10.

【００１６】次に、図３について説明する。次の段階で
は、ＣＶＤ法により、例えば、ホウ素リンケイ酸ガラス
（ＢＰＳＧ）層などの平坦化絶縁層２０を、例えば、約
７０００オングストローム厚さになるまで蒸着する。さ
らに、同じ方法によって、平坦化絶縁層２０上に窒化シ
リコン層などのエッチング保護層２２を、例えば、約１
０００オングストロームの厚さになるまで蒸着する。そ
の後、従来のホトリソグラフィならびにエッチング工程
により、エッチング保護層２２および平坦化絶縁層２０
の選択部分を画定および食刻し、エッチング保護層２２
の上面からドレイン領域１６ａおよび１６ｂの表面にか
けて蓄積電極コンタクトホール２４ａおよび２４ｂを形
成する。さらに、ウェハ上に、例えば、７０００オング
ストローム厚さに厚膜ポリシリコン層が蒸着される。こ
の厚膜ポリシリコン層は、ヒ素イオンなどの不純物をさ
らに拡散させ、導電率を高めることができる。その後、
この厚膜ポリシリコン層に、従来のホトリソグラフィな
らびにエッチング工程を用いて、ドレイン領域１６ａお
よび１６ｂの表面から蓄積電極コンタクトホール２４ａ
および２４ｂを垂直に貫通するポリシリコン柱２６ａお
よび２６ｂを画定ならびに形成する。その結果、２本の
ポリシリコン柱２６ａおよび２６ｂの間に凹部２５が画
定される。ポリシリコン柱２６ａおよび２６ｂは、本発
明によるツリー型コンデンサの蓄積電極内のトランク状
導電層として用いられる。Next, FIG. 3 will be described. In the next step, a planarizing insulating layer 20, such as a borophosphosilicate glass (BPSG) layer, is deposited by CVD, for example, to a thickness of, for example, about 7000 Angstroms. Further, an etching protection layer 22 such as a silicon nitride layer is formed on the planarization insulating
Deposit to a thickness of 000 angstroms. Thereafter, the etching protection layer 22 and the planarizing insulating layer 20 are formed by a conventional photolithography and etching process.
And etching selected portions of the etching protection layer 22
Storage electrode contact holes 24a and 24b are formed from the upper surface to the surfaces of the drain regions 16a and 16b. Further, a thick polysilicon layer is deposited on the wafer to a thickness of, for example, 7000 Å. This thick polysilicon layer can further diffuse impurities such as arsenic ions and increase the conductivity. afterwards,
Using conventional photolithography and etching steps, the thick polysilicon layer is formed from the surfaces of the drain regions 16a and 16b to the storage electrode contact holes 24a.
And 24b are defined and formed vertically through polysilicon columns 26a and 26b. As a result, a recess 25 is defined between the two polysilicon pillars 26a and 26b. The polysilicon pillars 26a and 26b are used as trunk-like conductive layers in the storage electrode of the tree-type capacitor according to the present invention.

【００１７】今度は、図４について説明する。次の段階
では、ＣＶＤ法を繰り返し用いて、第１絶縁層２８、ポ
リシリコン層３０、および第２絶縁層３２がウェハ上に
順次形成される。第１および第２絶縁層２８および３２
は、酸化シリコン層であることが好ましい。第１絶縁層
２８およびポリシリコン層３０は、それぞれ、例えば、
約１０００オングストロームの厚さに蒸着される。第２
絶縁層３２は、２本のポリシリコン柱２６ａおよび２６
ｂ間の凹部２５を最低限度満たすだけの厚さに蒸着した
方がよい。本実施形態において、その厚さは少なくとも
約７０００オングストロームである。さらに、ヒ素（Ａ
ｓ）イオンなどの不純物をポリシリコン層３０に拡散さ
せて導電性を高めることができる。Referring now to FIG. In the next stage, the first insulating layer 28, the polysilicon layer 30, and the second insulating layer 32 are sequentially formed on the wafer by repeatedly using the CVD method. First and second insulating layers 28 and 32
Is preferably a silicon oxide layer. The first insulating layer 28 and the polysilicon layer 30 are, for example,
Deposited to a thickness of about 1000 angstroms. Second
The insulating layer 32 includes two polysilicon pillars 26a and 26
It is preferable that the vapor deposition be performed to a thickness that satisfies the minimum of the concave portion 25 between b. In this embodiment, the thickness is at least about 7000 angstroms. In addition, arsenic (A
s) Impurities such as ions can be diffused into the polysilicon layer 30 to increase conductivity.

【００１８】次に図５について説明すると、次の段階に
おいて、図４のウェハ表面に化学機械研磨（ＣＭＰ）が
施され、ポリシリコン柱２６ａおよび２６ｂの上部が研
磨される。Referring now to FIG. 5, in the next stage, the wafer surface of FIG. 4 is subjected to chemical mechanical polishing (CMP) to polish the upper portions of the polysilicon columns 26a and 26b.

【００１９】図６について説明すると、次の段階におい
て、ウェハ上に、例えば、約７０００オングストローム
厚さになるまでポリシリコン層３４が蒸着される。さら
に、ヒ素（Ａｓ）などの不純物がポリシリコン層３４に
拡散され、導電性を高めることができる。その後、ウェ
ハ上に従来のホトリソグラフィならびにエッチング工程
により、ポリシリコン層３４、第２絶縁層３２、および
ポリシリコン層３０の選択部分が食刻される。この工程
が行われた結果、ポリシリコン層３４が別々のセクショ
ン３４ａおよび３４ｂに分割され、ポリシリコン層３０
は、別々のセクション３０ａおよび３０ｂに分割され
る。このセクション３４ａ、３４ｂ、および３０ａ、３
０ｂは、本発明によるツリー型コンデンサの蓄積電極に
おけるブランチ状導電層として用いられる。区別するた
めに、本明細書では、ポリシリコンセクション３４ａお
よび３４ｂを「上部ブランチ状導電層」と呼び、ポリシ
リコンセクション３０ａおよび３０ｂを「吊下形ブラン
チ状導電層」と呼ぶことにする。Referring to FIG. 6, in the next step, a polysilicon layer 34 is deposited on the wafer, for example, to a thickness of about 7000 angstroms. Further, impurities such as arsenic (As) are diffused into the polysilicon layer 34, so that the conductivity can be increased. Thereafter, selected portions of polysilicon layer 34, second insulating layer 32, and polysilicon layer 30 are etched on the wafer by conventional photolithography and etching processes. As a result of this step, the polysilicon layer 34 is divided into separate sections 34a and 34b and the polysilicon layer 30
Is divided into separate sections 30a and 30b. This section 34a, 34b and 30a, 3
Ob is used as a branch-like conductive layer in the storage electrode of the tree-type capacitor according to the present invention. For distinction, the polysilicon sections 34a and 34b are referred to herein as "upper branch conductive layers" and the polysilicon sections 30a and 30b are referred to as "suspended branch conductive layers".

【００２０】図７について説明すると、次の段階では、
エッチング終点としてエッチング保護層２２を備えたウ
ェハ上にウェットエッチングが施され、露出している絶
縁層３２および２８が除去される。以上により、ウェハ
上のＤＲＡＭのツリー型コンデンサ向け蓄積電極の形成
は完了する。Referring to FIG. 7, in the next stage,
Wet etching is performed on the wafer provided with the etching protection layer 22 as an etching end point, and the exposed insulating layers 32 and 28 are removed. Thus, the formation of the storage electrode for the DRAM tree-type capacitor on the wafer is completed.

【００２１】図７に示すように、このようにして形成さ
れる蓄積電極は、トランク状ポリシリコン層２６ａおよ
び２６ｂ、上部ブランチ状ポリシリコン層３４ａおよび
３４ｂ、ほぼＬ字形の吊下形ブランチ状ポリシリコン層
３０ａおよび３０ｂによって構成される。トランク状ポ
リシリコン層２６ａおよび２６ｂは、ＤＲＡＭ内の転送
トランジスタのドレイン領域１６ａおよび１６ｂにそれ
ぞれ電気的に接続されている。上部ブランチ状ポリシリ
コン層３４ａおよび３４ｂは、中間部がトランク状ポリ
シリコン層２６ａおよび２６ｂの上部に連結されてお
り、このポリシリコン層に対してほぼ直角に配置されて
いる。ほぼＬ字形の吊下形ブランチ状ポリシリコン層３
０ａおよび３０ｂは、それぞれ、上部ブランチ状ポリシ
リコン層３４ａおよび３４ｂの下から既定の距離だけ下
方に延びてから水平方向に角度を変えている。As shown in FIG. 7, the storage electrodes thus formed include trunk-like polysilicon layers 26a and 26b, upper branch-like polysilicon layers 34a and 34b, and a substantially L-shaped suspended branch-like polysilicon. It is constituted by silicon layers 30a and 30b. Trunk-shaped polysilicon layers 26a and 26b are electrically connected to drain regions 16a and 16b of transfer transistors in the DRAM, respectively. The upper branch-like polysilicon layers 34a and 34b have an intermediate portion connected to the upper portions of the trunk-like polysilicon layers 26a and 26b, and are arranged substantially perpendicular to the polysilicon layers. A substantially L-shaped suspended branch-like polysilicon layer 3
Oa and 30b extend downward a predetermined distance below the upper branch polysilicon layers 34a and 34b, respectively, and then change the angle in the horizontal direction.

【００２２】図８について説明すると、次の段階では、
誘電体膜３６ａおよび３６ｂが、それぞれツリー状蓄積
電極（２６ａ、３０ａ、３４ａ）および（２６ｂ、３０
ｂ、３４ｂ）上に形成される。誘電体膜３６ａおよび３
６ｂは、例えば、二酸化シリコン（ＳｉＯ₂ ）、窒化シ
リコン、ＮＯ（窒化シリコン／二酸化シリコン）、ＯＮ
Ｏ（二酸化シリコン／窒化シリコン／二酸化シリコン）
などの誘電体により形成可能である。次に、蓄積電極
（２６ａ、３０ａ、３４ａおよび２６ｂ、３０ｂ、３４
ｂ）に対向するポリシリコンの対向電極３８が誘電体膜
３６ａおよび３６ｂ上に形成される。対向電極３８の形
成工程は、ＣＶＤ法により、ポリシリコン層を、例え
ば、約１０００オングストローム厚さに蒸着する第１の
段階と、Ｎ型不純物をポリシリコン層に拡散して導電率
を高める第２の段階と、従来のホトリソグラフィならび
にエッチング工程によりポリシリコン層の選択部分を画
定し食刻する最終段階とから成る。以上で、ＤＲＡＭ内
のツリー型コンデンサの作製は完了する。Referring to FIG. 8, in the next stage,
The dielectric films 36a and 36b form tree-shaped storage electrodes (26a, 30a, 34a) and (26b, 30a), respectively.
b, 34b). Dielectric films 36a and 3
6b is, for example, silicon dioxide (SiO ₂ ), silicon nitride, NO (silicon nitride / silicon dioxide), ON
O (silicon dioxide / silicon nitride / silicon dioxide)
And the like. Next, the storage electrodes (26a, 30a, 34a and 26b, 30b, 34
A counter electrode 38 of polysilicon facing b) is formed on the dielectric films 36a and 36b. The step of forming the counter electrode 38 includes a first step of depositing a polysilicon layer to a thickness of, for example, about 1000 angstroms by a CVD method, and a second step of diffusing N-type impurities into the polysilicon layer to increase conductivity. And a final step of defining and etching selected portions of the polysilicon layer by conventional photolithography and etching processes. Thus, the fabrication of the tree-type capacitor in the DRAM is completed.

【００２３】ＤＲＡＭチップの作製を完了するには、引
き続き、ビット線の作製段階と、パッドの接着段階と、
相互接続段階と、パッシベーション段階と、パッケージ
段階とを経なければならない。ただし、これらの各段階
は、従来技術しか含んでおらず、本発明の精神とは無関
係であることから、その詳細な説明はここでは省略す
る。In order to complete the fabrication of the DRAM chip, the steps of fabricating a bit line, bonding a pad,
It must go through an interconnect phase, a passivation phase, and a packaging phase. However, since each of these steps includes only the prior art and has no relation to the spirit of the present invention, a detailed description thereof will be omitted here.

【００２４】（実施の形態２）前述した第１の実施形態
において、開示されたツリー型コンデンサには、上部ブ
ランチ状導電層（例えば、ポリシリコン層３４ａ、３４
ｂ）の下に吊下形ブランチ（例えば、ブランチ状ポリシ
リコン層３０ａ、３０ｂ）を１対だけ設けている。しか
しながら、吊下形ブランチの数は１つに限られておら
ず、２以上であってもよい。本発明の第２の実施形態
は、２対の吊下形ブランチによる導電層を備えたツリー
型コンデンサであり、以下に、図９〜図１２を参照しな
がら説明する。(Embodiment 2) In the above-described first embodiment, the disclosed tree-type capacitor includes an upper branch-like conductive layer (for example, polysilicon layers 34a and 34).
Under b), only one pair of hanging branches (for example, branch-like polysilicon layers 30a, 30b) are provided. However, the number of hanging branches is not limited to one, and may be two or more. The second embodiment of the present invention is a tree-type capacitor provided with a conductive layer of two pairs of hanging branches, which will be described below with reference to FIGS.

【００２５】第２の実施形態のツリー型コンデンサは、
図３のウェハ構造によるものである。図３のものと同一
の図９〜図１２の要素には、同じ符号が付けられてい
る。The tree type capacitor of the second embodiment is
This is based on the wafer structure shown in FIG. Elements in FIGS. 9 to 12 that are the same as those in FIG. 3 have the same reference numerals.

【００２６】図３と共に図９について説明する。ここで
は、ＣＶＤ法を用いて、図３のウェハ上に、第１絶縁層
４０、第１ポリシリコン層４２、第２絶縁層４４、第２
ポリシリコン層４６、および第３絶縁層４８などの絶縁
層とポリシリコン層とが交互に順次形成される。絶縁層
４０、４４、４８は、酸化シリコンなどの絶縁材により
形成される。絶縁層４０および４４とポリシリコン層４
２および４６とは、それぞれ、例えば、約１０００オン
グストローム厚さに蒸着され、絶縁層４８は、例えば、
約７０００オングストローム厚さに蒸着される。さら
に、ポリシリコン層４２および４６は、ヒ素（Ａｓ）イ
オンなどの不純物を拡散し、導電率を高めることができ
る。FIG. 9 will be described with reference to FIG. Here, the first insulating layer 40, the first polysilicon layer 42, the second insulating layer 44, and the second insulating layer 44 are formed on the wafer of FIG.
Insulating layers such as the polysilicon layer 46 and the third insulating layer 48 and the polysilicon layer are alternately formed sequentially. The insulating layers 40, 44, and 48 are formed of an insulating material such as silicon oxide. Insulating layers 40 and 44 and polysilicon layer 4
2 and 46 are each deposited, for example, to a thickness of about 1000 Å, and the insulating layer 48 is
Deposited to about 7000 Angstroms thickness. In addition, the polysilicon layers 42 and 46 can diffuse impurities such as arsenic (As) ions and increase the conductivity.

【００２７】次に、図１０について説明すると、次の段
階では、図９に示すウェハ表面にＣＭＰ法が適用され、
ポリシリコン柱２６ａおよび２６ｂの上部が露出するま
でウェハの上部が除去される。Next, referring to FIG. 10, in the next stage, the CMP method is applied to the wafer surface shown in FIG.
The top of the wafer is removed until the tops of the polysilicon columns 26a and 26b are exposed.

【００２８】次に図１１ついて説明すると、次の段階に
おいて、ウェハ上に、ポリシリコン層５０が、例えば、
約１０００オングストロームの厚さに蒸着される。さら
に、ポリシリコン層５０は、ヒ素（Ａｓ）イオンなどの
不純物を拡散することにより、導電率を高めることがで
きる。その後、従来のホトリソグラフィならびにエッチ
ング工程をウェハ上に施して、ポリシリコン層５０、第
３絶縁層４８、第２ポリシリコン層４６、第２絶縁層４
４、および第１ポリシリコン層４２の選択部分を画定し
食刻する。この工程により、ポリシリコン層５０は個々
のセクション５０ａおよび５０ｂに、ポリシリコン層４
６は個々のセクション４６ａおよび４６ｂに、さらに、
ポリシリコン層４２は個々のセクション４２ａおよび４
２ｂに切断される。以上のセクション５０ａ、５０ｂ、
４６ａ、４６ｂ、４２ａ、４２ｂは、本発明によるツリ
ー型コンデンサの蓄積電極のブランチ状導電層として用
いられる。本明細書では、区別するために、ポリシリコ
ンセクション５０ａおよび５０ｂを「上部ブランチ状導
電層」と呼び、ポリシリコンセクション４６ａ、４６
ｂ、４２ａ、４２ｂを「吊下形ブランチ状導電層」と呼
ぶことにする。Referring now to FIG. 11, in the next stage, a polysilicon layer 50 is formed on the wafer, for example,
Deposited to a thickness of about 1000 angstroms. Furthermore, the conductivity of the polysilicon layer 50 can be increased by diffusing impurities such as arsenic (As) ions. Thereafter, a conventional photolithography and etching process is performed on the wafer to form the polysilicon layer 50, the third insulating layer 48, the second polysilicon layer 46, and the second insulating layer 4.
4 and select portions of the first polysilicon layer 42 are defined and etched. By this step, the polysilicon layer 50 is divided into the individual sections 50a and 50b by the polysilicon layer 4.
6 includes individual sections 46a and 46b,
The polysilicon layer 42 has individual sections 42a and 4a.
2b. The above sections 50a, 50b,
46a, 46b, 42a and 42b are used as branch-like conductive layers of storage electrodes of the tree-type capacitor according to the present invention. For purposes of this specification, the polysilicon sections 50a and 50b will be referred to as "upper branch conductive layers" and will be referred to as polysilicon sections 46a, 46a, 46b.
b, 42a and 42b will be referred to as "suspended branch-shaped conductive layers".

【００２９】次に、エッチング保護層２２をエッチング
終点として、ウェハ上にウェットエッチングが施され、
露出している絶縁層４０、４４、４８が除去される。以
上で、ウェハにおけるＤＲＡＭセルのツリー型コンデン
サのための蓄積電極の形成が完了する。Next, wet etching is performed on the wafer using the etching protection layer 22 as an etching end point.
The exposed insulating layers 40, 44, 48 are removed. Thus, formation of the storage electrode for the tree-type capacitor of the DRAM cell on the wafer is completed.

【００３０】図１１に示すように、このように形成され
た蓄積電極は、トランク状ポリシリコン層２６ａおよび
２６ｂ、上部ブランチ状ポリシリコン層５０ａおよび５
０ｂ、ほぼＬ字形の吊下形ブランチ状ポリシリコン層４
２ａ、４６ａ、および４２ｂ、４６ｂにより構成されて
いる。トランク状ポリシリコン層２６ａおよび２６ｂ
は、それぞれ、ＤＲＡＭの転送トランジスタのドレイン
領域１６ａおよび１６ｂに電気的に接続されている。上
部ブランチ状ポリシリコン層５０ａおよび５０ｂは、ト
ランク状ポリシリコン層２６ａおよび２６ｂの上部に連
結され、このポリシリコン層２６ａおよび２６ｂに対し
てほぼ直角に配置されている。２対のほぼＬ字形の吊下
形ブランチ状ポリシリコン層４６ａ、４２ａ、および４
６ｂ、４２ｂは、それぞれ上部ブランチ状ポリシリコン
層５０ａおよび５０ｂの下から既定距離だけ下方に延び
てから水平方向に屈曲している。As shown in FIG. 11, the storage electrode thus formed is composed of trunk-like polysilicon layers 26a and 26b and upper branch-like polysilicon layers 50a and 50a.
0b, L-shaped suspended branch-like polysilicon layer 4
2a, 46a and 42b, 46b. Trunk-like polysilicon layers 26a and 26b
Are electrically connected to the drain regions 16a and 16b of the transfer transistor of the DRAM, respectively. The upper branch-like polysilicon layers 50a and 50b are connected to the upper portions of the trunk-like polysilicon layers 26a and 26b, and are disposed substantially perpendicular to the polysilicon layers 26a and 26b. Two pairs of substantially L-shaped suspended branch polysilicon layers 46a, 42a, and 4
6b and 42b extend downward by a predetermined distance from below the upper branch-like polysilicon layers 50a and 50b, respectively, and then bend in the horizontal direction.

【００３１】次に、図１２について説明すると、次の段
階では、ツリー状蓄積電極５０ａ、４６ａ、４２ａ、お
よび５０ｂ４６ｂ、４２ｂ上に、それぞれ誘電体膜５２
ａおよび５２ｂが形成される。さらに、誘電体膜５２ａ
および５２ｂ上に対向ポリシリコン電極５４が形成され
る。対向電極５４の形成工程は、ＣＶＤ法によりポリシ
リコン層を蒸着する第１段階と、Ｎ型不純物をポリシリ
コン層に拡散してその導電率を高める第２段階と、従来
のホトリソグラフィならびにエッチング工程によりポリ
シリコン層の選択部分を食刻する最終段階とから成る。
これにより、ＤＲＡＭ内のツリー型コンデンサの作製が
完了する。Referring now to FIG. 12, in the next stage, the dielectric film 52 is formed on the tree-shaped storage electrodes 50a, 46a, 42a and 50b 46b, 42b, respectively.
a and 52b are formed. Further, the dielectric film 52a
And 52b, an opposing polysilicon electrode 54 is formed. The step of forming the counter electrode 54 includes a first step of depositing a polysilicon layer by a CVD method, a second step of diffusing N-type impurities into the polysilicon layer to increase its conductivity, and a conventional photolithography and etching step. A final step of etching selected portions of the polysilicon layer.
Thus, the fabrication of the tree-type capacitor in the DRAM is completed.

【００３２】（実施の形態３）上述の第１および第２の
実施形態において、トランク状導電層に最も近い吊下形
ブランチの１対は、その下にある下部エッチング保護層
（例えば、エッチング保護層２２）から離間している。
しかし、本発明は、このような構造に限定されているわ
けではない。本発明の第３の実施形態は、エッチング保
護層と接するトランク状導電層に最も近い１対の吊下形
ブランチを備えたツリー型コンデンサを具備しており、
この第３の実施形態について、図１３〜図１５を参照し
ながら以下に説明する。(Embodiment 3) In the above-described first and second embodiments, a pair of hanging branches closest to the trunk-like conductive layer is provided with a lower etching protection layer (for example, etching protection layer) thereunder. Layer 22).
However, the present invention is not limited to such a structure. A third embodiment of the present invention comprises a tree-type capacitor with a pair of suspended branches closest to the trunk-like conductive layer in contact with the etch protection layer,
The third embodiment will be described below with reference to FIGS.

【００３３】第３の実施形態のツリー型コンデンサも、
図３の構造に基づいている。図３のものと同一の図１３
〜図１５の要素には、同じ符号が付けられている。The tree-type capacitor of the third embodiment is also
It is based on the structure of FIG. FIG. 13 identical to that of FIG.
15 are assigned the same reference numerals.

【００３４】まず初めに図３と共に図１３について説明
すると、ＣＶＤ法により、第１ポリシリコン層５６、第
１絶縁層５８、第２ポリシリコン層６０、および第２絶
縁層６２などの絶縁層とポリシリコン層が交互に順次形
成される。Referring first to FIG. 13 together with FIG. 3, the insulating layer such as the first polysilicon layer 56, the first insulating layer 58, the second polysilicon layer 60, and the second insulating layer 62 is formed by the CVD method. Polysilicon layers are formed alternately and sequentially.

【００３５】次に図１４について説明すると、図１３の
ウェハ表面上にＣＭＰ工程が施されることにより、ポリ
シリコン柱２６ａおよび２６ｂの上部に横たわる第１ポ
リシリコン層５６の最上部表面が露出するまで、また
は、ポリシリコン柱２６ａおよび２６ｂの上部が露出す
るまで、ウェハの上部が取り除かれる。Referring now to FIG. 14, the uppermost surface of the first polysilicon layer 56 overlying the polysilicon pillars 26a and 26b is exposed by performing a CMP process on the wafer surface of FIG. Or the top of the wafer is removed until the tops of the polysilicon pillars 26a and 26b are exposed.

【００３６】次に、図１５について説明すると、次の段
階では、ポリシリコン層６４がウェハ上に蒸着される。
その後、ウェハ上に従来のホトリソグラフィならびにエ
ッチング工程が施され、ポリシリコン層５６、６０、お
よび６４の選択部分が画定され食刻される。この工程に
より、ポリシリコン層５６は、個々のセクション５６ａ
および５６ｂに、ポリシリコン層６０は個々のセクショ
ン６０ａおよび６０ｂに、ポリシリコン層６４は個々の
セクション６４ａおよび６４ｂに切断される。これらの
セクション５６ａ、５６ｂ、６０ａ、６０ｂ、６４ａ、
および６４ｂは、本発明によるツリー型コンデンサの蓄
積電極内のブランチ状導電層として用いられる。Referring now to FIG. 15, in the next step, a polysilicon layer 64 is deposited on the wafer.
Thereafter, a conventional photolithography and etching process is performed on the wafer to define and etch selected portions of the polysilicon layers 56, 60 and 64. By this step, the polysilicon layer 56 is separated into individual sections 56a.
And 56b, the polysilicon layer 60 is cut into individual sections 60a and 60b, and the polysilicon layer 64 is cut into individual sections 64a and 64b. These sections 56a, 56b, 60a, 60b, 64a,
And 64b are used as branch-like conductive layers in the storage electrode of the tree-type capacitor according to the present invention.

【００３７】次に、エッチング保護層をエッチング終点
として、ウェハ上にウェットエッチングが施され、露出
している絶縁層５８および６２が除去される。これによ
り、ウェハにおけるＤＲＡＭセルのツリー型コンデンサ
用蓄積電極の形成が完了する。Next, wet etching is performed on the wafer using the etching protection layer as an etching end point, and the exposed insulating layers 58 and 62 are removed. Thus, the formation of the storage electrode for the tree-type capacitor of the DRAM cell on the wafer is completed.

【００３８】図１５に示すように、このように形成され
た蓄積電極は、トランク状ポリシリコン層２６ａおよび
２６ｂと、上部ブランチ状ポリシリコン層６４ａおよび
６４ｂと、２対のほぼＬ字形吊下形ブランチ状ポリシリ
コン層５６ａ、６０ａ、および５６ｂ、６０ｂにより構
成されている。トランク状ポリシリコン層２６ａおよび
２６ｂは、ＤＲＡＭ内の転送トランジスタのドレイン領
域１６ａおよび１６ｂにそれぞれ電気的に接続されてい
る。上部ブランチ状ポリシリコン層６４ａおよび６４ｂ
は、トランク状ポリシリコン層２６ａおよび２６ｂの上
部に連結され、ポリシリコン層２６ａおよび２６ｂに対
してほぼ直角に配置されている。２対のほぼＬ字形の吊
下形ブランチ状ポリシリコン層５６ａ、６０ａ、およ
び、５６ｂ、６０ｂは、それぞれブランチ状ポリシリコ
ン層６４ａおよび６４ｂの下から既定距離だけ下方に延
びた後、水平方向に屈曲している。本実施形態が前述の
実施形態と際だって異なる点は、ほぼＬ字形の吊下形ブ
ランチ状ポリシリコン層５６ａおよび５６ｂの対の水平
セグメントが、それぞれエッチング保護層２２と接触し
ている点である。As shown in FIG. 15, the storage electrode thus formed is composed of trunk-like polysilicon layers 26a and 26b, upper branch-like polysilicon layers 64a and 64b, and two pairs of substantially L-shaped hanging types. It is composed of branch-like polysilicon layers 56a, 60a and 56b, 60b. Trunk-shaped polysilicon layers 26a and 26b are electrically connected to drain regions 16a and 16b of transfer transistors in the DRAM, respectively. Upper Branched Polysilicon Layers 64a and 64b
Are connected to the upper portions of the trunk-like polysilicon layers 26a and 26b, and are disposed substantially perpendicular to the polysilicon layers 26a and 26b. The two pairs of substantially L-shaped suspended branch polysilicon layers 56a, 60a and 56b, 60b extend a predetermined distance below the branch polysilicon layers 64a and 64b, respectively, and then extend horizontally. It is bent. The present embodiment is significantly different from the above-described embodiment in that a pair of horizontal segments of a substantially L-shaped suspended branch-shaped polysilicon layer 56a and 56b are in contact with the etching protection layer 22, respectively. .

【００３９】（実施の形態４）第４の実施形態は、前述
の第３の実施形態と構造的にほぼ同じであるが、同じ構
造を形成するのに用いられる工程に違いがある。これら
の異なる工程について、図１６〜図１８を参照しながら
以下に説明する。(Embodiment 4) The fourth embodiment is substantially similar in structure to the above-described third embodiment, but differs in the steps used to form the same structure. These different steps will be described below with reference to FIGS.

【００４０】第４の実施形態のツリー型コンデンサは、
図３の構造に基づいており、図３のものと同一の図１６
〜図１８の要素には、同じ符号が付けられている。The tree type capacitor of the fourth embodiment is
16 which is based on the structure of FIG. 3 and is identical to that of FIG.
18 are assigned the same reference numerals.

【００４１】まず初めに、図３と共に図１６について説
明すると、図３に示すウェハ構造の形成後、ポリシリコ
ン柱２６ａおよび２６ｂの側壁に二酸化シリコン（Ｓｉ
Ｏ₂）などの絶縁材から成る絶縁スペーサ６６ａおよび
６６ｂが形成される。絶縁スペーサ６６ａおよび６６ｂ
の形成工程は、ＣＶＤ法により二酸化シリコン（ＳｉＯ
₂ ）層を、例えば、１０００オングストロームの厚さに
蒸着する第１段階と、二酸化シリコン（ＳｉＯ₂ ）層に
エッチングバック処理を施す第２段階とにより構成され
ている。この後、ＣＶＤ法を繰り返し用いて、第１ポリ
シリコン層６８、第１絶縁層７０、第２ポリシリコン層
７２、および第２絶縁層７４が順次蒸着される。Referring first to FIG. 16 together with FIG. 3, after forming the wafer structure shown in FIG. 3, silicon dioxide (Si) is formed on the side walls of the polysilicon pillars 26a and 26b.
Insulating spacers 66a and 66b made of an insulating material such as O ₂ ) are formed. Insulating spacers 66a and 66b
Is formed by a CVD method using silicon dioxide (SiO 2).
₂ ) A first step of depositing the layer to a thickness of, for example, 1000 Å, and a second step of etching back the silicon dioxide (SiO ₂ ) layer. Thereafter, the first polysilicon layer 68, the first insulating layer 70, the second polysilicon layer 72, and the second insulating layer 74 are sequentially deposited by repeatedly using the CVD method.

【００４２】次に、図１７について説明すると、次の段
階では、図１６に示すウェハ表面上にＣＭＰ工程が施さ
れ、第１ポリシリコン層６８の最上部セグメントの表面
またはポリシリコン柱２６ａおよび２６ｂの上部が露出
するまで、ウェハの上部が取り除かれる。Referring now to FIG. 17, in the next stage, a CMP process is performed on the wafer surface shown in FIG. 16 to obtain the surface of the uppermost segment of the first polysilicon layer 68 or the polysilicon pillars 26a and 26b. The top of the wafer is removed until the top of the wafer is exposed.

【００４３】次に図１８について説明すると、次の段階
では、ウエハ上にポリシリコン層７６が蒸着される。そ
の後、ウェハ上に従来のホトリソグラフィならびにエッ
チング工程が施され、ポリシリコン層６８、７２、およ
び７６の選択部分が画定され食刻される。この工程によ
り、ポリシリコン層６８は個々のセクション６８ａおよ
び６８ｂに、ポリシリコン層７２は個々のセクション７
２ａおよび７２ｂに、ポリシリコン層７６は個々のセク
ション７６ａおよび７６ｂに切断される。これらのセク
ション６８ａ、６８ｂ、７２ａ、７２ｂ、７６ａ、７６
ｂは、本発明によるツリー型コンデンサの蓄積電極のブ
ランチ状導電層として用いられる。Referring now to FIG. 18, in the next step, a polysilicon layer 76 is deposited on the wafer. Thereafter, a conventional photolithography and etching step is performed on the wafer to define and etch selected portions of the polysilicon layers 68, 72 and 76. By this process, the polysilicon layer 68 is divided into the individual sections 68a and 68b, and the polysilicon layer 72 is divided into the individual sections 7a and 68b.
In 2a and 72b, the polysilicon layer 76 is cut into individual sections 76a and 76b. These sections 68a, 68b, 72a, 72b, 76a, 76
b is used as a branch-like conductive layer of the storage electrode of the tree-type capacitor according to the present invention.

【００４４】次に、エッチング保護層２２をエッチング
終点として、ウェハ上にウェットエッチングが施さるこ
とにより、露出絶縁層７０および７４が除去される。以
上で、ウェハにおけるＤＲＡＭセルのツリー型コンデン
サ用蓄積電極の形成は完了する。Next, the exposed insulating layers 70 and 74 are removed by performing wet etching on the wafer using the etching protective layer 22 as an etching end point. Thus, the formation of the storage electrode for the tree-type capacitor of the DRAM cell on the wafer is completed.

【００４５】図１８に示すように、このように形成され
た蓄積電極は、トランク状ポリシリコン層２６ａおよび
２６ｂと、上部ブランチ状ポリシリコン層７６ａおよび
７６ｂと、１対のほぼＬ字形の吊下形ブランチ状ポリシ
リコン層７２ａおよび７２ｂと、別のもう１対のほぼＬ
字形の吊下形ブランチ状ポリシリコン層６８ａおよび６
８ｂとにより構成される。トランク状ポリシリコン層２
６ａおよび２６ｂは、それぞれＤＲＡＭ内の転送トラン
ジスタのドレイン領域１６ａおよび１６ｂに電気的に接
続されている。ブランチ状ポリシリコン層７６ａおよび
７６ｂは、トランク状ポリシリコン層２６ａおよび２６
ｂの上部に連結され、かつポリシリコン層２６ａおよび
２６ｂに対してほぼ直角に配置されている。ほぼＬ字形
の吊下形ブランチ状ポリシリコン層７２ａおよび７２ｂ
は、それぞれ上部ブランチ状ポリシリコン層７６ａおよ
び７６ｂの下から既定距離だけ下方に延びた後に水平方
向に屈曲している。ほぼＬ字形の吊下形ブランチ状ポリ
シリコン層６８ａおよび６８びの各々は、その最上部セ
グメントがポリシリコン柱２６ａおよび２６ｂの上部と
接触し、また、その２つの垂直セグメントがポリシリコ
ン柱２６ａおよび２６ｂの側壁から絶縁スペーサ６６ａ
および６６ｂによって離間し、さらに、その２つの最下
部水平セグメントがエッチング保護層２２に接触してい
る。As shown in FIG. 18, the storage electrode thus formed is composed of trunk-like polysilicon layers 26a and 26b, upper branch-like polysilicon layers 76a and 76b, and a pair of substantially L-shaped suspensions. Branch-like polysilicon layers 72a and 72b and another pair of approximately L
Suspended branch-like polysilicon layers 68a and 6
8b. Trunk-shaped polysilicon layer 2
6a and 26b are electrically connected to the drain regions 16a and 16b of the transfer transistor in the DRAM, respectively. Branch-like polysilicon layers 76a and 76b form trunk-like polysilicon layers 26a and 26b.
b and is disposed substantially perpendicular to the polysilicon layers 26a and 26b. L-shaped suspended branch-like polysilicon layers 72a and 72b
Extend downward from the bottom of the upper branch-like polysilicon layers 76a and 76b by a predetermined distance, and then bend in the horizontal direction. Each of the generally L-shaped suspended branch-like polysilicon layers 68a and 68 has its uppermost segment in contact with the top of polysilicon pillars 26a and 26b, and its two vertical segments have polysilicon pillars 26a and 26a. 26b from the insulating spacer 66a
And 66b, the two bottom horizontal segments of which are in contact with the etching protection layer 22.

【００４６】（実施の形態５）本発明の第５の実施形態
は、２対のほぼＬ字形の吊下形ブランチを備えたツリー
型コンデンサを具備しており、トランク状導電層に最も
近いそのうちの１対の吊下形ブランチは、トランク状導
電層の側壁と接触する垂直セグメントと、その下のエッ
チング保護層から離間している水平セグメントを有して
いる。図１９〜図２２を参照しながら、本実施形態につ
いて以下に説明する。(Fifth Embodiment) A fifth embodiment of the present invention includes a tree-type capacitor having two pairs of substantially L-shaped hanging branches, the one of which is closest to the trunk-shaped conductive layer. Have a vertical segment in contact with the sidewall of the trunk-like conductive layer and a horizontal segment spaced from the underlying etch protection layer. This embodiment will be described below with reference to FIGS.

【００４７】第５の実施形態のツリー型コンデンサは、
図２の構造に基づいており、図２と同一な図１９〜図２
２の要素には、同じ符号が付けられている。The tree type capacitor of the fifth embodiment is
19 to 2 which are based on the structure of FIG.
The two elements are given the same reference numerals.

【００４８】まず初めに、図２と共に図１９について説
明すると、図２のウェハから、ＣＶＤ法により、ホウ素
リンケイ酸ガラス（ＢＰＳＧ）層などの平坦化絶縁層８
０を蒸着する。次に同じ方法により、エッチング保護層
８２（好ましくは、窒化シリコン層であること）と二酸
化シリコン（ＳｉＯ₂ ）層８４などの絶縁層とを、例え
ば、約１０００オングストロームの厚さに順次形成す
る。さらに、従来のホトリソグラフィならびにエッチン
グ工程により、絶縁層（ＳｉＯ₂ ）８４、エッチング保
護層８２、およびプラナライゼーション絶縁層８０の選
択部分を画定し食刻する。この工程の結果、絶縁層（Ｓ
ｉＯ₂ ）８４の上部表面からドレイン領域１６ａおよび
１６ｂの表面にかけて蓄積電極コンタクトホール８５ａ
および８５ｂが形成される。次に、ウェハ上に、例え
ば、７０００オングストロームの厚さに厚膜層が蒸着さ
れる。厚膜ポリシリコン層にヒ素（Ａｓ）イオンなどの
不純物を拡散することにより、導電率を上げることがで
きる。さらに、この厚膜ポリシリコン層に従来のホトリ
ソグラフィならびにエッチング工程を施して、ドレイン
領域１６ａおよび１６ｂの表面から蓄積電極コンタクト
ホール８５ａおよび８５ｂ内を垂直に延びるポリシリコ
ン柱８６ａおよび８６ｂを画定し形成する。Referring first to FIG. 19 together with FIG. 2, a planarizing insulating layer 8 such as a borophosphosilicate glass (BPSG) layer is formed from the wafer of FIG.
0 is deposited. Next, by the same method, an etching protection layer 82 (preferably a silicon nitride layer) and an insulating layer such as a silicon dioxide (SiO ₂ ) layer 84 are sequentially formed to a thickness of, for example, about 1000 angstroms. Further, selected portions of the insulating layer (SiO ₂ ) 84, the etching protection layer 82, and the planarization insulating layer 80 are defined and etched by conventional photolithography and etching processes. As a result of this step, the insulating layer (S
From the upper surface of iO ₂ ) 84 to the surface of drain regions 16a and 16b, storage electrode contact hole 85a
And 85b are formed. Next, a thick layer is deposited on the wafer to a thickness of, for example, 7000 Å. The conductivity can be increased by diffusing impurities such as arsenic (As) ions into the thick polysilicon layer. Further, the thick polysilicon layer is subjected to conventional photolithography and etching steps to define and form polysilicon columns 86a and 86b extending vertically from the surfaces of drain regions 16a and 16b into storage electrode contact holes 85a and 85b. I do.

【００４９】次に図２０について説明すると、次の段階
では、ＣＶＤ法により、第１ポリシリコン層８８、第１
絶縁層９０、第２ポリシリコン層９２、および第２絶縁
層９４などの絶縁層とポリシリコン層とを交互に順次作
製する。Referring now to FIG. 20, in the next stage, the first polysilicon layer 88 and the first polysilicon layer 88 are formed by CVD.
Insulating layers such as an insulating layer 90, a second polysilicon layer 92, and a second insulating layer 94 and a polysilicon layer are formed alternately and sequentially.

【００５０】さらに、図２１について説明すると、次の
段階では、図２０のウェハ表面にＣＭＰ工程を施して、
第１ポリシリコン層８８の最上部セグメントの表面が露
出するまでウェハの上部を研磨するか、あるいは、ポリ
シリコン柱８６ａおよび８６ｂの上部が露出するまでさ
らに研磨される。Referring to FIG. 21, in the next stage, a CMP process is performed on the wafer surface of FIG.
The top of the wafer is polished until the surface of the top segment of the first polysilicon layer 88 is exposed, or is further polished until the tops of the polysilicon columns 86a and 86b are exposed.

【００５１】次に図２２について説明すると、次の段階
では、ウェハ上にポリシリコン層９６が蒸着される。そ
の後、ウェハ上に従来のホトリソグラフィならびにエッ
チング工程が施され、ポリシリコン層８８、９２、およ
び９６の選択部分が順次食刻される。この工程が実施さ
れた結果、ポリシリコン層８８は個々のセクション８８
ａおよび８８ｂに、ポリシリコン層９２は個々のセクシ
ョン９２ａおよび９２ｂに、さらに、ポリシリコン層９
６は個々のセクション９６ａおよび９６ｂに切断され
る。これらのセクション８８ａ、８８ｂ、９２ａ、９２
ｂは、本発明によるツリー型コンデンサの蓄積電極内の
ブランチ状導電層として用いられる。Referring now to FIG. 22, in the next step, a polysilicon layer 96 is deposited on the wafer. Thereafter, a conventional photolithography and etching process is performed on the wafer to sequentially etch selected portions of the polysilicon layers 88, 92, and 96. As a result of this step, the polysilicon layer 88 is separated into individual sections 88.
a and 88b, a polysilicon layer 92 is formed in individual sections 92a and 92b, and furthermore, a polysilicon layer 9 is formed.
6 is cut into individual sections 96a and 96b. These sections 88a, 88b, 92a, 92
b is used as a branch-like conductive layer in the storage electrode of the tree-type capacitor according to the present invention.

【００５２】次に、エッチング保護層８２をエッチング
終点として、ウェハ上にウェットエッチング処理が施さ
れ、露出している絶縁層９４、９０、および８４を除去
する。これにより、ウェハにおけるＤＲＡＭセルのツリ
ー型コンデンサの蓄積電極の作製が完了する。Next, using the etching protection layer 82 as an etching end point, wet etching is performed on the wafer to remove the exposed insulating layers 94, 90, and 84. Thus, the fabrication of the storage electrode of the tree-type capacitor of the DRAM cell on the wafer is completed.

【００５３】図２２に示すように、このように形成され
た蓄積電極には、トランク状ポリシリコン層８６ａおよ
び８６ｂと、上部ブランチ状ポリシリコン層９６ａおよ
び９６ｂと、２対のほぼＬ字形の吊下形ブランチ状ポリ
シリコン層８８ａ、９２ａ、および、８８ｂ、９２ｂが
含まれている。このトランク状ポリシリコン層８６ａお
よび８６ｂは、それぞれＤＲＡＭ内の転送トランジスタ
のドレイン領域１６ａおよび１６ｂに電気的に接続され
ている。上部ブランチ状ポリシリコン層９６ａおよび９
６ｂは、トランク状ポリシリコン層８６ａおよび８６ｂ
の上部に連結され、かつポリシリコン層８６ａおよび８
６ｂに対してほぼ直角になるように配置されている。２
対のほぼＬ字形の吊下形ブランチ状ポリシリコン層８８
ａ、９２ａ、および、８８ｂ、９２ｂは、それぞれ、ブ
ランチ状ポリシリコン層９６ａおよび９６ｂの下から既
定距離だけ下方に延びてから水平方向に屈曲している。
さらに、ほぼＬ字形の吊下形ブランチ状ポリシリコン層
８８ａおよび８８ｂは、それぞれ、トランク状ポリシリ
コン層８６ａおよび８６ｂの側壁に接する垂直セグメン
トを備えており、その水平セグメントは、エッチング保
護層８２から離れている。As shown in FIG. 22, the storage electrodes thus formed have trunk-like polysilicon layers 86a and 86b, upper branch-like polysilicon layers 96a and 96b, and two pairs of substantially L-shaped suspensions. A lower branch polysilicon layer 88a, 92a and 88b, 92b is included. These trunk-like polysilicon layers 86a and 86b are electrically connected to drain regions 16a and 16b of transfer transistors in the DRAM, respectively. Upper branch polysilicon layers 96a and 9
6b shows trunk-like polysilicon layers 86a and 86b
And polysilicon layers 86a and 8a
6b is arranged substantially at right angles. 2
Pair of generally L-shaped suspended branch polysilicon layers 88
Each of a, 92a and 88b, 92b extends downward below the branch-like polysilicon layers 96a and 96b by a predetermined distance, and then bends in the horizontal direction.
In addition, the generally L-shaped suspended branch polysilicon layers 88a and 88b have vertical segments that abut the sidewalls of the trunk polysilicon layers 86a and 86b, respectively, and the horizontal segments are separated from the etching protection layer 82. is seperated.

【００５４】（実施の形態６）前述した実施形態では、
吊下形ブランチが、各々ほぼＬ字形であり、互いに直角
に連結された２つの直線セグメントにより構成されてい
る。しかしながら、本発明は、そのような構造に限定さ
れているわけではなく、吊下形ブランチは、３以上のセ
グメントにより構成されていてもよい。本発明の第６の
実施形態は、４つのセグメントにより構成された吊下形
ブランチ状導電層を有するツリー型コンデンサを具備し
ており、この実施形態について、図２３〜図２７を参照
しながら以下に説明する。(Embodiment 6) In the above embodiment,
The hanging branches are each substantially L-shaped and are constituted by two straight segments connected at right angles to each other. However, the present invention is not limited to such a structure, and the suspended branch may be composed of three or more segments. A sixth embodiment of the present invention includes a tree-type capacitor having a suspended branch-like conductive layer constituted by four segments. This embodiment will be described below with reference to FIGS. Will be described.

【００５５】第６の実施形態のツリー型コンデンサは、
図２の構造に基づいており、図２と同一の図２３〜図２
７の要素には、同じ符号が付けられている。The tree-type capacitor of the sixth embodiment is
23 to 2 which are based on the structure of FIG.
Elements of 7 are given the same reference numerals.

【００５６】図２と共に図２３について説明する。図２
のウェハに、ＣＶＤ法による処理が施され、ホウ素リン
ケイ酸ガラス（ＢＰＳＧ）層などの平坦化絶縁層９８を
蒸着する。次に、同じ方法により、窒化シリコン層など
のエッチング保護層１００が形成される。その後、従来
のホトリソグラフィならびにエッチング工程により、エ
ッチング保護層１００および平坦化絶縁層９８の選択部
分が画定ならびに食刻され、エッチング保護層１００の
上部表面からドレイン領域１６ａおよび１６ｂの表面に
かけて蓄積電極コンタクトホール１０２ａおよび１０２
ｂが形成される。次に、ウェハ上に厚膜ポリシリコン層
１０４が、例えば、７０００オングストロームの厚さに
蒸着される。この厚膜ポリシリコン層は、さらに、ヒ素
イオンなどの不純物によりさらに拡散されることによ
り、導電率を高めることができる。その後、従来のホト
リソグラフィ工程により、厚膜ポリシリコン層の露出部
分を食刻する際のマスクとして用いられるホトレジスト
層１０６を形成する。その結果として、ドレイン領域１
６ａおよび１６ｂの表面から蓄積電極コンタクトホール
１０２ａおよび１０２ｂ内を垂直に延びる突起型ポリシ
リコン層１０４ａおよび１０４ｂが形成される。FIG. 23 will be described with reference to FIG. FIG.
The wafer is subjected to a process by a CVD method, and a planarizing insulating layer 98 such as a borophosphosilicate glass (BPSG) layer is deposited. Next, an etching protection layer 100 such as a silicon nitride layer is formed by the same method. Thereafter, selected portions of the etching protection layer 100 and the planarizing insulating layer 98 are defined and etched by conventional photolithography and etching processes, and the storage electrode contacts are formed from the upper surface of the etching protection layer 100 to the surfaces of the drain regions 16a and 16b. Holes 102a and 102
b is formed. Next, a thick polysilicon layer 104 is deposited on the wafer to a thickness of, for example, 7000 Å. This thick polysilicon layer is further diffused by impurities such as arsenic ions, so that the conductivity can be increased. Thereafter, a photoresist layer 106 used as a mask for etching the exposed portion of the thick polysilicon layer is formed by a conventional photolithography process. As a result, the drain region 1
Projection-type polysilicon layers 104a and 104b extending vertically from the surfaces of 6a and 16b into storage electrode contact holes 102a and 102b are formed.

【００５７】次に図２４について説明すると、次の段階
では、ホトレジスト浸蝕製法により、ホトレジスト層１
０６の表面部分が除去され、薄膜化されたホトレジスト
層１０６ａが残される。また、これによって突起型ポリ
シリコン層１０４ａおよび１０４ｂのエッジ部分が露出
される。Next, referring to FIG. 24, in the next stage, the photoresist layer 1 is formed by a photoresist erosion manufacturing method.
06 is removed, leaving a thinned photoresist layer 106a. This exposes the edge portions of the projection-type polysilicon layers 104a and 104b.

【００５８】次に、図２５について説明すると、次の段
階では、エッチング保護層１００が露出するまで、ウェ
ハ上に異方性エッチング工程が施される。その後、ホト
レジスト層１０６ａが除去される。この工程が行われた
結果、突起型ポリシリコン層１０４ａおよび１０４ｂ
は、それぞれ階段状側壁１０４ｅを備えた形状の１０４
ｃおよび１０４ｄに形成される。本実施形態では、階段
状側壁１０４ｅは、それぞれ少なくとも１のショルダー
状部分１０４ｆを備えた形に形成される。Referring to FIG. 25, in the next stage, an anisotropic etching process is performed on the wafer until the etching protection layer 100 is exposed. After that, the photoresist layer 106a is removed. As a result of performing this step, the projection type polysilicon layers 104a and 104b
Are shaped 104 each having a stepped side wall 104e.
c and 104d. In the present embodiment, the step-like side walls 104e are each formed to have at least one shoulder-like portion 104f.

【００５９】次に図２６について説明する。以後の段階
は、図４および図５のウェハ形成に用いられるものとほ
ぼ同様である。まず初めに、ＣＶＤ法を順次用いて、第
１絶縁層１０８、ポリシリコン層１１０、および第２絶
縁層１１２を形成する。その後、ウェハ上にＣＭＰ工程
を施して、突起型ポリシリコン層１０４ｃおよび１０４
ｄの上部が露出するまでウェハ上部が研磨される。Next, FIG. 26 will be described. Subsequent steps are substantially the same as those used for the wafer formation of FIGS. First, the first insulating layer 108, the polysilicon layer 110, and the second insulating layer 112 are formed by sequentially using the CVD method. Thereafter, a CMP process is performed on the wafer to form the projection type polysilicon layers 104c and 104c.
The top of the wafer is polished until the top of d is exposed.

【００６０】次に図２７について説明すると、次の段階
では、ウェハ上にポリシリコン層１１４が、例えば、約
１０００オングストローム厚さに蒸着される。ポリシリ
コン層１１４は、ヒ素（Ａｓ）などの不純物を拡散する
ことにより、導電率を上げることができる。その後、ウ
ェハ上に従来のホトリソグラフィならびにエッチング工
程を施して、ポリシリコン層１１４、第２絶縁層１１
２、およびポリシリコン層１１０の選択部分を画定し食
刻する。この工程が行われた結果、ポリシリコン層１１
４は個々のセクション１１４ａおよび１１４ｂに、ポリ
シリコン層１１０は個々のセクション１１０ａおよび１
１０ｂに切断される。これらのセクション１１４ａ、１
１４ｂ、および、１１０ａ、１１０ｂは、本発明による
ツリー型コンデンサの蓄積電極内のブランチ状導電層と
して用いられる。Referring now to FIG. 27, in the next step, a polysilicon layer 114 is deposited on the wafer, for example, to a thickness of about 1000 angstroms. The conductivity of the polysilicon layer 114 can be increased by diffusing impurities such as arsenic (As). Thereafter, a conventional photolithography and etching process is performed on the wafer to form the polysilicon layer 114 and the second insulating layer 11.
2, and select portions of the polysilicon layer 110 are defined and etched. As a result of this step, the polysilicon layer 11
4 is the individual sections 114a and 114b, and the polysilicon layer 110 is the individual sections 110a and 1b.
It is cut into 10b. These sections 114a, 1
14b and 110a, 110b are used as branch-like conductive layers in the storage electrode of the tree-type capacitor according to the present invention.

【００６１】次に、エッチング保護層１００をエッチン
グ終点として、ウェハ上にウェットエッチングが施さ
れ、露出している絶縁層１１２および１０８が除去され
る。これにより、ウェハにおけるＤＲＡＭセルのツリー
型コンデンサに用いられる蓄積電極の形成が完了する。Next, wet etching is performed on the wafer with the etching protection layer 100 as the etching end point, and the exposed insulating layers 112 and 108 are removed. Thus, the formation of the storage electrode used for the tree-type capacitor of the DRAM cell on the wafer is completed.

【００６２】図２７に示すように、このように形成され
た蓄積電極は、トランク状突起型ポリシリコン層１０４
ｃおよび１０４ｄと、上部ブランチ状ポリシリコン層１
１４ａおよび１１４ｂと、２対の４つのセグメントから
成る吊下形ブランチ状ポリシリコン層１１０ａおよび１
１０ｂとによって構成される。トランク状突起型ポリシ
リコン層１０４ｃおよび１０４ｄは、それぞれＤＲＡＭ
内の転送トランジスタのドレイン領域１６ａおよび１６
ｂに電気的に接続されている。上部ブランチ状ポリシリ
コン層１１４ａおよび１１４ｂは、トランク状突起型ポ
リシリコン層１０４ｃおよび１０４ｄの上部に連結さ
れ、ポリシリコン層１０４ｃおよび１０４ｄに対してほ
ぼ直角に配置されている。４つのセグメントから成る吊
下形ブランチ状ポリシリコン層１１０ａおよび１１０ｂ
は、それぞれ４つのほぼ直線のセグメントにより、ブラ
ンチ状ポリシリコン層１１４ａおよび１１４ｂの下から
下方に延びている。As shown in FIG. 27, the storage electrode formed in this manner is a trunk-like projection type polysilicon layer 104.
c and 104d and the upper branch-like polysilicon layer 1
14a and 114b and two pairs of four segments of suspended branch-like polysilicon layers 110a and 110a.
10b. Trunk-shaped protruding polysilicon layers 104c and 104d are each formed of a DRAM.
Drain regions 16a and 16 of the transfer transistors
b. The upper branch-like polysilicon layers 114a and 114b are connected to the upper portions of the trunk-like protruding polysilicon layers 104c and 104d, and are disposed substantially perpendicular to the polysilicon layers 104c and 104d. Hanging Branch Polysilicon Layers 110a and 110b Consisting of Four Segments
Extend downward from below the branch-like polysilicon layers 114a and 114b, each with four substantially straight segments.

【００６３】本発明において、複数セグメントによる吊
下形ブランチ状ポリシリコン層は、上に開示した４セグ
メント構成ブランチに限定されていない。所望のセグメ
ントが５以上であれば、ホトレジスト浸蝕および異方性
エッチング処理を図２４および図２５のウェハ上で繰り
返し実施することにより、ショルダー状部分を増やした
突起型ポリシリコン層の側壁を形成することができる。In the present invention, the suspended branch-like polysilicon layer having a plurality of segments is not limited to the four-segment branch disclosed above. If the number of desired segments is 5 or more, photoresist erosion and anisotropic etching are repeatedly performed on the wafers shown in FIGS. 24 and 25 to form sidewalls of the protruding polysilicon layer having increased shoulder portions. be able to.

【００６４】（実施の形態７）前述した第６の実施形態
において、ＣＭＰ工程により、ポリシリコン層が個々の
セクションに切断される。しかし、本発明は、ＣＭＰ法
の使用に限定されているわけではない。代わりに、従来
のホトリソグラフィならびにエッチング工程を用いて、
同じポリシリコン層を個々のセクションに切断すること
も可能である。このような工程の使用について、図２８
〜図３２を参照しながら以下に説明する。(Embodiment 7) In the above-described sixth embodiment, the polysilicon layer is cut into individual sections by the CMP process. However, the invention is not limited to the use of a CMP method. Instead, using conventional photolithography and etching processes,
It is also possible to cut the same polysilicon layer into individual sections. The use of such a process is illustrated in FIG.
This will be described below with reference to FIGS.

【００６５】第７の実施形態のツリー型コンデンサは、
図３の構造に基づいている。また、図３と同一の図２８
〜図３２の要素には、同じ符号が付けられている。The tree-type capacitor of the seventh embodiment is
It is based on the structure of FIG. 28, which is the same as FIG.
32 are denoted by the same reference numerals.

【００６６】まず初めに、図３と共に図２８について説
明する。図３のウェハから開始して、ＣＶＤ法により、
第１絶縁層１１６、第１ポリシリコン層１１８、第２絶
縁層１２０、第２ポリシリコン層１２２、および第３絶
縁層１２４が順次形成される。各層は、例えば、約１０
００オングストローム厚さに蒸着される。絶縁層１１
６、１２０、１２４は、それぞれ二酸化シリコン（Ｓｉ
Ｏ₂ ）層であることが好ましい。さらに、ポリシリコン
層１１８および１２２は、ヒ素（Ａｓ）などの不純物を
拡散し、導電率を高めることができる。First, FIG. 28 will be described with reference to FIG. Starting from the wafer of FIG.
A first insulating layer 116, a first polysilicon layer 118, a second insulating layer 120, a second polysilicon layer 122, and a third insulating layer 124 are sequentially formed. Each layer is, for example, about 10
Deposited to a thickness of 00 Angstroms. Insulating layer 11
6, 120, and 124 are silicon dioxide (Si), respectively.
O ₂ ) layer. Further, the polysilicon layers 118 and 122 can diffuse impurities such as arsenic (As) to increase conductivity.

【００６７】次に、図２９について説明すると、次の段
階において、従来のホトリソグラフィ工程により、ウェ
ハ上にホトレジスト層１２６を形成する。その後、ウェ
ハ上に異方性エッチングが施されることにより、ポリシ
リコン柱２６ａおよび２６ｂの上部が露出するまで、第
３絶縁層（ＳｉＯ₂ ）１２４、第２ポリシリコン層１２
２、第２絶縁層（ＳｉＯ₂ ）１２０、第１ポリシリコン
層１１８、および第１絶縁層（ＳｉＯ₂ ）の露出部分が
順次食刻される。この工程が行われた結果、ホトレジス
ト層１２６の上部表面からポリシリコン柱２６ａおよび
２６ｂの上部にかけて、蓄積電極コンタクトホール１２
８ａおよび１２８ｂが形成され、これにより、絶縁層
（ＳｉＯ₂ ）１１６、１２０、１２４とポリシリコン層
１１８、１２２が個々のセクションに切断される。その
後、ホトレジスト層１２６が除去される。Referring to FIG. 29, in the next step, a photoresist layer 126 is formed on a wafer by a conventional photolithography process. Thereafter, the third insulating layer (SiO ₂ ) 124 and the second polysilicon layer 12 are anisotropically etched on the wafer until the upper portions of the polysilicon pillars 26a and 26b are exposed.
2. The exposed portions of the second insulating layer (SiO ₂ ) 120, the first polysilicon layer 118, and the first insulating layer (SiO ₂ ) are sequentially etched. As a result of this step, the storage electrode contact holes 12 are formed from the upper surface of the photoresist layer 126 to the upper portions of the polysilicon pillars 26a and 26b.
8a and 128b are formed, whereby the insulating layers (SiO ₂ ) 116, 120, 124 and the polysilicon layers 118, 122 are cut into individual sections. Thereafter, the photoresist layer 126 is removed.

【００６８】さらに、図３０について説明すると、次の
段階で、ウェハ上にポリシリコン層１３０が蒸着される
ことにより、蓄積電極コンタクトホール１２８ａおよび
１２８ｂが充填される。その後、従来のホトリソグラフ
ィならびにエッチング工程により、ポリシリコン柱２６
ａおよび２６ｂの上部に連結されている２つのほぼＴ字
形のポリシリコン層１３０ａおよび１３０ｂが画定され
形成される。本実施形態では、Ｔ字形ポリシリコン層１
３０ａおよび１３０ｂとポリシリコン柱２６ａおよび２
６ｂとの組み合わせにより、本発明によるツリー型コン
デンサのトランク状導電層が構成されている。Referring to FIG. 30, in the next step, the storage electrode contact holes 128a and 128b are filled by depositing a polysilicon layer 130 on the wafer. Thereafter, the polysilicon pillar 26 is formed by a conventional photolithography and etching process.
Two substantially T-shaped polysilicon layers 130a and 130b are defined and formed on top of a and 26b. In this embodiment, the T-shaped polysilicon layer 1
30a and 130b and polysilicon pillars 26a and 2
6b constitutes a trunk-shaped conductive layer of the tree-type capacitor according to the present invention.

【００６９】代わりに、蓄積電極コンタクトホール１２
８ａおよび１２８ｂにポリシリコンを充填し直して、柱
状導電層を形成することもできる。この再充填工程は、
ＣＶＤ法によりポリシリコン層を蒸着する第１段階とポ
リシリコン層にエッチングバック処理を施す第２段階と
から成ることが好ましい。あるいは、その代わりに、
（ポリシリコン層によって充填されていない）蓄積電極
コンタクトホール１２８ａおよび１２８ｂの内壁に既定
の厚さだけポリシリコン層を蒸着する第１段階と、ウェ
ハ上に従来のホトリソグラフィならびにエッチング工程
を施ることにより、ポリシリコン柱２６ａおよび２６ｂ
の上部にＵ字形導電層を形成する第２段階とから成るこ
とが好ましい。Instead, the storage electrode contact hole 12
The columnar conductive layer can be formed by refilling the polysilicon 8a and 128b with polysilicon. This refilling process
Preferably, the method includes a first step of depositing a polysilicon layer by a CVD method and a second step of performing an etching back process on the polysilicon layer. Or, instead,
A first step of depositing a predetermined thickness of the polysilicon layer on the inner walls of the storage electrode contact holes 128a and 128b (not filled by the polysilicon layer), and subjecting the wafer to a conventional photolithography and etching process The polysilicon pillars 26a and 26b
And a second step of forming a U-shaped conductive layer on top of the substrate.

【００７０】次に、図３１について説明すると、次の段
階では、従来のホトリソグラフィならびにエッチング工
程を用いて、第３絶縁層（ＳｉＯ₂ ）１２４、第２ポリ
シリコン層１２２、第２絶縁層（ＳｉＯ₂ ）１２０、お
よび第１ポリシリコン層１１８の選択部分を画定し食刻
する。この工程を行った結果、ポリシリコン層１１８は
個々のセクション１１８ａおよび１１８ｂに、ポリシリ
コン層１２２は個々のセクション１２２ａおよび１２２
ｂに切断される。これらのセクション１１８ａ、１１８
ｂ、および、１２２ａ、１２２ｂは、本発明によるツリ
ー型コンデンサに使用する蓄積電極のブランチ状導電層
として用いられる。Next, referring to FIG. 31, in the next stage, the third insulating layer (SiO ₂ ) 124, the second polysilicon layer 122, and the second insulating layer ( SiO ₂ ) 120 and selected portions of the first polysilicon layer 118 are defined and etched. As a result of performing this step, the polysilicon layer 118 becomes the individual sections 118a and 118b, and the polysilicon layer 122 becomes the individual sections 122a and 122b.
b. These sections 118a, 118
b and 122a, 122b are used as branch-like conductive layers of storage electrodes used in the tree-type capacitor according to the present invention.

【００７１】図３２について説明すると、次の段階で
は、エッチング保護層２２をエッチング終点として、ウ
ェハ上にウェットエッチングが施され、露出している絶
縁層（ＳｉＯ₂ ）１２４、１２０、１１６が除去され
る。これにより、ウェハにおけるＤＲＡＭセルのツリー
型コンデンサに使用する蓄積電極の形成が完了する。Referring to FIG. 32, in the next stage, wet etching is performed on the wafer with the etching protection layer 22 as the etching end point, and the exposed insulating layers (SiO ₂ ) 124, 120, 116 are removed. You. Thereby, formation of the storage electrode used for the tree-type capacitor of the DRAM cell on the wafer is completed.

【００７２】図３２に示すように、このように形成され
た蓄積電極は、柱状トランク状ポリシリコン層２６ａお
よび２６ｂと、ほぼＴ字形のトランク状ポリシリコン層
１３０ａおよび１３０ｂと、２対のツリー型セグメント
から成る吊下形ブランチ状ポリシリコン層１１８ａおよ
び１２２ａと１１８ｂおよび１２２ｂとにより構成され
ている。柱形トランク状ポリシリコン層２６ａおよび２
６ｂは、それぞれ、ＤＲＡＭ内の転送トランジスタのド
レイン領域１６ａおよび１６ｂに電気的に接続されてい
る。ほぼＴ字形のトランク状ポリシリコン層１３０ａお
よび１３０ｂは、柱形トランク状ポリシリコン層２６ａ
および２６ｂの上部に連結されている。２対の３セグメ
ントから成る吊下形ブランチ状ポリシリコン層１１８ａ
および１２２ａと１１８ｂおよび１２２ｂは、ほぼＴ字
形のトランク状ポリシリコン層１３０ａおよび１３０ｂ
の垂直セグメントにそれぞれ連結されている。As shown in FIG. 32, the storage electrode thus formed is composed of columnar trunk-like polysilicon layers 26a and 26b, substantially T-shaped trunk-like polysilicon layers 130a and 130b, It is constituted by suspended branch-like polysilicon layers 118a and 122a and 118b and 122b composed of segments. Columnar Trunk Polysilicon Layers 26a and 2
6b are electrically connected to the drain regions 16a and 16b of the transfer transistors in the DRAM, respectively. The substantially T-shaped trunk-like polysilicon layers 130a and 130b are formed by pillar-shaped trunk-like polysilicon layers 26a.
And 26b. Hanging branch-like polysilicon layer 118a consisting of two pairs of three segments
And 122a and 118b and 122b are substantially T-shaped trunk-like polysilicon layers 130a and 130b.
Are respectively connected to the vertical segments.

【００７３】（実施の形態８）本発明の第８の実施形態
は、ほぼＴ字形のトランク状導電層がここでは中空内部
を備えた柱形トランクに修正されている点を除き、前述
の第７の実施形態と構造的によく似ている。本実施形態
について、図３３および図３４を参照しながら以下に説
明する。(Eighth Embodiment) An eighth embodiment of the present invention is the same as the above-described eighth embodiment except that the substantially T-shaped trunk-like conductive layer is modified into a columnar trunk having a hollow interior here. It is structurally similar to the seventh embodiment. This embodiment will be described below with reference to FIGS. 33 and 34.

【００７４】第８の実施形態のツリー型コンデンサは、
図２９の構造に基づいている。図２９と同一な図３３お
よび図３４の要素には、同じ符号が付けられている。The tree type capacitor of the eighth embodiment is
Based on the structure of FIG. Elements in FIGS. 33 and 34 that are the same as in FIG. 29 have the same reference numerals.

【００７５】まず初めに図２９と共に図３３について説
明すると、ＣＶＤ法により図２９のウェハにポリシリコ
ン層を蒸着した後に、エッチングバックを施して蓄積電
極コンタクトホール１２８ａおよび１２８ｂの内壁に側
壁スペーサ１３２ａおよび１３２ｂを形成する。これら
の側壁スペーサ１３２ａおよび１３２ｂは、それぞれ、
ポリシリコン柱２６ａおよび２６ｂの上部に連結されて
いる柱形トランク状導電層を構成する。Referring first to FIG. 33 together with FIG. 29, after depositing a polysilicon layer on the wafer of FIG. 29 by the CVD method, etching back is performed to form sidewall spacers 132a on the inner walls of the storage electrode contact holes 128a and 128b. 132b is formed. These side wall spacers 132a and 132b respectively
It forms a pillar-shaped trunk-like conductive layer connected to the upper portions of the polysilicon pillars 26a and 26b.

【００７６】次に図３４について説明すると、次の段階
において、従来のホトリソグラフィならびにエッチング
工程により、第３絶縁層１２４、第２ポリシリコン層１
２２、第２絶縁層１２０、および第１ポリシリコン層１
１８の選択部分を画定し食刻する。この工程の結果、ポ
リシリコン層１１８は個々のセクション１１８ａおよび
１１８ｂに、ポリシリコン層１２２は個々のセクション
１２２ａおよび１２２ｂに切断される。これらのセクシ
ョン１１８ａおよび１１８ｂと１２２ａおよび１２２ｂ
は、本発明によるツリー型コンデンサに使用する蓄積電
極のブランチ状導電層として用いられる。Referring to FIG. 34, in the next step, the third insulating layer 124 and the second polysilicon layer 1 are formed by the conventional photolithography and etching processes.
22, the second insulating layer 120, and the first polysilicon layer 1
Eighteen selected portions are defined and etched. As a result of this step, the polysilicon layer 118 is cut into individual sections 118a and 118b, and the polysilicon layer 122 is cut into individual sections 122a and 122b. These sections 118a and 118b and 122a and 122b
Is used as a branch-like conductive layer of the storage electrode used in the tree-type capacitor according to the present invention.

【００７７】次に、エッチング保護層２２をエッチング
終点として、ウェハにエッチングが施されることによ
り、露出している絶縁層（ＳｉＯ₂ ）１２４、１２０、
および１１６が除去される。これにより、ウェハにおけ
るＤＲＡＭセルのツリー型コンデンサ用の蓄積電極の形
成が完了する。Next, the wafer is etched with the etching protection layer 22 as the etching end point, so that the exposed insulating layers (SiO ₂ ) 124, 120,
And 116 are removed. Thus, the formation of the storage electrode for the tree-type capacitor of the DRAM cell on the wafer is completed.

【００７８】図３４に示すように、このように形成され
た蓄積電極は、柱形トランク状ポリシリコン層２６ａお
よび２６ｂと、それぞれ中空内部を有する柱形トランク
状ポリシリコン層１３２ａおよび１３２ｂと、２対の３
セグメント構成のブランチ状ポリシリコン層１１８ａお
よび１２２ａと１１８ｂおよび１２２ｂとにより構成さ
れている。本実施形態は、Ｔ字形トランク状ポリシリコ
ン層１３０ａおよび１３０ｂが、それぞれ中空内部を備
えた柱形トランク状ポリシリコン層１３２ａおよび１３
２ｂに置き換えられている点においてのみ、図３２に示
す前述の実施形態とは異なっている。As shown in FIG. 34, the storage electrode thus formed is composed of pillar-shaped trunk-like polysilicon layers 26a and 26b, pillar-shaped trunk-like polysilicon layers 132a and 132b each having a hollow interior, and Pair 3
It is composed of segmented branch-like polysilicon layers 118a and 122a and 118b and 122b. In this embodiment, the T-shaped trunk-like polysilicon layers 130a and 130b are respectively formed by column-shaped trunk-like polysilicon layers 132a and 132 each having a hollow interior.
Only in the point of having been replaced by 2b, it differs from the above-mentioned embodiment shown in FIG.

【００７９】（実施の形態９）第９の実施形態は、Ｔ字
形トランク状導電層を備えたツリー型コンデンサであ
り、本実施形態について、図３５〜図３９を参照しなが
ら以下に説明する。(Embodiment 9) A ninth embodiment is a tree-type capacitor having a T-shaped trunk-like conductive layer. This embodiment will be described below with reference to FIGS.

【００８０】第９の実施形態のツリー型コンデンサは、
図２のウェハ構造に基づいており、図２と同一な図３５
〜図３９の要素には、同じ符号が付けられている。The tree type capacitor of the ninth embodiment is
FIG. 35, which is based on the wafer structure of FIG.
39 are denoted by the same reference numerals.

【００８１】まず初めに、図２と共に図３５について説
明すると、ＣＶＤ法を用いて、図２のウェハ上に、ホウ
素リンケイ酸ガラス（ＢＰＳＧ）層などの平坦化絶縁層
１５０を蒸着させる。その後、同じ方法によって、窒化
シリコン層などのエッチング保護層１５２を形成する。
次に、二酸化シリコン（ＳｉＯ₂ ）層などの厚膜絶縁層
が、ウェハ上に、例えば、約７０００オングストローム
の厚さに蒸着される。この後、従来のホトリソグラフィ
ならびにエッチング工程により、ドレイン領域１６ａお
よび１６ｂのほぼ上方に位置する絶縁柱１５４ａおよび
１５４ｂを画定し形成する。Referring first to FIG. 35 together with FIG. 2, a planarizing insulating layer 150 such as a borophosphosilicate glass (BPSG) layer is deposited on the wafer of FIG. 2 by CVD. Thereafter, an etching protection layer 152 such as a silicon nitride layer is formed by the same method.
Next, a thick insulating layer, such as a silicon dioxide (SiO ₂ ) layer, is deposited on the wafer, for example, to a thickness of about 7000 Å. Thereafter, insulating pillars 154a and 154b located substantially above drain regions 16a and 16b are defined and formed by conventional photolithography and etching processes.

【００８２】次に図３６について説明すると、次の段階
では、ＣＶＤ法を用いて、第１絶縁層１５６と、第１ポ
リシリコン層１５８と、第２絶縁層１６０とを順次形成
し、それぞれ、例えば、約１０００オングストロームの
厚さに蒸着される。絶縁層１５６および１６０は、各々
二酸化シリコン（ＳｉＯ₂ ）層であることが好ましい。
さらに、ポリシリコン層１５８は、ヒ素（Ａｓ）イオン
などの不純物を拡散することにより、導電率を高めるこ
とができる。Referring now to FIG. 36, in the next step, a first insulating layer 156, a first polysilicon layer 158, and a second insulating layer 160 are sequentially formed by using the CVD method. For example, it is deposited to a thickness of about 1000 angstroms. Preferably, insulating layers 156 and 160 are each a silicon dioxide (SiO ₂ ) layer.
Further, the conductivity of the polysilicon layer 158 can be increased by diffusing impurities such as arsenic (As) ions.

【００８３】次に図３７について説明すると、次の段階
では、従来のホトリソグラフィ法を用いて、ウェハ上方
にホトレジスト層１６２が形成される。その後、ウェハ
に異方性エッチングが施され、ドレイン領域１６ａおよ
び１６ｂの上部表面が露出するまで、第２絶縁層（Ｓｉ
Ｏ₂ ）１６０、第１ポリシリコン層１５８、第１絶縁層
（ＳｉＯ₂ ）１５６、絶縁柱１５４ａおよび１５４ｂ、
エッチング保護層１５２、平坦化絶縁層１５０、および
ゲート酸化膜１４の露出部分が食刻される。この工程の
結果、ドレイン領域１６ａおよび１６ｂの上部表面から
第２絶縁層１６０の上部表面にかけて、蓄積電極コンタ
クトホール１６４ａおよび１６４ｂが形成される。Referring now to FIG. 37, in the next stage, a photoresist layer 162 is formed above the wafer by using a conventional photolithography method. Thereafter, the wafer is subjected to anisotropic etching and the second insulating layer (Si) is exposed until the upper surfaces of the drain regions 16a and 16b are exposed.
O ₂ ) 160, a first polysilicon layer 158, a first insulating layer (SiO ₂ ) 156, insulating columns 154a and 154b,
The exposed portions of the etching protection layer 152, the planarization insulating layer 150, and the gate oxide film 14 are etched. As a result of this step, storage electrode contact holes 164a and 164b are formed from the upper surfaces of the drain regions 16a and 16b to the upper surface of the second insulating layer 160.

【００８４】次に図３８について説明すると、次の段階
において、蓄積電極コンタクトホール１６４ａおよび１
６４ｂを充填するポリシリコン層１６６がウェハ全面に
蒸着される。その後、従来のホトリソグラフィならびに
エッチング工程を経て、ドレイン領域１６ａおよび１６
ｂに電気的に接続されている２つのほぼＴ字形のトラン
ク状導電層１６６ａおよび１６６ｂにポリシリコン層１
６６が画定され形成される。Referring now to FIG. 38, in the next stage, storage electrode contact holes 164a and 164a are formed.
A polysilicon layer 166 filling 64b is deposited on the entire surface of the wafer. Thereafter, through the conventional photolithography and etching steps, the drain regions 16a and 16
The two substantially T-shaped trunk-like conductive layers 166a and 166b electrically connected to the polysilicon layer 1
66 are defined and formed.

【００８５】次に図３９について説明すると、次の段階
において、従来のホトリソグラフィならびにエッチング
工程がウェハに施されることにより、第２絶縁層１６０
および第１ポリシリコン層１５８の選択部分が画定なら
びに食刻される。この工程の結果、ポリシリコン層１５
８が個々のセクション１５８ａおよび１５８ｂに切断さ
れる。これらのセクション１５８ａおよび１５８ｂは、
本発明によるツリー型コンデンサ用の蓄積電極内のブラ
ンチ状導電層として用いられる。Referring now to FIG. 39, in the next stage, a conventional photolithography and etching process is performed on the wafer, so that the second insulating layer 160 is formed.
And selected portions of the first polysilicon layer 158 are defined and etched. As a result of this step, the polysilicon layer 15
8 are cut into individual sections 158a and 158b. These sections 158a and 158b
It is used as a branch-like conductive layer in a storage electrode for a tree-type capacitor according to the present invention.

【００８６】次に、エッチング保護層１５２をエッチン
グ終点として、ウェハにウェットエッチングが施され、
露出している絶縁層（ＳｉＯ₂ ）１６０および１５６と
絶縁柱１５４ａおよび１５４ｂの残存部分が除去され
る。これにより、ウェハにおけるＤＲＡＭセルのツリー
型コンデンサ用蓄積電極の形成が完了する。Next, the wafer is subjected to wet etching using the etching protection layer 152 as an etching end point.
The remaining portions of the exposed insulating layers (SiO ₂ ) 160 and 156 and the insulating columns 154a and 154b are removed. Thus, the formation of the storage electrode for the tree-type capacitor of the DRAM cell on the wafer is completed.

【００８７】図３９に示すように、このように形成され
た蓄積電極は、ほぼＴ字形のトランク状ポリシリコン層
１６６ａおよび１６６ｂと３セグメント構成の吊下形ブ
ランチ状ポリシリコン層１５８ａおよび１５８ｂにより
構成されている。As shown in FIG. 39, the storage electrode thus formed is composed of trunk-like polysilicon layers 166a and 166b having a substantially T-shape and suspended branch-like polysilicon layers 158a and 158b having a three-segment structure. Have been.

【００８８】（実施の形態１０）第１０の実施形態は、
電荷蓄積面積が広くなるようにほぼＴ字形のトランク状
導電層が中空状態となっている点を除き、上に開示した
第９の実施形態と構造的にほぼ同じである。図４０と図
４１とを参照しながら、本実施形態について以下に説明
する。(Embodiment 10) The tenth embodiment is described as follows.
The structure is substantially the same as the ninth embodiment disclosed above, except that the trunk-shaped conductive layer having a substantially T-shape is hollow so that the charge storage area is increased. This embodiment will be described below with reference to FIGS. 40 and 41.

【００８９】第９の実施形態のツリー型コンデンサは、
図３７に示されている構造に基づいており、図３７と同
一な図４０および図４１の要素には、同じ符号が付けら
れている。The tree-type capacitor of the ninth embodiment is
40 and 41, which are based on the structure shown in FIG. 37 and are the same as those in FIG. 37, are denoted by the same reference numerals.

【００９０】まず初めに図３７と共に図４０について説
明すると、ＣＶＤ法により、蓄積電極コンタクトホール
１６４ａおよび１６４ｂの内壁に、ポリシリコン層１６
８が、蓄積電極コンタクトホール１６４ａおよび１６４
ｂに中空内部が依然残るような一定の厚さだけ蒸着され
るやり方で、図３７のウェハにポリシリコン層１６８が
蒸着される。その後、従来のホトリソグラフィならびに
エッチング工程により、ポリシリコン層１６８の選択部
分が画定ならびに食刻される。この工程を経た結果、残
存しているポリシリコン層１６８ａおよび１６８ｂは、
それぞれ蓄積電極の中空内部を備えたほぼＴ字形のトラ
ンク状導電層として働く。First, referring to FIG. 40 together with FIG. 37, the polysilicon layer 16 is formed on the inner walls of the storage electrode contact holes 164a and 164b by the CVD method.
8 are storage electrode contact holes 164a and 164
The polysilicon layer 168 is deposited on the wafer of FIG. 37 in such a way that a constant thickness is deposited such that the hollow interior remains in b. Thereafter, selected portions of the polysilicon layer 168 are defined and etched by conventional photolithography and etching processes. As a result of this step, the remaining polysilicon layers 168a and 168b become
Each acts as a substantially T-shaped trunk-like conductive layer with a hollow interior of the storage electrode.

【００９１】次に図４１について説明すると、次の段階
において、従来のホトリソグラフィならびにエッチング
工程がウェハに施され、第２絶縁層１６０および第１ポ
リシリコン層１５８の選択部分が画定ならびに食刻され
る。この工程の結果、ポリシリコン層１５８が、個々の
セクション１５８ａおよび１５８ｂに切断される。これ
らのセクション１５８ａおよび１５８ｂは、本発明によ
るツリー型コンデンサ用蓄積電極内のブランチ状導電層
として用いられる。Referring now to FIG. 41, in the next step, a conventional photolithography and etching process is performed on the wafer to define and etch selected portions of the second insulating layer 160 and the first polysilicon layer 158. You. As a result of this step, the polysilicon layer 158 is cut into individual sections 158a and 158b. These sections 158a and 158b are used as branch-like conductive layers in the storage electrode for a tree-type capacitor according to the present invention.

【００９２】次に、エッチング保護層１５２をエッチン
グ終点として、ウェットエッチングがウェハに施される
ことにより、露出している絶縁層（ＳｉＯ₂ ）１６０お
よび１５６と、絶縁柱１５４ａおよび１５４ｂの残存部
分とが除去される。これにより、ウェハにおけるＤＲＡ
Ｍセルのツリー型コンデンサ用蓄積電極の形成が完了す
る。Next, wet etching is performed on the wafer with the etching protection layer 152 as an etching end point, so that the exposed insulating layers (SiO ₂ ) 160 and 156 and the remaining portions of the insulating columns 154a and 154b are removed. Is removed. As a result, the DRA
The formation of the storage electrode for the tree-type capacitor of the M cell is completed.

【００９３】図４１に示すように、このように形成され
た蓄積電極は、それぞれ中空内部を有するほぼＴ字形の
トランク状ポリシリコン層１６８ａおよび１６８ｂと、
３セグメント構成の吊下形ブランチ状ポリシリコン層１
５８ａおよび１５８ｂとにより構成されている。図４１
に示す実施形態は、直前の第９の実施形態に出てきたほ
ぼＴ字形のトランク状ポリシリコン層１６６ａおよび１
６６ｂが、それぞれ中空内部を有するほぼＴ字形のトラ
ンク状ポリシリコン層に置き換えられている点を除き、
図３９に示されている第９の実施形態とほぼ同じであ
る。As shown in FIG. 41, the storage electrodes thus formed are substantially T-shaped trunk-like polysilicon layers 168a and 168b each having a hollow interior, and
Hanging Branch-Type Polysilicon Layer 1 of Three-Segment Configuration
58a and 158b. FIG.
The embodiment shown in FIG. 11 is a substantially T-shaped trunk-like polysilicon layer 166a and 1
66b has been replaced by a generally T-shaped trunk-like polysilicon layer having a hollow interior,
This is almost the same as the ninth embodiment shown in FIG.

【００９４】この第１０の実施形態と前述した第９の実
施形態において、柱状絶縁層は、多様な手段により他の
形状に形成することができる。例えば、ホトレジスト浸
蝕製法により、階段状側壁を備えた絶縁層を形成するこ
とが可能である。また、図３５の構造を用いずに、異方
性エッチングの代わりにウェットエッチングなどの等方
性エッチングを採用すれば、厚膜絶縁層をほぼ三角形に
作成し直すことができ、また、側壁スペーサを絶縁柱１
５４ａおよび１５４ｂの内壁に形成すれば、他の形状を
備えた柱状絶縁層を実現することができる。したがっ
て、ブランチ状導電層は、設計の選択次第で各種形状に
形成することが可能である。In the tenth embodiment and the ninth embodiment described above, the columnar insulating layer can be formed in other shapes by various means. For example, it is possible to form an insulating layer having stepped side walls by a photoresist erosion manufacturing method. If the isotropic etching such as wet etching is employed instead of the anisotropic etching without using the structure shown in FIG. 35, the thick-film insulating layer can be re-formed in a substantially triangular shape. Insulation pillar 1
If formed on the inner walls of 54a and 154b, a columnar insulating layer having another shape can be realized. Therefore, the branch-like conductive layer can be formed in various shapes depending on the design choice.

【００９５】同様に、柱状ポリシリコン層は、表面積を
広くできるように各種手段によって他の形状に形成する
ことが可能である。例えば、図３の場合、異方性エッチ
ングの代わりに等方性エッチングを採用すれば、厚膜ポ
リシリコン層を、ほぼ三角形に作成し直すことができ
る。Similarly, the columnar polysilicon layer can be formed in other shapes by various means so as to increase the surface area. For example, in the case of FIG. 3, if the isotropic etching is employed instead of the anisotropic etching, the thick polysilicon layer can be re-formed into a substantially triangular shape.

【００９６】（実施の形態１１）前述の第１〜第１０の
実施形態において、ツリー型コンデンサには、１水準の
みの蓄積電極しか含まれていない。しかしながら、ツリ
ーの水準数は、１水準に限定されておらず、２以上でも
よい。第１１の実施形態は、上層水準の蓄積電極が下層
水準の蓄積電極の上に積み重ねられている２水準の蓄積
電極を備えたツリー型コンデンサを具備している。図４
２〜図４４を参照しながら、この実施の形態について以
下に説明する。(Embodiment 11) In the first to tenth embodiments, the tree type capacitor includes only one level of storage electrode. However, the number of levels in the tree is not limited to one, and may be two or more. The eleventh embodiment includes a tree-type capacitor with two levels of storage electrodes, where the upper level storage electrodes are stacked on the lower level storage electrodes. FIG.
This embodiment will be described below with reference to FIGS.

【００９７】第１１の実施形態のツリー型コンデンサ
は、図１０のウェハ構造に基づいており、図１０と同一
な図４２〜図４４の要素には、同じ符号が付けられてい
る。図１０に示すウェハの蓄積電極は、下層水準の蓄積
電極として用いられる。以下の説明は、下層水準の蓄積
電極の上に直接積み重ねられた上層水準の蓄積電極の形
成に対してのみ行われている。The tree-type capacitor of the eleventh embodiment is based on the wafer structure of FIG. 10, and the same reference numerals are given to the same elements in FIGS. 42 to 44 as in FIG. The storage electrode of the wafer shown in FIG. 10 is used as a lower level storage electrode. The following description is only for the formation of an upper level storage electrode which is stacked directly on a lower level storage electrode.

【００９８】図１０と共に図４２について説明すると、
図１０のウェハ上に、ポリシリコン層１７０および絶縁
層１７１が、例えば、約１０００オングストロームの厚
さに順次形成される。絶縁層１７１は、二酸化シリコン
層であることが好ましい。その後、従来のホトリソグラ
フィならびにエッチング工程により、絶縁層１７１の選
択部分が画定ならびに食刻されて、絶縁層１７１の上部
表面からポリシリコン層１７０の上部表面にかけて、コ
ンタクトホール１７４ａおよび１７４ｂが形成される。
次に、ウェハ上で、例えば、約７０００オングストロー
ム厚さになるまで厚膜ポリシリコン層の蒸着が行われ
る。この厚膜ポリシリコン層は、ヒ素（Ａｓ）イオンな
どの不純物を拡散することにより、導電率を高めること
ができる。その後、従来のホトリソグラフィならびにエ
ッチング工程がウェハに施され、厚膜ポリシリコン層か
ら２つの柱状ポリシリコン層１７２ａおよび１７２ｂに
形成される。このポリシリコン柱１７２ａおよび１７２
ｂは、ポリシリコン層１７０の上部表面から、ウェハ上
部に向かってコンタクトホール１７４ａおよび１７４ｂ
内をほぼ垂直に延びている。これにより、ポリシリコン
柱１７２ａおよび１７２ｂは、蓄積電極の下層水準と電
気的に接続することができる。Referring to FIG. 42 together with FIG.
On the wafer of FIG. 10, a polysilicon layer 170 and an insulating layer 171 are sequentially formed to a thickness of, for example, about 1000 angstroms. The insulating layer 171 is preferably a silicon dioxide layer. Thereafter, selected portions of insulating layer 171 are defined and etched by conventional photolithography and etching steps to form contact holes 174a and 174b from the upper surface of insulating layer 171 to the upper surface of polysilicon layer 170. .
Next, a thick polysilicon layer is deposited on the wafer, for example, to a thickness of about 7000 angstroms. The conductivity of this thick polysilicon layer can be increased by diffusing impurities such as arsenic (As) ions. Thereafter, conventional photolithography and etching steps are performed on the wafer to form a thick polysilicon layer into two columnar polysilicon layers 172a and 172b. The polysilicon pillars 172a and 172
b are contact holes 174a and 174b from the upper surface of the polysilicon layer 170 toward the top of the wafer.
It extends almost vertically inside. Thus, polysilicon columns 172a and 172b can be electrically connected to the lower level of the storage electrode.

【００９９】図４３について説明すると、図９および図
１０を参照しながら説明がなされたものと同じ工程がこ
こでも再度用いられ、図４３に示す半導体構造が形成さ
れる。例えば、まず初めにＣＶＤ法により、絶縁層１７
６、１８０、および１８４とポリシリコン層１７８およ
び１８２の代替層の蒸着が行われた後、ポリシリコン柱
１７２ａおよび１７２ｂの上部が露出するまでＣＭＰ工
程がウェハに施される。Referring to FIG. 43, the same steps described with reference to FIGS. 9 and 10 are again used again to form the semiconductor structure shown in FIG. For example, first, the insulating layer 17 is formed by CVD.
After the deposition of 6, 180, and 184 and alternative layers of polysilicon layers 178 and 182, the wafer is subjected to a CMP process until the tops of polysilicon columns 172a and 172b are exposed.

【０１００】図４３および図４４について説明すると、
図１１を参照しながら説明がなされたものと同じ工程に
より、図４４の半導体構造が形成される。まず初めに、
ポリシリコン層１８８が、例えば、約１０００オングス
トロームの厚さになるまで蒸着される。その後、従来の
ホトリソグラフィならびにエッチング工程により、ポリ
シリコン層１８８と、絶縁層１８４と、ポリシリコン層
１８２と、絶縁層１８０と、ポリシリコン層１７８と、
絶縁層１７６および１７１と、ポリシリコン層１７０
と、絶縁層４８と、ポリシリコン層４６と、絶縁層４４
と、ポリシリコン層４２の選択部分を画定し食刻する。
この工程がなされた結果、ポリシリコン層１８８は個々
のセクション１８８ａおよび１８８ｂに、ポリシリコン
層１８２は個々のセクション１８２ａおよび１８２ｂ
に、ポリシリコン層１７８は個々のセクション１７８ａ
および１７８ｂに、ポリシリコン層１７０は個々のセク
ション１７０ａおよび１７０ｂに、ポリシリコン層４６
は個々のセクション４６ａおよび４６ｂに、さらに、ポ
リシリコン層４２は個々のセクション４２ａおよび４２
ｂに切断される。Referring to FIGS. 43 and 44,
The semiconductor structure of FIG. 44 is formed by the same steps as those described with reference to FIG. First of all,
A polysilicon layer 188 is deposited, for example, to a thickness of about 1000 angstroms. Thereafter, the polysilicon layer 188, the insulating layer 184, the polysilicon layer 182, the insulating layer 180, the polysilicon layer 178, and the polysilicon layer 188 are formed by a conventional photolithography and etching process.
Insulating layers 176 and 171 and polysilicon layer 170
, Insulating layer 48, polysilicon layer 46, insulating layer 44
Then, a selected portion of the polysilicon layer 42 is defined and etched.
As a result of this step, the polysilicon layer 188 becomes the individual sections 188a and 188b, and the polysilicon layer 182 becomes the individual sections 182a and 182b.
In addition, the polysilicon layer 178 includes individual sections 178a.
And 178b, a polysilicon layer 170 is added to the individual sections 170a and 170b,
In the individual sections 46a and 46b, and furthermore, the polysilicon layer 42
b.

【０１０１】以上のセクション１８８ａ、１８８ｂ、１
８２ａ、１８２ｂ、１７８ａ、１７８ｂ、１７０ａ、１
７０ｂ、４６ａ、４６ｂ、４２ａ、および４２ｂは、ウ
ェハ内のＤＲＡＭセルのツリー型コンデンサのブランチ
状導電層として機能する。The above sections 188a, 188b, 1
82a, 182b, 178a, 178b, 170a, 1
70b, 46a, 46b, 42a, and 42b function as branch-like conductive layers of the tree-type capacitor of the DRAM cell in the wafer.

【０１０２】．に、エッチング保護層２２をエッチング
終点として、ウェハにウェットエッ．ングが施されるこ
とにより、露出している絶縁層１８４、１８０、１７
６、１７１、４８、４４、および４０が除去される。こ
れにより、ウェハ内のＤＲＡＭセルのツリー型コンデン
サの蓄積電極の形成は完了する。. Then, using the etching protection layer 22 as an etching end point, the wafer is wet-etched. The exposed insulating layers 184, 180, 17
6, 171, 48, 44 and 40 are removed. Thereby, the formation of the storage electrode of the tree-type capacitor of the DRAM cell in the wafer is completed.

【０１０３】図４４に示すように、このようにして形成
された蓄積電極は、下層水準にトランク状導電層２６ａ
および２６ｂを具備する２水準から成る蓄積電極、上部
ブランチ状導電層１７０ａおよび１７０ｂ、ほぼＬ字形
の吊下形ブランチ状導電層４２ａおよび４６ａと４２ｂ
および４６ｂと、トランク状導電層１７２ａおよび１７
２ｂを備えた上層水準と、上部ブランチ状導電層１８８
ａおよび１８８ｂと、ほぼＬ字型の吊下形ブランチ状導
電層１７８ａおよび１８２ａと１７８ｂおよび１８２ｂ
とにより構成されている。本実施形態には、ツリー型コ
ンデンサの電荷蓄積面積が大幅に拡大できるという利点
がある。As shown in FIG. 44, the storage electrode formed in this manner is connected to the trunk-like conductive layer 26a at the lower level.
, Storage electrodes consisting of two levels, upper branch conductive layers 170a and 170b, generally L-shaped suspended branch conductive layers 42a and 46a and 42b.
And 46b and trunk-like conductive layers 172a and 172
2b and an upper branch-like conductive layer 188
a and 188b and substantially L-shaped suspended branch-like conductive layers 178a and 182a and 178b and 182b.
It is composed of This embodiment has an advantage that the charge storage area of the tree-type capacitor can be greatly increased.

【０１０４】（実施の形態１２）前述の各実施の形態に
おいて、ポリシリコン柱の下部は、ＤＲＡＭセルの転送
トランジスタのドレイン領域に電気的に直接接続されて
いる。しかし、本発明は、そのような構造に限定されて
いるわけではない。第１２の実施形態は、図４５および
図４６を参照しながら以下に説明する通り、ポリシリコ
ン柱が導電層を介して転送トランジスタのドレイン領域
に電気的に接続されているツリー型コンデンサである。(Embodiment 12) In each of the above embodiments, the lower part of the polysilicon pillar is electrically connected directly to the drain region of the transfer transistor of the DRAM cell. However, the invention is not limited to such a structure. The twelfth embodiment is a tree-type capacitor in which a polysilicon pillar is electrically connected to a drain region of a transfer transistor via a conductive layer, as described below with reference to FIGS. 45 and 46.

【０１０５】第１２の実施形態のツリー型コンデンサ
は、図２のウェハ構造に基づいており、図２と同一な図
４５および図４６の要素には、同じ符号が付けられてい
る。The tree-type capacitor of the twelfth embodiment is based on the wafer structure of FIG. 2, and the same reference numerals are given to the same elements in FIGS. 45 and 46 as in FIG.

【０１０６】図２と共に図４５について説明すると、Ｃ
ＶＤ法により、図２のウェハ上にホウ素リンケイ酸ガラ
ス（ＢＰＳＧ）層などの平坦化絶縁層１９０を蒸着させ
る。次に、同じ方法を用いて、窒化シリコン層などのエ
ッチング保護層１９２を形成する。その後、従来のホト
リソグラフィならびにエッチング工程によりエッチング
保護層１９２および平坦化絶縁層１９０の選択部分を除
去し、エッチング保護層１９２の上部表面からドレイン
領域１６ａおよび１６ｂの表面にかけて蓄積電極コンタ
クトホール１９４ａおよび１９４ｂが形成される。次
に、厚膜ポリシリコン層がウェハ全面に蒸着される。厚
膜ポリシリコン層は、ヒ素イオンなどの不純物さらに拡
散することにより、導電率を高めることができる。この
後、従来のホトリソグラフィならびにエッチング工程を
経て、厚膜ポリシリコン層の選択部分が食刻されること
により、この厚膜ポリシリコン層が、ドレイン領域１６
ａおよび１６ｂの表面から蓄積電極コンタクトホール１
９４ａおよび１９４ｂ内を垂直に延びるほぼＴ字形のポ
リシリコン層１９６ａおよび１９６ｂへと新たに形成さ
れる。代わりに、各ＤＲＡＭセルの電荷蓄積コンデンサ
用の蓄積電極を形成しながら、ポリシリコン層を形成す
ることもできる。Referring to FIG. 45 together with FIG.
A planarization insulating layer 190 such as a borophosphosilicate glass (BPSG) layer is deposited on the wafer of FIG. 2 by the VD method. Next, an etching protection layer 192 such as a silicon nitride layer is formed by using the same method. Thereafter, selected portions of the etching protection layer 192 and the planarization insulating layer 190 are removed by a conventional photolithography and etching process, and the storage electrode contact holes 194a and 194b are formed from the upper surface of the etching protection layer 192 to the surfaces of the drain regions 16a and 16b. Is formed. Next, a thick polysilicon layer is deposited over the entire wafer. The conductivity of the thick polysilicon layer can be increased by further diffusing impurities such as arsenic ions. Thereafter, a selected portion of the thick polysilicon layer is etched through a conventional photolithography and etching process, so that the thick polysilicon layer becomes a drain region 16.
a and storage electrode contact hole 1 from the surface of 16b
Newly formed substantially T-shaped polysilicon layers 196a and 196b extend vertically within 94a and 194b. Alternatively, the polysilicon layer can be formed while forming the storage electrode for the charge storage capacitor of each DRAM cell.

【０１０７】次に、図４６について説明する。次の段階
において、二酸化シリコンなどの絶縁層１９８がウェハ
全面に蒸着される。その後、従来のホトリソグラフィな
らびにエッチング工程により、絶縁層１９８の選択部分
が画定ならびに食刻され、これにより、絶縁層１９８を
貫通する窓２００ａおよび２００ｂが形成されて、ほぼ
Ｔ字形のポリシリコン層１９６ａおよび１９６ｂの上部
表面が露出する。この後、ウェハ全面に、例えば、約７
０００オングストロームの厚さになるまで厚膜ポリシリ
コン層が蒸着される。さらに、厚膜ポリシリコン層は、
ヒ素（Ａｓ）などの不純物を拡散することにより、導電
率を高めることができる。次に、従来のホトリソグラフ
ィならびにエッチング工程により、厚膜ポリシリコン層
の選択部分が画定ならびに食刻され、ほぼＴ字形のポリ
シリコン層１９６ａおよび１９６ｂの上部表面から窓２
００ａおよび２００ｂ内を垂直に抜けウェハ上部の上ま
で延びるポリシリコン柱２０２ａおよび２０２ｂが形成
される。これらのポリシリコン柱２０２ａおよび２０２
ｂは、ＤＲＡＭセルの電荷蓄積コンデンサのトランク状
導電層の最上部として機能する。Next, FIG. 46 will be described. In the next step, an insulating layer 198 such as silicon dioxide is deposited over the entire wafer. Thereafter, selected portions of the insulating layer 198 are defined and etched by conventional photolithography and etching processes, thereby forming windows 200a and 200b through the insulating layer 198 to form a generally T-shaped polysilicon layer 196a. And the upper surface of 196b is exposed. Thereafter, for example, about 7
A thick polysilicon layer is deposited to a thickness of 000 angstroms. In addition, the thick polysilicon layer
The conductivity can be increased by diffusing impurities such as arsenic (As). Next, selected portions of the thick polysilicon layer are defined and etched by conventional photolithography and etching processes, and the window 2 is removed from the upper surface of the generally T-shaped polysilicon layers 196a and 196b.
Polysilicon pillars 202a and 202b are formed which extend vertically through 00a and 200b and extend above the top of the wafer. These polysilicon pillars 202a and 202
b functions as the top of the trunk-like conductive layer of the charge storage capacitor of the DRAM cell.

【０１０８】ＤＲＡＭチップの作製を完了するために
は、第１〜第８の実施形態および第１１の実施形態につ
いて説明したような工程により、図４６のウェハに対し
てさらに処理を施すことにより可能である。In order to complete the fabrication of the DRAM chip, the wafer shown in FIG. 46 can be further processed by the steps described in the first to eighth embodiments and the eleventh embodiment. It is.

【０１０９】以上により開示された実施形態がそのまま
単独でも適用できるうえに、組み合わせによって単一の
ＤＲＡＭチップ上にサイズと形状が多種多様な蓄積電極
を設けることもできることは、半導体の作製に関する当
業者にとって明らかであろう。このような変形は、すべ
て本発明の範囲内にある。The embodiments disclosed above can be applied alone as they are, and the storage electrodes of various sizes and shapes can be provided on a single DRAM chip by combination. Will be obvious to All such variations are within the scope of the present invention.

【０１１０】添付図面において、転送トランジスタのド
レインに関する各実施形態はシリコン基板の拡散領域を
ベースにしているが、他の変形、例えば、溝型ドレイン
領域も可能である。In the accompanying drawings, the embodiments relating to the drain of the transfer transistor are based on the diffusion region of the silicon substrate, but other modifications, for example, a trench type drain region are possible.

【０１１１】添付図面の要素は、説明のために図式的に
示されたものであり、実際の尺度では表されていない。
ここに示された本発明の要素の寸法は、決して本発明の
範囲を限定するものではない。The elements of the accompanying drawings are shown diagrammatically for the purpose of illustration and are not represented to scale.
The dimensions of the elements of the invention shown here do not in any way limit the scope of the invention.

【０１１２】本発明は、代表例および好適な実施形態に
より説明がなされてきたが、開示された実施形態に限定
されないことは明らかである。むしろ、当業者にとって
明らかなように、本発明は、様々な修正および同様の変
形もその範囲内に含むことを意図するものである。した
がって、本発明を定義する添付クレームの範囲には、上
記の各種修正ならびに同様の構造がすべて網羅されるよ
うに、最も広い解釈が与えられなければならない。While the present invention has been described in terms of representative examples and preferred embodiments, it is clear that the invention is not limited to the disclosed embodiments. Rather, as will be apparent to those skilled in the art, the present invention is intended to cover various modifications and similar variations. Therefore, the scope of the appended claims, which define the present invention, should be given the broadest interpretation so as to cover all such modifications and similar structures.

【図面の簡単な説明】[Brief description of the drawings]

【図１】ＤＲＡＭ装置のメモリセルを示す回路図であ
る。FIG. 1 is a circuit diagram showing a memory cell of a DRAM device.

【図２】本発明によるツリー型コンデンサを備えた半導
体メモリセルの第１の実施形態を作製する工程を示す断
面図である。（その１）FIG. 2 is a cross-sectional view showing a step of fabricating a first embodiment of a semiconductor memory cell including a tree-type capacitor according to the present invention. (Part 1)

【図３】本発明によるツリー型コンデンサを備えた半導
体メモリセルの第１の実施形態を作製する工程を示す断
面図である。（その２）FIG. 3 is a cross-sectional view showing a step of fabricating a first embodiment of a semiconductor memory cell having a tree-type capacitor according to the present invention. (Part 2)

【図４】本発明によるツリー型コンデンサを備えた半導
体メモリセルの第１の実施形態を作製する工程を示す断
面図である。（その３）FIG. 4 is a sectional view showing a step of fabricating a first embodiment of a semiconductor memory cell including a tree-type capacitor according to the present invention. (Part 3)

【図５】本発明によるツリー型コンデンサを備えた半導
体メモリセルの第１の実施形態を作製する工程を示す断
面図である。（その４）FIG. 5 is a cross-sectional view showing a step of manufacturing a first embodiment of a semiconductor memory cell including a tree-type capacitor according to the present invention. (Part 4)

【図６】本発明によるツリー型コンデンサを備えた半導
体メモリセルの第１の実施形態を作製する工程を示す断
面図である。（その５）FIG. 6 is a sectional view showing a step of fabricating a first embodiment of a semiconductor memory cell including a tree-type capacitor according to the present invention. (Part 5)

【図７】本発明によるツリー型コンデンサを備えた半導
体メモリセルの第１の実施形態を作製する工程を示す断
面図である。（その６）FIG. 7 is a cross-sectional view showing a step of manufacturing a first embodiment of a semiconductor memory cell including a tree-type capacitor according to the present invention. (Part 6)

【図８】本発明によるツリー型コンデンサを備えた半導
体メモリセルの第１の実施形態を作製する工程を示す断
面図である。（その７）FIG. 8 is a cross-sectional view showing a step of fabricating a first embodiment of a semiconductor memory cell including a tree-type capacitor according to the present invention. (Part 7)

【図９】本発明によるツリー型コンデンサを備えた半導
体メモリセルの第２の実施形態を作製する工程を示す断
面図である。（その１）FIG. 9 is a cross-sectional view showing a step of fabricating a second embodiment of a semiconductor memory cell including a tree-type capacitor according to the present invention. (Part 1)

【図１０】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第２の実施形態を作製する工程を示す
断面図である。（その２）FIG. 10 is a sectional view showing a step of fabricating a second embodiment of a semiconductor memory cell including a tree-type capacitor according to the present invention. (Part 2)

【図１１】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第２の実施形態を作製する工程を示す
断面図である。（その３）FIG. 11 is a sectional view showing a step of fabricating a second embodiment of a semiconductor memory cell including a tree-type capacitor according to the present invention. (Part 3)

【図１２】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第２の実施形態を作製する工程を示す
断面図である。（その４）FIG. 12 is a cross-sectional view showing a step of fabricating a second embodiment of a semiconductor memory cell including a tree-type capacitor according to the present invention. (Part 4)

【図１３】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第３の実施形態を作製する工程を示す
断面図である。（その１）FIG. 13 is a cross-sectional view showing a step of fabricating a third embodiment of a semiconductor memory cell including a tree-type capacitor according to the present invention. (Part 1)

【図１４】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第３の実施形態を作製する工程を示す
断面図である。（その２）FIG. 14 is a cross-sectional view showing a step of fabricating a third embodiment of a semiconductor memory cell including a tree-type capacitor according to the present invention. (Part 2)

【図１５】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第３の実施形態を作製する工程を示す
断面図である。（その３）FIG. 15 is a sectional view showing a step of fabricating a third embodiment of a semiconductor memory cell including a tree-type capacitor according to the present invention. (Part 3)

【図１６】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第４の実施形態を作製する工程を示す
断面図である。（その１）FIG. 16 is a sectional view showing a step of fabricating a fourth embodiment of a semiconductor memory cell including a tree-type capacitor according to the present invention. (Part 1)

【図１７】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第４の実施形態を作製する工程を示す
断面図である。（その２）FIG. 17 is a sectional view showing a step of fabricating a fourth embodiment of a semiconductor memory cell including a tree-type capacitor according to the present invention. (Part 2)

【図１８】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第４の実施形態を作製する工程を示す
断面図である。（その３）FIG. 18 is a cross-sectional view showing a step of fabricating a fourth embodiment of a semiconductor memory cell including a tree-type capacitor according to the present invention. (Part 3)

【図１９】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第５の実施形態を作製する工程を示す
断面図である。（その１）FIG. 19 is a sectional view showing a step of fabricating a fifth embodiment of a semiconductor memory cell including a tree-type capacitor according to the present invention. (Part 1)

【図２０】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第５の実施形態を作製する工程を示す
断面図である。（その２）FIG. 20 is a sectional view showing a step of fabricating a fifth embodiment of a semiconductor memory cell including a tree-type capacitor according to the present invention. (Part 2)

【図２１】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第５の実施形態を作製する工程を示す
断面図である。（その３）FIG. 21 is a cross-sectional view showing a step of fabricating a fifth embodiment of a semiconductor memory cell including a tree-type capacitor according to the present invention. (Part 3)

【図２２】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第５の実施形態を作製する工程を示す
断面図である。（その４）FIG. 22 is a sectional view showing a step of fabricating a fifth embodiment of a semiconductor memory cell including a tree-type capacitor according to the present invention. (Part 4)

【図２３】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第６の実施形態を作製する工程を示す
断面図である。（その１）FIG. 23 is a cross-sectional view showing a step of fabricating a sixth embodiment of a semiconductor memory cell including a tree-type capacitor according to the present invention. (Part 1)

【図２４】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第６の実施形態を作製する工程を示す
断面図である。（その２）FIG. 24 is a sectional view showing a step of fabricating a sixth embodiment of a semiconductor memory cell having a tree-type capacitor according to the present invention. (Part 2)

【図２５】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第６の実施形態を作製する工程を示す
断面図である。（その３）FIG. 25 is a sectional view showing a step of fabricating a sixth embodiment of a semiconductor memory cell including a tree-type capacitor according to the present invention. (Part 3)

【図２６】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第６の実施形態を作製する工程を示す
断面図である。（その４）FIG. 26 is a cross-sectional view showing a step of fabricating a sixth embodiment of a semiconductor memory cell including a tree-type capacitor according to the present invention. (Part 4)

【図２７】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第６の実施形態を作製する工程を示す
断面図である。（その５）FIG. 27 is a cross-sectional view showing a step of fabricating a sixth embodiment of a semiconductor memory cell including a tree-type capacitor according to the present invention. (Part 5)

【図２８】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第７の実施形態を作製する工程を示す
断面図である。（その１）FIG. 28 is a cross-sectional view showing a step of fabricating a seventh embodiment of a semiconductor memory cell including a tree-type capacitor according to the present invention. (Part 1)

【図２９】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第７の実施形態を作製する工程を示す
断面図である。（その２）FIG. 29 is a cross-sectional view showing a step of fabricating a seventh embodiment of a semiconductor memory cell including a tree-type capacitor according to the present invention. (Part 2)

【図３０】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第７の実施形態を作製する工程を示す
断面図である。（その３）FIG. 30 is a sectional view showing a step of fabricating a seventh embodiment of a semiconductor memory cell including a tree-type capacitor according to the present invention. (Part 3)

【図３１】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第７の実施形態を作製する工程を示す
断面図である。（その４）FIG. 31 is a cross-sectional view showing a step of fabricating a seventh embodiment of a semiconductor memory cell including a tree-type capacitor according to the present invention. (Part 4)

【図３２】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第７の実施形態を作製する工程を示す
断面図である。（その５）FIG. 32 is a sectional view showing a step of fabricating a seventh embodiment of a semiconductor memory cell including a tree-type capacitor according to the present invention. (Part 5)

【図３３】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第８の実施形態を作製する工程を示す
断面図である。（その１）FIG. 33 is a cross-sectional view showing a step of fabricating an eighth embodiment of a semiconductor memory cell including a tree-type capacitor according to the present invention. (Part 1)

【図３４】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第８の実施形態を作製する工程を示す
断面図である。（その２）FIG. 34 is a cross-sectional view showing a step of manufacturing the eighth embodiment of the semiconductor memory cell including the tree-type capacitor according to the present invention. (Part 2)

【図３５】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第９の実施形態を作製する工程を示す
断面図である。（その１）FIG. 35 is a sectional view showing a step of fabricating a ninth embodiment of a semiconductor memory cell including a tree-type capacitor according to the present invention. (Part 1)

【図３６】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第９の実施形態を作製する工程を示す
断面図である。（その２）FIG. 36 is a sectional view showing a step of fabricating a ninth embodiment of a semiconductor memory cell including a tree-type capacitor according to the present invention. (Part 2)

【図３７】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第９の実施形態を作製する工程を示す
断面図である。（その３）FIG. 37 is a sectional view showing a step of fabricating a ninth embodiment of a semiconductor memory cell including a tree-type capacitor according to the present invention. (Part 3)

【図３８】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第９の実施形態を作製する工程を示す
断面図である。（その４）FIG. 38 is a sectional view showing a step of fabricating a ninth embodiment of a semiconductor memory cell including a tree-type capacitor according to the present invention. (Part 4)

【図３９】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第９の実施形態を作製する工程を示す
断面図である。（その５）FIG. 39 is a sectional view showing a step of fabricating a ninth embodiment of a semiconductor memory cell including a tree-type capacitor according to the present invention. (Part 5)

【図４０】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第１０の実施形態を作製する工程を示
す断面図である。（その１）FIG. 40 is a sectional view showing a step of fabricating a tenth embodiment of a semiconductor memory cell including a tree-type capacitor according to the present invention. (Part 1)

【図４１】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第１０の実施形態を作製する工程を示
す断面図である。（その２）FIG. 41 is a sectional view showing a step of fabricating a tenth embodiment of a semiconductor memory cell including a tree-type capacitor according to the present invention. (Part 2)

【図４２】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第１１の実施形態を作製する工程を示
す断面図である。（その１）FIG. 42 is a cross-sectional view showing a step of manufacturing an eleventh embodiment of a semiconductor memory cell including a tree-type capacitor according to the present invention. (Part 1)

【図４３】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第１１の実施形態を作製する工程を示
す断面図である。（その２）FIG. 43 is a cross-sectional view showing a step of manufacturing an eleventh embodiment of a semiconductor memory cell including a tree-type capacitor according to the present invention. (Part 2)

【図４４】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第１１の実施形態を作製する工程を示
す断面図である。（その３）FIG. 44 is a cross-sectional view showing a step of manufacturing an eleventh embodiment of a semiconductor memory cell including a tree-type capacitor according to the present invention. (Part 3)

【図４５】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第１２の実施形態を作製する工程を示
す断面図である。（その１）FIG. 45 is a cross-sectional view showing a step of manufacturing a twelfth embodiment of a semiconductor memory cell including a tree-type capacitor according to the present invention. (Part 1)

【図４６】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第１２の実施形態を作製する工程を示
す断面図である。（その２）FIG. 46 is a cross-sectional view showing a step of manufacturing a twelfth embodiment of the semiconductor memory cell including the tree-type capacitor according to the present invention. (Part 2)

【符号の説明】[Explanation of symbols]

１０：シリコン基板 １６：ドレイン領域 ２０：平坦化絶縁層 ２２：エッチング保護層 ２４：蓄積電極コンタクトホール ２６：ポリシリコン柱 ２８：第１絶縁層 ３０：ポリシリコン層 ３２：第２絶縁層 ３４：ポリシリコン層 ３６：誘電体膜 ４２：第１ポリシリコン層 ４６：第２ポリシリコン層 ５２：誘電体膜 ５４：対向電極 ５６：第１ポリシリコン層 ６０：第２ポリシリコン層 ６４：ポリシリコン層 ６６：絶縁スペーサ ６８：第１ポリシリコン層 ７２：第２ポリシリコン層 ７６：ポリシリコン層 ８０：平坦化絶縁層 ８２：エッチング保護層 ８８：第１ポリシリコン層 ９２：第２ポリシリコン層 ９６：ポリシリコン層 ９８：平坦化絶縁層 １００：エッチング保護層 １１０：ポリシリコン層 １１４：ポリシリコン層 １１６：第１絶縁層 １１８：第１ポリシリコン層 １２０：第２絶縁層 １２２：第２ポリシリコン層 １２４：第３絶縁層 １２８：蓄積電極コンタクトホール １３０：十字型ポリシリコン層 １３２：側壁スペーサ １５０：平坦化絶縁層 １５２：エッチング保護層 １５４：絶縁柱 １５６：第１絶縁層 １５８：第１ポリシリコン層 １６０：第２絶縁層 １６２：ホトレジスト層 １６６：ポリシリコン層 １６８：ポリシリコン層 １７０：ポリシリコン層 １７１：絶縁層 １７２：ポリシリコン柱 １７６：絶縁層 １７８：ポリシリコン層 １８０：絶縁層 １８２：ポリシリコン層 １８４：絶縁層 １８８：ポリシリコン層 １９０：平坦化絶縁層 １９２：エッチング保護層 １９６：ポリシリコン層 １９８：絶縁層 ２０２：ポリシリコン層 10: Silicon substrate 16: Drain region 20: Flattening insulating layer 22: Etching protective layer 24: Storage electrode contact hole 26: Polysilicon column 28: First insulating layer 30: Polysilicon layer 32: Second insulating layer 34: Poly Silicon layer 36: Dielectric film 42: First polysilicon layer 46: Second polysilicon layer 52: Dielectric film 54: Counter electrode 56: First polysilicon layer 60: Second polysilicon layer 64: Polysilicon layer 66 : Insulating spacer 68: First polysilicon layer 72: Second polysilicon layer 76: Polysilicon layer 80: Flattening insulating layer 82: Etching protection layer 88: First polysilicon layer 92: Second polysilicon layer 96: Poly Silicon layer 98: Flattening insulating layer 100: Etching protective layer 110: Polysilicon layer 114: Polysilicon layer 116: First 1 insulating layer 118: first polysilicon layer 120: second insulating layer 122: second polysilicon layer 124: third insulating layer 128: storage electrode contact hole 130: cross-shaped polysilicon layer 132: sidewall spacer 150: planarization Insulating layer 152: Etching protective layer 154: Insulating pillar 156: First insulating layer 158: First polysilicon layer 160: Second insulating layer 162: Photoresist layer 166: Polysilicon layer 168: Polysilicon layer 170: Polysilicon layer 171 : Insulating layer 172: polysilicon column 176: insulating layer 178: polysilicon layer 180: insulating layer 182: polysilicon layer 184: insulating layer 188: polysilicon layer 190: flattening insulating layer 192: etching protection layer 196: polysilicon Layer 198: insulating layer 202: polysilicon layer

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−196651（ＪＰ，Ａ) 特開 平８−18017（ＪＰ，Ａ) 特開 平９−97879（ＪＰ，Ａ) 特開 平６−326266（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-6-196651 (JP, A) JP-A-8-18017 (JP, A) JP-A-9-97879 (JP, A) JP-A-6-196879 326266 (JP, A) (58) Fields investigated (Int. Cl. ⁶ , DB name) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04

Claims (31)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 （ａ）基板と、 （ｂ）前記基板上に形成された、ソース／ドレイン領域
を有する転送トランジスタと、 （ｃ）前記ソース／ドレイン領域のいずれかひとつに電
気的に接続されているツリー型コンデンサであって、
（ｉ）上部を有し、かつ前記ソース／ドレイン領域のい
ずれかひとつに電気的に接続されている底部端面を有す
る少なくとも１のトランク状導電層であって、前記少な
くとも１のトランク状導電層が前記底部端面からほぼ垂
直に延びているトランク状導電層と、（ｉｉ）底面を有
し、前記少なくとも１のトランク状導電層の前記上部に
電気的に接続されている少なくとも１の上部ブランチ状
導電層と、（ｉｉｉ）１端が前記少なくとも１の上部ブ
ランチ状導電層の前記底面に接続されている少なくとも
１の吊下形ブランチ状導電層であって、前記少なくとも
１のトランク状導電層と、前記少なくとも１の上部ブラ
ンチ状導電層と、前記少なくとも１の吊下形ブランチ状
導電層との組み合わせにより、前記ツリー型コンデンサ
の蓄積電極が形成されることを特徴とする少なくとも１
の吊下形ブランチ状導電層と、（ｉｖ）前記少なくとも
１のトランク状導電層と、前記少なくとも１の上部ブラ
ンチ状導電層と、前記少なくとも１の吊下形ブランチ状
導電層の露出面上とに形成される誘電体層と、（ｖ）前
記誘電体層を覆い、前記ツリー型コンデンサの対向電極
として働くオーバーレイ導電層とを具備しているツリー
型コンデンサと、から成る半導体メモリ素子。1. A semiconductor device comprising: (a) a substrate; (b) a transfer transistor having a source / drain region formed on the substrate; and (c) electrically connected to any one of the source / drain regions. A tree-type capacitor,
(I) at least one trunk-like conductive layer having a top and a bottom end surface electrically connected to any one of the source / drain regions, wherein the at least one trunk-like conductive layer is A trunk-like conductive layer extending substantially perpendicularly from the bottom end face; and (ii) at least one top branch-like conductive layer having a bottom surface and electrically connected to the top of the at least one trunk-like conductive layer. (Iii) at least one suspended branch-like conductive layer having one end connected to the bottom surface of the at least one upper branch-like conductive layer, the at least one trunk-like conductive layer; A storage electrode of the tree-type capacitor is formed by a combination of the at least one upper branch-like conductive layer and the at least one suspended branch-like conductive layer. At least 1, characterized in that
(Iv) the at least one trunk-like conductive layer, the at least one upper branch-like conductive layer, and the exposed surface of the at least one hanging-type branch-like conductive layer. And a tree-type capacitor comprising: (v) an overlay conductive layer covering the dielectric layer and acting as a counter electrode of the tree-type capacitor. 【請求項２】 前記少なくとも１の吊下形ブランチ状導
電層が、 断面がそれぞれほぼＬ字形であり、かつ各々の１端が前
記少なくとも１の上部ブランチ状導電層の前記上部表面
に接続されている第１の対の吊下形ブランチ状導電層か
ら成ることを特徴とする請求項１に記載の半導体メモリ
素子。2. The at least one suspended branch-like conductive layer, wherein each of the at least one suspended branch-like conductive layers has a substantially L-shaped cross section, and one end of each of the at least one suspended branch-like conductive layers is connected to the upper surface of the at least one upper branch-like conductive layer. 2. The semiconductor memory device according to claim 1, comprising a first pair of suspended branch-shaped conductive layers. 【請求項３】 前記ツリー型コンデンサが、 前記第１の対のほぼＬ字形の吊下形ブランチ状導電層と
ほぼ平行に配置されている第２の対から成るほぼＬ字形
の吊下形ブランチ状導電層であって、前記第２の対のほ
ぼＬ字形の吊下形ブランチ状導電層の各々が、前記少な
くとも１の上部ブランチ状導電層の前記底面に接続され
ている１端を有する第２の対のほぼＬ字形の吊下形ブラ
ンチ状導電層をさらに具備していることを特徴とする請
求項２に記載の半導体メモリ素子。3. A substantially L-shaped suspended branch comprising a second pair of said tree-shaped capacitors comprising a second pair disposed substantially parallel to said first pair of substantially L-shaped suspended branch-like conductive layers. A second conductive layer, wherein each of the second pair of substantially L-shaped suspended branch conductive layers has one end connected to the bottom surface of the at least one upper branch conductive layer. 3. The semiconductor memory device according to claim 2, further comprising two pairs of substantially L-shaped suspended branch-like conductive layers. 【請求項４】 前記第２の対のほぼＬ字形の吊下形ブラ
ンチ状導電層が、前記第１の対のほぼＬ字形の吊下形ブ
ランチ状導電層の下に配置されていることを特徴とする
請求項３に記載の半導体メモリ素子。4. The method according to claim 1, wherein said second pair of substantially L-shaped suspended branch-like conductive layers is disposed below said first pair of substantially L-shaped suspended branch-like conductive layers. The semiconductor memory device according to claim 3, wherein: 【請求項５】 前記第１の対のほぼＬ字形の吊下形ブラ
ンチ状導電層が、前記少なくとも１のトランク状導電層
とほぼ対称を成すように配置されていることを特徴とす
る請求項２に記載の半導体メモリ素子。5. The method according to claim 1, wherein the first pair of substantially L-shaped suspended branch-like conductive layers are arranged to be substantially symmetrical with the at least one trunk-like conductive layer. 3. The semiconductor memory device according to 2. 【請求項６】 前記上部ブランチ状ポリシリコン層のほ
ぼ中間部分が、前記少なくとも１のトランク状ポリシリ
コン層の前記上部に接続され、かつ前記上部ブランチ状
ポリシリコン層が、前記少なくとも１のトランク状導電
層に対してほぼ直角になるように配置されていることを
特徴とする請求項１に記載の半導体メモリ素子。6. A substantially intermediate portion of said upper branch-like polysilicon layer is connected to said upper portion of said at least one trunk-like polysilicon layer, and said upper branch-like polysilicon layer is connected to said at least one trunk-like polysilicon layer. 2. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is disposed so as to be substantially perpendicular to the conductive layer. 【請求項７】 前記少なくとも１の吊下形ブランチ状導
電層が第１セグメントと第２セグメントとを有し、前記
第１セグメントがほぼ垂直であり、かつ前記少なくとも
１の上部ブランチ状導電層の前記底面に連結され、前記
第２セグメントが前記第１セグメントの１端から水平に
延びていることを特徴とする請求項６に記載の半導体メ
モリ素子。7. The at least one suspended branch-like conductive layer has a first segment and a second segment, the first segment being substantially vertical, and the at least one upper branch-like conductive layer. 7. The semiconductor memory device according to claim 6, wherein the second segment is connected to the bottom surface, and the second segment extends horizontally from one end of the first segment. 【請求項８】 前記少なくとも１の吊下形ブランチ状導
電層が前記少なくとも１のトランク状導電層と接触する
面を有することを特徴とする請求項１に記載の半導体メ
モリ素子。8. The semiconductor memory device according to claim 1, wherein said at least one suspended branch-like conductive layer has a surface in contact with said at least one trunk-like conductive layer. 【請求項９】 前記少なくとも１のトランク状導電層
が、その前記上部にほぼＴ字形のセグメントをさらに具
備することを特徴とする請求項１に記載の半導体メモリ
素子。9. The semiconductor memory device of claim 1, wherein said at least one trunk-like conductive layer further comprises a substantially T-shaped segment on said upper portion. 【請求項１０】 （ａ）基板と、 （ｂ）前記基板上に形成された、ソース／ドレイン領域
を有する転送トランジスタと、 （ｃ）前記ソース／ドレイン領域のいずれかひとつに電
気的に接続されたツリー型コンデンサであって、（ｉ）
上部を有し、かつ前記ソース／ドレイン領域のいずれか
ひとつに電気的に接続されている底部端面を有する少な
くとも１のトランク状導電層であって、前記少なくとも
１のトランク状導電層が前記底部端面からほぼ垂直に延
びているトランク状導電層と、（ｉｉ）底面を有し、前
記少なくとも１のトランク状導電層の前記上部に電気的
に接続されている少なくとも１の上部ブランチ状導電層
と、（ｉｉｉ）少なくとも第１セグメントと第２セグメ
ントとを有し、前記第２セグメントが前記第１セグメン
トに連結され互いに直角を成し、かつその１端が前記少
なくとも１の上部ブランチ状導電層の前記底面に接続さ
れている少なくとも１の吊下形ブランチ状導電層であっ
て、前記少なくとも１のトランク状導電層と、前記少な
くとも１の上部ブランチ状導電層と、前記少なくとも１
の吊下形ブランチ状導電層との組み合わせにより、前記
ツリー型コンデンサの蓄積電極が形成されることを特徴
とする少なくとも１の吊下形ブランチ状導電層と、（ｉ
ｖ）前記少なくとも１のトランク状導電層と、前記少な
くとも１の上部ブランチ状導電層と、前記少なくとも１
の底部ブランチ状導電層の露出面上とに形成される誘電
体層と、（ｖ）前記誘電体層を覆い、前記ツリー型コン
デンサの対向電極として働くオーバーレイ導電層とを具
備しているツリー型コンデンサと、から成る半導体メモ
リ素子。10. (a) a substrate; (b) a transfer transistor having a source / drain region formed on the substrate; and (c) electrically connected to any one of the source / drain regions. A tree-type capacitor comprising: (i)
At least one trunk-like conductive layer having a top and having a bottom end surface electrically connected to any one of the source / drain regions, wherein the at least one trunk-like conductive layer is the bottom end surface; And (ii) at least one upper branch-like conductive layer having a bottom surface and electrically connected to the top of the at least one trunk-like conductive layer; (Iii) having at least a first segment and a second segment, wherein the second segment is connected to the first segment and forms a right angle with each other, and one end of the second segment is formed of the at least one upper branch conductive layer; At least one suspended branch-like conductive layer connected to the bottom surface, said at least one trunk-like conductive layer and said at least one upper branch. A wrench-like conductive layer, wherein at least 1
At least one suspended branch-shaped conductive layer, wherein the storage electrode of the tree-type capacitor is formed by a combination with the suspended branched conductive layer of (i).
v) the at least one trunk-like conductive layer; the at least one upper branch-like conductive layer;
Comprising a dielectric layer formed on the exposed surface of the bottom branch-like conductive layer and an overlay conductive layer covering the dielectric layer and serving as a counter electrode of the tree-type capacitor. And a capacitor. 【請求項１１】 前記少なくとも１の吊下形ブランチ状
導電層が、断面がそれぞれほぼＬ字形であり、かつ各々
の１端が前記少なくとも１の上部ブランチ状導電層の前
記上部表面に接続されている第１の対の吊下形ブランチ
状導電層から成ることを特徴とする請求項１０に記載の
半導体メモリ素子。11. The at least one suspended branch-like conductive layer is each substantially L-shaped in cross section, and one end of each is connected to the upper surface of the at least one upper branch-like conductive layer. 11. The semiconductor memory device according to claim 10, comprising a first pair of suspended branch-like conductive layers. 【請求項１２】 前記少なくとも１の吊下形ブランチ状
導電層が、 前記第１の対のほぼＬ字形の吊下形ブランチ状導電層と
ほぼ平行に配置されている第２の対によるほぼＬ字形の
吊下形ブランチ状導電層であって、前記第２の対のほぼ
Ｌ字形の吊下形ブランチ状導電層の各々が、前記少なく
とも１の上部ブランチ状導電層の前記底面に接続されて
いる１端を有する第２の対のほぼＬ字形の吊下形ブラン
チ状導電層をさらに具備していることを特徴とする請求
項１１に記載の半導体メモリ素子。12. The at least one suspended branch-like conductive layer comprises a second pair of substantially L-shaped suspended branch-like conductive layers disposed substantially parallel to the first pair of substantially L-shaped suspended branch-like conductive layers. A suspended L-shaped conductive layer, wherein each of the second pair of substantially L-shaped suspended branched conductive layers is connected to the bottom surface of the at least one upper branch-shaped conductive layer. The semiconductor memory device of claim 11, further comprising a second pair of substantially L-shaped suspended conductive layers having one end. 【請求項１３】 前記第２の対のほぼＬ字形の吊下形ブ
ランチ状導電層が、前記第１の対のほぼＬ字形の吊下形
ブランチ状導電層の下に配置されていることを特徴とす
る請求項１２に記載の半導体メモリ素子。13. The method according to claim 13, wherein said second pair of substantially L-shaped suspended branch-like conductive layers is disposed below said first pair of substantially L-shaped suspended branch-like conductive layers. The semiconductor memory device according to claim 12, wherein: 【請求項１４】 前記第１の対のほぼＬ字形の吊下形ブ
ランチ状導電層が、前記少なくとも１のトランク状導電
層に対してほぼ対称となるように配置されていることを
特徴とする請求項１１に記載の半導体メモリ素子。14. The method according to claim 1, wherein the first pair of substantially L-shaped suspended branch-like conductive layers are arranged substantially symmetrically with respect to the at least one trunk-like conductive layer. The semiconductor memory device according to claim 11. 【請求項１５】 前記上部ブランチ状ポリシリコン層の
ほぼ中間部分が、前記少なくとも１のトランク状ポリシ
リコン層の前記上部に接続され、かつ前記上部ブランチ
状ポリシリコン層が、前記少なくとも１のトランク状導
電層に対してほぼ直角になるように配置されていること
を特徴とする請求項１０に記載の半導体メモリ素子。15. A substantially intermediate portion of said upper branch-like polysilicon layer is connected to said upper part of said at least one trunk-like polysilicon layer, and said upper branch-like polysilicon layer is connected to said at least one trunk-like polysilicon layer. The semiconductor memory device according to claim 10, wherein the semiconductor memory device is disposed so as to be substantially perpendicular to the conductive layer. 【請求項１６】 前記少なくとも１の吊下形ブランチ状
導電層の前記第１セグメントがほぼ垂直であり、かつ前
記少なくとも１の上部ブランチ状導電層の前記底面に連
結され、前記第２セグメントが前記第１セグメントの１
端から水平に延びていることを特徴とする請求項１５に
記載の半導体メモリ素子。16. The first segment of the at least one suspended branch-like conductive layer is substantially vertical and is connected to the bottom surface of the at least one upper branch-like conductive layer, and the second segment is formed by the second segment. 1 of the first segment
The semiconductor memory device according to claim 15, wherein the semiconductor memory device extends horizontally from an end. 【請求項１７】 前記少なくとも１の吊下形ブランチ状
導電層が、前記第２セグメントに連結された第３セグメ
ントと、前記第３セグメントに連結された第４セグメン
トとをさらに有することを特徴とする請求項１６に記載
の半導体メモリ素子。17. The at least one suspended branch-like conductive layer further includes a third segment connected to the second segment and a fourth segment connected to the third segment. 17. The semiconductor memory device according to claim 16, wherein: 【請求項１８】 前記少なくとも１の吊下形ブランチ状
導電層が前記少なくとも１のトランク状導電層と接触す
る面を有していることを特徴とする請求項１０に記載の
半導体メモリ素子。18. The semiconductor memory device according to claim 10, wherein said at least one suspended branch-like conductive layer has a surface in contact with said at least one trunk-like conductive layer. 【請求項１９】 前記少なくとも１のトランク状導電層
が、その上部にほぼ水平のセグメントをさらに具備する
ことを特徴とする請求項１８に記載の半導体メモリ素
子。19. The semiconductor memory device of claim 18, wherein said at least one trunk-like conductive layer further comprises a substantially horizontal segment thereon. 【請求項２０】 （ａ）基板と、 （ｂ）前記基板上に形成された、ソース／ドレイン領域
を有する転送トランジスタと、 （ｃ）前記ソース／ドレイン領域のいずれかひとつに電
気的に接続されているツリー型コンデンサであって、
（ｉ）上部を有し、かつ前記ソース／ドレイン領域のい
ずれかひとつに電気的に接続されている底部端面を有す
る少なくとも１のトランク状導電層であって、前記少な
くとも１のトランク状導電層が前記底部端面からほぼ垂
直に延びている少なくとも柱状部分を具備しているトラ
ンク状導電層と、（ｉｉ）前記少なくとも１のトランク
状導電層の前記上部に電気的に接続されている少なくと
も１の上部ブランチ状導電層と、（ｉｉｉ）複数の順次
連結されているセグメントを具備し、かつその１端が前
記少なくとも１の上部ブランチ状導電層の前記底面に連
結されている少なくとも１の吊下形ブランチ状導電層で
あって、前記少なくとも１のトランク状導電層と、前記
少なくとも１の上部ブランチ状導電層と、前記少なくと
も１の吊下形ブランチ状導電層との組み合わせにより、
前記ツリー型コンデンサの蓄積電極が形成されることを
特徴とする少なくとも１の吊下形ブランチ状導電層と、
（ｉｖ）前記少なくとも１のトランク状導電層と、前記
少なくとも１の上部ブランチ状導電層と、前記少なくと
も１の底部ブランチ状導電層の露出面上とに形成される
誘電体層と、（ｖ）前記誘電体層を覆い、前記ツリー型
コンデンサの対向電極として働くオーバーレイ導電層と
を具備しているツリー型コンデンサと、から成る半導体
メモリ素子。20. (a) a substrate; (b) a transfer transistor formed on the substrate having a source / drain region; and (c) electrically connected to any one of the source / drain regions. A tree-type capacitor,
(I) at least one trunk-like conductive layer having a top and a bottom end surface electrically connected to any one of the source / drain regions, wherein the at least one trunk-like conductive layer is A trunk-like conductive layer having at least a columnar portion extending substantially perpendicularly from the bottom end surface; and (ii) at least one top electrically connected to the top of the at least one trunk-like conductive layer. A branch-like conductive layer, and (iii) at least one suspended branch having one end connected to the bottom surface of the at least one upper branch-like conductive layer; At least one trunk-like conductive layer, at least one upper branch-like conductive layer, and at least one hanging bra. The combination of Ji-shaped conductive layer,
At least one suspended branch-like conductive layer, wherein a storage electrode of the tree-type capacitor is formed;
(Iv) a dielectric layer formed on the at least one trunk-like conductive layer, the at least one upper branch-like conductive layer, and the exposed surface of the at least one bottom branch-like conductive layer; A tree-type capacitor comprising: an overlay conductive layer covering the dielectric layer and acting as a counter electrode of the tree-type capacitor. 【請求項２１】 前記少なくとも１の吊下形ブランチ状
導電層が、４セグメントを具備することを特徴とする請
求項２０に記載の半導体メモリ素子。21. The semiconductor memory device according to claim 20, wherein the at least one suspended branch-like conductive layer has four segments. 【請求項２２】 前記前記少なくとも１の吊下形ブラン
チ状導電層が、複数の対の吊下形ブランチ状導電層を具
備し、各対が前記少なくとも１のトランク状導電層とほ
ぼ対称を成すように配置され、かつ各吊下形ブランチ状
導電層の１端が前記少なくとも１の上部ブランチ状導電
層の前記底面に連結されていることを特徴とする請求項
２０に記載の半導体メモリ素子。22. The at least one suspended branch-like conductive layer comprises a plurality of pairs of suspended branch-like conductive layers, each pair being substantially symmetric with the at least one trunk-like conductive layer. 21. The semiconductor memory device according to claim 20, wherein one end of each suspended branch-like conductive layer is connected to the bottom surface of the at least one upper branch-like conductive layer. 【請求項２３】 （ａ）基板と、 （ｂ）前記基板上に形成された、ソース／ドレイン領域
を有する転送トランジスタと、 （ｃ）前記ソース／ドレイン領域のいずれかひとつに電
気的に接続されているツリー型コンデンサであって、
（ｉ）上部を有し、かつ前記ソース／ドレイン領域のい
ずれかひとつに電気的に接続されている底部端面を有す
る少なくとも１のトランク状導電層であって、前記少な
くとも１のトランク状導電層が前記底部端面からほぼ垂
直に延びている少なくとも柱状部分を具備しているトラ
ンク状導電層と、（ｉｉ）少なくとも第１セグメント
と、第２セグメントと、第３セグメントとを有し、前記
第２セグメントが前記第１セグメントに対して直角に連
結され、前記第３セグメントが前記第２セグメントに対
して直角に連結され、かつ前記第１セグメントの１端が
前記少なくとも１のトランク状導電層の側面に連結され
ている少なくとも１の吊下形ブランチ状導電層であっ
て、前記少なくとも１のトランク状導電層と前記少なく
とも１の吊下形ブランチ状導電層との組み合わせによ
り、前記ツリー型コンデンサの蓄積電極が形成されるこ
とを特徴とする少なくとも１の吊下形ブランチ状導電層
と、（ｉｉｉ）前記少なくとも１のトランク状導電層
と、前記少なくとも１の上部ブランチ状導電層と、前記
少なくとも１の吊下形ブランチ状導電層の露出面上とに
形成される誘電体層と、（ｖ）前記誘電体層を覆い、前
記ツリー型コンデンサの対向電極として働くオーバーレ
イ導電層とを具備しているツリー型コンデンサと、から
成る半導体メモリ素子。23. (a) a substrate; (b) a transfer transistor having a source / drain region formed on the substrate; and (c) electrically connected to one of the source / drain regions. A tree-type capacitor,
(I) at least one trunk-like conductive layer having a top and a bottom end surface electrically connected to any one of the source / drain regions, wherein the at least one trunk-like conductive layer is A trunk-like conductive layer having at least a columnar portion extending substantially perpendicularly from the bottom end face; (ii) at least a first segment, a second segment, and a third segment, wherein the second segment Is connected at right angles to the first segment, the third segment is connected at right angles to the second segment, and one end of the first segment is on a side surface of the at least one trunk-like conductive layer. At least one suspended branch-like conductive layer, said at least one trunk-like conductive layer and said at least one suspension-type branch layer being connected. At least one suspended branch-shaped conductive layer, wherein the storage electrode of the tree-type capacitor is formed in combination with the at least one trunk-shaped conductive layer; and A dielectric layer formed on at least one upper branch-like conductive layer, on an exposed surface of the at least one suspended branch-like conductive layer, and (v) covering the dielectric layer, and A tree-type capacitor having an overlay conductive layer serving as a counter electrode. 【請求項２４】 前記少なくとも１のトランク状導電層
の前記柱状部分が中空内部を備えていることを特徴とす
る請求項２３に記載の半導体メモリ素子。24. The semiconductor memory device according to claim 23, wherein the columnar portion of the at least one trunk-like conductive layer has a hollow interior. 【請求項２５】 前記少なくとも１のトランク状導電層
の断面がほぼＵ字形であることを特徴とする請求項２４
に記載の半導体メモリ素子。25. The cross-section of the at least one trunk-like conductive layer is substantially U-shaped.
A semiconductor memory device according to claim 1. 【請求項２６】 前記少なくとも１のトランク状導電層
が、 上部を有し、かつ前記ソース／ドレイン領域の前記いず
れかひとつに電気的に接続されている底部セグメント
と、 断面がほぼＴ字形であり、かつ前記底部セグメントの前
記上部に連結されている上部セグメントと、を具備する
ことを特徴とする請求項２３に記載の半導体メモリ素
子。26. The at least one trunk-like conductive layer has a top and a bottom segment electrically connected to said one of said source / drain regions, and is substantially T-shaped in cross section. 24. The semiconductor memory device according to claim 23, further comprising: a top segment connected to the top of the bottom segment. 【請求項２７】 前記少なくとも１の吊下形ブランチ状
導電層が前記少なくとも１のトランク状導電層の前記上
部セグメントに連結されていることを特徴とする請求項
２６に記載の半導体メモリ素子。27. The semiconductor memory device of claim 26, wherein said at least one suspended branch-like conductive layer is connected to said upper segment of said at least one trunk-like conductive layer. 【請求項２８】 前記少なくとも１のトランク状導電層
が、 上部を有し、かつ前記ソース／ドレイン領域のいずれか
ひとつに電気的に接続されている底部セグメントと、 断面がほぼＴ字形であり、かつ中空内部を備えた上部セ
グメントであって、前記上部セグメントが、前記底部セ
グメントの上部に連結されている上部セグメントと、を
具備することを特徴とする請求項２３に記載の半導体メ
モリ素子。28. The at least one trunk-like conductive layer has a top and is electrically connected to any one of the source / drain regions; and a bottom segment is substantially T-shaped in cross-section; 24. The semiconductor memory device of claim 23, further comprising a top segment having a hollow interior, wherein the top segment is connected to an upper portion of the bottom segment. 【請求項２９】 前記少なくとも１の吊下形ブランチ状
導電層が前記少なくとも１のトランク状導電層の前記上
部に連結されていることを特徴とする請求項２３に記載
の半導体メモリ素子。29. The semiconductor memory device of claim 23, wherein the at least one suspended branch-like conductive layer is connected to the upper part of the at least one trunk-like conductive layer. 【請求項３０】 前記少なくとも１のトランク状導電層
の断面がほぼＴ字形であることを特徴とする請求項２３
に記載の半導体メモリ素子。30. The cross-section of the at least one trunk-like conductive layer is substantially T-shaped.
A semiconductor memory device according to claim 1. 【請求項３１】 前記吊下形ブランチ状導電層の前記第
１セグメントが前記少なくとも１のトランク状導電層の
表面に連結され、前記第２セグメントが垂直に延びて前
記第１セグメントに連結され、さらに、前記第３セグメ
ントが前記第２セグメントと水平に連結されていること
を特徴とする請求項２８に記載の半導体メモリ素子。31. The first segment of the suspended branch-like conductive layer is connected to a surface of the at least one trunk-like conductive layer, the second segment extends vertically and is connected to the first segment, 29. The semiconductor memory device of claim 28, wherein the third segment is connected to the second segment horizontally.