JP2973419B2 - Semiconductor memory device - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は不良ビット救済用の冗長メモリを有する半
導体メモリ装置に関し、特に冗長メモリ使用情報をメモ
リ装置外部から容易に検出できるようにした半導体メモ
リ装置に関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device having a redundant memory for relieving defective bits, and more particularly to a semiconductor memory in which redundant memory use information can be easily detected from outside the memory device. It concerns the device.
従来、冗長メモリ使用検出回路は特開昭62−22300号
公報などに示されており、その一例を第10図に示す。図
において、１はエンハンスメントＮチャンネルトランジ
スタで構成されたダイオードｎ段接続部、２はデプレッ
ションＮチャンネルトランジスタであり、ダイオードｎ
段接続部１とトランジスタ２は電源Vccとメモリ装置の
外部端子３の間に直列に接続され、トランジスタ２のゲ
ート端子４には冗長メモリ使用信号Ｒが入力される。信
号Ｒのレベルは、冗長メモリを使用している場合は直流
的にVccレベル、使用していない場合は直流的に接地レ
ベルにされる。そして、冗長メモリを使用しているか否
かの検出は、外部端子３にVccよりもダイオードｎ＋１
段分以上高い電圧を印加してその時の電流の有無で行わ
れる。Conventionally, a redundant memory use detection circuit has been disclosed in Japanese Patent Application Laid-Open No. 62-22300, an example of which is shown in FIG. In the drawing, reference numeral 1 denotes a diode n-stage connection portion composed of an enhancement N-channel transistor, 2 denotes a depression N-channel transistor, and a diode n
The stage connection part 1 and the transistor 2 are connected in series between the power supply Vcc and the external terminal 3 of the memory device, and the gate terminal 4 of the transistor 2 receives a redundant memory use signal R. The level of the signal R is set to the DC level Vcc when the redundant memory is used, and to the ground level when the redundant memory is not used. Then, whether or not the redundant memory is used is detected by detecting whether the external terminal 3 has a diode n + 1 more than Vcc.
A voltage higher than that of the stage is applied, and the determination is made based on the presence or absence of the current at that time.
第11図は他の従来例を示し、電源Vccとアース間にMOS
トランジスタ5,6と抵抗ｒの直列回路が接続され、トラ
ンジスタ５と抵抗ｒの接続点Ａと検出端子７間にはMOS
トランジスタ８が接続される。抵抗ｒは冗長選択信号R1
がハイレベルのときに接続点Ａが実質的に電源及びアー
ス双方に対してハイインピーダンス状態となるような高
い抵抗値となっている。トランジスタ６のゲート端子９
には冗長選択信号R1が入力され、信号R1はアクセスした
メモリのアドレスが冗長メモリアドレスであればロウレ
ベルとなり、アクセスしたアドレスが冗長メモリアドレ
スでなければハイレベルとなる。そして、検出に際して
は、検出端子７にVccよりもダイオード２段分以上の高
い電圧を印加し、検出端子７から電源Vccへの電流の有
無で冗長メモリアドレスであるか否かを検出する。FIG. 11 shows another conventional example, in which a MOS is connected between a power supply Vcc and ground.
A series circuit of transistors 5 and 6 and a resistor r is connected, and a MOS is connected between a connection point A of the transistor 5 and the resistor r and the detection terminal 7.
The transistor 8 is connected. The resistance r is the redundancy selection signal R 1
Is at a high level, the connection point A has a high resistance value that is substantially in a high impedance state with respect to both the power supply and the ground. Gate terminal 9 of transistor 6
The redundancy selection signal R 1 is input, the signal R 1 becomes low level when the address is redundant memory address of the memory accessed, the high level if the address accessed redundant memory address. Then, at the time of detection, a voltage higher than Vcc by two or more diodes is applied to the detection terminal 7, and whether or not a redundant memory address is detected is determined by the presence or absence of a current from the detection terminal 7 to the power supply Vcc.
第12図はさらに他の従来例を示し、10は検出端子、1
1,12はMOSトランジスタ、13はナンド回路、14はノア回
路、15はインバータ、16はノア回路である。冗長選択信
号R1がナンド回路13およびノア回路14に入力され、この
冗長選択信号R1はアクセスしたアドレスが冗長メモリア
ドレスであればローレベルとなり、冗長メモリアドレス
でなければハイレベルとなる。そして、アクセスアドレ
スが冗長メモリアドレスである場合には検出端子10にロ
ーレベルを出力し、冗長メモリアドレスでない場合には
ハイレベルを出力する。又、ノア回路16に出力イネーブ
ル信号▲▼及びチップイネーブル信号▲▼を入
力し、検出端子10のハイインピーダンス制御も行ってい
る。FIG. 12 shows still another conventional example, in which 10 is a detection terminal, and 1 is a detection terminal.
Reference numerals 1 and 12 denote MOS transistors, 13 denotes a NAND circuit, 14 denotes a NOR circuit, 15 denotes an inverter, and 16 denotes a NOR circuit. Redundancy selection signal R 1 is inputted to a NAND circuit 13 and NOR circuit 14, the redundancy selection signal R 1 is at a low level if the redundant memory address accessed address, the high level if a redundant memory address. Then, when the access address is a redundant memory address, a low level is output to the detection terminal 10, and when the access address is not a redundant memory address, a high level is output. Further, the output enable signal ▼ and the chip enable signal ▼ are input to the NOR circuit 16, and the high impedance control of the detection terminal 10 is also performed.
しかしながら、第10図及び第11図に示す従来例におい
ては、外部端子３及び検出端子７に電源電圧Vccよりも
高い電圧を印加する必要があり、検出が容易でなく、ま
た端子3,7を設ける必要が生じて構造が複雑になった。
又、第12図の場合には、パッケージに実装した際空き端
子を検出端子10として用いる必要があり、空き端子がな
いパッケージに実装されたメモリ装置の場合には使用で
きないという問題点があった。However, in the conventional example shown in FIG. 10 and FIG. 11, it is necessary to apply a voltage higher than the power supply voltage Vcc to the external terminal 3 and the detection terminal 7, so that detection is not easy and terminals 3 and 7 are not connected. The structure was complicated due to the necessity of the provision.
In addition, in the case of FIG. 12, there is a problem that an empty terminal must be used as the detection terminal 10 when mounted on a package, and cannot be used in the case of a memory device mounted on a package having no empty terminal. .
この発明は上記のような問題点を解決するために成さ
れたものであり、電源電圧より高い電圧を必要とせず、
また特別な検出端子を必要とせず、冗長メモリ検出情
報、即ち装置として冗長メモリを用いているか、また何
れのアドレスで用いているかをメモリ装置外部から容易
にかつ簡単な構成で検出することができる半導体メモリ
装置を得ることを目的とする。The present invention has been made to solve the above problems, and does not require a voltage higher than the power supply voltage.
In addition, no special detection terminal is required, and redundant memory detection information, that is, whether a redundant memory is used as a device and at which address it is used can be detected easily and simply from outside the memory device. It is an object to obtain a semiconductor memory device.
この発明は、データバスと、出力端子と、前記データ
バスと前記出力端子とに接続され、制御信号を受け取
り、この制御信号が第１のレベルのとき前記出力端子を
高インピーダンス状態にし、前記制御信号が第２のレベ
ルのとき前記出力端子に前記データバスの信号に対応し
た信号を出力する出力回路と、冗長使用検出時に冗長使
用検出可能化信号を出力するモード指定回路と、正規メ
モリセルアレイと冗長メモリセルアレイとから構成され
るメモリセルアレイと、前記メモリセルアレイと前記デ
ータバスとの間に接続され、前記冗長使用検出可能化信
号に応答して前記データバスとの電気的な接続状態が制
御されるセンスアンプと、前記正規メモリセルアレイ内
に欠陥メモリ部分が存在するか否かの情報に基づき、前
記欠陥メモリ部分が存在する場合、前記冗長使用検出可
能化信号に応答して、前記制御信号を第２のレベルで出
力する冗長使用指示回路と、前記メモリセルアレイ内に
欠陥メモリ部分が存在する場合に、内部に設定された前
記欠陥メモリ部分に対応するアドレスと外部から入力さ
れるアドレスとの比較結果を示すフラグ信号を出力する
冗長アドレス検出回路と、前記フラグ信号に応答して、
前記欠陥メモリ部分を前記冗長メモリセルアレイに切り
換えるための冗長切換制御回路と、前記データバスおよ
び前記冗長アドレス検出回路に接続され、前記フラグ信
号および前記冗長使用検出可能化信号に応答して、前記
内部に設定された前記欠陥メモリ部分に対応するアドレ
スと外部から入力されるアドレスとの比較結果を示す信
号を前記データバスに出力する状態判断回路とを備えた
ものである。According to the present invention, a data bus, an output terminal, and a control signal are connected to the data bus and the output terminal, the control signal is received, and when the control signal is at a first level, the output terminal is set to a high impedance state. An output circuit for outputting a signal corresponding to the signal of the data bus to the output terminal when the signal is at the second level; a mode designating circuit for outputting a redundant use detection enable signal when redundant use is detected; A memory cell array including a redundant memory cell array; and a memory cell array connected between the memory cell array and the data bus, wherein an electrical connection state with the data bus is controlled in response to the redundant use detection enable signal. Based on the sense amplifier and information on whether or not a defective memory portion exists in the normal memory cell array. A redundant use instruction circuit that outputs the control signal at a second level in response to the redundant use detection enabling signal, and a redundant use instruction circuit that is internally set when a defective memory portion exists in the memory cell array. A redundant address detection circuit that outputs a flag signal indicating a result of comparison between an address corresponding to the defective memory portion and an externally input address, and in response to the flag signal,
A redundancy switching control circuit for switching the defective memory portion to the redundant memory cell array; and a redundancy switching control circuit connected to the data bus and the redundancy address detection circuit, and responsive to the flag signal and the redundancy use detection enabling signal, And a state determination circuit for outputting a signal indicating a result of comparison between the address corresponding to the defective memory portion set in the data bus and an externally input address to the data bus.
この発明は冗長メモリの使用を検出し、使用検出時に
は出力端子をロウインピーダンス状態にし、未使用検出
時には出力端子をハイインピーダンス状態にする。又、
冗長メモリの使用アドレスを検出したときは、冗長メモ
リ使用アドレスか否かによってハイまたはロウレベルの
出力をデータバスを介して出力端子に出力する。According to the present invention, the use of a redundant memory is detected, the output terminal is set to a low impedance state when the use is detected, and the output terminal is set to a high impedance state when the unused memory is detected. or,
When the use address of the redundant memory is detected, a high or low level output is output to the output terminal via the data bus depending on whether the address is the use address of the redundant memory.
以下、この発明の実施例を図面とともに説明する。第
１図はこの発明の第１の実施例によるブロック構成図で
ある。モード指定回路80の冗長使用検出可能化信号（イ
ネーブル信号）RCMがメモリアレイ部21、冗長アドレス
出力回路70及び冗長使用出力回路50に入力される。冗長
アドレス出力回路70と冗長フラグ出力回路90は状態判断
回路200を構成する。メモリアレイ部21は不良ビット救
済用の冗長メモリを有しており、メモリセルアレイ25と
リード／ライトアンプ23とから成る複数のサブメモリア
レイ部22により構成されている。各メモリセルアレイ25
はそれぞれ各リード／ライトアンプ23とサブデータバス
24により結ばれており、さらに各アンプ23の入出力はデ
ータバスBUSと選択的に接続される。回路26,27,28は入
出力回路100を構成する。データバスBUSには、入力端子
DINと接続された入力バッファ26の出力を受けるリード
／ライト制御回路27が接続され、リード／ライト制御回
路27にはデータバスBUS1及び出力バッファ28を介して出
力端子DOUTが接続される。又、出力バッファ28には冗長
使用出力回路50の出力（制御信号）OE1がコントロール
用バスを介して入力される。Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing a first embodiment of the present invention. The redundant use detection enable signal (enable signal) RCM of the mode designating circuit 80 is input to the memory array unit 21, the redundant address output circuit 70, and the redundant use output circuit 50. The redundant address output circuit 70 and the redundant flag output circuit 90 constitute a state determination circuit 200. The memory array unit 21 has a redundant memory for repairing a defective bit, and is composed of a plurality of sub-memory array units 22 including a memory cell array 25 and a read / write amplifier 23. Each memory cell array 25
Indicates each read / write amplifier 23 and sub data bus
The input / output of each amplifier 23 is selectively connected to a data bus BUS. The circuits 26, 27, and 28 constitute the input / output circuit 100. Input terminal for data bus BUS
D IN and is connected read / write control circuit 27 which receives the output of the connected input buffer 26, is connected to the output terminal D OUT via a data bus BUS1 and the output buffer 28 to read / write control circuit 27. The output (control signal) OE1 of the redundant output circuit 50 is input to the output buffer 28 via the control bus.
一方、冗長使用出力回路50と共に冗長使用指示回路を
構成する冗長使用検出回路40は冗長回路可能化信号（冗
長メモリ活性化信号）41を出力し、信号41は冗長使用出
力回路50及び冗長アドレス検出回路30に入力される。冗
長アドレス検出回路30は外部アドレスを入力とするアド
レスバッファ20の出力29を入力とし、冗長アドレス検出
回路30の出力（フラグ信号）31は冗長切換制御回路60及
び冗長フラグ出力回路90に入力される。冗長切換制御回
路60の出力（冗長切換可能化信号）61は各サブメモリア
レイ部22に入力される。冗長フラグ出力回路90の出力
（冗長フラグ信号）91は冗長アドレス出力回路70に入力
され、冗長アドレス出力回路70の出力は選択的にデータ
バスBUSに接続される。なお、メモリセルアレイ25をデ
コードするデコーダ、アンプ23とデータバスBUSを選択
的に接続するマルチプレクサなどは省略してある。On the other hand, the redundant use detection circuit 40, which forms a redundant use instruction circuit together with the redundant use output circuit 50, outputs a redundant circuit enable signal (redundant memory activation signal) 41, and the signal 41 is used for the redundant use output circuit 50 and the redundant address detection. Input to the circuit 30. The redundant address detection circuit 30 receives the output 29 of the address buffer 20 to which the external address is input, and the output (flag signal) 31 of the redundant address detection circuit 30 is input to the redundancy switching control circuit 60 and the redundancy flag output circuit 90. . An output (redundancy switching enable signal) 61 of the redundancy switching control circuit 60 is input to each sub memory array unit 22. The output (redundancy flag signal) 91 of the redundancy flag output circuit 90 is input to the redundancy address output circuit 70, and the output of the redundancy address output circuit 70 is selectively connected to the data bus BUS. Note that a decoder for decoding the memory cell array 25, a multiplexer for selectively connecting the amplifier 23 and the data bus BUS, and the like are omitted.
次に、冗長使用検出モード時の動作を説明する。説明
の便宜上、メモリセルアレイ25は１ロウ１カラムの冗長
メモリを備えているものとする。メモリアレイ部21で冗
長メモリを使用する場合には、冗長使用検出回路40と冗
長アドレス検出回路30のプログラム素子（ヒューズ）を
選択的にレーザ等で切断する。即ち、第３図（ａ），
（ｂ）は冗長使用検出回路40の具体的構成を示し、該回
路40は相互に接続関係のない２つの回路401,402からな
り、回路401,402はヒューズ32、インバータ33,34、MOS
トランジスタ35,36及び抵抗37から構成されている。メ
モリアレイ部21で少くとも１ロウ冗長メモリを使用する
場合は回路401のヒューズ32を切断して冗長回路可能化
信号41（REX）を出力させ、メモリアレイ部21で少くと
も１カラム冗長メモリを使用する場合は回路402のヒュ
ーズ32を切断して冗長回路可能化信号41（REY）を出力
する。従って、信号41（REX,REY）は冗長メモリ使用時
にハイレベルとなる。なお、信号RASは待機時の消去電
流を抑えるための信号である。又、冗長アドレス検出回
路30の選択的ヒューズ切断は、欠陥メモリのアドレスに
対応するように行われる。第４図（ａ），（ｂ）は冗長
アドレス検出回路30の具体的構成を示し、回路301,302
を有している。回路301,302は冗長メモリの使用数に応
じて設けられ、相互に接続関係はない。回路301,302は
ワイヤードオア構成となっており、ナンド回路38、イン
バータ39,43,44、ヒューズ42、MOSトランジスタ45,46か
ら構成され、MOSトランジスタ45,46のゲートにはアドレ
ス入力29が入力される。回路301には冗長回路可能化信
号41（REX）と活性化信号CEXが入力され、回路302には
信号41（REY）と活性化信号CEYが入力される。選択的ヒ
ューズ切断後は、アドレス入力29が欠陥メモリアドレス
に一致したとき回路301,302の出力31（XRDi,YRDi）はハ
イレベルとなる。Next, the operation in the redundant use detection mode will be described. For convenience of explanation, it is assumed that the memory cell array 25 includes one row and one column of redundant memory. When a redundant memory is used in the memory array unit 21, the program elements (fuses) of the redundant use detecting circuit 40 and the redundant address detecting circuit 30 are selectively cut by a laser or the like. That is, FIG.
(B) shows a specific configuration of the redundant use detection circuit 40. The circuit 40 is composed of two circuits 401 and 402 which are not connected to each other, and the circuits 401 and 402 are composed of the fuse 32, the inverters 33 and 34, and the MOS.
It is composed of transistors 35 and 36 and a resistor 37. When at least one row redundant memory is used in the memory array unit 21, the fuse 32 of the circuit 401 is cut to output a redundant circuit enable signal 41 (REX), and the memory array unit 21 uses at least one column redundant memory. When used, the fuse 32 of the circuit 402 is blown to output the redundancy circuit enable signal 41 (REY). Therefore, the signal 41 (REX, REY) becomes high level when the redundant memory is used. The signal RAS is a signal for suppressing the erase current during standby. The selective fuse cutting of the redundant address detection circuit 30 is performed so as to correspond to the address of the defective memory. FIGS. 4 (a) and 4 (b) show a specific configuration of the redundant address detection circuit 30;
have. The circuits 301 and 302 are provided according to the number of redundant memories used, and have no connection relation with each other. The circuits 301 and 302 have a wired-OR configuration, and include a NAND circuit 38, inverters 39, 43 and 44, a fuse 42, and MOS transistors 45 and 46. Address inputs 29 are input to gates of the MOS transistors 45 and 46. . The circuit 301 receives the redundancy circuit enable signal 41 (REX) and the activation signal CEX, and the circuit 302 receives the signal 41 (REY) and the activation signal CEY. After the selective fuse cutting, the outputs 31 (XRDi, YRDi) of the circuits 301 and 302 become high when the address input 29 matches the defective memory address.
次に、第５図は冗長フラグ出力回路90の構成を示し、
ノア回路47とインバータ48から構成され、冗長アドレス
検出回路30の出力31（XRDi,YRDi）を入力され、ノア回
路47でノア論理をとり、インバータ48を介して冗長フラ
グ信号91を出力する。アドレス入力19が冗長メモリアド
レスであれば、冗長フラグ信号91はハイレベルとなり、
冗長メモリアドレスでなければロウレベルとなる。Next, FIG. 5 shows a configuration of the redundancy flag output circuit 90,
The NOR circuit 47 is composed of a NOR circuit 47 and an inverter 48, receives the output 31 (XRDi, YRDi) of the redundant address detection circuit 30, takes NOR logic in the NOR circuit 47, and outputs a redundant flag signal 91 via the inverter 48. If the address input 19 is a redundant memory address, the redundant flag signal 91 becomes high level,
If it is not a redundant memory address, it becomes low level.
第６図は冗長アドレス出力回路70の構成を示し、49は
ノア回路、51はインバータ、52はナンド回路、53はノア
回路、54,55はMOSトランジスタである。冗長アドレス出
力回路70は冗長フラグ信号91を入力され、リード／ライ
ン用データバスBUSにハイレベル／ローレベルを選択的
に出力する。即ち、冗長メモリをアクセスしたときは冗
長フラグ信号91がハイレベル、データバスBUSがハイレ
ベルとなり、冗長メモリ以外をアクセスしたときは冗長
フラグ信号91がローレベルでデータバスBUSがローレベ
ルとなる。このとき、冗長アドレス出力回路70からデー
タバスBUSへのハイ／ロウレベルの書込みを可能とする
ために、冗長使用検出モード時は冗長使用検出可能化信
号▲▼がメモリアレイ部１のアンプ23とデータバ
スBUSとの接続をハイインピーダンス状態にしている。
信号▲▼は書込タイミングを制御するための信号
である。データバスBUSに出力されたハイ／ロウレベル
はリード／ライト制御回路27を介してデータバスBUS1に
転送され、出力バッファ28に入力される。FIG. 6 shows a configuration of the redundant address output circuit 70, wherein 49 is a NOR circuit, 51 is an inverter, 52 is a NAND circuit, 53 is a NOR circuit, and 54 and 55 are MOS transistors. The redundant address output circuit 70 receives the redundant flag signal 91 and selectively outputs a high level / low level to the read / line data bus BUS. That is, when the redundant memory is accessed, the redundant flag signal 91 is at the high level, and the data bus BUS is at the high level. When accessing other than the redundant memory, the redundant flag signal 91 is at the low level and the data bus BUS is at the low level. At this time, in order to enable high / low level writing from the redundant address output circuit 70 to the data bus BUS, in the redundant use detection mode, the redundant use detection enable signal The connection with the bus BUS is in a high impedance state.
The signal ▲ ▼ is a signal for controlling the write timing. The high / low level output to the data bus BUS is transferred to the data bus BUS1 via the read / write control circuit 27 and input to the output buffer 28.
第８図は出力バッファ28の構成を示し、62はナンド回
路、63,64はインバータ、65はノア回路、66はナンド回
路、67,68はMOSトランジスタである。FIG. 8 shows the configuration of the output buffer 28, 62 is a NAND circuit, 63 and 64 are inverters, 65 is a NOR circuit, 66 is a NAND circuit, and 67 and 68 are MOS transistors.
第７図は冗長使用出力回路50の構成を示し、56,58は
ノア回路、57,59はインバータである。出力端子DOUTの
ハイインピーダンス制御信号OE1〜OEuのうち冗長使用出
力回路50の出力OE1は冗長メモリ使用時にはハイレベル
となるので、出力端子DOUTにはデータバスBUS1のハイ／
ロウレベルが出力される。FIG. 7 shows the configuration of the redundant use output circuit 50, wherein 56 and 58 are NOR circuits, and 57 and 59 are inverters. Since the output OE 1 redundant use output circuit 50 of the high impedance control signal OE 1 ~OE u of the output terminal D OUT becomes high level at the time of the redundant memory use, the data bus BUS1 to the output terminal D OUT High /
Low level is output.
上記のように本実施例では、冗長メモリ使用時にはア
クセスしたアドレスが冗長メモリ使用アドレスか否かを
出力端子DOUTのハイ／ロウレベルで検出できる。又、順
次、アドレスアクセスをしてゆけば、DOUTがハイレベル
になったときのアドレスが冗長メモリ使用アドレスとい
うことになる。一方、冗長メモリを使用しているか否か
の情報は、少くとも任意の１ビットをアドレスアクセス
するだけで検出可能である。即ち、冗長メモリ使用時の
出力端子DOUTはハイレベルかロウレベルのいずれかをと
るのに対して、冗長メモリ未使用時には信号OE1がロウ
レベルとなり、出力バッファ28の出力端子DOUTはハイイ
ンピーダンスとなるからである。In the present embodiment as described above, redundant when the memory used can be detected in a high / low level of the output terminal D OUT whether the accessed address is the redundant memory using addresses. Further, if the addresses are sequentially accessed, the address when DOUT goes high becomes the redundant memory use address. On the other hand, information as to whether or not a redundant memory is used can be detected only by accessing at least one arbitrary bit. That is, when the redundant memory is used, the output terminal D OUT takes either a high level or a low level, whereas when the redundant memory is not used, the signal OE 1 is at a low level, and the output terminal D OUT of the output buffer 28 has a high impedance. Because it becomes.
第９図は出力バッファ28をハイインピーダンス制御す
るための冗長使用出力回路50の第２の実施例を示し、6
9,72はインバータ、71はナンド回路である。I/Oコモン
型のメモリ装置には、通常外部端子として出力イネーブ
ル制御端子▲▼がある。この場合、▲▼用の信
号OE1のため配線を出力端子DOUTのハイインピーダンス
制御のための配線として共用することが可能となり、信
号配線数の増加を抑えることができる。FIG. 9 shows a second embodiment of the redundant use output circuit 50 for controlling the output buffer 28 to high impedance.
9 and 72 are inverters and 71 is a NAND circuit. An I / O common type memory device usually has an output enable control terminal ▲ ▼ as an external terminal. In this case, ▲ it is possible to share as a wiring for the high impedance control of the output terminal D OUT wiring for signal OE 1 for ▼, it is possible to suppress an increase in the number of signal lines.
第２図はこの発明による半導体メモリ装置の第２の実
施例を示し、Ｎワード×４ビット構成の場合の実施例で
ある。I/Oi（ｉ＝１〜４）は入出力端子である。４つの
メモリセルアレイ25から各１ビットが４本のデータバス
BUSＡ〜Ｄに読み出される。このとき、冗長フラグ信号
を各サブメモリアレイ部22に対応させて４個発生させ、
４本のデータバスＡ〜Ｄ毎に各々冗長アドレス出力回路
70を設ける。これにより、４ビット構成の場合もビット
毎の冗長メモリ検出情報をメモリ外部から検出できるよ
うになる。FIG. 2 shows a second embodiment of the semiconductor memory device according to the present invention, which is an embodiment in the case of an N word × 4 bit configuration. I / O i (i = 1 to 4) are input / output terminals. Four data buses, one for each bit from four memory cell arrays 25
BUS A to D are read. At this time, four redundant flag signals are generated corresponding to each sub-memory array section 22,
A redundant address output circuit for each of the four data buses A to D
70 is provided. Thus, even in the case of the 4-bit configuration, the redundant memory detection information for each bit can be detected from outside the memory.
以上のようにこの発明によれば、出力端子に冗長メモ
リ検出情報を得るようにしたので、検出用の端子を別個
に設ける必要がなく、構成を簡単にすることができる。
又、検出情報はハイインピーダンス／ロウレベル／ハイ
レベルの３値で構成されており、従来のような電源電圧
よりも高い電圧の印加を必要とせず、検出が容易とな
る。さらに、出力端子のロウレベル／ハイレベルの制御
を通常のリード／ライト時に使用するデータバスを介し
て行うため、信号配線数の増加を抑制することができ
る。As described above, according to the present invention, since redundant memory detection information is obtained at the output terminal, there is no need to separately provide a terminal for detection, and the configuration can be simplified.
Further, the detection information is composed of three values of high impedance / low level / high level, and does not require application of a voltage higher than the power supply voltage as in the related art, and detection becomes easy. Further, since the low level / high level control of the output terminal is performed via the data bus used at the time of normal read / write, an increase in the number of signal wirings can be suppressed.
第１図及び第２図はそれぞれこの発明の第１及び第２の
実施例による半導体メモリ装置の構成図、第３図はこの
発明による冗長使用検出回路の回路図、第４図はこの発
明による冗長アドレス検出回路の回路図、第５図はこの
発明による冗長フラグ出力回路の回路図、第６図はこの
発明による冗長アドレス出力回路の回路図、第７図はこ
の発明による冗長使用出力回路の回路図、第８図はこの
発明による出力バッファの回路図、第９図はこの発明に
よる冗長使用出力回路の他の実施例の回路図、第10図〜
第12図は従来の各例における冗長使用検出回路の回路図
である。 21……メモリアレイ部、28……出力バッファ、30……冗
長アドレス検出回路、40……冗長使用検出回路、50……
冗長使用出力回路、70……冗長アドレス出力回路、90…
…冗長フラグ出力回路、DIN……入力端子、DOUT……出
力端子、I/Oi……入出力端子。FIGS. 1 and 2 are block diagrams of a semiconductor memory device according to the first and second embodiments of the present invention, respectively. FIG. 3 is a circuit diagram of a redundant use detecting circuit according to the present invention. FIG. 5 is a circuit diagram of a redundant flag output circuit according to the present invention, FIG. 6 is a circuit diagram of a redundant address output circuit according to the present invention, and FIG. 7 is a circuit diagram of a redundant use output circuit according to the present invention. FIG. 8 is a circuit diagram of an output buffer according to the present invention, FIG. 9 is a circuit diagram of another embodiment of the redundant use output circuit according to the present invention, and FIGS.
FIG. 12 is a circuit diagram of a redundant use detection circuit in each conventional example. 21 Memory array section, 28 Output buffer, 30 Redundant address detection circuit, 40 Redundancy use detection circuit, 50
Redundant output circuit, 70 ... Redundant address output circuit, 90 ...
… Redundant flag output circuit, D IN …… input terminal, D OUT …… output terminal, I / O i …… input / output terminal.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大槻 欣男 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (56)参考文献 特開 昭59−210596（ＪＰ，Ａ) 特開 昭59−185100（ＪＰ，Ａ) 特開 昭62−290000（ＪＰ，Ａ) ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Yoshio Otsuki 1-7-12 Toranomon, Minato-ku, Tokyo Oki Electric Industry Co., Ltd. (56) References JP-A-59-210596 (JP, A) JP-A-59-185100 (JP, A) JP-A-62-290,000 (JP, A)
Claims (2)
を受け取り、この制御信号が第１のレベルのとき前記出
力端子を高インピーダンス状態にし、前記制御信号が第
２のレベルのとき前記出力端子に前記データバスの信号
に対応した信号を出力する出力回路と、 冗長使用検出時に冗長使用検出可能化信号を出力するモ
ード指定回路と、 正規メモリセルアレイと冗長メモリセルアレイとから構
成されるメモリセルアレイと、 前記メモリセルアレイと前記データバスとの間に接続さ
れ、前記冗長使用検出可能化信号に応答して前記データ
バスとの電気的な接続状態が制御されるセンスアンプ
と、 前記正規メモリセルアレイ内に欠陥メモリ部分が存在す
るか否かの情報に基づき、前記欠陥メモリ部分が存在す
る場合、前記冗長使用検出可能化信号に応答して、前記
制御信号を第２のレベルで出力する冗長使用指示回路
と、 前記メモリセルアレイ内に欠陥メモリ部分が存在する場
合に、内部に設定された前記欠陥メモリ部分に対応する
アドレスと外部から入力されるアドレスとの比較結果を
示すフラグ信号を出力する冗長アドレス検出回路と、 前記フラグ信号に応答して、前記欠陥メモリ部分を前記
冗長メモリセルアレイに切り換えるための冗長切換制御
回路と、 前記データバスおよび前記冗長アドレス検出回路に接続
され、前記フラグ信号および前記冗長使用検出可能化信
号に応答して、前記内部に設定された前記欠陥メモリ部
分に対応するアドレスと外部から入力されるアドレスと
の比較結果を示す信号を前記データバスに出力する状態
判断回路とを有することを特徴とする半導体メモリ装
置。An output terminal connected to the data bus and the output terminal, receiving a control signal, and setting the output terminal to a high impedance state when the control signal is at a first level; An output circuit for outputting a signal corresponding to the signal of the data bus to the output terminal when the control signal is at a second level; a mode designating circuit for outputting a redundant use detection enable signal when redundant use is detected; A memory cell array comprising a memory cell array and a redundant memory cell array, the memory cell array being connected between the memory cell array and the data bus, and controlling an electrical connection state with the data bus in response to the redundant use detection enable signal The defective memory portion based on information on whether a defective memory portion exists in the normal memory cell array. A redundancy use instructing circuit that outputs the control signal at a second level in response to the redundancy use detection enable signal, if present, and set internally when a defective memory portion exists in the memory cell array. A redundant address detection circuit for outputting a flag signal indicating a result of comparison between the address corresponding to the defective memory portion and an externally input address; and responding to the flag signal, storing the defective memory portion in the redundant memory. A redundancy switching control circuit for switching to a cell array; and the defective memory portion connected to the data bus and the redundancy address detection circuit and set in the interior in response to the flag signal and the redundancy use detection enable signal. Output to the data bus a signal indicating the result of comparison between the address corresponding to the address and the externally input address. The semiconductor memory device characterized by having a decision circuit.
セルアレイ内に欠陥メモリ部分が存在するか否かの情報
を記憶する冗長使用検出回路と、該冗長使用検出回路の
情報及び前記冗長使用検出可能化信号に応答してこれら
の信号に応じたレベルの前記制御信号を出力する冗長使
用出力回路とで構成されることを特徴とする請求項１記
載の半導体メモリ装置。2. The redundant use instructing circuit includes: a redundant use detecting circuit for storing information as to whether a defective memory portion exists in the normal memory cell array; information of the redundant use detecting circuit; 2. The semiconductor memory device according to claim 1, further comprising: a redundant use output circuit that outputs the control signal at a level corresponding to the enable signal in response to the enable signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63010735A JP2973419B2 (en) | 1988-01-22 | 1988-01-22 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63010735A JP2973419B2 (en) | 1988-01-22 | 1988-01-22 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01189099A JPH01189099A (en) | 1989-07-28 |
| JP2973419B2 true JP2973419B2 (en) | 1999-11-08 |
Family
ID=11758551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63010735A Expired - Lifetime JP2973419B2 (en) | 1988-01-22 | 1988-01-22 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2973419B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03228299A (en) * | 1990-01-31 | 1991-10-09 | Nec Corp | Substitute address deciding device |
| JP2000149590A (en) * | 1998-11-10 | 2000-05-30 | Oki Micro Design Co Ltd | Semiconductor storage device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3311427A1 (en) * | 1983-03-29 | 1984-10-04 | Siemens AG, 1000 Berlin und 8000 München | INTEGRATED DYNAMIC WRITE-READ MEMORY |
| JPS59210596A (en) * | 1983-05-13 | 1984-11-29 | Hitachi Ltd | Semiconductor memory |
| EP0241203A3 (en) * | 1986-04-03 | 1989-08-09 | Advanced Micro Devices, Inc. | Detecting repaired memory devices |
-
1988
- 1988-01-22 JP JP63010735A patent/JP2973419B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01189099A (en) | 1989-07-28 |
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