JP2973220B2 - Digital data orthogonal transform method and apparatus - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタルデータを記録又は伝送するための
圧縮を施すディジタルデータの直交変換方法及びその装
置に関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital data orthogonal transform method and apparatus for performing compression for recording or transmitting digital data.

〔従来技術〕(Prior art)

従来、この種の技術としては、「TV画像の多次元信号
処理」 日刊工業新聞社 吹坂敬彦著 P252〜256に開
示される離散余弦変換（以下、「DCT」と略記する）方
法がある。このDCT方法及び逆DCT方法及びその物理的意
味について以下に説明する。Conventionally, as a technique of this type, there is a discrete cosine transform (hereinafter abbreviated as “DCT”) method disclosed in “Multidimensional Signal Processing of TV Images”, pages 252 to 256, written by Nikkan Kogyo Shimbun, Ltd., Takahiko Fukisaka. The DCT method and the inverse DCT method and their physical meaning will be described below.

画像信号の自己相関関数は負指数関数で近似できる。
DCTは、この近似を行なった場合のKL変換に近いことか
ら、最近注目を集めている。従来ハードウエアが簡単な
ことから重要視されていたマダマール変換に代って、効
率を重視する立場から最も一般的な直交変換となり、規
格など広く採用されるようになった。The autocorrelation function of the image signal can be approximated by a negative exponential function.
DCT has recently attracted attention because it is close to the KL transform when this approximation is performed. Instead of the Madamal transform, which has been regarded as important because of the simplicity of hardware, it has become the most common orthogonal transform from the standpoint of efficiency, and has been widely adopted as a standard.

（１）DCT これは、標本値系列x₀,x₁,‥‥x_M-1を１ブロックとし
て、変換行列［ｄ_k,m］により変換係数y₀,y₁,‥‥y_M-1
に直交変換するものである。(1) DCT This is a conversion coefficient y ₀ , y ₁ , ‥‥ y _{M−1 by using} a sample matrix x ₀ , x ₁ , ‥‥ x _M-1 as one block and using a transformation matrix [d _{k, m} ].
Is orthogonally transformed to.

（２）逆DCT DCTの変換係数［y₀,y₁,‥‥,y_M-1］が与えられて、こ
れからもとの信号［x₀,x₁,‥‥x_M-1］を求める変換、す
なわち逆DCTは次のようになっている。 (2) Inverse DCT Given a transform coefficient [y ₀ , y ₁ , ‥‥, y _M-1 ] of the DCT, an original signal [x ₀ , x ₁ , ‥‥ x _M-1 ] is obtained therefrom. The transformation, or inverse DCT, is as follows:

ｄ_0,m,d_k,mはDCT（１）式の場合と同様である。即
ち、［ｘ］＝［d_M］^Ｔ［ｙ］となっている。これは
［d_M］^-1＝［d_M］^Ｔであるためである。 d _{0, m} , d _{k, m} are the same as in the case of DCT (1). That is, [x] = [d _M ] ^T [y]. This is because [d _M ] ⁻¹ = [d _M ] ^T.

（３）DCTの物理的意味 DCTの用語の由来と物理的意味を考える。標本値系
列、g₀,g₁,g₂,‥‥,g_M-1をｔ＝０を対称軸に反転する。
この両者を合わせ2M個の標本値からなる系列をDFTす
る。標本点がT/2だけずれていること、即ち、例えばg₀
がｔ＝T/2の標本値であることと、ｔ＝０に対して対称
である（偶関数である）ことを考慮すれば、sinの項は
なくなり、 となる。DFTでは、本来のＭ個の標本値からなる系列に
対しては、Ｍ個の複素変換係数（あるいはsin,cos合わ
せてＭ個の項）が得られる。一方、DCTでは、2M個の標
本値からなる仮想的系列に対して、2M個の項が得られる
が、sinが消えＭ個のcosの項のみが残る。(3) Physical meaning of DCT Consider the origin and physical meaning of DCT terms. Invert the sample value series, g ₀ , g ₁ , g ₂ , ‥‥, g _M−1, with t = 0 as the symmetry axis.
A DFT is performed on a sequence composed of 2M sample values by combining these two values. The sampling points are shifted by T / 2, that is, for example, g ₀
Is a sample value of t = T / 2, and symmetric (even function) with respect to t = 0, the term of sin disappears. Becomes In the DFT, M complex transform coefficients (or M terms including sin and cos) are obtained for a sequence originally composed of M sample values. On the other hand, in DCT, 2M terms are obtained for a virtual sequence composed of 2M sample values, but sin disappears and only M cos terms remain.

第２図は従来のDCT変換装置の代表的な（１）式のＭ
＝８の時の構成例を示すブロック図である。下記に示し
た（２）式は上記（１）式のＭ＝８の時の変換行列〔ｄ
_k,m〕を示したものである。FIG. 2 shows a typical DCT converter of the prior art (1) using M
It is a block diagram which shows the example of a structure when = 8. Expression (2) shown below is a conversion matrix [d when M = 8 in expression (1).
_{k, m} ].

ここで、ａ＝cos0π/16,b＝cos1π/16,c＝cos2π/16,
d＝cos3π/16,e＝cos4π/16,f＝cos5π/16,g＝cos6π/1
6,h＝cos7π/16である。 Here, a = cos0π / 16, b = cos1π / 16, c = cos2π / 16,
d = cos3π / 16, e = cos4π / 16, f = cos5π / 16, g = cos6π / 1
6, h = cos7π / 16.

第２図に示した演算ユニット210,220,‥‥,280は
（２）式の１行分の演算をすることを示しており、例え
ばy₁を求める場合には、（２）式から y₁＝x₀cosπ/16＋x₁cos3π/16＋x₂cos5π/16 ＋x₃cos7π/16−x₄cos7π/16−x₅cos5π/16 −x₆cos3π/16−x₇cosπ/16 を行なうのに、第２図の演算ユニット220が対応してい
る。The arithmetic units 210, 220,..., 280 shown in FIG. 2 indicate that one row of the equation (2) is operated. For example, when y ₁ is obtained, y ₁ = x ₀ cosπ / 16 + x ₁ cos3π / 16 + x ₂ cos5π / 16 + x ₃ cos7π / 16−x ₄ cos7π / 16−x ₅ cos5π / 16 −x ₆ cos3π / 16−x ₇ cosπ / 16 Corresponds to the arithmetic unit 220.

演算ユニット210,220,‥‥,280は全て同じ構成となっ
ており、演算ユニット220を使って内部の接続状態を説
明する。The arithmetic units 210, 220,..., 280 all have the same configuration, and the internal connection state will be described using the arithmetic unit 220.

入力端子T₁からの時系列のデータから遂次入力される
時系列データは各演算ユニット210,220,‥‥,280に入力
される。Time-series data when the sequential input of a sequence of data from the input terminal T ₁ is the arithmetic units 210, 220, ‥‥, is input to 280.

演算ユニット220に入力された時系列データは係数ROM
222のデータと同期して、乗算器221に入力する。この乗
算器221の出力は加算器223の入力データとなる。この加
算器223の出力はレジスタ224に一時記憶され、次のデー
タが加算器223に入力された時レジスタ224の値はフィー
ドバックされ先ほどのデータとの加算が行なわれる。こ
のようにして累積加算が行なわれる。そして所定の回数
の加算が行なわれた後、演算結果としてレジスタ225に
記憶されて、所定のタイミングで出力端子T₂に出力され
る。The time series data input to the arithmetic unit 220 is a coefficient ROM
The data is input to the multiplier 221 in synchronization with the data of 222. The output of the multiplier 221 becomes the input data of the adder 223. The output of the adder 223 is temporarily stored in the register 224, and when the next data is input to the adder 223, the value of the register 224 is fed back and added to the previous data. Thus, the cumulative addition is performed. Then, after the addition of the predetermined number of times is performed, is stored in the register 225 as the operation result, is output to the output terminal T ₂ at a predetermined timing.

例えば、上記（２）式のy₁を求める場合、係数ROMに
は下記の８ワード分の係数データがROM222に格納されて
おり、 1/2cosπ/16,1/2cos3π/16,1/2cos5π/16,‥‥，−1/2cosπ/16 入力端子T₁には下記の時系列データが順次入力され、 x₀,x₁,x₂,‥‥,x₇ 先ず乗算器221に、x₀と1/2cosπ/16が入力され、その乗
算が行なわれる。その結果は加算器223でクリアされた
データとの加算が行なわれるため、レジスタ224にその
まま値が記憶される。次の瞬間、入力端子T₁には次のx₁
の値が入力され、乗算器221に次の係数データ1/2cos3π
/16と供に入力され、乗算が行なわれる。その結果x₁・1
/2cos3π/16が加算器223に入力され前回の結果x₀・1/2c
osπ/16との間で加算され、その加算結果がレジスタ224
に記憶される。この手順を繰り返すことにより、y₁の値
を計算することができ、その結果をレジスタ224に入力
することによって一行分の演算を完了する。For example, when obtaining the y ₁ of the equation (2), the coefficient ROM 8 words of coefficient data following is stored in the ROM222, 1 / 2cosπ / 16,1 / 2cos3π / 16,1 / 2cos5π / 16, ‥‥, -1 / 2cosπ / 16 to the input terminal T ₁ is the time-series data sequentially input below, x _0, x _1, x _2, ‥‥, the x ₇ first multiplier 221, and x ₀ 1 / 2cosπ / 16 is input and the multiplication is performed. Since the result is added to the data cleared by the adder 223, the value is stored in the register 224 as it is. The next moment, the next to the input terminal T ₁ x ₁
Is input to the multiplier 221 and the next coefficient data 1 / 2cos3π
/ 16 is input, and multiplication is performed. As a result x ₁ · ₁
/ 2cos3π / 16 is input to the adder 223 and the previous result x ₀・ 1 / 2c
osπ / 16 and the result of addition is stored in register 224.
Is stored. By repeating this procedure, the value of y ₁ can be calculated, and by inputting the result to the register 224, the operation for one row is completed.

他の演算ユニットも係数データを（２）式に示した係
数値を使用することによって、演算ユニット220と同じ
構成で計算することが可能である。The other arithmetic units can also calculate the coefficient data with the same configuration as the arithmetic unit 220 by using the coefficient values shown in equation (2).

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

しかしながら、上記方法による装置では、DCT変換な
どの直交変換を行なうのに、その変換マトリックスの行
数分だけの乗算器を必要とするため、その乗算器が動作
クロックのネックとなり演算速度が遅くなるという問題
点もあった。However, in the device according to the above method, since an orthogonal transform such as a DCT transform requires a number of multipliers corresponding to the number of rows of the transform matrix, the multiplier becomes a bottleneck of an operation clock and the operation speed is reduced. There was also a problem.

本発明は上述の点に鑑みてなされたもので、上記従来
の遅延時間が長く高速処理ができないという問題点を除
去し、高速演算ができるディジタルデータの直交変換方
法及びその装置を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above points, and an object of the present invention is to provide a digital data orthogonal transformation method and apparatus capable of performing high-speed operation by eliminating the above-mentioned conventional problem that delay time is long and high-speed processing cannot be performed. Aim.

〔課題を解決するための手段〕[Means for solving the problem]

上記課題を解決するため本発明は、ディジタルデータ
の直交変換方法を、入力データと係数との乗算を行ない
その値を累積加算して変換後の値を求める従来の直交変
換方法の乗算器を用いず、累積加算器で代用する。つま
り、乗算後の累積加算を係数の各行ごとに先に計算し、
この計算終了後係数の各桁ごとに順次値を出力し対応す
る桁合わせを行ない累積加算して変換後の値を求めるよ
うにしたものである。例えば、直交変換を８×８のマト
リックス演算で行なうと、（３）式で表わされる。In order to solve the above-mentioned problems, the present invention uses a conventional orthogonal transform method multiplier which multiplies input data by a coefficient, accumulates the values, and obtains a converted value. Instead, use an accumulator instead. That is, the cumulative addition after multiplication is calculated first for each row of coefficients,
After the calculation is completed, the value is sequentially output for each digit of the coefficient, the corresponding digit is adjusted, the cumulative addition is performed, and the converted value is obtained. For example, if the orthogonal transformation is performed by an 8 × 8 matrix operation, it is expressed by the following equation (3).

y₀を求めるためには、（４）式を計算することになる。 In order to obtain y ₀ , equation (4) is calculated.

y₀＝d₀₀・x₀＋d₀₁・x₁＋d₀₂・x₂＋d₀₃・x₃＋d₀₄・x₄ ＋d₀₅・x₅＋d₀₆・x₆＋d₀₇・x₇ （４） 直交座標係数が５ビットだとすると（４）式を（５）式
に変換することができる。y ₀ = d ₀₀ x ₀ + d ₀₁ x ₁ + d ₀₂ x ₂ + d ₀₃ x ₃ + d ₀₄ x ₄ + d ₀₅ x ₅ + d ₀₆ x ₆ + d ₀₇ x ₇ (4) If it is 5 bits, equation (4) can be converted to equation (5).

但し、ここでd₀₂ ⁽ⁱ⁾はd₀₂の係数のｉ桁目の１ビット
係数データである。 Here, d ₀₂ ⁽ⁱ⁾ is 1-bit coefficient data of the i-th digit of the coefficient of d ₀₂ .

（５）式は係数の桁ごとにくくることができ（６）式
となる。Equation (5) can be made difficult for each digit of the coefficient and becomes equation (6).

このように、各桁の演算を行なう（６）式の第１項か
ら第５項までの累積加算器５つと各桁の値を考慮して累
積加算器を１つ設けることによってy₀の演算を行なうこ
とができる。 As described above, the operation of y ₀ is performed by providing five accumulators from the first term to the fifth term of the equation (6) for performing the operation of each digit and one accumulator in consideration of the value of each digit. Can be performed.

〔作用〕[Action]

本発明はディジタルデータの直交変換方法を上記の如
く行なうことにより、従来のように直交変換マトリック
スの係数との演算を行なうのに乗算器を用いるのではな
く、乗算後の累積加算を係数の各行ごとに先に計算し、
この計算終了後係数の各桁ごとに順次値を出力し対応す
る桁合わせを行ない累積加算して変換後の値を求めるの
で、直交変換を加算器のみで構成でき、その動作クロッ
ク従来のものより高速にすることが可能となる。According to the present invention, by performing the orthogonal transformation method of digital data as described above, instead of using a multiplier to perform the operation with the coefficients of the orthogonal transformation matrix as in the conventional method, the cumulative addition after the multiplication is performed for each row of the coefficient. Calculate first for each
After this calculation is completed, the value is sequentially output for each digit of the coefficient, the corresponding digit is adjusted, the cumulative addition is performed, and the value after the conversion is obtained. It is possible to increase the speed.

〔実施例〕〔Example〕

以下、本発明の一実施例を図面を用いて説明する。 Hereinafter, an embodiment of the present invention will be described with reference to the drawings.

第１図は本発明の一実施例であるディジタルデータの
直交変換の構成を示すブロック図である。同図におい
て、110,120,130.140.150,160,170,180はそれぞれ演算
ユニットである。演算ユニット110はプロセッシングエ
レメント（Pe₀）111〜115とプロセッシングエレメント
（Pe₁）116、演算ユニット120はプロセッシングエレメ
ント（Pe₀）121〜125とプロセッシングエレメント（P
e₁）126、演算ユニット130はプロセッシングエレメント
（Pe₀）131〜135とプロセッシングエレメント（Pe₁）13
6、演算ユニット140はプロセッシングエレメント（P
e₀）141〜145とプロセッシングエレメント（Pe₁）146、
演算ユニット150はプロセッシングエレメント（Pe₀）15
1〜155とプロセッシングエレメント（Pe₁）156、演算ユ
ニット160はプロセッシングエレメント（Pe₀）161〜165
とプロセッシングエレメント（Pe₁）166、演算ユニット
170はプロセッシングエレメント（Pe₀）171〜175とプロ
セッシングエレメント（Pe₁）176、演算ユニット180は
プロセッシングエレメント（Pe₀）181〜185とプロセッ
シングエレメント（Pe₁）186をそれぞれ具備する構成で
ある。FIG. 1 is a block diagram showing a configuration of orthogonal transformation of digital data according to one embodiment of the present invention. In the figure, 110, 120, 130.140.150, 160, 170 and 180 are arithmetic units, respectively. The arithmetic unit 110 has processing elements (Pe ₀ ) 111 to 115 and a processing element (Pe ₁ ) 116, and the arithmetic unit 120 has processing elements (Pe ₀ ) 121 to 125 and a processing element (P
e ₁ ) 126 and the processing unit 130 are composed of the processing elements (Pe ₀ ) 131 to 135 and the processing elements (Pe ₁ ) 13
6. The arithmetic unit 140 is a processing element (P
e ₀ ) 141-145 and the processing element (Pe ₁ ) 146,
The arithmetic unit 150 is a processing element (Pe ₀ ) 15
1 to 155, the processing element (Pe ₁ ) 156, and the arithmetic unit 160 are the processing elements (Pe ₀ ) 161 to 165
And processing element (Pe ₁ ) 166, arithmetic unit
Reference numeral 170 denotes a processing element (Pe ₀ ) 171 to 175 and a processing element (Pe ₁ ) 176, and an arithmetic unit 180 includes processing elements (Pe ₀ ) 181 to 185 and a processing element (Pe ₁ ) 186.

入力端子T₁は各演算ユニット110,120,130.140.150,16
0,170,180内のプロセッシングエレメントPe₀に接続され
ている。各演算ユニット110,120,130.140.150,160,170,
180内のプロセッシングエレメントPe₀の出力は、全て各
演算ユニット内のプロセッシングエレメント116,126,13
6,146,156,166,176,186にそれぞれ接続されている。そ
してこの全てのプロセッシングエレメントPe₁は出力端
子T₂に接続されている。Input terminal T ₁ is for each arithmetic unit 110,120,130.140.150,16
₀ , 170, 180 are connected to the processing element Pe0. Each operation unit 110,120,130.140.150,160,170,
The outputs of the processing elements Pe ₀ in 180 are all processed elements 116, 126, 13 in each processing unit.
6,146,156,166,176,186 respectively. And all this processing element Pe ₁ is connected to the output terminal T _2.

第３図は第１図中の上記（６）式の演算を実行する演
算ユニット110の構成を示すブロック図で、プロセッシ
ングエレメントPe₀とプロセッシングエレメントPe₁の内
部構成を示す。第１図でも示したように、第３図でも入
力端子T₁はプロセッシングエレメント111〜115に接続さ
れており、このプロセッシングエレメント111〜115の出
力は桁合せを行なった後、プロセッシング116に入力さ
れ、該プロセッシング116の出力は出力端子T₂に接続さ
れている。Figure 3 is a block diagram showing the configuration of the arithmetic unit 110 to perform the calculation of the equation (6) in FIG. 1, showing the internal configuration of the processing elements Pe ₀ and processing element Pe _1. As also shown in Figure 1, the input terminal T ₁ in Figure 3 is connected to the processing elements 111 to 115, the output of the processing elements 111 to 115 after performing a digit combined, are input to the processing 116 , the output of the processing 116 is connected to the output terminal T _2.

プロセッシングエレメント111〜115は桁合わせ以外は
全て同じ構造になっており、以下プロセッシングエレメ
ント111を使ってその接続状態を説明する。The processing elements 111 to 115 all have the same structure except for digit alignment, and the connection state of the processing elements 111 will be described below.

入力端子T₁は加算器（ADD）1111に接続されており、
加算器1111の出力はレジスタ（Re）1112に接続されてい
る。このレジスタ1112の出力は一方が加算器（ADD）111
1の入力となっており、他方はプロセッシングの結果を
保持するレジスタ（Re）1113に接続され、このレジスタ
1113の出力は桁合わせ器1115に接続しており、該桁合わ
せのために、上位又は下位に零を挿入できるようになっ
ている。係数格納回路（ROM）1114はレジスタ1112の制
御信号として入力している。桁合わせ器1115の出力はプ
ロセッシングエレメント111の出力となる。Input terminal T ₁ is connected to an adder (ADD) 1111,
The output of the adder 1111 is connected to a register (Re) 1112. One of the outputs of the register 1112 is an adder (ADD) 111.
The other is connected to a register (Re) 1113 that holds the processing result.
The output of 1113 is connected to the digit matching unit 1115, and a zero can be inserted in the upper or lower order for the digit matching. A coefficient storage circuit (ROM) 1114 is input as a control signal of the register 1112. The output of the digitizer 1115 is the output of the processing element 111.

前記プロセッシングエレメント111の出力はプロセッ
シングエレメント116の入力となって加算器（ADD）1161
の入力となる。加算器1161の出力はレジスタ（Re）1162
の入力となる。このレジスタ1162の出力の一方は前記加
算器1161の入力となり、もう一方はプロセッシングエレ
メント116の演算結果としてレジスタ（Re）1163の格納
される。このレジスタ1163の出力はプロセッシングエレ
メント116の出力として出力端子T₂に接続されている。The output of the processing element 111 becomes the input of the processing element 116 and becomes an adder (ADD) 1161.
Input. The output of the adder 1161 is the register (Re) 1162
Input. One of the outputs of the register 1162 becomes the input of the adder 1161, and the other is stored in the register (Re) 1163 as the operation result of the processing element 116. The output of the register 1163 is connected to the output terminal T ₂ as the output of the processing element 116.

第１図，第３図はともに、直交マトリックス係数が５
ビットの場合を示したもので、その動作について以下に
説明する。ここで直交変換を行なうマトリックスは
（３）式で示したように８×８の行列で示され、演算ユ
ニット110は（６）式で示されたようなy₀を求める演算
が行なわれる。1 and 3 show that the orthogonal matrix coefficient is 5
This shows the case of bits, and the operation will be described below. Here, the matrix for performing the orthogonal transformation is represented by an 8 × 8 matrix as shown in equation (3), and the arithmetic unit 110 performs an operation to find y ₀ as shown in equation (6).

第１図，第３図の入力端子T₁から、入力データx₀,x₁,
x₂,‥‥,x₇までが時系列に順次入力されるとそれぞれの
データは、第１図に示される各演算ユニット110,120,13
0,140,150,160,170,180のプロセッシングエレメントPe₀
に入力される。（６）式で示されたy₀を求める第３図の
演算ユニット110のプロセッシングエレメント111〜115
にも同様に入力される。このプロセッシングエレメント
111〜115は（６）式のそれぞれ第１項から第５項に対応
しており、プロセッシングエレメント111はマトリック
ス係数との乗算で言えば（６）式の第１項で示すよう
に、係数の最下位ビットとの乗算の累積加算を行なう回
路であり、他のプロセッシングエレメント112〜115も係
数の各桁とビットとの乗算の累積加算を行なう回路であ
る。ここでは、プロセッシングエレメント111を例に挙
げて説明する。Figure 1, from the input terminal T ₁ of the FIG. 3, the input data x _0, x _1,
When up to x ₂ , ‥‥, and x ₇ are sequentially input in a time series, the respective data becomes the arithmetic units 110, 120, and 13 shown in FIG.
0,140,150,160,170,180 processing element Pe ₀
Is input to (6) processing elements of the arithmetic unit 110 of FIG. 3 to determine the y ₀ indicated in Formula 111 to 115
Is similarly input. This processing element
111 to 115 correspond to the first to fifth terms of the equation (6), respectively, and the processing element 111 is expressed by multiplication with the matrix coefficient, as shown in the first term of the equation (6). This is a circuit for performing cumulative addition of multiplication with the least significant bit, and the other processing elements 112 to 115 are also circuits for performing cumulative addition of multiplication of each digit of a coefficient and a bit. Here, the processing element 111 will be described as an example.

入力データが順次加算器1111に入力され、それまでの
累積加算結果との加算が行なわれる。係数格納回路1114
には直交交換マトリックス係数の１行分の最下位ビット
が８個格納されていて、このデータを制御信号として累
積加算の途中結果を格納しているレジスタ1112に送られ
る。この動作は今回の入力データを累積加算すべきかど
うかを制御している。つまりマトリックス係数１ビット
データと入力データの乗算結果を累積加算していること
になる。The input data is sequentially input to the adder 1111 and is added to the cumulative addition result up to that time. Coefficient storage circuit 1114
Stores the eight least significant bits of one row of the orthogonal exchange matrix coefficient, and sends this data as a control signal to a register 1112 which stores the intermediate result of the cumulative addition. This operation controls whether the current input data should be cumulatively added. That is, the result of multiplication of the 1-bit matrix coefficient data and the input data is cumulatively added.

このように、係数格納回路1114からの制御信号によっ
て、入力データx₁からx₇までの入力データの累積加算が
制御され、得られた累積加算結果がレジスタ1112残り、
次のタイミングでレジスタ1113に格納される。Thus, by the control signal from the coefficient storage circuit 1114 are controlled cumulative addition of the input data from the input data x ₁ to x _7, obtained cumulative addition result register 1112 remain,
It is stored in the register 1113 at the next timing.

これらの動作は、プロセッシングエレメント111だけ
ではなく、プロセッシングエレメント112〜プロセッシ
ングエレメント115まで同様に行なわれており、プロセ
ッシングエレメント111のレジスタ1113に累積加算の結
果が格納されるとき、プロセッシングエレメント112〜
プロセッシングエレメント115までの各レジスタ1123,11
33,1143,1153に結果が格納される。そして各桁合わせ器
1115〜1155までの各レジスタ1123,1133,1143,1153に結
果が格納される。そして各桁合わせ器1115〜1155によっ
て桁合わせ（例えば、プロセッシングエレメント115の
場合だと演算結果に下位４ビットを付け加え、そこに零
を代入する）を行ない、順次各プロセッシングエレメン
ト111〜115の値をローカルバスb117に出力する。その値
はプロセッシングエレメント116に入力され、該プロセ
ッシングエレメント116内の加算器1161の入力となり、
入力データの累積加算をこの場合だと５回行ない、その
結果をレジスタ1163に格納し、この値が演算ユニット11
0の演算結果となり、演算ユニット120〜180とのタイミ
ングをとって出力端子T₂に出力される。These operations are performed not only for the processing element 111 but also for the processing elements 112 to 115. When the result of the cumulative addition is stored in the register 1113 of the processing element 111, the processing elements 112 to
Each register 1123, 11 up to processing element 115
The results are stored in 33, 1143, and 1153. And each digitizer
The results are stored in the registers 1123, 1133, 1143, 1153 from 1115 to 1155. Then, digit matching (for example, in the case of the processing element 115, the lower 4 bits are added to the operation result and zero is substituted therein) by each of the digit matching units 1115 to 1155, and the values of the processing elements 111 to 115 are sequentially changed. Output to the local bus b117. The value is input to the processing element 116, and is input to the adder 1161 in the processing element 116.
In this case, the cumulative addition of the input data is performed five times, and the result is stored in the register 1163.
0 calculation result becomes of, is output to the output terminal T ₂ timed with the operation unit 120 to 180.

第４図に示したように、各プロセッシングエレメント
111〜115間にレジスタ（Re）R111〜R114を設けても演算
ユニット110を構成できる。As shown in FIG. 4, each processing element
The arithmetic unit 110 can also be configured by providing registers (Re) R111 to R114 between 111 and 115.

演算ユニット110〜180の構成例として第３図と第４図
を挙げたが、入力データがx₀からx₇のデータまで入力さ
れ、x₇の次のタイミングで次のデータx₀が入力される場
合、第３図と第４図の構成で、変換マトリックスの演算
係数が８ビットまでプロセッシングエレメントPe₀をそ
の桁分まで増加させることによって対応できる。以下、
変換マトリックスの係数が９ビット以上である場合につ
いて述べる。Is cited to FIG. 3 and FIG. 4 as an example structure of the arithmetic units 110 to 180, the input data is input from x ₀ to the data of x _7, the next data x ₀ at the next timing of x ₇ is input that case, in FIG. 3 and FIG. 4 configuration, it corresponds by calculating the coefficients of the transformed matrix increased up to that digit amount of processing elements Pe ₀ to 8 bits. Less than,
A case where the coefficient of the transformation matrix is 9 bits or more will be described.

先ず、第３図の構成で変換マトリックスの演算係数の
ビット数を９ビットにした構成例を第５図に示す。つま
り、係数のビット数だけプロセッシングエレメントPe₀
を単に増やしたものである。しかしこの構成だと、入力
端子T₁から入力データがx₀〜x₇と８個で、連続的に次の
x₀〜x₇が入力するような場合、直交変換を行なうことが
できなくなる。つまり、プロセッシングエレメント310
〜390は入力端子T₁から入力データx₀〜x₇が入力される
と、累積加算が行なわれ、次に入力データx₀が入力する
時に、累積加算結果がプロセッシングエレメント（P
e₀）310〜390内のレジスタに格納される。しかしプロセ
ッシングエレメント（Pe₁）400でその結果を累積加算を
行なう時に、プロセッシングエレメント310〜390が９個
あるので９クロック必要となる。つまり、プロセッシン
グエレメント310〜390の全ての演算結果を出力する前に
次のプロセッシングエレメントPe₀内の累積加算が終了
していないので、演算はできない。そこで、１度プロセ
ッシングエレメントPe₀の出力結果の累積加算を行なう
のに、最初の８個のプロセッシングエレメントPe₀（310
〜380）の出力結果の累積加算を行なって小計計算を行
ない、その結果と他のプロセッシングエレメントPe₀（3
90）出力結果との累積加算を行なうようにすれば、１つ
の累積加算を付加することで、係数15ビットの時まで対
応することができる。その構成例を第６図に示す。First, FIG. 5 shows a configuration example in which the number of bits of the operation coefficient of the conversion matrix is set to 9 bits in the configuration of FIG. In other words, the processing element Pe _{0 has the} number of bits of the coefficient
Is simply increased. However, it is this structure, the input data from the input terminal T ₁ is eight and x ₀ ~x _7, continuously follows
If x ₀ ~x ₇ is such that the input, it is impossible to perform orthogonal transform. That is, the processing element 310
To 390 are the input data x ₀ ~x ₇ from the input terminal T ₁ is input, the cumulative addition is performed, then when the input data x ₀ to the input, the cumulative addition result processing elements (P
e ₀ ) Stored in a register within 310 to 390. However, when the result is cumulatively added by the processing element (Pe ₁ ) 400, nine clocks are required because there are nine processing elements 310 to 390. That is, since the cumulative addition of the next processing within the element Pe ₀ before outputting all operation result of processing elements 310 to 390 has not been completed, can not be calculated. Therefore, to perform cumulative addition of 1 degree output processing element Pe _0, the first eight processing elements Pe ₀ (310
To 380), a subtotal calculation is performed, and the result and another processing element Pe ₀ (3
90) If the cumulative addition with the output result is performed, by adding one cumulative addition, it is possible to cope with the case of a coefficient of 15 bits. An example of the configuration is shown in FIG.

第６図に示したプロセッシングエレメント（Pe₀）410
〜550は、第１図や第３図に示したものと同じ構成とな
っている。レジスタ（Re）R490〜R550は各行の累積加算
結果を一時的に保持する。Processing element (Pe ₀ ) 410 shown in FIG.
550 have the same configuration as those shown in FIG. 1 and FIG. Registers (Re) R490 to R550 temporarily hold the cumulative addition result of each row.

プロセッシングエレメント（Pe₁）560は、下位８ビッ
トのプロセッシングエレメント（Pe₀）410〜480の演算
結果を累積加算し、求める値の小計を取る累積加算器
で、プロセッシングエレメント（Pe₁）570はこの累積加
算結果を含む他のプロセッシングエレメント490〜550の
結果を累積加算を行ない値を求める累積加算器である。A processing element (Pe ₁ ) 560 is a cumulative adder for accumulatively adding the operation results of the processing elements (Pe ₀ ) 410 to 480 of the lower 8 bits and taking a subtotal of the obtained value. The processing element (Pe ₁ ) 570 This is a cumulative adder that performs cumulative addition on the results of the other processing elements 490 to 550 including the cumulative addition result to obtain a value.

このように、途中に小計を取る累積加算器を置くこと
で直交変換マトリックス係数のビット数が何ビットであ
ってもこの構成で遅延は生じるが、変換レートを変化せ
ずに直交変換を行なうことができる。In this way, by placing a cumulative adder that takes a subtotal in the middle, a delay occurs in this configuration regardless of the number of bits of the orthogonal transformation matrix coefficient, but the orthogonal transformation is performed without changing the conversion rate. Can be.

第４図の構成も第７図に示すように途中に小計計算を
行なう累積加算器としてプロセッシングエレメント（Pe
₁）570を設けることにより実現可能である。As shown in FIG. 7, the configuration shown in FIG. 4 also serves as a processing element (Pe
₁ ) It can be realized by providing 570.

〔発明の効果〕〔The invention's effect〕

以上、説明したように本発明によれば、従来の直交変
換マトリックスの係数との乗算を行なうのに、乗算器を
用いていたものをサンプリングデータ数がＭで係数がＮ
である場合Ｍ×（Ｎ＋１）個の累積加算器のみで構成し
たので、その動作クロックを従来のものより高速にする
ことが可能となり、高速演算を行なえるという優れた効
果が得られる。As described above, according to the present invention, when multiplication with the coefficient of the conventional orthogonal transformation matrix is performed using a multiplier, the number of sampling data is M and the coefficient is N
In this case, since only the M × (N + 1) accumulators are used, the operation clock can be made faster than the conventional one, and an excellent effect that high-speed operation can be performed can be obtained.

また、本発明ではサンプリングデータ数がＭで係数の
ビット数がＮでＭ＜Ｎである時ＮをＭで割った値N/M値
の少数を切り捨てた値だけ小計をとるための累積加算器
を付加し、桁ごとの累積加算の結果と、もし前段の累積
加算の小計結果があればそれも含めてＭ個ごとにまとめ
て累積加算を行ない小計を計算して求める値を演算する
構成とすると、たとえ直交変換マトリックス係数のビッ
ト数がサンプリング数より大きな値でも、時系列に順次
入力データを入力することが可能となり、高速演算が行
なえるという優れた効果が期待できる。Further, in the present invention, when the number of sampling data is M and the number of bits of the coefficient is N and M <N, a value obtained by dividing N by M N / M is a cumulative adder for taking a subtotal by a value obtained by truncating a decimal number. Is added, and the result of the accumulative addition for each digit and, if there is a subtotal result of the accumulative addition in the preceding stage, the M is added together for each of the M total accumulative additions to calculate the subtotal and calculate the desired value. Then, even if the number of bits of the orthogonal transformation matrix coefficient is larger than the sampling number, it is possible to sequentially input the input data in time series, and an excellent effect that high-speed operation can be performed can be expected.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明のディジタルデータの直交変換装置の構
成を示すブロック図、第２図は従来のディジタルデータ
の直交変換装置の構成を示すブロック図、第３図，第４
図，第５図，第６図，第７図はそれぞれ第１図の演算ユ
ニットの構成例を示すブロック図である。 図中、110,120,130,140,150,160,170,180……演算ユニ
ット、111〜115……プロセッシングエレメント（P
e₀）、116……プロセッシングエレメント（Pe₁）、R111
〜R114……レジスタ、310〜390……プロセッシングエレ
メント（Pe₀）、400……プロセッシングエレメント（Pe
₁）、410〜550……プロセッシングエレメント（Pe₀）、
560,570……プロセッシングエレメント（Pe₁）、R490〜
R550……レジスタ。FIG. 1 is a block diagram showing the configuration of a digital data orthogonal transform apparatus according to the present invention, FIG. 2 is a block diagram showing the configuration of a conventional digital data orthogonal transform apparatus, and FIGS.
FIGS. 5, 5, 6 and 7 are block diagrams each showing a configuration example of the arithmetic unit of FIG. In the figure, 110, 120, 130, 140, 150, 160, 170, 180 ... arithmetic unit, 111 to 115 ... processing element (P
e ₀ ), 116 Processing element (Pe ₁ ), R111
~ R114 ... register, 310-390 ... processing element (Pe ₀ ), 400 ... processing element (Pe
_1), 410-550 ...... processing elements (Pe _0),
560,570 …… Processing element (Pe ₁ ), R490 ~
R550 …… Register.

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 17/14 H04N 1/41 H03M 7/30 H04N 7/133 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. ⁶ , DB name) G06F 17/14 H04N 1/41 H03M 7/30 H04N 7/133

Claims (4)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】ディジタルデータに直交変換マトリックス
係数を用いて圧縮を施すディジタルデータの直交変換方
法において、 入力データと前記直交変換マトリックス係数とのマトリ
ックス演算によって変換後の値を得る際に、前記直交変
換マトリックスの同一行の直交変換マトリックス係数の
各桁ごとに入力データの累積加算を演算し、 前記各桁の累積加算の結果を前記直交変換マトリックス
係数の示す桁数に応じて桁合わせを行ない、 前記桁合わせした各桁の累積加算結果の総合和を計算し
て、変換後の値を得ることを特徴とするディジタルデー
タの直交変換方法。1. An orthogonal transformation method for digital data in which digital data is compressed by using an orthogonal transformation matrix coefficient, wherein the orthogonal transformation is performed when a value after conversion is obtained by a matrix operation between input data and the orthogonal transformation matrix coefficient. The cumulative addition of the input data is calculated for each digit of the orthogonal transformation matrix coefficient of the same row of the transformation matrix, and the result of the cumulative addition of each digit is digit-aligned according to the number of digits indicated by the orthogonal transformation matrix coefficient. A method of orthogonally transforming digital data, comprising calculating a total sum of the accumulated addition results of the respective digit-aligned digits to obtain a converted value. 【請求項２】直交変換マトリックス係数のビット数が
Ｎ、サンプリング数がＭである場合、 前記直交変換マトリックス係数の各桁ごとに入力データ
の累積加算を計算するＭ×Ｎ個の累積加算器と、 前記直交変換マトリックス係数の示す桁数に応じて桁合
わせを行なうＭ×Ｎ個の桁合わせ器と、 前記各桁の累積加算結果の総和を計算するＭ個の累積加
算器と、 前記各桁の累積加算結果の総和を求めるために前記各桁
の累積加算結果の小計を計算するＭ×〔N/M〕個（〔〕
はガウス記号）の累積加算とを設けたことを特徴とする
ディジタルデータの直交変換装置。2. An M.times.N accumulator for calculating a cumulative addition of input data for each digit of the orthogonal transform matrix coefficient, wherein the number of bits of the orthogonal transform matrix coefficient is N and the number of samples is M. An M × N digit aligner for performing digit alignment according to the number of digits indicated by the orthogonal transformation matrix coefficient; an M number of accumulators for calculating the sum of the cumulative addition result of each digit; M × [N / M] ([]) for calculating the subtotal of the cumulative addition result of each digit to obtain the total sum of the cumulative addition result of
A digital data orthogonal transform apparatus. 【請求項３】前記直交変換マトリックス係数の各桁ごと
に入力データの累積加算を計算する累積加算器におい
て、 入力データを順次累積加算するための加算器と、 その加算結果を一時的に保持するレジスタと、 前記直交マトリックスの同一行で直交変換マトリックス
係数の同じ桁のデータを記憶し、前記レジスタを制御す
る記憶手段とを設けたことを特徴とする請求項（２）記
載のディジタルデータの直交変換装置。3. A cumulative adder for calculating cumulative addition of input data for each digit of the orthogonal transformation matrix coefficient, wherein the adder sequentially cumulatively adds the input data, and temporarily holds the addition result. 3. The orthogonal digital data according to claim 2, further comprising a register, and storage means for storing data of the same digit of the orthogonal transformation matrix coefficient in the same row of the orthogonal matrix and controlling the register. Conversion device. 【請求項４】前記直交変換マトリックス係数の各桁ごと
に入力データの累積加算を計算する累積加算器におい
て、 前記累積加算器と異なる時刻に入力させるために該累積
加算器に入力したデータを遅延させて次の累積加算器に
渡すための遅延素子を設けたことを特徴とする請求項
（２）記載のディジタルデータの直交変換装置。4. A cumulative adder for calculating cumulative addition of input data for each digit of said orthogonal transformation matrix coefficient, wherein data input to said cumulative adder is delayed to input at a different time from said cumulative adder. The digital data orthogonal transform apparatus according to claim 2, further comprising a delay element for passing the signal to the next accumulator.