JP2968051B2 - 半導体素子にばね接触子を実装するチップ相互接続キャリア及び方法 - Google Patents

半導体素子にばね接触子を実装するチップ相互接続キャリア及び方法

Info

Publication number
JP2968051B2
JP2968051B2 JP51454797A JP51454797A JP2968051B2 JP 2968051 B2 JP2968051 B2 JP 2968051B2 JP 51454797 A JP51454797 A JP 51454797A JP 51454797 A JP51454797 A JP 51454797A JP 2968051 B2 JP2968051 B2 JP 2968051B2
Authority
JP
Japan
Prior art keywords
semiconductor
carrier
substrate
spring
interconnect
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP51454797A
Other languages
English (en)
Other versions
JPH10510107A (ja
Inventor
ハンドロス，イゴー，ワイ
チャン，サン，チュル
スミス，ウィリアム，ディー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
FUOOMUFUAKUTAA Inc
Original Assignee
FUOOMUFUAKUTAA Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US08/452,255 external-priority patent/US6336269B1/en
Priority claimed from US08/533,584 external-priority patent/US5772451A/en
Priority claimed from US08/554,902 external-priority patent/US5974662A/en
Priority claimed from PCT/US1995/014909 external-priority patent/WO1996017378A1/en
Priority claimed from US08/558,332 external-priority patent/US5829128A/en
Application filed by FUOOMUFUAKUTAA Inc filed Critical FUOOMUFUAKUTAA Inc
Publication of JPH10510107A publication Critical patent/JPH10510107A/ja
Application granted granted Critical
Publication of JP2968051B2 publication Critical patent/JP2968051B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01R—ELECTRICALLY-CONDUCTIVE CONNECTIONS; STRUCTURAL ASSOCIATIONS OF A PLURALITY OF MUTUALLY-INSULATED ELECTRICAL CONNECTING ELEMENTS; COUPLING DEVICES; CURRENT COLLECTORS
    • H01R43/00—Apparatus or processes specially adapted for manufacturing, assembling, maintaining, or repairing of line connectors or current collectors or for joining electric conductors
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K20/00—Non-electric welding by applying impact or other pressure, with or without the application of heat, e.g. cladding or plating
    • B23K20/002—Non-electric welding by applying impact or other pressure, with or without the application of heat, e.g. cladding or plating specially adapted for particular articles or work
    • B23K20/004—Wire welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4885—Wire-like parts or pins
    • H01L21/4889—Connection or disconnection of other leads to or from wire-like parts, e.g. wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/71—Means for bonding not being attached to, or not being formed on, the surface to be connected
    • H01L24/72—Detachable connecting means consisting of mechanical auxiliary parts connecting the device, e.g. pressure contacts using springs or clips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/325—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by abutting or pinching, i.e. without alloying process; mechanical auxiliary parts therefor
    • H05K3/326—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by abutting or pinching, i.e. without alloying process; mechanical auxiliary parts therefor the printed circuit having integral resilient or deformable parts, e.g. tabs or parts of flexible circuits
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D21/00—Processes for servicing or operating cells for electrolytic coating
    • C25D21/02—Heating or cooling
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/60—Electroplating characterised by the structure or texture of the layers
    • C25D5/605—Surface topography of the layers, e.g. rough, dendritic or nodular layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45014—Ribbon connectors, e.g. rectangular cross-section
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01012—Magnesium [Mg]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01045—Rhodium [Rh]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01051—Antimony [Sb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Ceramic Engineering (AREA)
  • Measuring Leads Or Probes (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Wire Bonding (AREA)

Description

【発明の詳細な説明】 発明の技術分野 本発明は、電子コンポーネント間で一時的な圧力接続
をなすことに関し、更に詳細には、半導体素子に復元性
のある接触構造（ばね接触子）を実装するための技法に
関する。
関連出願に対する相互参照 本願は、同一出願人による1995年５月26日に出願され
た米国特許同時係属出願第08/452,255号（以後、「親事
例」と呼ぶ）、及び1995年11月13日に出願されたその対
応PCT特許出願番号PCT/US95/14909の一部継続出願であ
り、その両方は、同一出願人による1994年11月15日に出
願された米国特許同時係属出願第08/340,144号、及び19
94年11月16日に出願されたその対応PCT特許出願番号PCT
/US94/13373（WO 95/14314として1995年５月26日に公
告）の一部継続出願であり、それらは両方とも、同一出
願による1993年11月16日に出願された米国特許同時係属
出願第08/152,812号（現在では、1995年12月19日に認可
された米国特許第5,476,211号）の一部継続出願であ
る。それらの全てを、参照として本明細書に取り込む。
本願は又、同一出願人による、以下の米国特許同時係
属出願の一部継続出願でもある。すなわち、 1995年９月21日に出願された第08/526,246号（1995年
11月13日に出願されたPCT/US95/14843）、 1995年10月18日に出願された第08/533,584号（1995年
11月13日に出願されたPCT/US95/14842）、 1995年11月９日に出願された第08/554,902号（1995年
11月13日に出願されたPCT/US95/14844）、 1995年11月15日に出願された第08/558,332号（1995年
11月15日に出願されたPCT/US95/14885）、 1995年12月18日に出願された第08/573,945号、 1996年１月11日に出願された第08/584,981号、 1996年２月15日に出願された第08/602,179号、 1996年２月21日に出願された第60/012,027号、 1996年２月22日に出願された第60/012,040号、 1996年３月５日に出願された第60/012,878号、 1996年３月11日に出願された第60/013,247号、及び 1996年５月17日に出願された第60/005,189号である。
これらの全ては、上述の親事例の一部継続出願であり、
それらの全てを、参照として本明細書に取り込む。
発明の背景 個々の半導体（集積回路）素子（ダイ）は通常、ホト
リソグラフィ、堆積、その他の既知の技法を用いて、半
導体ウェーハ上に幾つかの同一素子を作り出すことによ
り製造される。一般に、これらの工程は、半導体ウェー
ハから個々のダイを単一化（切断）する前に、完全に機
能する複数の集積回路素子を作り出すことを目的とする
ものである。
一般に、半導体ダイ（素子）をウェーハから単一化し
た後、それらは実装される（最終アセンブリ）。半導体
ダイを他のコンポーネントに取り付けるために、各種の
技法が知られており、それらには、（ａ）ワイヤボンデ
ィング、（ｂ）テープ自動化ボンディング（TAB）、及
び（ｃ）フリップチップ、ボンディングが含まれる。
ウェーハ上の複数のダイのうちどれが良いダイである
かを、それらの実装の前に、好適には、それらがウェー
ハから単一化される前に識別できることが一般に望まし
い。この目的のために、ウェーハ「試験装置」又は「プ
ローブ装置」を有利に用いて、複数の離散的な圧力接続
が、ダイ上の同様に複数の離散的な接続パッド（接着パ
ッド）に対してなされる。このようにして、半導体ダイ
を、ウェーハからダイを単一化する前に、動作（試験及
びエージング）させることが可能となる。
一般に、電子コンポーネント間の相互接続は、「相対
的に永久な」及び「即座に採り外し可能な」相互接続と
いう２つの広義のカテゴリーに分類できる。
「相対的に永久な」接続の一例として、半田接合があ
る。一旦２つのコンポーネントが互いに半田付けされる
と、それらコンポーネントを分離するのに、半田除去工
程を用いる必要がある。ワイヤ接着は、「相対的に永久
な」接続の他の例である。
「即座に取り外し可能な」接続の一例として、１つの
電子コンポーネントの堅固なピンがあり、他の電子コン
ポーネントの弾力のあるソケット要素によって受容され
る。ソケット要素は、ピンに対して、それらの間の信頼
のある電気接続を保証するのに十分な大きさの接触力
（圧力）を及ぼす。
電子コンポーネントの端子と圧力接触をなすことを目
的とした相互接続要素は、本明細書において、「ばね」
又は「ばね要素」と呼ぶ。一般に、いくらかの最小接触
力が、電子コンポーネントに（例えば、電子コンポーネ
ント上の端子に）信頼性の良い圧力接触をもたらすのに
望まれる。例えば、約15グラム（接触当たり少なくて２
グラム以下、且つ多くて150グラム以上を含む）の接触
（荷重）力が、表面上に膜で汚染され、また表面上に腐
蝕、又は酸化生成物を有する、電子コンポーネントの端
子に信頼性良く電気接続をなすことを保証するのに望ま
れる。各ばねに必要な最小接触力には、ばね材料の降伏
強度、又はばね要素の寸法のどちらかを増大させること
が必要とされる。一般的な提案として、材料の降伏強度
が高くなるほど、加工（例えば、打ち抜き、曲げ等）す
るのが益々困難になる。そして、ばねを更に小さく製作
したいという望みによって、それらの断面を更に大きく
製作することが本質的に不可能になる。
特に素子をプローブ探査するために、半導体素子に信
頼性の良い圧力接続をもたらすには、幾つかのパラメー
タを問題にする必要があり、これらには、限定ではない
が、位置合わせ、プローブ力、オーバードライブ、接触
力、均衡した接触力、洗浄、接触抵抗、及び平坦化が含
まれる。これらパラメータの一般的な議論は、「高密度
プローブカード（HIGH DENSITY PROBE CARD）」と題す
る米国特許第4,837,622号に見出すことができ、これを
参照として本明細書に取り込む 以下の米国特許を参照として本明細書に取り込むが、
これらには、電子コンポーネントに対して、面対向接
続、特に圧力接続をなすことを一般的な問題として言及
している。それら米国特許は、米国特許第5,386,344号
（「FLEX CIRCUIT CARD ELASTOMERIC CABLE CONNECTOR
ASSEMBLY」）、同第5,336,380号（「SPRING BIASED TAP
ERED CONTACT ELEMENTS FOR ELECTRICAL CONNECTORS AN
D INTEGRATED CIRCUIT PACKAGES」）、同第5,317,479号
（「PLATED COMPLIANT LEAD」）、同第5,086,337号
（「CONNECTING STRUCTURE OF ELECTRONIC PART AND EL
ECTRONIC DEVICE USING THE STRUCTURE」）、同第5,06
7,007号（「SEMICONDUCTOR DEVICE HAVING LEADS FOR M
OUNTING TO A SURFACE OF A PRINTED CIRCUIT BOARD
N）、同第4,989,069号（「SEMICONDUCTOR PACKAGE HAVI
NG LEADS THAT BREAK−AWAY FROM SUPPORTS」）、同第
4,893,172号（「CONNECTING STRUCTURE FOR ELECTRONIC
PART AND METHOD OF MANUFACTURING THE SAME」）、同
第4,793,814号（「ELECTRICAL CIRCUIT BOARD INTERCON
NECT」）、同第4,777,564号（「LEADFRAME FOR USE WIT
H SURFACE MOUNTED COMPONENTSN）、同第4,764,848号
（「SURFACE MOUNTED ARRAY STRAIN RELIEF DEVIC
E」）、同第4,667,219号（「SEMICONDUCTOR CHIP INTER
FACE」）、同4,642,889号（「COMPLIANT INTERCONNECTI
ON AND METHOD THEREFOR」）、同第4,330,165号（「PRE
SS−CONTACT TYPE INTERCONNECTORS」）、同第4,295,70
0号（「INTERCONNECTORS」）、同第4,067,104号（「MEH
OD OF FABRICATING AN ARRAY OF FLEXIBLE METALLIC IN
TERCONNECTS FOR COUPLING MICROELECTRONICS COMPONEN
TS」）、同第3,795,037号（［ELECTRICAL CONNECTOR DE
VICE」）、同第3,616,532号（MULTILAYER PRINTED CIRC
UIT ELECTRICAL INTERCONNECTION DEVICE」）、及び同
第3,509,270号（「INTERCONNECTION FOR PRINTED CIRCU
ITS AND METHOD OF MAKING SAMEN」）である。
半導体素子自体に圧力接触をもたらすための機構を設
けることは有利であろう。半導体チップアセンブリに半
導体ダイ（チップ）の表面から離して偏倚させた端子を
設けるために、限られた数の技法が、従来技術において
提案されている。「SEMICONDUCTOR CHIP ASSEMBLIES AN
D COMPONENTS WITH PRESSURE CONTACT」と称する米国特
許第5,414,298号には、かかるアセンブリが、極端に小
型化とすることが可能であり、また、チップ自体の面積
より僅かに大きな面積しか占めない旨の開示がある。
発明の簡単な説明（摘要） 本発明の１つの目的は、半導体素子に復元性のある接
触構造（ばね接触子）を実装するための１つの技法を提
供することにある。
本発明の他の目的は、半導体ダイのプローブ探査を、
それらが半導体ウェーハから単一化（分離）される前に
行うための１つの技法を提供することにあり、必要不可
欠な復元性、及び／又は従順性要素（すなわち、ばね要
素）が、プローブカードにそこから延伸する復元性のあ
る接触構造を設ける必要なく、半導体ダイ上に定置して
いる。
本発明の他の目的は、改良されたばね接触要素（復元
性のある接触構造）を提供することにあり、その複数
は、半導体素子上に実装可能である。
本発明の他の目的は、電子コンポーネントに圧力接触
を行うのに適した相互接続要素を提供することにある。
本発明の他の目的は、同じ相互接続構造を用いて、半
導体ダイ等の電子コンポーネントに一時的と永久的な接
続の両方を行うための１つの技法を提供することにあ
る。
本発明の他の目的は、ダイがウェーハから単一化され
る前か、ダイがウェーハから単一化された後のいずれか
で、ダイのエージング及び試験を実行するために、ダイ
に一時的な相互接続を行うための１つの技法を提供する
ことにある。
本発明によれば、本来的に復元性のある複数の接触構
造（ばね要素）が、キャリア基板に実装され、該キャリ
ア基板は、半導体素子に実装され、ばね要素は、ボンデ
ィングワイヤ等により、半導体素子上の接着パッドのう
ちの対応するパッドに接続される。ばね要素は、それ自
体で、他の媒介を必要とすることなく、所望の復元性を
与える。キャリア基板は、それが実装される電子コンポ
ーネント（例えば、半導体素子）に対して固定されたま
まであり、換言すると、キャリア基板は、半導体素子に
復元性無く実装される。好適には、キャリア基板は堅固
である。
本発明の代替実施例の場合、ばね要素は、リードフレ
ームのリードに装着され、リードフレームは、ばね接触
キャリアとして機能する。半導体素子にキャリア基板
（リードフレームのリードを備えた）上のばね要素を設
ける利点の中には、以下の利点がある。
（ａ）半導体素子に直接ばね接触子を実装するのではな
く、キャリア基板上にばね接触子を予め製造することに
より、利用可能な（「良好な」）ばね接触子を製造及び
生産することに関連したどんな問題も、半導体素子を処
理する前に一日瞭然となる。
（ｂ）ばね接触子は、試験ボードに信頼性良く一時的な
接触を行うことが可能であり、これは、通常の印刷回路
基板と同じく単純で簡単明瞭である。
（ｃ）同じ復元性のある接触構造が、ばねクリップその
他により適所に保持される場合、回路基板に信頼性の良
い圧力接続を行うことができる。
（ｄ）同じ復元性のある接触構造が、半田付け等によ
り、回路基板に信頼性の良い永久接続を行うことができ
る。
本発明の１つの態様によれば、ばね接触要素が、半導
体ダイ等の電子コンポーネントに、一時的接続と永久接
続の両方として、「二重の役割」を果たすことができ
る。
好適には、ばね接触要素のキャリアは、半導体ダイが
半導体ウェーハから単一化（分離）される前に、半導体
ダイに実装される。このようにして、複数の圧力接触
を、半導体素子その他に電源投入する「簡単な」試験ボ
ードを用いて、１つ以上の単一化されていない半導体ダ
イ（素子）に行うことができる。
本明細書に用いるような、「簡単な」試験ボードと
は、その表面から延伸する複数のプローブ要素を有する
基板である従来的な「プローブカード」とは対照的に、
複数の端子又は電極を有する基板のことである。簡単な
試験ボードは安価であり、従来的なプローブカードより
も容易に構成される。更に、従来的なプローブカードに
付きものの幾つかの物理的制約は、簡単な試験ボードを
用いて、本発明の半導体素子アセンブリにより所望の圧
力接触を行った場合には生じない。このようにして、複
数の単一化されていない半導体ダイが、その半導体ダイ
をウェーハから単一化（分離）する前に、動作（試験及
び／又はエージング）可能である。
本発明の１つの態様によれば、半導体ダイに実装さ
れ、また半導体ダイを動作させるのに用いられる同じば
ね接触要素を用いて、半導体ダイがウェーハから単一化
された後に、半導体ダイに永久的接続又は圧力接続を行
うことが可能になる。
本発明の１つの態様によれば、ばね接触要素は、キャ
リア基板の端子上に直接製造される「複合相互接続要
素」として好適に形成される。「複合」（多層）相互接
続要素は、ワイヤ（ワイヤステム）又はリボンとするこ
とができる伸長コア要素を、ばね形状を有するように成
形し、コア要素に保護膜を施して、キャリア基板の端子
に実装することにより製造され、結果としての複合相互
接続要素の物理的特性が向上し、及び／又はその複合相
互接続要素がキャリア基板に確実に固定される。
「複合」という用語の使用は、本明細書に記載した説
明を通じて、用語（例えば、２つ以上の要素から形成さ
れる）の‘総称的な’意味に一致しており、例えば、ガ
ラス、カーボン、又は樹脂その他の基材に支持される他
の繊維等に材料に施されるような試みの他の分野におけ
る「複合」という用語の如何なる使用法とも混同すべき
ではない。
本明細書で使用する「ばね形状」という用語は、先端
に加えられる力に対して、伸長要素の端部（先端）の弾
性（復元）運動を呈示する、伸長要素の事実上の任意の
形状を言う。これには、１つ以上の湾曲部を有するよう
に成形された伸長要素だけでなく、実質的に真っ直ぐな
伸長要素も含まれる。
本明細書で使用する「接触領域」、「端子」、「パッ
ド」及び類似の用語は、相互接続要素が実装される、又
は接触をなす任意の電子コンポーネント上の任意の導電
領域を言う。
通常、複合相互接続要素（ばね要素）のコアは、コア
の一端が、キャリア基板上に１つの端子に実装された後
に成形される。
代替として、コア要素は、電子コンポーネントに実装
する前に成形される。
代替として、コア要素は、電子コンポーネントではな
い犠牲基板の一部に実装されるか、又は犠牲基板の一部
である。犠牲基板は、成形後、且つ保護膜生成の前か後
のどちらかで除去される。本発明の１つの態様によれ
ば、各種の構造的特徴を有する先端が、相互接続要素の
接触端に配設できる。（親事例の図11A−11Fも参照され
たい。） 本発明の１つの実施例の場合、コアは、比較的低い降
伏強度を有する「軟質」材料であり、比較的高い降伏強
度を有する「硬質」材料で保護膜生成される。例えば、
金ワイヤ等の軟質材料が、半導体素子の接着パッドに、
（例えば、ワイヤボンディングにより）取り付けられ
て、ニッケル及びその合金等の硬質材料で、（例えば、
電気化学メッキにより）保護膜生成される。
コアの面対向保護膜、単一及び多層保護膜、微細突出
部を有する「粗い」保護膜（親事例の図5C及び5Dも参照
されたい）、及びコアの全長、又はコア長の一部のみに
延伸する保護膜が記載されている。後者の場合、コアの
先端は、電子コンポーネントに接触させるために適切に
露出される（親事例の図5Bも参照されたい）。
一般に、本明細書に記載した説明を通じて、「メッ
キ」という用語は、コア要素に保護膜を生成するための
多数の技法の一例として用いられる。本発明の範囲内に
あるのは、限定ではないが、水溶液からの材料の堆積を
伴う各種工程と、電解メッキと、無電解メッキと、化学
気相成長法（CVD）と、物理気相成長法（PVD）と、液体
又は固体先行物質の誘導壊変を通して、材料の堆積を生
じせしめる工程と、その他を含む任意の適切な技法によ
って、コア要素に保護膜生成することができることであ
り、材料を堆積するためのこれら技法の全ては、一般に
周知のところである。
一般に、ニッケル等の金属性材料で保護膜生成するた
めに、電気化学的工程が好適であり、特に電解メッキが
好ましい。
本発明の他の実施例の場合、ばね要素は、復元性のあ
る接触構造として機能するのに本質的に適した、「硬
質」材料の伸長要素である（すなわち、成就値の複合相
互接続要素の場合のように、保護膜のない）。かかる
「モノリシック」ばね要素は、保護膜が施されて、その
電気的な接触特性が向上し、及び／又はばね要素が、そ
れが実装される端子に（上述の複合相互接続要素と同様
にして）確実に固定される。保護膜を施して固定する場
合に、唯一必要なのは、 端子の軟質部分へのばね要素の一端の半田付け、貼り
付け、及び突き刺し等により、ばね要素を端子に「仮留
め」することである。本発明の範囲内には、複数の硬質
ばね要素を、後続の電子コンポーネントへの転送のため
に、犠牲基板に実装することがある。
好適には、コアはワイヤの形態をとる。代替として、
コアは平坦なタブ（導電性金属リボン）、又はある材料
の伸長リボンである。
コア及び保護膜の両方に対して代表的な材料が開示さ
れる。
以降では主に、一般的に非常に小さな寸法（例えば、
3.0ミル以下）である比較的軟質の（低降伏強度）コア
で開始することを伴う技法を説明する。半導体素子の金
属化に容易に付着する金等の軟質材料は、一般に、ばね
として機能するのに十分な復元性が無い。（かかる軟質
の金属性材料は、弾性変形ではなく、主に可塑性変形を
呈示する。）半導体素子に容易に付着し、また適切な復
元性を持つ他の軟質材料は、非導電性であることが多
く、これは、大部分の弾性材料の場合にそうである。い
ずれの場合でも、所望の構造的、及び電気的特性が、コ
アにわたって施される保護膜により、結果としての複合
相互接続要素に付与できる。結果としての複合相互接続
要素は、非常に小さく製作でき、更に、適切な接触力も
呈示し得る。更に、複数のかかる複合相互接続要素は、
それらが、隣接する複合相互接続要素に対する距離（隣
接する相互接続要素間の距離は、「ピッチ」と呼ばれ
る）よりもかなり大きな長さ（例えば、100ミル）を有
するとしても、微細ピッチ（例えば、10ミル）で配列で
きる。
本発明の複合相互接続要素は、優れた電気的特性を呈
示し、これには、導電率、半田付け性、及び低い接触抵
抗が含まれる。多くの場合、加えられる接触力に応答し
た相互接続要素の偏向は、結果として「拭い」接触とな
り、これは、信頼性の良い接触をなすのを保証するのに
役立つ。
本発明の追加の利点は、本発明の相互接続要素となさ
れる接続が、容易に取り外し可能である点にある。電子
コンポーネントの端子に相互接続をもたらす半田付け
は、任意であるが、一般にシステムレベルでは好ましく
ない。
本発明の１つの態様によれば、制御されるインピーダ
ンスを有する相互接続要素を製作するための方法が記載
される。これらの技法には、一般に、誘電体材料（絶縁
層）で導電コア、又は複合相互接続要素全体を被覆し
（例えば、電気泳動的に）、導電材料の外部層で誘電体
材料に保護膜生成することが伴う。外部の導電材料層を
接地することにより、結果としての相互接続要素は効果
的に遮蔽することができ、そのインピーダンスは容易に
制御可能となる。（親事例の図10Kも参照されたい。） 本発明の１つの態様によれば、相互接続要素は、電子
コンポーネントへの後での取り付けのために、予め製造
することができる。この目的を達成するための各種の技
法が、本明細書に記載されている。本書類では特定的に
保護されていないが、複数の個々の相互接続要素の基板
への実装、又は代替として、エラストマーにおいて、又
は支持基板上で複数の個々の相互接続要素の懸架を扱う
機械を製造することも比較的簡単明瞭であると考えられ
る。
明確に理解されたいのは、本発明の複合相互接続要素
は、その導電特性を強化する、又はその腐蝕耐性を強化
するために被覆されていた、従来技術の相互接続要素と
は劇的に異なるということである。
本発明の保護膜は、電子コンポーネントの端子への相
互接続要素の締結を実質的に強化する、及び／又は結果
としての複合相互接続要素に、所望の復元特性を付与す
ることを特定的に意図するものである。このようにし
て、応力（接触力）は、応力を吸収することを特定的に
意図する、相互接続要素の部分に向けられる。
また認識されたいのは、本発明は、ばね接触子を製作
するための本質的な新規な技法を提供するということで
ある。一般に、結果としてのばねの動作構造は、曲げ及
び成形の生成物ではなく、メッキの生成物である。これ
によって、ばね形状を確立する広範な材料、及びコアの
「足場」を電子コンポーネントに取り付けるための各種
の「易しい」工程の利用に対して扉が開かれる。保護膜
は、コアの「足場」にわたった「超構造」として機能
し、その用語の両方が、土木工学の分野にそれの原点を
有する。
本発明の特異な利点は、自立ばね接触子（ばね要素）
を、ロウ付け又は半田付け等の追加の易しくない技法を
要することなく、脆弱な半導体素子上に実装可能な点に
ある。
本発明の１つの態様によれば、復元性のある接触構造
のうちのいずれかを、少なくとも２つの複合相互接続要
素として形成することができる。
本発明の恩恵の中には、以下のことがある。
（ａ）複合相互接続要素（ばね接触子）は、全て金属性
であり、エージングが、高温で従って短時間で実行可能
となる。
（ｂ）複合相互接続要素は、自立型であり、一般に、半
導体素子の接着パッドレイアウトによって制限を受けな
い。
（ｃ）本発明の複合相互接続要素は、それらの先端が、
ベースよりも大きなピッチ（間隔）となるように仕立て
ることができ、それによって、半導体ピッチ（例えば、
10ミル）から配線基板ピッチ（例えば、100ミル）まで
ピッチを拡張する工程が、直ちに（第１レベル相互接続
で）開始され、また容易になる。
本発明の他の目的、特徴、及び利点は、本発明の以下
の説明に鑑みて明らかとなろう。
図面の簡単な説明 参照は、本発明の好適な実施例に対して詳細になさ
れ、その例は、添付図面に示されている。これらの好適
な実施例に関連して本発明を説明するが、理解されたい
のは、本発明の精神、及び範囲をこれら特定の実施例に
限定することを意図しない、ということである。
本明細書に提示される側面図において、図示の明瞭化
のために、側面図のかなりの部分を断面で提示してい
る。例えば、図面の多くで、ワイヤステムは、太陽で完
全に示されるが、保護膜は、本当の断面で示されている
（網かけのないことが多い）。
本明細書に提示される図面において、図示の明瞭化の
ために、幾つかの要素のサイズが誇張してある（図面の
他の要素に面対向して、縮尺が合っていない）ことが多
い。
図1Aは、本発明の１つの実施例に従った、複合相互接
続要素の一端を含めた長手部分の断面図である。
図1Bは、本発明の他の実施例に従った、複合相互接続
要素の一端を含めた長手部分の断面図である。
図1Cは、本発明の他の実施例に従った、複合相互接続
要素の一端を含めた長手部分の断面図である。
図1Dは、本発明の他の実施例に従った、複合相互接続
要素の一端を含めた長手部分の断面図である。
図1Eは、本発明の他の実施例に従った、複合相互接続
要素の一端を含めた長手部分の断面図である。
図2Aは、本発明に従って、電子コンポーネントの端子
に実装されて、多層化シェルを有する複合相互接続要素
の断面図である。
図2Bは、本発明に従って、中間層が誘電体材料製であ
る、多層化シェルを有する複合相互接続要素の断面図で
ある。
図2Cは、本発明に従って、電子コンポーネント（例え
ば、プローブカード挿入）に実装される、複数の複合相
互接続要素の斜視図である。
図2Dは、本発明に従って、複合相互接続要素を製造す
るための技法の例示的な第１ステップの断面図である。
図2Eは、本発明に従って、相互接続要素を製造するた
めの図2Dの技法の例示的な更なるステップの断面図であ
る。
図2Fは、本発明に従って、相互接続要素を製造するた
めの図2Eの技法の例示的な更なるステップの断面図であ
る。
図2Gは、本発明に従って、図2D−2Fの技法に従って製
造された例示的な複数の個々の相互接続要素の断面図で
ある。
図2Hは、本発明に従った、図2D−2Fの技法に従って製
造されて、互いに規定の空間関係で関連した、例示的な
複数の相互接続要素の断面図である。
図2Iは、本発明に従って、相互接続要素を製造するた
めの代替実施例の断面図であり、１つの相互接続要素の
１つの端部を示す。
図3Aは、本発明に従った、ホトレジスト層の開口を介
して、基板に施された金属層に接着された自由端を有す
るワイヤの側面図である。
図3Bは、本発明に従った、保護膜生成されたワイヤを
備えた、図3Aの基板の側面図である。
図3Cは、本発明に従った、ホトレジスト層が除去さ
れ、また金属層が部分的に除去された、図3Bの基板の側
面図である。
図3Dは、本発明に従った、図3A−3Cに記載の技法に従
って形成された半導体素子の斜視図である。
図４は、従来技術の半導体素子の斜視図である。
図５は、本発明の１つの実施例に従った、半導体素子
に実装されたばね要素を有するキャリア基板の側面図で
ある。
図5Aは、本発明の１つの実施例に従った、２つの単一
化されていない半導体ダイに実装されたばね要素を有す
るキャリア基板の側面図である。
図5Bは、本発明の１つの実施例に従った、図５に示す
型式のキャリア基板の側面図である。
図６は、本発明に従った、半導体ダイに実装されたば
ね要素を有するキャリア基板の代替実施例の側面図であ
る。
図6Aは、本発明に従った、図６のキャリア半導体アセ
ンブリの側面図である。
図6Bは、本発明に従った、図６のキャリアアセンブリ
の代替実施例の側面図である。
図7A−7Fは、本発明のキャリア基板の代替実施例の側
面断面図である。
図8Aは、本発明のチップスケール（チップ相互接続）
キャリアの代替実施例の斜視図である。
図8Bは、図8Aのチップスケールキャリアの側部断面図
である。
図9Aは、本発明に従った、ばねキャリアの１つの実施
例の部分的な側部断面図である。
図9Bは、本発明に従った、複合リードフレームの部分
的な斜視図である。
図9Cは、本発明に従った、複合リードフレームの部分
的な斜視図である。
図10は、本発明に従った、ばね要素キャリアの他の実
施例の分解組立、側部断面図である。
図11は、本発明に従った、シリコン（半導体）ウェー
ハに実装されたばね要素キャリアの斜視図である。
発明の詳細な説明 本特許出願は、半導体素子を、それらが半導体ウェー
ハ上に定置している間に（すなわち、それらがウェーハ
から単一化される前に）試験（動作及びエージングの実
行を含む）するために、及び／又は半導体素子と他の電
子コンポーネント（印刷回路基板等の）との間に、圧力
接続をもたらす等のために、半導体素子等の電子コンポ
ーネントに、ばね接触子を設ける技法を目指すものであ
る。
以下の説明から明らかとなるが、本技法には、半導体
素子に取り付けられるキャリア基板上に、復元性のある
接触構造を製造することと、半導体素子を試験するため
に、復元性のある接触構造に圧力接続を行うことと、半
導体ダイがウェーハから単一化された後に、半導体ダイ
に接続するのに、同じ復元性のある接触構造を用いるこ
とが伴う。
好適には、復元性のある接触構造は、「複合相互接続
要素」として実施され、これは例えば、1995年５月26日
に出願され、参照として本明細書に取り込む、上述した
米国特許出願第08/452,255号（「親事例」）の開示に記
載されている。本特許出願は、図1A−1E、及び図2A−2I
の記載において、親事例に開示される技法の幾つかを要
約するものである。
本発明を実施するための好適な技法の重要な態様は、
（１）結果としての複合相互接続要素の機械的性質を確
立し、及び／又は（２）相互接続要素が電子コンポーネ
ントの１つの端子に実装される場合に、その端子に相互
接続要素を確実に締結するために、「複合」相互接続要
素が、コア（電子コンポーネントの端子に実装される）
で開始し、次いで、適切な材料でコアに保護膜を生成す
ることにより形成できる点にある。このようにして、弾
性変形可能な形状へと容易に成形されて、電子コンポー
ネントの最も脆弱な部分にさえも容易に取り付けられ
る、軟質材料のコアで開始することにより、復元性のあ
る相互接続要素（ばね要素）が製造できる。硬質材料か
らばね要素を形成し、容易には明白でなく、論証可能に
直感的でない従来技術の技法を鑑みると、その軟質材料
は、ばね要素の基底部を形成可能である。かかる「複
合」相互接続要素は、一般に、本発明の実施例に用いる
のに、好適な形態の復元性のある接触構造である。
図1A、1B、1C及び1Dは、本発明に従った、複合相互接
続要素用の各種の形状を一般的に示す。
以降では主に、復元性を呈示する複合相互接続要素を
説明する。しかし理解されたいのは、復元性のない複合
相互接続要素も本発明の範囲内に入るということであ
る。
更に、以降では主に、硬質（弾性）材料により保護膜
生成される、軟質（容易に成形されて、使い勝手の良い
工程により、電子コンポーネントに固定しやすい）コア
を有する、複合相互接続要素を説明する。しかし、コア
を硬質材料とし得ることも本発明の範囲内にあり、保護
膜は、主に、電子コンポーネントの端子に相互接続要素
を確実に締結するように機能する。
図1Aにおいて、電気的な相互接続要素110には、「軟
質」材料（例えば、40,000psiよりも少ない降伏強度を
有する材料）のコア112と、「硬質」材料（例えば、80,
000psiよりも大きな降伏強度を有する材料）のシェル
（保護膜）114とが含まれる。コア112は、概ね真っ直ぐ
な片持ち梁として成形（構成）される伸長要素であり、
0.0005から0.0030インチ（0.001インチ＝１ミル≒25ミ
クロン（μｍ））の直径を有するワイヤとすることがで
きる。シェル114は、既に成形されたコア112にわたっ
て、適切なメッキ工程（例えば、電気化学メッキ）等の
任意の適切な工程により施される。
図1Aは、本発明の相互接続要素に対して恐らく最も簡
単な形状と思われるスプリング形状、すなわち、その先
端110bにおいて加えられる力「Ｆ」に対して、ある角度
で配向された真っ直ぐな片持ち梁を示す。かかる力が、
相互接続要素が圧力接触している電子コンポーネントの
端子により加えられる場合、先端の下方への（図で見
て）偏向により、明らかに結果として、先端が端子を横
切って移動する、すなわち「拭い」運動となる。かかる
拭い接触により、信頼性の良い接触が、相互接続要素と
電子コンポーネントの接触端子との間でなされることが
保証される。
その「硬質性」のおかげで、またその厚さ（0.00025
から0.00500インチ）を制御することにより、シェル114
は、相互接続要素110全体に対して、所望の復元性を付
与する。このようにして、電子コンポーネント（不図
示）間の復元性のある相互接続を、相互接続要素110の
２つの端部110aと110bの間にもたらすことができる。
（図1Aにおいて、参照番号110aは、相互接続要素110の
一端を示し、端部110bに対向した実際の端部は示されて
いない。）電子コンポーネントの端子に接続する際に、
相互接続要素110は、「Ｆ」で表記される矢印で示され
るような、接触力（圧力）を受けることになる。
一般に好適なのは、保護膜（単層か、又は多層保護膜
のいずれか）の厚さが、保護膜を施そうとするワイヤの
直径よりも厚いことである。結果としての接触構造の全
体の厚さが、コアの厚さに、保護膜の２倍の厚さを加え
た総和であるという事実を前提として、コアと同じ厚さ
（例えば、１ミル）を有する保護膜は、それ自体まとま
って、コアの２倍の厚さを有することになる。
相互接続要素（例えば、110）は、加えられる接触力
に応答して偏向することになるが、該偏向（復元性）
は、相互接続要素の全体形状によって部分的に、（コア
の降伏強度に対して）保護膜材料の優勢な（より大き
な）降伏強度により部分的に、また、保護膜材料の厚さ
により部分的に決定される。
本明細書で用いる「片持ち式」及び「片持ち梁」とい
う用語は、伸長構造（例えば、保護膜付きコア112）
が、一端に実装（固定）されて、他端は、通常、伸長要
素の長手方向軸に対して概ね横方向に作用する力に応答
して、自由に移動する。これらの用語の使用により、伝
達又は暗示を意図する他の特定的な、又は限定的な意味
は何もない。
図1Bにおいて、電気的な相互接続要素120には、同様
に、軟質コア122（112に匹敵）と、硬質シェル124（114
に匹敵）とが含まれる。この例の場合、コア122は、２
つの湾曲部を有するように成形され、従って、Ｓ字形状
と見なされる。図1Aの例のように、このようにして、電
子コンポーネント（不図示）間の復元性のある相互接続
を、相互接続要素120の２つの端部120aと120bの間にも
たらすことができる。（図1Bにおいて、参照番号120a
は、相互接続要素120の一端部を示し、端部120bに対向
した実際の端部は示されていない。）電子コンポーネン
トの端子に接触する際に、相互接続要素120は、「Ｆ」
で表記される矢印で示されるような、接触力（圧力）を
受けることになる。
図1Cにおいて、電気的な相互接続要素130には、同様
に、軟質コア132（112に匹敵）と、硬質シェル134（114
に匹敵）とが含まれる。この例の場合、コア132は、１
つの湾曲部を有するように成形され、Ｕ字形状と見なす
ことができる。図1Aの例のように、このようにして、電
子コンポーネント（不図示）間の復元性のある相互接続
を、相互接続要素130の２つの端部130aと130bの間にも
たらすことができる。（図1Cにおいて、参照番号130a
は、相互接続要素130の一端部を示し、端部130bに対向
した実際の端部は示されていない。）電子コンポーネン
トの端子に接触する際に、相互接続要素130は、「Ｆ」
で表記される矢印で示されるような、接触力（圧力）を
受けられることになる。代替として、相互接続要素130
を使用して、「Ｆ′」で表記される矢印で示されるよう
に、その端部130b以外で接触をなすこともできる。
図1Dは、軟質コア142と硬質シェル144を有する、復元
性のある相互接続要素140の他の実施例を示す。この例
の場合、相互接続要素140は、本質的に簡単な片持ち式
（図1Aに匹敵）であり、湾曲した先端140bは、その長手
方向軸に対して横方向に作用する接触力「Ｆ」を受け
る。
図1Eは、軟質コア152と硬質シェル154を有する、復元
性のある相互接続要素150の他の実施例を示す。この例
の場合、相互接続要素150は、概ね「Ｃ字形状」であ
り、好適には僅かに湾曲した先端を備え、「Ｆ」で表記
される矢印で示されるように、圧力接触をなすのに適し
ている。
理解されたいのは、軟質コアは、任意の弾性変形可能
な形状、換言すると、結果としての相互接続要素に、そ
の先端に加えられる力に応答して弾性適に偏向せしめる
形状へと、容易に形成することができるということであ
る。例えば、コアは、慣用的なコイル形状に形成するこ
ともできる。しかし、コイル形状は、相互接続要素の全
長、及びそれに関連したインダクタンス（その他）、ま
た高周波（速度）で動作する回路へのインダクタンスの
悪影響に起因して好ましくない。
シェル、又は多層シェル（以下で説明する）の少なく
とも１つの層の材料は、コアの材料よりも大幅に高い降
伏強度を有する。従って、シェルは、結果としての相互
接続構造の機械的特性（例えば、弾性）を確立する際に
コアの影を薄くする。シェル対コアの降伏強度の比率
は、少なくとも2:1が好適であり、少なくとも3:1及び少
なくとも5:1も含み、10:1程度に高くすることもでき
る。また明らかなのは、シェル、又は多層シェルの少な
くとも外部層は、導電性にすべきであり、シェルがコア
の端部を覆う場合には顕著である。（しかし、親事例に
は、コアの端部が露出される実施例が記載されており、
その場合には、コアは導電性でなければならない。） 学術的な観点から、結果としての複合相互接続要素の
ばね作用（スプリング形状）部分に、硬質材料で保護膜
生成することが唯一必要である。この観点から、コアの
２つの端部の両方に保護膜生成することは一般に本質的
でない。しかし、実際問題としては、コア全体に保護膜
生成することが好ましい。電子コンポーネントに締結
（取り付け）られるコアの一端に保護膜生成する特定の
理由、及びそれで生じる利点を、以下で更に詳細に論じ
る。
コア（112、122、132、142）に適した材料には、限定
でないが、金、アルミニウム、銅、及びそれらの合金が
含まれる。これらの材料は通常、所望の物理的性質を得
るために、少量の他の材料で合金化されるが、それらは
例えば、ベリリウム、カドミウム、シリコン、マグネシ
ウム、その他である。銀、パラジウム、プラチナ、プラ
チナ群の元素の金属等の金属又は合金を用いることも可
能である。鉛、スズ、インジウム、ビスマス、カドミウ
ム、アンチモン、及びそれらの合金から構成される半田
が使用可能である。
電子コンポーネントの端子へのコア（ワイヤ）の一端
の面対向取り付け（以下で更に詳細に論じる）は、一般
に、（温度、圧力、及び／又は超音波エネルギーを用い
て、ボンディングをもたらす）ボンディングしやすい任
意の材料（例えば、金）のワイヤであり、これは、本発
明を実施するのに適している。非金属材料を含む、保護
膜生成（例えば、メッキ）しやすい任意の材料が、コア
に使用できることも本発明の範囲内である。
シェル（114、124、134、144）に適した材料には、
（多層シェルの個々の層に関して、以下で論じるよう
に）限定ではないが、ニッケル及びその合金と、銅、コ
バルト、鉄及びそれらの合金と、両方とも卓越した電流
搬送能力、及び良好な接触抵抗特性を呈示する、金（特
に硬質の金）及び銀と、プラチナ群の元素と、貴金属
と、半貴金属及びそれらの合金、特にプラチナ群の元素
及びそれらの合金と、タングステンと、モリブデンが含
まれる。半田状の仕上げが所望の場合には、スズ、鉛、
ビスマス、インジウム、及びそれらの合金を用いること
もできる。
これらの被覆材料を、上記に記載した各種のコア材料
にわたって施すために選択される技法は、無論のこと、
用途に合わせて変化する。電解メッキ、及び無電解メッ
キは一般に好適な技法である。しかし、一般には、金の
コアにわたってメッキを施すことは、直感的ではない。
本発明の１つの態様によれば、金のコアにわたってニッ
ケルのシェルをメッキする（特に、無電解メッキする）
場合、メッキ開始を容易にするために、まず、金のワイ
ヤステムにわたって薄い銅の開始層を施すことが望まし
い。
図1A−1Eに示すような例示的な相互接続要素は、約0.
001インチのコア径と、0.001インチのシェル厚を有し、
従って、相互接続要素は、約0.003インチの全体径（す
なわち、コア径足す２倍のシェル厚）を有する。一般
に、シェルのこの厚さは、コアの厚さ（例えば、直径）
の0.2−5.0（1/5から５）倍程度となる。
複合相互接続要素に関する幾つかの例示的なパラメー
タは、以下のようになる。
（ａ）1.5ミルの直径を有する金のワイヤコアが、40ミ
ルの全高、及び９ミル半径の略Ｃ字状湾曲（図1Eに匹
敵）を有するように成形され、0.75ミルのニッケルでメ
ッキされ全体径＝1.5＋２×0.75＝３ミル）て、任意と
して金の50マイクロインチの最終保護膜を受容する。結
果としての複合相互接続要素は、約３−５グラム／ミル
のばね定数（ｋ）を呈示する。使用時に、３−５ミルの
偏向は、結果として９−25グラムの接触力となる。この
例は、介挿物用のばね要素に関連して有用である。
（ｂ）1.0ミルの直径を有する金のワイヤコアが、35ミ
ルの全長を有するように成形され、1.25ミルのニッケル
でメッキされ（全体径＝1.0＋２×1.25＝3.5ミル）て、
任意として金の50マイクロインチの最終保護膜を受容す
る。結果としての複合相互接続要素は、約３グラム／ミ
ルのばね定数（ｋ）を呈示して、プローブ用のばね要素
に関連して有用である。
（ｃ）1.5ミルの直径を有する金のワイヤコアが、20ミ
ルの全長、及び約５ミルの半径の略Ｓ字状湾曲を有する
ように成形され、0.75ミルのニッケル又は銅でメッキさ
れる（全体径＝1.5＋２×0.75＝３ミル）。結果として
の複合相互接続要素は、約２−３グラム／ミルのばね定
数（ｋ）を呈示して、半導体素子上に実装するためのば
ね要素に関連して有用である。
コアは丸い断面を有する必要はなく、むしろシートか
ら延伸する平坦なタブ（矩形断面を有する）とすること
もできる。理解されたいのは、本明細書で用いる「タ
ブ」という用語は、「TAB」（テープ自動化ボンディン
グ）と混同すべきでない、ということである。
多層シェル 図2Aは、端子214が設けられる電子コンポーネント212
に実装された、相互接続要素210の１つの実施例200を示
す。この例の場合、軟質（例えば、金）、ワイヤコア21
6が、一端において端子214にボンディングされ（取り付
けられ）、端子から延伸してスプリング形状を有するよ
うに構成され（図1Bに示す形状に匹敵）て、自由端216b
を有するように切断される。このようにワイヤのボンデ
ィング、成形、及び切断は、ワイヤボンディング装置を
用いて達成される。コアの端部216aにおける接着剤は、
端子214の露出表面の比較的小さい部分しか覆わない。
シェル（保護膜）が、ワイヤコア216にわたって配設
され、この例の場合、多層化として示され、内層218と
外層220を有し、その両方の層はメッキ工程により適切
な施される。多層シェルの１つ以上の層が、硬質材料
（ニッケル及びその合金等の）から形成されて、所望の
復元性が、相互接続要素210に付与される。例えば、外
層220は、硬質材料とすることができ、内層は、コア材
料216上に硬質材料220をメッキする際に、緩衝又は障壁
層として（あるいは、活性層、接着材層として）機能す
る材料とすることができる。代替として、内層218を硬
質材料とし、外層220を、導電率及び半田付け可能性を
含めた優れた電気的特性を呈示する材料（軟質の金等）
とすることもできる。半田又はろう接型式の接触が所望
の場合、相互接続要素の外層は、それぞれ、鉛−スズ半
田又は金−スズろう接材料とすることができる。
端子への締結 図2Aは、総括的に、本発明の他の重要な特徴、すなわ
ち復元性のある相互接続要素が、電子コンポーネント上
の端子に確実に締結できることを示す。相互接続要素の
取付端210aは、相互接続要素の自由端210bに加えられる
圧縮力（矢印「Ｆ」）の結果として、大幅な機械的応力
を受ける。
図2Aに示すように、保護膜（218、220）は、コア216
だけでなく、連続して（中断なしに）コア216に隣接す
る端子214の残り（すなわち、接着材216a以外）の露出
表面全体も覆う。これによって、相互接続要素210が、
端子に確実且つ信頼性良く締結され、保護膜材料が、端
子への結果としての相互接続要素の締結に対して、実質
的に（例えば、50％よりも大きく）寄与する。一般に、
必要なのは、保護膜材料が、コアに隣接する端子の少な
くとも一部を覆うことだけである。しかし、保護膜材料
は、端子の残りの表面全体を覆うことが一般に好まし
い。好適には、シェルの各層は金属性である。
一般的な提案として、コアが端子に取付（接着）され
る比較的小さい領域は、結果としての複合相互接続要素
に課せられる接触力（「Ｆ」）から生じる応力を吸収す
るのにあまり適さない。シェルが、端子の露出表面全体
（端子へのコア端216aの取付をなす比較的小さい領域以
外の）を覆うおかげで、相互接続構造全達が、端子に確
実に締結される。保護膜の接着強度、及び接触力に反作
用する能力は、コア端（216a）自体のそれよりはるかに
高い。
本明細書で用いる「電子コンポーネント」（例えば、
212）という用語には、限定ではないが、相互接続及び
介挿基板と、シリコン（Si）又はヒ化ガリウム（GaAs）
等の任意の適切な半導体材料製の半導体ウェーハ及びダ
イと、生成相互接続ソケットと、試験ソケットと、親事
例に記載されているような犠牲部材、要素及び基板と、
セラミック及びプラスチックパッケージ、及びチップキ
ャリアを含む半導体パッケージと、コネクタとが含まれ
る。
本発明の相互接続要素は、特に、以下のものとして用
いるのに十分適している。すなわち、 ・半導体パッケージを有する必要がなく、シリコンダイ
に直接実装される相互接続要素と、 ・電子コンポーネントを試験するために、基板（以下で
更に詳細に説明する）からプローブとして延伸する相互
接続要素と、 ・介挿物（以下で更に詳細に論じる）の相互接続要素で
ある。
本発明の相互接続要素は、それが、硬質材料の付随の
通常貧弱なボンディング特性によって制限されることな
く、硬質材料の機械的特性（例えば、高い降伏強度）の
恩恵を受ける点で類を見ない。これは、親事例に詳しい
述べられているように、シェル（保護膜）が、コアの
「足場」にわたって「超構造」として機能するという事
実により大いに可能になる。ここで、それら２つの用語
は、土木工学の感光から借用したものである。これは、
メッキが保護（例えば、耐腐食）被覆として用いられ、
また、相互接続構造に対して所望の機械的特性を付与す
るのが一般に不可能である、従来技術のメッキ化相互接
続要素とは非常に異なる。また、これは、電気的な相互
接続部に施されるベンゾトリアゾール（BTA）等の、任
意の非金属性の耐腐食被覆とはある種著しく対照的であ
る。
本発明の多数の利点の中には、複数の自立相互接続構
造が、基板の上の共通の高さに対して、減結合コンデン
サを有するPCB等のその異なるレベルから、基板上に容
易に形成されるので、それらの自由端は互いに共平面に
あるという利点がある。更に、本発明に従って形成され
る相互接続要素の電気的、及び機械的（例えば、可塑及
び弾性）特性が共に、特定の用途に対して容易に合わせ
られる。例えば、所与の用途において望ましいのは、相
互接続要素が、可塑及び弾性変形を呈示することであ
る。（可塑変形が望ましいのは、相互接続要素により相
互接続されるコンポーネントにおいて、総非平面性を吸
収するためである。）弾性的な挙動が所望である場合、
相互接続要素が、最小閾値量の接触力を発生して、信頼
性の良い接触をもたらすことが必要である。また利点
は、接触表面上に汚染膜が偶発的に存在することに起因
して、相互接続要素の先端が、電子コンポーネントの端
子と拭い接触をなす点にもある。
本明細書で用い、接触構造に適用される「復元性のあ
る」という用語は、加えられた荷重（接触力）に応答し
て、主に弾性的な挙動を呈示する接触構造（相互接続要
素）を意味し、また、「従順な」という用語は、加えら
れた荷重（接触力）に応答して、弾性的及び可塑的な挙
動の両方を呈示する接触構造（相互接続要素）を意味す
る。本明細書で用いるような、「従順な」接触構造は、
「復元性のある」接触構造である。本発明の複合相互接
続要素は、従順な、又は復元性のある接触構造のどちら
かの特別な場合である。
多数の特徴は、親事例に詳細に述べらており、限定で
はないが、犠牲基板上に相互接続要素を製造するステッ
プと、電子コンポーネントに複数の相互接続要素を一括
転移するステップと、好適には粗い表面仕上げである接
触先端を相互接続要素に設けるステップと、一時的、次
いで永久的な接続を電子コンポーネントになすために、
電子コンポーネント上に相互接続要素を使用するステッ
プと、相互接続要素を、それらの対向端での間隔とは異
なる一端での間隔を有するように配列するステップと、
相互接続要素を製造するステップと同一工程のステップ
で、ばねクリップ、及び位置合わせピンを製造するステ
ップと、接続されたコンポーネント間での熱膨張による
差異を吸収するように、相互接続要素を使用するステッ
プと、個別の半導体パッケージ（SIMM等の）の必要性を
廃除するステップと、任意として、復元性のある相互接
続要素（復元性のある接触構造）を半田付けするステッ
プとを含む。
制御されたインピーダンス 図2Bは、多層を有する複合相互接続要素220を示す。
相互接続要素220の最内部（内部の細長い導電要素）222
は、上記したように、未被覆コアか、又は既に保護膜生
成されているコアのいずれかである。最内部222の先端2
22bは、適切なマスキング材料（不図示）でマスクされ
る。誘電体層224が、電気泳動工程等により最内部222に
わたって施される。導電材料の外層226が、誘電体層224
にわたって施される。
使用時に、外層226を電気的に接地することにより、
結果として、相互接続要素が、制御されたインピーダン
スを有することになる。誘電体層224用の例示的な材料
は、高分子材料であり、任意の適切な仕方で、且つ任意
の適切な厚さ（例えば、0.1−3.0ミル）に施される。
外層226は多層とすることができる。例えば、最内部2
22が未被覆のコアである例では、相互接続要素全体が復
元性を呈示することが所望である場合、外層226のうち
少なくとも１つの層は、ばね材料である。
ピッチ変更 図2Cは、複数（図示では多くのうち６個）の相互接続
要素251…256が、プローブカード挿入（慣用的な仕方で
プローブカードに実装される副アセンブリ）等の電子コ
ンポーネント260の表面上に実装される実施例250を示
す。プローブカード挿入の端子及び導電トレースは、図
示の明瞭化のために、この図面から省略されている。相
互接続要素251…256の取付端は、0.05−0.10インチとい
った第１のピッチ（間隔）で始まる。相互接続要素251
…256は、それらの自由端（先端）が0.005−0.010イン
チといった第２の微細なピッチとなるように、成形及び
／又は配向される。あるピッチから別のピッチへと相互
接続をなす相互接続アセンブリは、通常、「間隔変換
器」と呼ばれる。
図示のように、相互接続要素の先端251b…256bは、２
つの平行な列状に配列されるが、これは例えば、接着パ
ッド（接点）の２つの平行な列を有する半導体素子に接
触させる（試験及び／又はエージング時に）ためであ
る。相互接続要素は、他の先端パターンを有するように
配列できるが、これは、アレイ等の他の接点パターンを
有する電子コンポーネントに接触させるためである。
一般に、本明細書に開示される実施例を通じて、１つ
の相互接続要素しか示さないが、本発明は、複数の相互
接続要素を製造して、周辺パターン又は矩形アレイパタ
ーンといった、互いに規定の空間関係で複数の相互接続
要素を配列することにも適用可能である。
犠牲基板の使用 電子コンポーネントの端子への直接的な相互接続要素
の実装を以上に説明した。総括的に言うと、本発明の相
互接続要素は、犠牲基板を含む任意の適切な基板の任意
の適切な表面に製造、又は実装可能である。
親事例に注目されたいが、これには、例えば電子コン
ポーネントへの後続の実装のための別個、且つ特異な構
造として、複数の相互接続構造（例えば、復元性のある
接触構造）を製造する図11A−11Fに関しての記載、及び
犠牲基板（キャリア）に複数の相互接続要素を実装し、
次いで電子コンポーネントにひとまとめで複数の相互接
続要素を転写する図12A−12Cに関しての記載がある。
図2D−2Fは、犠牲基板を用いて、先端構造を実施した
複数の相互接続要素を製造するための技法を示す。
図2Dは、技法250の第１のステップを示し、マスキン
グ材料252のパターン化層が、犠牲基板254の表面上に施
される。犠牲基板254は、例として、薄い（１−10ミ
ル）銅又はアルミニウム箔とすることができ、マスキン
グ材料252は、共通のホトレジストとなる。マスキング
層252は、相互接続要素の製造を所望する位置256a、256
b、256cにおいて、複数（図示では多くのうち３個）の
開口を有するようにパターン化される。位置256a、256
b、及び256cは、この意味で、電子コンポーネントの端
子に匹敵する。位置256a、256b、及び256cは、この段階
で好適に処理されて、粗い又は特徴的な表面模様を有す
る。図示のように、これは、位置256a、256b、及び256c
において、箔254に窪みを形成する型押し治具257で機械
的に達成される。代替として、３つの位置での箔の表面
を、表面模様を有するように化学的にエッチングするこ
とも可能である。この一般的な目的をもたらすのに適し
た任意の技法は、本発明の範囲内にあり、例えばサンド
ブラスティング、ピーニングその他である。
次に、複数（図示では多くのうち１つ）の導電性先端
構造258が、図2Eに示すように、各位置（例えば、256
b）に形成される。これは、電解メッキ等の任意の適切
な技法を用いて達成され、多層の材料を有する先端構造
を含む。例えば、先端構造258は、犠牲基板上に施され
るニッケルの薄い（例えば、10−100マイクロインチ）
障壁層、続いて軟質の金の薄い（例えば、10マイクロイ
ンチ）、続いて硬質の金の薄い（例えば、20マイクロイ
ンチ）層、続いてニッケルの比較的厚い（例えば、200
マイクロインチ）層、軟質の金の最終の薄い（例えば、
100マイクロインチ）層を有する。一般に、ニッケルの
第１の薄い障壁層は、後続の金の層が、基板254の材料
（例えば、アルミニウム、銅）によって「腐敗」される
のを防止するために設けられ、ニッケルの比較的厚い層
は、先端構造に強度を与えるためであり、軟質の金の最
終の薄い層は、容易に接着される表面を与える。本発明
は、先端構造を犠牲基板上に形成する方法の如何なる特
定例にも限定されない。というのは、これらの特定例
は、用途に応じて必然的に変化するためである。
図2Eに示すように、相互接続要素用の複数（図示では
多くのうち１つ）のコア260が、例えば、上記した電子
コンポーネントの端子に軟質のワイヤコアをボンディン
グする技法のいずれかによって、先端構造258上に形成
される。コア260は次に、上記の仕方で好適には硬質材
料262で保護膜生成され、マスキング材料252が次いで除
去され、結果として、図2Fに示すように、犠牲基板の表
面に実装される複数（図示では多くのうち３つ）の自立
相互接続要素264となる。
図2Aに関連して説明した、端子（214）の少なくとも
隣接した領域を覆う保護膜材料と同様にして、保護膜材
料262は、それらの対応する先端構造258にコア260を確
実に締結し、所望の場合、結果としての相互接続要素26
2に復元特性を付与する。親事例で注記したように、犠
牲基板に実装される複数の相互接続要素は、電子コンポ
ーネントの端子に一括転移される。代替として、２つの
広範に分岐した経路をとることもできる。
シリコンウェーハを犠牲基板として使用でき、その上
に先端構造が製造されること、及びそのように製造され
た先端構造が、電子コンポーネントに既に実装されてい
る復元性のある接触構造に連結（例えば、半田付け、ろ
う接）できることも、本発明の範囲内である。これらの
技法の更なる記載は、以下の図8A−8Eにおいて見出され
る。
図2Gに示すように、犠牲基板254は、選択性化学エッ
チング等の任意の適切な工程により簡単に除去される。
ほとんどの選択性化学エッチングは、他方の材料よりも
かなり大きな比率で一方の材料をエッチングし、また、
他方の材料は、その工程で僅かしかエッチングされない
ので、この現象を有利に用いて、犠牲基板の除去と同時
に、先端構造におけるニッケルの薄い障壁層が除去され
る。しかし、必要ならば、薄いニッケル障壁層は、後続
のエッチングステップでも除去可能である。これによっ
て、結果として、複数（図示では多くのうち３つ）の個
々に離散し特異な相互接続要素264となり、これは点線2
66で示され、電子コンポーネント上の端子に（半田付け
又はろう接等により）後で装着される。
また、言及すべきは、保護膜材料が、犠牲基板及び／
又は薄い障壁層を除去する工程で、僅かに薄くされると
いう点である。しかし、これが生じないほうが好まし
い。
保護膜の薄小化を防止するには、金の薄い層、又は例
えば、約20マイクロインチの硬質の金にわたって施され
る約10マイクロインチの軟質の金が、保護膜材料262に
わたって最終層として施されることが好ましい。かかる
金の外層は、主に、その優れた導電率、接触抵抗、及び
半田付け可能性を意図するものであり、障壁層及び犠牲
基板の除去に用いることを意味した、ほとんどのエッチ
ング溶液に対して、一般に不浸透性が高い。
代替として、図2Hに示すように、犠牲基板254の除去
に先行して、複数（図示では多くのうち３つ）の相互接
続要素264が、内部に複数の穴を有する薄いプレート等
の任意の適切な支持構造266によって、互いの所望の空
間関係で「固定」され、それに基づき犠牲基板が除去さ
れる。支持構造266は、誘電体材料、又は誘電体材料で
保護膜生成される導電材料とすることができる。シリコ
ンウェーハ又は印刷回路基板等の電子コンポーネント
に、複数の相互接続要素を装着するステップといった、
更なる処理ステップが次に進行する。加えて、幾つかの
用途において、相互接続要素264の先端（先端構造に対
向した）が移動しないように安定化することが望まし
く、これは特に、そこに接触力が加えられる場合であ
る。この目的のために、また望ましいのは、誘電体材料
から形成されたメッシュといった、複数の穴を有する適
切なシート268で、相互接続要素の先端の移動に制約を
与えることである。
上記の技法250の特異な利点は、先端構造（258）が、
事実上任意の所望の材料から形成されて、事実上任意の
所望の模様を有する点にある。上述したように、金は、
導電性、低い接触抵抗、半田付け性、及び腐蝕耐性とい
う卓越した電気性特性を呈示する貴金属の一例である。
金は又可鍛性であるので、本明細書に記載の相互接続要
素、特に本明細書に記載の復元性のある相互接続要素の
いずれかにわたって施される、最終の保護膜とするのに
極めて十分適している。他の貴金属も同様に望ましい特
性を呈示する。しかし、かかる卓越した電気的特性を呈
示する、ロジウム等の幾つかの材料は、一般に、相互接
続要素全体に保護膜生成するのに適切でない。例えば、
ロジウムは、著しく脆く、復元性のある相互接続要素上
の最終保護膜として十分には機能しない。これに関し
て、技法250に代表される技法は、この制限を容易に克
服する。例えば、多層先端構造（258を参照）の第１の
層は、（上記のように金ではなく）ロジウムとすること
ができ、それにより、結果としての相互接続要素のいか
なる機械的挙動にも何の影響を与えることなく、電子コ
ンポーネントに接触させるために、その優れた電気的特
性を引き出す。
図2Iは、相互接続要素を製造するための代替実施例27
0を示す。この実施例の場合、マスキング材料272が、犠
牲基板274の表面に施されて、図2Dに関して上記した技
法と同様にして、復元数（図示では多くのうち１つ）の
開口276を有するようにパターン化される。開口276は、
相互接続要素が、自立構造として製造される領域を規定
する。（本明細書に記載の説明を通じて用いる、相互接
続要素が「自立」であるのは、その一端が、電子コンポ
ーネントの端子、又は犠牲基板のある領域にボンディン
グされ、また、その他端が、電子コンポーネント、又は
犠牲基板にボンディングされない場合である。） 開口内の領域は、犠牲基板274の表面内に延伸する単
一の窪みで278示されるように、１つ以上の窪みを有す
るように、任意の適切な仕方で模様加工される。
コア（ワイヤステム）280が、開口276内の犠牲基板の
表面にボンディングされて、任意の適切な形状を有す
る。この図示の場合、例示の明瞭化のために、１つの相
互接続要素の一端しか示されていない。他端（不図示）
は、電子コンポーネントに取り付けられる。ここで容易
に見られるのは、コア280が、先端構造258ではなく、犠
牲基板274に直接ボンディングされるという点で、技法2
70が上述した技法250とは異なるということである。例
として、金ワイヤコア（280）が、慣用的なワイヤボン
ディング技法を用いて、アルミニウム基板（274）の表
面に容易にボンディングされる。
工程（270）の次のステップでは、金の層282が、コア
280にわたって、また、窪み278内を含む、開口276内の
基板274の露出領域上に施される（例えば、メッキによ
り）。この層282の主な目的は、結果としての相互接続
要素の端部に、接触表面を形成することである（すなわ
ち、犠牲基板が除去されると）。
次に、ニッケル等の比較的硬質な材料の層284が、層2
82にわたって施される。上述したように、この層284の
１つの主な目的は、結果としての複合相互接続要素に所
望の機械的特性（例えば、復元性）を付与することであ
る。この実施例において、層284の他の主な目的は、結
果としての相互接続要素の低い方の（図示のように）端
部に製造される接触表面の耐久性を強化することであ
る。金の最終層（不図示）が、層284にわたって施され
ることになるが、これは、結果としての相互接続要素の
電気的特性を強化するためである。
最終ステップにおいて、マスキング材料272、及び犠
牲基板274が除去され、結果として、複数の特異な相互
接続要素（図2Gに匹敵）が、又は互いに所定の空間関係
を有する複数の相互接続要素（図2Hに匹敵）のいずれか
となる。
この実施例270は、相互接続要素の端部に模様加工の
接触先端を製造するための代表的な技法である。この場
合、「ニッケルの金上重ね」接触先端の卓越した一例を
説明した。しかし、本明細書に記載の技法に従って、他
の類似の接触先端が、相互接続要素の端部に製造可能で
あることも本発明の範囲内である。この実施例270の別
の特徴は、接触先端が、以前の実施例250で意図したよ
うな犠牲基板（254）の表面内ではなく、犠牲基板（27
4）の頂部全体に構成される点にある。
半導体素子へのばね相互接続要素の直接実装 図3A、3B及び3Cは、親事例の図1C−1Eに匹敵し、単一
化されていない半導体素子を含む半導体素子上に直接、
複合相互接続を製造するための技法300を示す。この技
法は、上述の本出願人による米国特許同時係属出願第08
/558,332号に開示される技法に匹敵する。
慣用的な半導体処理技法によれば、半導体素子302
が、パターン化導電層304を備える。この層304は、上部
金属層とすることができ、これは通常、ダイへのボンデ
ィングを意図したものであり、絶縁（例えば、パッシベ
ーション）層308（通常、窒化物）内の開口306により規
定される。このようにして、接着パッドが規定され、こ
れが、パッシベーション層308内の開口306の領域に対応
する領域を有することになる。通常（すなわち、従来技
術によれば）、ワイヤは接着パッドにボンディングされ
ていた。
本発明によれば、金属材料（例えば、アルミニウム）
のブランケット層310が、パッシベーション層124にわた
って（スパッタリング等により）堆積されるが、これ
は、導電層310が、開口306内への「浸漬」、及び層304
への電気的接触を含む、層308の微細構成に一致して従
うようにして行われる。マスキング材料（例えば、ホト
レジスト）のパターン化層312が、その開口314をパッシ
ベーション層308内の開口306にわたって位置合わせし
て、層310にわたって施される。
ブランケット導電層310の一部が、マスキング材料312
により覆われ、他の部分のブランケット導電層310は、
マスキング材料312の層の開口314内で露出される（覆わ
れない）。ブランケット導電層310の露出部分は、開口3
14内で、「パッド」又は「端子」（214に匹敵）として
機能することになり、金メッキ（不図示）することもで
きる。
この技法の重要な特徴は、開口314が開口306よりも大
きい点にある。明らかであるが、これによって結果とし
て、半導体ダイ302上に存在する他のもの（開口306によ
り規定されるような）よりも大きな接着領域（開口132
により規定される）となる。
この技法の他の重要な特徴は、導電層310が短絡層と
して機能して、素子302が、ワイヤステム（コア）320の
電子フレームオフ（EFO）工程時の損傷から保護される
点にある。
内部コア（ワイヤステム）320の一端320aが、開口314
内で、導電層310の上部（図で見て）表面にボンディン
グされる。コア320は、弾性変形可能な形状を有し、半
導体ダイの表面から延伸するように構成され、上記のよ
うにして（例えば、電子フレームオフにより）、先端32
0bを備えるべく切断される。次に、図3Bに示すように、
成形済みワイヤステム320に、上記のように（図2Aに匹
敵）、導電材料322からなる１つ以上の層で保護膜生成
される。図3Bで分かるように、保護膜材料322は、ワイ
ヤステム320を完全に包み込む、また、ホトレジスト312
内の開口314により規定された領域内で、導電層310も覆
う。
次に、ホトレジスト312が除去され（化学エッチン
グ、又は洗浄等により）、基板は、選択性エッチング
（例えば、化学エッチング）を受けて、導電層310か
ら、ワイヤステム320に保護膜生成する材料322により覆
われる層310の部分315（例えば、パッド、端子）を除い
て、材料の全てが除去される。マスキング材料312によ
り以前に覆われており、材料322で保護膜生成されてい
ない、ブランケット導電層310の一部が、このステップ
で除去されるが、材料322により保護膜生成された、残
りの部分のブランケット導電材料310は除去されない。
この結果として図3Cに示す構造となり、その重要な利点
は、結果としての複合相互接続要素324が、別態様では
（例えば、従来技術では）接着パッド（すなわち、パッ
シベーション層308内の開口306）の接触領域と見なされ
ていた領域よりも、容易に大きくすることができる領域
（これは、ホトレジスト内の開口314により規定され
る）に、確実に固定される（コーティング材料322によ
り）という点にある。
この技法の他の重要な利点は、気密封止（完全に保護
膜生成）された接続が、接触構造324と、それが実装さ
れる端子（パッド）315との間にもとらされる点にあ
る。
上記の技法は、一般に、複合相互接続要素を製造する
ための斬新な方法を記載するものであり、その物理的特
性は、所望の度合いの復元性を呈示するように容易に合
わせられる。
一般に、本発明の複合相互接続要素は、相互接続要素
（例えば、320）の先端（例えば、320b）が、互いに共
平面を容易になさしめ、それらが始まる端子（例えば、
パッド）とは異なる（例えば、より大きなピッチ）こと
ができるようにして、基板（特に半導体ダイ）に容易に
実装（それ上に製造）される。
復元性のある接触構造が実装されないレジスト（例え
ば、314）に、開口を製作することも、本発明の範囲内
である。むしろ、かかる開口を使用して、同一の半導体
ダイ上、又は他の半導体ダイ上の他のパッドに、（従来
的なワイヤボンディング等により）接続をもたらすこと
が有利となろう。これによって、製造者に、レジスト内
の開口の共通レイアウトとの相互接続を「カスタム化」
する能力が与えられる。
図3Dに示すように、マスキング層312が更にパターン
化され、その結果、半導体素子302の面上に、更なる導
電ライン又は領域を残す（すなわち、相互接続要素324
が実装され、また保護膜生成される開口314を設けるこ
とに加えて）ことが可能となることも、本発明の範囲内
である。これは、図面で、それぞれ、開口314a及び314b
へと延伸する「伸長」開口324a及び324bと、開口314cへ
と任意的に延伸する「領域」開口324c（不図示）によっ
て示されている。（この図において、例示の明瞭化のた
めに、要素304、308及び310は省略されている。）上記
のように、保護膜材料322は、これらの追加の開口（324
a、324b、324c）に堆積されて、これらの開口の下にあ
る導電層310が除去されるのが防止される。かかる伸長
及び領域開口（324a、324b、324c）の場合、伸長及び領
域開口は、接触構造の対応するものに電気的に接続され
ることになる。これは、電子コンポーネント（例えば、
半導体素子）302の面の直上の（相互接続する）２つ以
上の端子（315）間に、（経路指定の）導電トレースを
設けることに関連して役立つ。これは又、電子コンポー
ネント302の上に直接、接地及び／又は電源プレーンを
設けるのに役立つ。これは又、チップ（302）搭載コン
デンサとして機能する伸長領域324a及び324b等の緊密に
隣接した（例えば、交互に重なった）伸長領域に関連し
て有用である。更に、接触構造324の場所以外に、マス
キング層312内の開口を設けることは、後続の保護膜材
料322の堆積を均一化する手助けとなり得る。
接触構造（324）を、例えば上記の図2D−2Fのように
して予め製造し、制御された幾何学形状を有する先端が
あってもなくても、端子315にろう接することは、本発
明の範囲内である。これには、１つずつ、又は１度に幾
つかの半導体ダイにというように、予め製造された接触
構造を、（半導体ウェーハから）単一化された半導体ダ
イに実装することが含まれる。更に、先端構造（258）
の幾何学形状を平坦になるように制御して、ｚ軸方向の
導電性接着材（868）と効果的な圧力接続を行うことも
可能であり、これは、親事例、及び本出願人により1995
年11月15日付けで出願された米国特許同時係属出願に記
載されるようなものである。
半導体素子の動作 集積回路（チップ）製造業者の間で周知の手順は、チ
ップのエージング、及び機能試験である。これらの技法
は通常、チップをパッケージ実装した後で実施され、本
明細書では、まとめて「動作」と呼ぶ。
最近の集積回路は、一般に、幾つかの通常同一の集積
回路ダイ（通常、正方形又は矩形ダイサイトとして）
を、（通常丸い）半導体ウェーハ上に生成し、次に、互
いからダイ（チップ）を分離（単一化、切断）するた
め、ウェーハをけがく又はスライスすることにより製造
される。「けがき線」（切り口）領域の直交格子が、隣
接するダイ間に延伸し、また製造工程を評価するための
試験構造を含む場合もある。これらのけがき線領域、及
びそれら内に含まれた如何なるものも、ダイが、ウェー
ハから単一化される際に破壊されることになる。単一化
（分離）されたダイは、最終的に個々にパッケージ実装
されるが、これは例えば、ダイ上の装着パッドと、パッ
ケージ本体内の導電トレースとの間に、ワイヤボンディ
ング接続を行うことによる。
「エージング」とは、それによりチップが、単純に電
源投入される（「静的な」エージング）、又は電源投入
され、且つある程度チップの機能性を動作させる信号を
有する（「動的な」エージング）、１つの工程である。
両方の場合に、エージングは通常、上昇した温度で、且
つチップに「一時的な」（又は、取り外し可能な）接続
をなすことにより行われ、その目的は、チップをパッケ
ージ実装する前に、欠陥のあるチップを識別することで
ある。エージングは、通常、ダイがウェーハから単一化
（切断）された後に、ダイ毎に行われるが、ダイを単一
化する前にエージングを行うことも知られている。典型
的には、ダイへの一時的な接続は、試験プローブにより
なされる。
機械試験も又、ダイに一時的に接続をなすことにより
達成できる。ある例では、ダイの各々には、内蔵型自己
試験（自己起動、信号発生）回路が設けられ、これは、
チップの機能性の幾つかを動作させる。多くの例におい
て、試験ジグを各ダイ用に製造する必要があり、プロー
ブピンが、動作させる（試験及び／又はエージングす
る）必要がある特定のダイ上の接着パッドと、精密に位
置合わせされる。これらの試験ジグは、比較的高価であ
り、普通でない長さの製造時間を必要とする。
一般的な提案として、パッケージリードは、エージン
グ（又は、機能試験）に対してではなく、アセンブリに
対して最適化される。従来技術のエージングボードは、
コストがかかり、何千ものサイクルを被る場合が多い
（すなわち、試験されるダイ当たり概ね１サイクル）。
更に、異なるダイには、異なるエージングボードが必要
である。エージングボードは高価であり、これは、製造
コスト全体を増大させ、また、特定の素子の大量ロット
にわたってしか償却できない。
もし、ダイをパッケージ実装する前に、ダイのある試
験が完了しているならば、パッケージ済みダイを、外部
のシステムコンポーネントに接続可能とするために、ダ
イはパッケージ実装される。上記のように、パッケージ
実装には通常、ボンディングワイヤ等により、ダイにあ
る種の「永久的な」接続をなすことが伴う。（多くの場
合、かかる「永久的な」接続は、なされず、やり直され
るが、これは一般的に望ましくない。） 明らかに、ダイのエージング及び／又はパッケージ実
装前試験に必要な「一時的な」接続は、ダイをパッケー
ジ実装するのに必要な「永久的な」接続とは異なる場合
が多い。
ばね要素のキャリアへの実装、及び続く、電子コンポー
ネントへのキャリアの実装及び接続 上述のように（例えば、図3A−3Cに関連して）、本発
明の復元性のある接触構造は、半導体ダイ（上）に直接
実装することが可能である。これが特に重要なのは、外
部の相互接続構造（例えば、ピン、リード、その他）が
必要なある種のパッケージに配設されるダイに、ワイヤ
ボンディングを行う従来技術に対して見た場合である。
半導体ダイの端子に直接ばね接触子を実装すること
は、幾つかの例で利点とはならず、又は不可能な例もあ
る。これには、半導体ダイ上にばね接触子を配設する代
替技法が必要である。かかる技法を本明細書に開示す
る。
図４は、半導体素子400を示し、これは、ダイ402の中
央線に沿った列に配列された複数の接着パッド（端子）
404を有する半導体ダイ402からなる。（この及び後続の
例示において、接着パッドは、半導体ダイの表面頂部に
あるものとして、「様式化」した仕方で示している。）
例えば、かかる接着パッドは、５ミルピッチで100個以
上配列されている。半導体素子400は、64メガビットの
メモリ素子の代表例である。周知のように、素子400へ
の接続は、LOC（チップ搭載リード）リードフレーム410
により行うことができ、これは、ダイ402の上部表面402
aを横切って、接着パッド404のそれぞれのパッドに向か
って延伸する、複数のリードフレームフィンガ412を有
する。リードフレームフィンガ412は、ボンディングワ
イヤ414によって、接着パッドのそれぞれに接続され
る。かかる素子400では多くの場合、冗長開口（不図
示）又はウィンドウが、ペッシベーション層（不図示）
内にあり、この層を介して、半導体素子の上部金属化層
が露出され、別態様では非機能素子を機能的にするため
に、素子の内部である種の接続を再構成することが可能
になる。
図3A−3Cと関連して上記のようにして、復元性のある
接触構造を接着パッド404に実装することは、簡単明瞭
であるように思われた。しかし、かかる構造400では多
くの場合、冗長開口（不図示）又はウィンドウが、パッ
シベーション層（不図示）内にあり、この層を介して、
半導体素子の上部金属化層が露出され、別態様では非機
能素子を動作させるために、素子の内部である種の接続
を再構成することが可能になる。これらの冗長ウィンド
ウ（及び露出した金属化部分）は、本質的に、ブランケ
ット導電層の堆積（スパッタリング）を禁止し、中間の
レジストステップ（不図示）により、又はそこにポリイ
ミド被覆（不図示）を施すことにより、この堆積物と接
触するのに対して保護されなければならない。
本発明の１つの目的は、半導体素子上にブランケット
導電層を堆積する必要なく、半導体素子に復元性のある
接触構造（ばね要素）を実装するための１つの技法を提
供することにある。
本発明によれば、複数の復元性のある接触構造（ばね
要素）が、堅固なキャリア基板に実装され、該キャリア
基板は、半導体素子に実装され、ばね要素は、半導体素
子上の接着パッドのうちの対応するパッドに電気的に接
続される。
図５は、本発明に従った、半導体素子アセンブリの側
面図であり、親事例の図16E及び16Fとのある類似点を記
載している。親事例の中で注目点として、以下の記載が
ある。
「図16E及び16Fは、本発明による、一方の頂部に他方
をといったように、チップ（半導体ダイ）を積み重ねる
のに適した仕方で、復元性のある接触構造を製造するた
めの１つの技法の側面図である。」 「図16E及び16Fは、頂部に次から次ぎにチップ（半導
体ダイ）を積み重ねるのに適した仕方で、復元性のある
接触構造を製造するための技法1650を示す。犠牲構造16
52（1602に匹敵）が、第１の電子コンポーネント1662
（1612に匹敵）の頂部に配設される。ワイヤ1658が、一
方の端部1658aにおいて、第１の電子コンポーネント166
2上のパッド1664にボンディングされ、弾力のある形状
を有するように構成され（図16Aと同様にして）、ワイ
ヤ1658の中間部1658cが、（切断することなく）犠牲構
造1652にボンディングされる。図示のように、犠牲構造
1652には、ワイヤの中間部がボンディングされる接触先
端（図10Cの1026に匹敵）が設けられる。ワイヤは更
に、弾力のある形状（例えば、図2EのＳ字形状に匹敵）
で、犠牲構造1652から延伸するように成形されて、自由
端1658bを有するように切断される。成形されたワイヤ
ステムは、犠牲構造1652を除去する前（図16Bに匹敵）
か、又は後（図16Dに匹敵）のいずれかでメッキされ
て、復元性のある接触構造となり、その自由端1658bに
施された微細構造接触子（1026に匹敵）を有する。」 「犠牲構造1652が除去された後、第２の電子コンポー
ネント1672が、第１の電子コンポーネント1662と、復元
性のある接触構造（ワイヤステムに保護膜生成された）
の中間部1658cとの間に配設されて、第１の電子コンポ
ーネント1662と、第２の電子コンポーネント1672の端子
1674との間に、相互接続がもたらされる。この技法の利
点は、相互接続が又、外部システム（他の電子コンポー
ネント）に対して接続をなすために、第２の電子コンポ
ーネントから延伸する点にある。例として、第１の電子
コンポーネント1662はマイクロプロセッサであり、第２
の電子コンポーネント1672はメモリ素子である。」 半導体素子500は、それが、上部表面502a（402aに匹
敵）に複数の接着パッド504（404に匹敵）を有する半導
体ダイ502（402に匹敵）からなる点で、半導体素子400
と類似している。接着パッド504は、半導体ダイ502の中
央線の下の単一列に配列される。
堅固なキャリア基板510が、任意の適切な接着材（不
図示）を用いて、接着パッド504が占有しないダイの領
域上で、ダイ502の面502aに実装される。
キャリア基板510は、セラミック、シリコン、PCB材料
（Kevlar（tm）、FR4、その他といった）、又は絶縁被
覆を有する材料といった、任意の適切な堅固材料から形
成される。キャリア基板は又、ポリマーからも形成する
ことができる。
接着材は、熱可塑性材又はシアン化エステル等の任意
の適切な接着材である。接着材を復元性のあるものとす
ること、又はそれによって、キャリア基板510を、半導
体第502に向かって圧縮可能とすることは必要でない。
しかし、キャリア基板の熱膨張係数が、半導体ダイの熱
膨張係数と大幅に異なる場合、このような熱膨張係数の
差を吸収する（低いセン断強度等により）接着材を選択
することが有利である。キャリア（例えば、510）を基
板（例えば、502）に接着するのに用いることを意図し
た接着材は、適切な熱可塑性材、シアン化エステル、エ
ポキシ、シリコーン、又は可撓性エポキシである。
理解されたいのは、キャリア（例えば、510）に適用
される、「堅固な」という用語は、キャリアが復元性で
ある必要がなく、それ自体好適に堅固であるということ
を指す、ということである。しかし、「堅固なキャリ
ア」という用語は又、キャリアの可撓性を可能にする／
促進する手段を仲介することなく、堅固な基板（例え
ば、502）に接着される可撓性キャリアにも適用する、
ということを理解されたい。この後者の場合、実装され
たキャリアは、下にある堅固な基板（例えば、502）に
よって補強される（使用時に、硬化される）ことにな
る。
キャリア基板510を半導体ダイ502に実装する前に、複
数の復元性のある接触構造（ばね要素）512が、キャリ
ア基板510の上部（図で見て）表面510aの第１の複数の
端子514のうちの対応する端子に実装される。第２の複
数の端子516も、キャリア基板510の上部表面510aに設け
られて、導電性ライン518によって、第１の複数の端子5
12のうちの対応する端子に接続される。このように、キ
ャリア基板510は、一種の配線基板として認識でき、こ
の場合、端子514、端子516、及びライン518は全て、単
一の導電層からパターン化することができる。復元性の
ある接触構造（ばね要素）512は、任意の適切な仕方
で、また上記したように（例えば、図2Aに匹敵）、任意
の所望の復元／従順特性を有するように、端子514に実
装される。
半導体ダイ502の面502aに堅固なキャリア基板510を実
装した後、復元性のある接触構造（ばね要素）512は、
接着パッド504と端子516の間で延伸するボンディングワ
イヤ520により、接着パッド504のうちの対応するパッド
に接続される。このようにして、半導体素子上にブラン
ケット導電層を堆積する必要なく、半導体素子上に復元
性のある接触構造（ばね要素）を実装するための技法が
提供される。更に、キャリア基板は、それ上に製造され
たばね接触子を備え、半導体ダイへの後続の実装のため
に、予め製造可能である。更に、キャリア基板上の端子
のレイアウト、及び相互接続の設計変更が、半導体ダイ
にキャリア基板を実装する前に、容易にもたらされる。
上記で留意したように、堅固なキャリア基板は、接着
パッドの頂部以外で、ダイ上のどこにでも配置可能であ
る。ダイのパッシベーション層内に冗長開口（ウィンド
ウ）が有る場合、堅固なキャリア基板は、それが冗長ウ
ィンドウと重なり合わないように、設計及び配設され、
かかる「衝突」を避けるべく容易に製造可能であるが、
これは、絶対的に必要というわけではない。例えば、ダ
イを既にプローブ探査（試験）しており、それに対する
必要な修正が、露出した冗長ウィンドウを介して（例え
ば、信号を再経路指定するために、ダイの配線層を「溶
融」することにより）なされている場合、キャリアが、
既に用いた冗長ウィンドウに重なり合うことは許容可能
である。一般に、キャリアは、冗長ウィンドウをもはや
必要としない場合、それらに重なり合うことができる。
一般に、図５の実施例、及び以下の実施例の場合、キ
ャリア基板（例えば、510）は、ばね要素（例えば、51
2）と半導体ダイ（例えば、502）の間に配設されて、ば
ね要素は、半導体ダイの前部表面（例えば、502a）から
離れて延伸する。これにより、「半導体アセンブリ」と
呼ぶことのできるものが形成される。
図５の技法は、ウェーハレベルにまで容易に拡張され
る。図5Aは、互いに隣接した、複数の半導体ダイのうち
の２つ532及び534を示し、これらは、半導体ウェーハか
らまだ単一化（分離）されていない。各ダイ532及び534
（502に匹敵）には、それぞれ、複数の接着パッド536及
び538（504に匹敵）が設けられる。単一の堅固なキャリ
ア基板540（510に匹敵）が、隣接した半導体ダイ532及
び534の両方の頂部に配設されるため、少なくとも２つ
の単一化されていない半導体ダイを「橋渡し」する（ま
たがる）。換言すると、堅固なキャリア基板540は、２
つのダイのいずれか一方の縁部の上を覆う。
図５に関連して上記したのと同様にして、堅固なキャ
リア基板540をダイ532及び534の面に実装する前に、復
元性のある接触構造（ばね要素）542及び544（512に匹
敵）が、第１の複数の端子546及び548（514に匹敵）に
実装され、端子546及び548は、それぞれ、複数の導電ラ
イン550及び552（518に匹敵）を経由して、それぞれ、
第２の複数の端子554及び556に接続され、これらはそれ
ぞれ、ボンディングワイヤ558及び560（520に匹敵）に
より、接着パッド536及び538に接続される。
このようにして、各半導体ダイには、その接着パッド
（536、538）に接続された複数のばね要素（542、546）
が設けられ、該ばね要素は、ダイの表面から上方に（図
で見て）延伸する。これは、ウェーハ上のダイの全てに
関して、間はウェーハ上のダイの選択された部分に関し
て行うことができる。一般に、単一化されていないダイ
がパッドの中央列を有する場合、ウェーハ上の２つの単
一化されていないダイの全てに必要なのは、１つのキャ
リア基板だけである。しかし、単いるの堅固なキャリア
基板が、ウェーハ上で任意数の隣接した単一化されてい
ないダイにまたがることができる（すなわち、４つの単
一化されていないダイの交差部に堆積することにより）
のも、本発明の範囲内である。一般に、（ウェーハ上
で）ダイ当たり１つのキャリアを「選択配置」するか、
又は単一化されていないダイからなるウェーハ全体に、
単一の非常に大きなキャリアを実装することが好適であ
ろう。これは一般に、本明細書に開示するキャリア実施
例の全てについて言える。
ダイ532及び534を（最終アセンブリ、又はそのパッケ
ージ実装のために）単一化することが最終的に所望であ
る場合、適切な機構（例えば、ウェーハのこ、レーザ
等）を用いて、隣接した単一化されていないダイ間で、
ライン570に沿って切断可能である。
上述した、本出願人による米国特許同時係属出願第08
/558,332号における留意点として、以下の記載がある。
「単一化されていないダイに復元性のある接触構造を
実装することにより、半導体ダイが半導体ウェーハから
単一化（分離）される前に、それら半導体ダイを試験す
る（動作させる、及び／又はエージングする）１つの技
法が提供され、それには、ダイの配列又はダイ上の接着
パッドのレイアウトによる制約を受けることなく、必要
不可欠な復元性、及び／又は従順性が、プローブカード
にそこから延伸する復元性のある接触構造を設ける必要
なく、半導体ダイ上に定置しており、それによって、半
導体素子の最終パッケージ実装のために、同じ復元性の
ある接触構造を用いることが可能になる。更に、好適に
は半導体ダイがウェーハから単一化（分離）される前
に、復元性のある接触構造をダイに実装することによ
り、「簡単な」試験ボードを用いて、半導体素子及びそ
の他に電力投入するために、複数の圧力接触を、１つ以
上の単一化されていない半導体ダイ（素子）に行うこと
が可能になる。（「簡単な」試験ボードとは、その表面
から延伸する複数のプローブ要素を有する基板である従
来的な「プローブカード」とは対照的に、複数の端子又
は電極を有する基板のことである。簡単な試験ボードは
安価であり、従来的なプローブカードよりも容易に構成
される。更に、従来的なプローブカードに付きものの幾
つかの物理的制約は、簡単な試験ボードを用いて、本発
明の半導体素子アセンブリにより所望の圧力接触を行っ
た場合には生じない。）このようにして、複数の単一化
されていない半導体ダイが、その半導体ダイをウェーハ
から単一化（分離）する前に、動作（試験及び／又はエ
ージング）可能である。半導体ダイに実装され、また半
導体ダイを動作させるのに用いられる同じばね接触要素
を用いて、半導体ダイがウェーハから単一化された後
に、半導体ダイに永久的接続行うことが可能になる、と
いうことは大きな利点である。」 図5Aに記載の技法は、ダイをキャリアに実装する、又
はその逆を行う「選択配置」装置により実施可能であ
り、接着パッドの中央列を有する半導体ダイに最も適し
ている。
図5Bは、本発明の特徴580を示し、この場合、図５の
キャリアは、上述したようにして、電子コンポーネント
502（例えば、半導体ダイ）に実装され、最終ステップ
において、封止材で封止されるが、これは、電子コンポ
ーネントの表面から延伸して半導体ダイ502の表面を覆
い、キャリア基板（510）を覆い、半導体素子502とキャ
リア基板（510）間の接続を覆い、製造された複合相互
接続（ばね）要素512のベースを覆う。この所望の目標
を達成するには充分な量の封止材が必要であるが、封止
材582の添加を注意深く制御することは必要でない。こ
の技法580は、半導体ダイが半導体ウェーハから単一化
される前か、又は後で実施可能である。
図６は、半導体ダイにばね要素を設けるための代替技
法600を示し、単一化されていないダイか、又は単一化
されたダイのいずれかに適用可能である。そこに示すよ
うに、堅固なキャリア基板610（510又は540に匹敵）
が、（上記のように適切な接着材により）半導体第602
の表面602aに実装される。半導体ダイ602は、その表面6
02aに配設された複数の接着パッド604を有し、堅固なキ
ャリア基板610は、その上部（図で見て）表面に配設さ
れた対応する複数の端子612を有する。各接着パッド604
について、ボンディングワイヤ618が、接着パッドにボ
ンディングされ、引き延ばされて、対応する端子612に
ボンディングされるが、これはボンディングワイヤ618
を切断することなく行われる。これにより、接着パッド
604と、端子612のうちの対応する端子との間に接続が形
成される。各端子612について、ボンディングワイヤ618
は更に引き延ばされて（ボンディングワイヤの部分620
として）、キャリア基板610の表面から延伸し、上記の
ようにして（図2Aに匹敵）、成形及び切断される。これ
により、ばね形状と先端620aを備えた自立型ワイアステ
ム620が得られる。ワイヤステム620は、ボンディングワ
イヤ618に連続している（すなわち、それは、その中間
点で端子612にボンディングされている１つの連続した
ワイヤである）。
半導体ダイ上にブランケット導電層（310）を設ける
ことに関連して上述したように、（例えば）ダイ上の冗
長ウィンドウの存在に起因して、アセンブリ全体にメッ
キ（保護膜）を施すことは、同様に実現不可能である
（望ましくない）。かかるメッキ（自立型ワイヤステム
620を複合相互接続要素へと変換する際に必要なステッ
プ）を施すには、従って、メッキの前に、ダイの表面を
マスクすることが重要である。これは、図6Aに、マスキ
ング材料（ホトレジスト等の）630で示され、これは、
キャリア基板610の面を覆わないように、ダイ602の面上
に選択的に施される。このようにして一旦マスクされる
と、アセンブリ（すなわち、ダイ602と、キャリア基板6
10と、ボンディングワイヤ618の）には、材料622で容易
に保護膜生成される。マスキング材料630は、適所に残
すか、又は保護膜生成後に除去することもできる。
図6Bは、図６のキャリアアセンブリの代替実施例650
を示す。この実施例の場合、 （ａ）マスキング材料680（630に匹敵）は、ボンディン
グワイヤ668（618に匹敵）とワイヤステム670（620に匹
敵）に保護膜生成する前に施され、 （ｂ）封止材682の層が、マスキング材料680にわたって
施されて、結果としての複合相互接続要素670/672（620
/622に匹敵）の下部（ベース）が安定化される。換言す
ると、ワイヤステムとキャリア660（610に匹敵）の間の
連結部が「固定」される。適量の封止材682が、複合相
互接続（ばね）要素のベースを覆うように施されるが、
結果としての複合相互接続（ばね）要素の実質的な部分
（先端を含む）は、露出状態のままである。
（図5Bに関連して記載した技法に匹敵） これらの特徴（（ａ）及び（ｂ））の一方又は両方を
使用可能なことは、本発明の範囲内である。
図7A−7Fは、本発明のばね要素キャリアを製造し使用
するための代替技法700を示す。
図7Aは、複数（図示では多くのうちの１つ）のリード
フレームフィンガ702を有するリードフレームを示す。
各フィンガ702は、内側端部702aを有する。ホトレジス
ト704等のマスキング材料704が、リードフレームフィン
ガ702の両側（図示では上部と下部）の外側部分に施さ
れ、リードフレームフィンガの内側部分はマスクされな
いままである。
図7Bは、電子コンポーネントの端子にワイヤステム
（図2A、コア216の匹敵）を実装する上記技法と同様に
して、コア要素（ワイヤステム）706が、リードフレー
ムフィンガ702の露出した内側部分にボンディングさ
れ、弾性変形可能な形状を有するように成形される。次
に、図7Cに示すように、成形されたコア要素が実装され
たリードフレームには、上記等のようにして、ニッケル
等の適切な導電性金属材料708で保護膜生成される。こ
のようにして、所望の復元性（及び／又は従順性）を備
えた複合相互接続要素が、リードフレームフィンガの内
側端部に締結された自立型ばね要素として形成される。
次に、図7Dに示すように、マスキング材料704は除去
されて、接着テープ、又は接着材を含む両面ポリイミド
等の接着材料のフィルム712が、リードフレームフィン
ガ702の下側（図で見て）に装着される。次に、構造全
体をエポキシ等で封止でき、これは、ばね710のベース
へと上方に（図で見て）延伸する。
図7Eは、互いに向かって、内方に向けられた２組（70
0及び700a）のリードフレームフィンガと、それらの間
に中央開口720を有する完成したリードフレームを示
す。
ばね要素は、複合相互接続要素（保護膜付きコア）と
する必要はなく、それは単に例示にすぎず、むしろ本来
復元性のあるモノリシック相互接続要素（例えば、単一
で、高い降伏強度材料からなる）とすることもできるこ
とは、本発明の範囲内である。
図7Eに示すように、キャリアは、接着フィルム712に
より、複数の端子732を有する電子コンポーネントの前
部表面に実装され、各端子は、ボンディングワイヤ734
により、リードフレームフィンガ702の対応するフィン
ガにワイヤボンディングされる。
リードフレームフィンガ702の外側部分、すなわち、
マスク（704）が施されており、また保護膜となってい
なかった部分を、エッチング除去、又は任意の適切な仕
方で除去可能であることは、本発明の範囲内である。し
かし、好適には、接着層712は、電子コンポーネント
（例えば、730）の前部（図7Eで見て、上部）表面全体
を覆い、そこに、チップスケール（チップ相互接続）キ
ャリアが実装されて、電子コンポーネントの前部表面が
保護される。これら２つの特徴は、図7Fに示されてい
る。
半導体ダイを試験及びエージングする前か、又はその
後に、チップスケールキャリアを、半導体ウェーハ上の
単一化されていない半導体ダイに実装可能なことは、本
発明の範囲内である。
初期に、リードフレームフィンガ（702）を、慣用的
なリードフレームと類似のフレームにより互いに結合
し、チップスケールキャリアを半導体ダイに実装した
後、該フレームを除去する（打ち抜き等により）こと
は、本発明の範囲内である。これには、標準的なリード
フレーム処理装置を使用して、本発明のチップスケール
キャリアを取り扱うことができる、という利点がある。
コンポーネント（例えば、730）は、リードフレーム上
に選択配置され、そこにワイヤボンディング（734）さ
れて、（もしあれば）該リードフレームを除去する前に
封止されるであろうことが意図される。
チップスケールキャリア 図8Aは、本発明に従った、チップスケールキャリア80
0の１つの実施例を示す。半導体素子等の電子コンポー
ネント802が、コンポーネント802の前部（図で見て、上
部）表面の絶縁層808において、それぞれ、開口806及び
807内に複数（図示では多くのうち２つ）の端子804及び
805を有する。
図５及び5Aのばね要素キャリアと同様にして、キャリ
ア基板810（510に匹敵）が設けられ、その上には、ばね
要素（複合相互接続要素、復元性のある接触構造）が製
造され、そこから、電子コンポーネントの端子へのボン
ディングワイヤ接続がなされる。この例の場合、基板81
0は多層基板であり、これには、絶縁層812と、絶縁層81
2の頂部に配設されたパターン化導電層814と、導電層81
4の頂部に配設された別の絶縁層816と、絶縁層816の頂
部の別のパターン化導電層818とが含まれる。絶縁層816
は、第１の導電層の上で概ね中央に配設され、第１の導
電層の個々の導電ラインの各々２つの端部を、第２の絶
縁層の対応する２つの側部エッジにおいて、露出可能な
ように寸法決めされる。
絶縁層と導電層の交互順序が、３つ以上の層を有する
多層基板を形成するように繰り返し可能なことは、本発
明の範囲内である。
導電層814は、絶縁層812の一方の（図で見て、左）側
部エッジから絶縁層814の対向する（図で見て、右）側
部エッジへと延伸する複数（図示では多くのうち１つ）
の導電ラインを有するようにパターン化される。同様
に、導電層818は、絶縁層816の一方の（図で見て、左）
側部エッジから絶縁層816の対向する（図で見て、右）
側部エッジへと延伸する複数（図示では多くのうち１
つ）の導電ラインを有するようにターン化される。図示
のように、絶縁層812は、絶縁層816よりも大きく、絶縁
層816は、導電層814の中間点の頂部に配設されるので、
導電層（814）の端部は露出される。
コア要素（ワイヤステム）820が、導電ライン814の一
方の露出端（端部）にボンディングされ、コア要素（ワ
イヤステム）822が、導電ライン818の一方の露出端（端
部）にボンディングされるが、これは、基板の導電ライ
ンから延伸する自立型の復元性のある接触構造の製造の
際の予備ステップとして、上記のようにして行われる。
基板810は、電子コンポーネントの絶縁層808の頂部
（すなわち、電子コンポーネントの面）に配設される。
導電ライン814及び818の内端（対向する端部）は、それ
ぞれ、ボンディングワイヤ830及び832により、電子コン
ポーネント802の端子804及び805のうちの選択された端
子に接続される。
上述のように、ワイヤステム820及び822は、結果とし
ての複合相互接続要素に所望の復元性を付与するように
保護膜生成されることを意図したものである。この目的
のために、電子コンポーネントにばねキャリアを実装す
る前に、「ボンディング棚」（電子コンポーネントの端
子にボンディングされることになる、導電ライン814及
び818の端部）が、マスキング材料824でマスクされ、ワ
イヤステムには、導電材料826の１つ以上の層で保護膜
（例えば、メッキ）を施すことができ、その後、マスキ
ング材料824は、図8Bに示すように除去される。
この実施例（800）の利点は、各ボンディング棚上の
配線が、ばね要素（復元性のある接触構造）に直接移行
し、多層基板（810）を介してバイヤを形成する必要が
ない、という点である。これによって、非常に高密度の
接続を電子コンポーネント（802）に行うことが可能と
なり、それには、微細導電ライン（基板上に）を必要と
せず、よってコストの鉄減につながる。更に、本発明の
チップスケールキャリアにより、電子コンポーネント上
の端子の周辺アレイから、ばね要素の領域アレイへの遷
移が簡略化される。
図8Bに示すように、ばね要素（保護膜付きワイヤステ
ム）は、任意のレベルに始まり得るが、同一平面内で終
端せしめることができる（図8Bの点線で示すように）。
換言すると、ばね要素は、チップスケールキャリアの異
なるレベルから始まるが、それらは、電子コンポーネン
ト（802）上の同じ高さで終端せしめることができる。
上述のように、基板（810）は、任意数の層を備える
ことができる。例えば、一方の層を電源専用とし、もう
一方の層を接地専用とし、また追加の１つ以上の層を、
電子コンポーネントに対する信号搬送に専用とすること
ができる。
基板（810）は、接着材等の任意の適切な仕方で、電
子コンポーネントに固定することができ、半導体素子の
エッジの上を覆うことなく、半導体素子の頂部に定置す
るよう容易に寸法決めされる。
ボンディング棚が、それらの対応する層上の周辺以外
の場所にあることは、本発明の範囲内である。多層バイ
ヤレスキャリアを備える利点が生じるのは、任意レベル
の配線層が、任意の選択された領域（すなわち、周辺棚
以外の）にばね要素を実装するために、また、電子コン
ポーネント（例えば、半導体ダイ）の端子に接続するた
めに、アクセス可能である場合であり、これは、ばねが
実装される上記選択された領域がアクセス可能な（多層
キャリアの上部層により覆われない）限りにおいてであ
る。
また、多層キャリアの各種レベル（層）から始まるば
ね接触子の自由端（先端）は、全てが共平面にある（同
じ平面で終端する）必要がないことも、本発明の範囲内
である。ある種の用途の場合（例えば、１つ以上のコン
ポーネントへの接続で、その端子の全てが共平面にある
わけではない場合）、ばね接触子は、それらの先端が、
キャリア基板の上の任意の所望の高さ（ｚ軸）にあるよ
うに、容易に製造される。
複合リードフレーム 本発明のばねキャリアは、実質的に慣用的なリードフ
レームを利用し、半導体ダイを該リードフレームに実装
する自動化装置の利点を生かして製造可能である。
図9Aは、本発明の１つの実施例900を示し、この場
合、ばね要素902が、リードフレームのリード904の内側
部分に実装される（複合相互接続要素の場合、ボンディ
ング及び保護膜生成される）。リードフレームの外側部
分906がフレーム（リング）906である。リードフレーム
のリード904は、半導体ダイ908にわたって延伸し、これ
は、複数（図示では多くのうち１つ）の端子910を有
し、そこに、ばね要素と概ね対向する場所に配設される
適切な接着材912により実装される。接着材は、復元性
又は従順性である必要はない。リード904は、ワイヤボ
ンディング等により、ばね要素902の内方（図で見て、
左）の端子910に接続される。
リード904は、ばね要素902とフレーム906の間で、外
方（図で見て、右）の位置、好適には、半導体ダイ908
の周辺の内方の位置において切断される。これが適切に
達成されるのは、堅固な（十分支持された）アンビル状
要素914を、半導体ダイ908の前部（図で見て、上部）表
面と、リード904の背部（図で見て、下部）表面との間
の間隙に挿入し、リードフレームのリードを切断するの
に十分な力で、アンビル914と対向して、リード904の前
部（図で見て、上部）表面に対して、くさび形状工具91
6を押し付けることによる。このようにして、複数のリ
ード（904）を、リード（904）から延伸する複数のばね
要素（902）により、半導体ダイ908上の複数の端子に接
続することができる。最終ステップにおいて、切断され
たリードと半導体ダイの前部表面は、図5Bの582と同様
にして、適切な充填樹脂（例えば、滴のせエポキシ）に
より封止可能である。封止材が、ばね要素902の下部を
覆うことは許容でき、これによっては、それらの機能を
損なうことにはならない（すなわち、半導体ダイに、圧
力接続を行うための復元性のある接触構造が設けられ
る）。
リードフレームを、半導体ダイ908の周辺内に全体的
に合うように寸法決めすることは、本発明の範囲内であ
る。
図9Bは、本発明の代替実施例950を示す。この実施例
の場合、キャリアには、複数のリード（ライン）952
（好適には、フレームなしの）が含まれ、これらは、カ
プトン（tm）膜等の絶縁層954で裏当て（支持）され
る。前の実施例900の場合のように、ばね要素956（902
に匹敵）が、各リード952（904の匹敵）の内側部分に実
装され、各リード952は、半導体ダイ960（908に匹敵）
の対応する端子958（910に匹敵）に接続される。適切な
接着材956（912に匹敵）を用いて、ばねキャリア950
が、半導体ダイ960の前部表面に装着される。
この実施例の場合、リード952は、それらが半導体ダ
イ960の周辺を超えて延伸しないように、パターン化及
び寸法決めされる。しかし、半導体ダイ960へのアセン
ブリ時に、ばねキャリア950の取扱いを容易にするため
に、絶縁フィルム954を、半導体ダイ960の周辺を超えて
延ばすこともできる。これは一般に好適である。
ばねキャリア950と半導体ダイ960は、前の実施例900
の場合と同様にして、好適に封止される（不図示）。そ
の場合に好適なのは、絶縁層954が、封止材を超えて拡
がらないように（すなわち、封止されるように）トリミ
ングを施すことである。よって、絶縁層954の余分な内
側部分964は、絶縁層954の残りの内側部分（すなわち、
リード952を支持する部分）を完全に封止できるよう
に、除去されなければならない。図示のように、点線96
6が、絶縁層の内側部分と外側部分の間の境界を示す。
絶縁層のこれら２つの部分は、限定ではないが、ライン
966に沿って穿孔を設けたり、ライン966にホットバーを
加えたり、ライン966に沿って集束レーザビームを向け
たり、又はその他を含む任意の適切な仕方で、互いから
切断される。
図9Cは、半導体ダイ972に実装されたばねキャリア970
を斜視図で示し、リード974の内端が封止され、ばね要
素976がリードから延伸し、リードフレームの外側部分9
78が点線で示されている（上記のように、削除されてい
る）。
フリップチップ型式キャリア 上記の各種実施例は、半導体ダイへのばね要素とキャ
リア（リードフレームを含む）の実装に対処するが、
「半導体チップアセンブリ」を構成する。
図10は、ボンディングワイヤではなく、半導体ダイ
（チップ）への半田接続を利用した、半導体チップアセ
ンブリの他の実施例1000を示す。この実施例の場合、ば
ね要素キャリア基板1002には、上部表面1002a上の複数
（図示では多くのうち２つ）の端子1004と、下部表面10
02b上の複数（図示では多くのうち２つ）の端子1006が
設けられる。複数（図示では多くのうち２つ）のばね要
素1008が、前の幾つかの実施例と同様にして、端子1004
に実装される。端子1004は、適切なバイヤ又はその他
（不図示）を用いて、キャリア基板1002を介して端子10
06に接続される。
半導体素子（ダイ、チップ）1010が、その前部（図で
見て、上部）表面に配設された複数（図示で多くのうち
２つ）の端子1012を有する。端子1006は、端子1012のう
ちの対応する端子と位置が合うように配列され、キャリ
ア基板1002の熱膨張係数は、半導体ダイ1010の熱膨張係
数とほぼ一致するように選定される。
使用時には、キャリア基板1002は、半田付けにより、
半導体チップ1010に実装される。この目的のために、少
量の半田、又は半田ペースト1014が、少なくとも１つの
端子1006及び1012に施される。これを行うのは、スクリ
ーニング（例えば、半田ペースト）によるか、キャリア
基板1002と半導体ダイ1010の間に半田プリフォームを挿
入することによるか、又は２つの電子コンポーネント間
で、フリップチップ型式接続（半田連結部）をもたらす
ための任意の適切な慣用的技法による。
半田質量体（1014）がリフローされると、キャリア基
板1002は、表面張力に起因して、半導体チップと自己整
合する傾向となる。任意として、かかる自己整合時の
「モーメント」（すなわち、力）を増大させるために、
１つ以上の「ダミー」半田付け可能特徴1016及び1018
が、それぞれ、キャリア基板の下部表面1002bと、半導
体ダイ1010の前部表面の両方に設けられる。適量（不図
示）の半田、又は半田ペーストが、半田質量体1014に関
して記載したようにして、これら特徴のうちの少なくと
も１つに施される。半田（又は、半田ペースト）の全て
を、これら２つのコンポーネント1010と1002の一方又は
他方に施すのではなく、半田（又は、半田ペースト）
が、半導体ダイ上の大きな特徴1018とキャリア基板上の
端子1014に施される、又はその逆で施されることは、本
発明の範囲内である。
最終ステップ（リフロー半田後の）において、キャリ
ア基板1002と半導体ダイは、上記のようにして、封止
（不図示）することができる。
モノリシックばね要素を含む任意のばね要素が、チッ
プスケールキャリア（例えば、800）の表面から延伸す
ることは、本発明の範囲内である。換言すると、本発明
は、コアと保護膜からなる複合ばね要素の使用に限定さ
れない。
複数の個々のチップスケールキャリアを、まとめて、
電子コンポーネント（例えば、半導体ウェーハ）に実装
するために、アレイ状に構成可能なことは、本発明の範
囲内である。例えば、複数のチップスケールキャリア
は、剛性を高めるために保護膜生成されるボンディング
ワイヤと共に「結合」可能である。あるいは、複数のチ
ップスケールキャリアは、リードフレーム式配列で、又
はTAB（テープ自動化ボンディング）テープ型式キャリ
ア上で、互いと物理的に関連付けることができる。
図11は、技法1100を示し、それにより、ばねキャリア
1102（1002に匹敵）が、フリップチップ方式で、半導体
ウェーハ1106に実装される。そこに示すように、ばねキ
ャリア1102は、半導体ウェーハ1106上に１つ以上のダイ
サイト1104にまたがることができる。この例示の場合、
ばねキャリア1102は、６個の隣接したダイサイト1104に
またがっている。ダイサイトを単一化（切断）する（例
えば、ウェーハを鋸引きして）間、ばねキャリア1102も
切断されることになる。この例示の場合、例示の明瞭化
のために、ばねキャリア1102の露出表面から延伸する自
立型ばね接触子（1108に匹敵）は省略している。
図面及び以上の説明において、本発明を詳細に例示及
び説明してきたが、本発明は、文言における限定として
ではなく、例示として見なされるべきである。すなわ
ち、ここで理解されたいのは、好適な実施例のみを図示
及び説明したということ、及び本発明の趣旨内に入る全
ての変形及び修正も、望ましく保護されるということで
ある。疑うべくもなく、上記の「主題」に関する多数の
他の「変形例」も、本発明の最も近くに属する、当該技
術で通常の知識を有する者が想到するであろうし、また
本明細書に開示されるような変形例は、本発明の範囲内
にあることを意図するものである。これら変形例の幾つ
かは、親事例に記載されている。
例えば、図６及び6Aに記載の技法600は、図5Aに記載
のようにして、ウェーハ上の２つ以上の単一化されてい
ないダイにまたがるキャリア基板に適用可能である。
例えば、本発明のばねキャリア基板を、半導体ダイ等
の電子コンポーネントに実装し、キャリア基板のエッジ
（キャリア基板と半導体ダイの面間の任意の間隙を含
む）を、ガラス等の気密封止材料で密封する結果とし
て、気密封止パッケージとなるであろう。セラミック等
の気密封止材料からなるキャリア基板が好適である。気
密封止性を保証することが必要な場合、封止材料が、キ
ャリア基板のエッジを覆うことも可能であり、その表面
には、ばね要素が実装される（ばね要素の下部を含
む）。
上記主題に関する他の変形例として、比較的大きなキ
ャリア基板（そこに実装される対応する複数のばね要素
を含む）用意し、そのキャリアを、複数の連結半導体ダ
イに（例えば、半導体上の、又は「過寸法」のキャリア
基板の下部表面の半田バンプにより）実装及び接続（リ
フロー半田）し、その後、半導体ダイ（ばねキャリアが
取り付けられた）を切断（単一化）することもあろう。
前の段落で述べたように、半導体ダイを単一化する前、
又はその後で、封止材を使用することも可能である。
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 ５３３，５８４ (32)優先日 1995年10月18日 (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ５５４，９０２ (32)優先日 1995年11月９日 (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ＰＣＴ／ＵＳ９５／１４９０９ (32)優先日 1995年11月13日 (33)優先権主張国 世界知的所有権機構（ＷＯ） (31)優先権主張番号 ５５８，３３２ (32)優先日 1995年11月15日 (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ６０２，１７９ (32)優先日 1996年２月15日 (33)優先権主張国 米国（ＵＳ） (72)発明者 スミス，ウィリアム，ディー アメリカ合衆国カリフォルニア州94588, プリーザントン，シー106，ストーンリ ッジ・マール・ロード・6270 (56)参考文献 米国特許5346861（ＵＳ，Ａ) 米国特許5230632（ＵＳ，Ａ) 米国特許3842189（ＵＳ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 23/32

Claims (43)

    (57)【特許請求の範囲】
  1. 【請求項１】１つの表面を有する半導体ダイと、該半導
    体ダイの前記表面上の端子を備えた半導体素子アセンブ
    リにおいて、 前記半導体ダイの前記表面に実装されたキャリア基板
    と、 該キャリア基板の表面から延伸する自立型ばね要素と、 該ばね要素と前記端子の間の接続部と、 からなることを特徴とする半導体素子アセンブリ。
  2. 【請求項２】前記接続部はボンディングワイヤであるこ
    とを特徴とする、請求項１に記載の半導体素子アセンブ
    リ。
  3. 【請求項３】前記接続部は半田連結部であることを特徴
    とする、請求項１に記載の半導体素子アセンブリ。
  4. 【請求項４】前記キャリア基板はリードフレームであ
    り、前記ばね要素は、該リードフレームのリードに実装
    されることを特徴とする、請求項１に記載の半導体素子
    アセンブリ。
  5. 【請求項５】前記キャリア基板は、絶縁層と、該絶縁層
    上の導電ラインとからなり、前記ばね要素は、該導電ラ
    インに実装されることを特徴とする、請求項１に記載の
    半導体素子アセンブリ。
  6. 【請求項６】単一のキャリア基板が、少なくとも２つの
    半導体ダイの表面に実装されることを特徴とする、請求
    項１に記載の半導体素子アセンブリ。
  7. 【請求項７】前記少なくとも２つの半導体ダイは、ウェ
    ーハ上の単一化されていないダイであることを特徴とす
    る、請求項６に記載の半導体素子アセンブリ。
  8. 【請求項８】前記半導体ダイの表面を覆い、前記キャリ
    ア基板を覆い、また前記接続部を覆う封止材からなるこ
    とを特徴とする、請求項１に記載の半導体素子アセンブ
    リ。
  9. 【請求項９】前記キャリア基板は、少なくとも１つの絶
    縁層により分離された少なくとも２つの導電層を含むこ
    とを特徴とする、請求項１に記載の半導体素子アセンブ
    リ。
  10. 【請求項１０】前記ばね要素は、複合相互接続要素であ
    ることを特徴とする、請求項１に記載の半導体素子アセ
    ンブリ。
  11. 【請求項１１】半導体アセンブリにおいて、 表面上に接着パッドを有する半導体ダイと、 該半導体ダイの前記表面に実装され、表面上に端子を有
    するキャリア基板と、前記接着パッドを前記端子に接続
    するボンディングワイヤと、 前記半導体ダイの表面から離れて、前記端子から延伸す
    るばね要素と、 からなる半導体アセンブリ。
  12. 【請求項１２】前記ばね要素は、複合相互接続要素であ
    る、請求項11に記載の半導体アセンブリ。
  13. 【請求項１３】前記キャリア基板の表面には、第１の複
    数の端子と、第２の複数の端子があり、 前記ばね要素は、前記第１の複数の端子から延伸し、 前記ボンディングワイヤは、前記第２の複数の端子に接
    続され、前記半導体アセンブリは更に、 前記第１の複数の端子と前記第２の複数の端子を接続す
    る前記キャリア基板の表面上の複数の導電ラインからな
    る、請求項11に記載の半導体アセンブリ。
  14. 【請求項１４】前記キャリア基板は、少なくとも２つの
    隣接した単一化されない半導体ダイにまたがる、請求項
    11に記載の半導体アセンブリ。
  15. 【請求項１５】前記ばね要素は、前記ボンディングワイ
    ヤに連続するコアワイヤステムを有する、請求項11に記
    載の半導体アセンブリ。
  16. 【請求項１６】半導体アセンブリにおいて、 表面上に接着パッドを有する半導体ダイと、 該半導体ダイの前記表面に実装され、表面上に端子を有
    するキャリア基板と、 前記接着パッドと前記端子の間で延伸し、前記半導体ダ
    イの表面から離れて、前記キャリア基板の表面から、自
    立型ワイヤステムとして連続して更に延伸するボンディ
    ングワイヤと、 少なくとも前記自立型ワイヤステムに保護膜生成する導
    電材料の少なくとも１つの層と、 からなる半導体アセンブリ。
  17. 【請求項１７】前記半導体ダイの表面にわたって配設さ
    れ、前記キャリア基板に隣接した保護膜付きワイヤステ
    ムの一部へと延伸する封止材から更になる、請求項16に
    記載の半導体アセンブリ。
  18. 【請求項１８】前記キャリア基板は、少なくとも２つの
    隣接した単一化されない半導体ダイにまたがる、請求項
    16に記載の半導体アセンブリ。
  19. 【請求項１９】リードフレームにおいて、 接着パッドを有する半導体ダイの表面にわたって、使用
    時に延伸する複数のリードフレームフィンガを有するリ
    ードフレームと、 前記リードフレームフィンガに実装され、そこから自立
    式に延伸するばね要素と、 からなるリードフレーム。
  20. 【請求項２０】前記ばね要素は、複合相互接続要素であ
    る、請求項19に記載のリードフレーム。
  21. 【請求項２１】チップ相互接続キャリアにおいて、 上部表面を有し、絶縁層と少なくとも２つのパターン化
    導電層の交互層を含む多層基板であって、前記絶縁層の
    うちの少なくとも１つは、前記導電層のうちの対応する
    少なくとも１つに重なり合うような多層基板と、 任意の重なり合う絶縁層又は導電層を介して、前記上部
    表面からアクセス可能である重なり合う絶縁層を有する
    導電層の第１の選択領域と、 前記パターン化導電層から前記上部表面の上へと延伸す
    るばね接触子であって、それらのばね要素が、それら導
    電層の前記第１の選択領域から延伸する重なり合う絶縁
    領域を有する導電層から延伸するようなばね接触子と、 電子コンポーネントに相互接続するために、露出される
    重なり合う絶縁層を有する導電層の第２の選択領域と、 からなるチップ相互接続キャリア。
  22. 【請求項２２】前記相互接続はボンディングワイヤであ
    る、請求項21に記載のチップ相互接続キャリア。
  23. 【請求項２３】前記電子コンポーネントは半導体ダイで
    あり、 前記第１の導電層の導電ラインの１つの端部と、 前記第２の導電層の導電ラインの１つの端部から延伸す
    る第２の複数のばね要素とからなる、請求項21に記載の
    チップ相互接続キャリア。
  24. 【請求項２４】前記ばね接触子は複合相互接続要素であ
    る、請求項21に記載のチップ相互接続キャリア。
  25. 【請求項２５】半導体ダイに復元性のある接触構造を実
    装する方法において、 キャリア基板の表面上に、複数の自立型ばね要素を製造
    するステップと、 少なくとも１つの半導体ダイの表面上に、前記キャリア
    基板を配設するステップと、 ボンディングワイヤにより、前記少なくとも１つの半導
    体ダイに前記自立型ばね要素を配線するステップと、 を含む方法。
  26. 【請求項２６】前記ばね要素は複合相互接続要素であ
    る、請求項25に記載の方法。
  27. 【請求項２７】前記キャリア基板は絶縁基板である、請
    求項25に記載の方法。
  28. 【請求項２８】前記ボンディングワイヤは前記ばね要素
    に連続する、請求項25に記載の方法。
  29. 【請求項２９】前記キャリア基板はリードフレームであ
    る、請求項25に記載の方法。
  30. 【請求項３０】前記キャリア基板は多層基板である、請
    求項25に記載の方法。
  31. 【請求項３１】前記キャリア基板は、半導体ダイのエッ
    ジの上に重なることなく、半導体ダイの頂部に定置する
    よう寸法決めされる、請求項25に記載の方法。
  32. 【請求項３２】半導体チップアセンブリにおいて、 基板であって、その第１の表面上の第１の端子から、そ
    の第２の表面上の第２の端子へと貫通して延びる導電性
    バイヤを有する基板と、 前記第１の表面上の端子に実装されるばね要素と、 前記第２の表面に実装され、対向した側の前記第２の端
    子に電気的に接続される半導体ダイと、 からなる半導体チップアセンブリ。
  33. 【請求項３３】前記半導体ダイと前記キャリア基板のエ
    ッジとを覆う封止材から更になる、請求項32に記載の半
    導体チップアセンブリ。
  34. 【請求項３４】チップ相互接続キャリアにおいて、 ほぼ平行な向かい合った第１の表面と第２の表面を有す
    る基板と、 該基板の前記第１の表面から延伸する複数の自立型ばね
    要素と、 第１の表面を有し、該第１の表面が前記基板の前記第２
    の表面に隣接するよう配置可能な電子コンポーネント
    と、及び 前記ばね要素を前記電子コンポーネントに接続する手段
    とからなり、 前記電子コンポーネントが前記ばね要素に接続された場
    合に前記ばね要素が前記電子コンポーネントの前記第１
    の表面から離れて延伸する、チップ相互接続キャリア。
  35. 【請求項３５】前記接続手段は、ボンディングワイヤを
    接着可能な端子である、請求項34に記載のチップ相互接
    続キャリア。
  36. 【請求項３６】前記接続手段は、半田接続を行うことが
    できる端子である、請求項34に記載のチップ相互接続キ
    ャリア。
  37. 【請求項３７】前記電子コンポーネントは、少なくとも
    １つの半導体ダイである、請求項34に記載のチップ相互
    接続キャリア。
  38. 【請求項３８】ばね接触キャリアにおいて、 基板であって、その第１の表面上の第１の端子から、そ
    の第２の表面上の第２の端子へと貫通して延びる導電性
    バイヤを有する基板と、 前記第１の表面上の第１の端子に接続される自立型ばね
    接触子と、 からなるばね接触キャリア。
  39. 【請求項３９】前記ばね接触子は複合相互接続要素であ
    る、請求項38に記載のばね接触キャリア。
  40. 【請求項４０】前記ばね接触子はモノリシック相互接続
    要素である、請求項38に記載のばね接触キャリア。
  41. 【請求項４１】半導体素子の１つの表面上に自立型接触
    子を設ける方法において、 少なくとも１つのタイル基板の一方の表面に、自立型ば
    ね接触子を実装するステップと、 前記少なくとも１つのタイル基板を、前記半導体素子の
    表面に連結接続するステップと、 を含むことを特徴とする方法。
  42. 【請求項４２】前記半導体素子は、半導体ウェーハ上に
    載っていることを特徴とする、請求項41に記載の方法。
  43. 【請求項４３】前記タイルは、半田付けにより、前記半
    導体素子に連結されることを特徴とする、請求項41に記
    載の方法。
JP51454797A 1995-05-26 1996-05-28 半導体素子にばね接触子を実装するチップ相互接続キャリア及び方法 Expired - Fee Related JP2968051B2 (ja)

Applications Claiming Priority (21)

Application Number Priority Date Filing Date Title
US08/452,255 1995-05-26
US08/452,255 US6336269B1 (en) 1993-11-16 1995-05-26 Method of fabricating an interconnection element
US52624695A 1995-09-21 1995-09-21
US08/526,246 1995-09-21
US08/533,584 US5772451A (en) 1993-11-16 1995-10-18 Sockets for electronic components and methods of connecting to electronic components
US08/533,584 1995-10-18
US554,902 1995-11-09
US533,584 1995-11-09
US452,255 1995-11-09
US08/554,902 1995-11-09
US526,246 1995-11-09
US08/554,902 US5974662A (en) 1993-11-16 1995-11-09 Method of planarizing tips of probe elements of a probe card assembly
PCT/US1995/014909 WO1996017378A1 (en) 1994-11-15 1995-11-13 Electrical contact structures from flexible wire
US08/558,332 US5829128A (en) 1993-11-16 1995-11-15 Method of mounting resilient contact structures to semiconductor devices
US08/558,332 1995-11-15
US60217996A 1996-02-15 1996-02-15
US602,179 1996-02-15
US08/602,179 1996-02-15
US558,332 1996-03-11
US95/14909 1996-03-11
PCT/US1996/008328 WO1997016866A2 (en) 1995-05-26 1996-05-28 Chip interconnection carrier and methods of mounting spring contacts to semiconductor devices

Publications (2)

Publication Number Publication Date
JPH10510107A JPH10510107A (ja) 1998-09-29
JP2968051B2 true JP2968051B2 (ja) 1999-10-25

Family

ID=27560011

Family Applications (1)

Application Number Title Priority Date Filing Date
JP51454797A Expired - Fee Related JP2968051B2 (ja) 1995-05-26 1996-05-28 半導体素子にばね接触子を実装するチップ相互接続キャリア及び方法

Country Status (4)

Country Link
JP (1) JP2968051B2 (ja)
KR (1) KR100299465B1 (ja)
AU (1) AU5965796A (ja)
WO (1) WO1997016866A2 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6815961B2 (en) 1999-07-28 2004-11-09 Nanonexus, Inc. Construction structures and manufacturing processes for integrated circuit wafer probe card assemblies
JP2007101506A (ja) * 2005-10-07 2007-04-19 Japan Electronic Materials Corp プローブカードの製作方法
US7268430B2 (en) 2004-08-30 2007-09-11 Renesas Technology Corp. Semiconductor device and process for manufacturing the same
US7772860B2 (en) 1999-05-27 2010-08-10 Nanonexus, Inc. Massively parallel interface for electronic circuit
US7872482B2 (en) 2000-05-23 2011-01-18 Verigy (Singapore) Pte. Ltd High density interconnect system having rapid fabrication cycle
US7952373B2 (en) 2000-05-23 2011-05-31 Verigy (Singapore) Pte. Ltd. Construction structures and manufacturing processes for integrated circuit wafer probe card assemblies

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6705876B2 (en) 1998-07-13 2004-03-16 Formfactor, Inc. Electrical interconnect assemblies and methods
JP2013024824A (ja) * 2011-07-26 2013-02-04 Denso Corp センサ装置の製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3842189A (en) * 1973-01-08 1974-10-15 Rca Corp Contact array and method of making the same
US5148266A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies having interposer and flexible lead
US5230632A (en) * 1991-12-19 1993-07-27 International Business Machines Corporation Dual element electrical contact and connector assembly utilizing same
US5414298A (en) * 1993-03-26 1995-05-09 Tessera, Inc. Semiconductor chip assemblies and components with pressure contact

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7772860B2 (en) 1999-05-27 2010-08-10 Nanonexus, Inc. Massively parallel interface for electronic circuit
US7884634B2 (en) 1999-05-27 2011-02-08 Verigy (Singapore) Pte, Ltd High density interconnect system having rapid fabrication cycle
US6815961B2 (en) 1999-07-28 2004-11-09 Nanonexus, Inc. Construction structures and manufacturing processes for integrated circuit wafer probe card assemblies
US7872482B2 (en) 2000-05-23 2011-01-18 Verigy (Singapore) Pte. Ltd High density interconnect system having rapid fabrication cycle
US7952373B2 (en) 2000-05-23 2011-05-31 Verigy (Singapore) Pte. Ltd. Construction structures and manufacturing processes for integrated circuit wafer probe card assemblies
US7268430B2 (en) 2004-08-30 2007-09-11 Renesas Technology Corp. Semiconductor device and process for manufacturing the same
US7776735B2 (en) 2004-08-30 2010-08-17 Renesas Technology Corp. Semiconductor device and process for manufacturing the same
JP2007101506A (ja) * 2005-10-07 2007-04-19 Japan Electronic Materials Corp プローブカードの製作方法

Also Published As

Publication number Publication date
KR19990021993A (ko) 1999-03-25
AU5965796A (en) 1997-05-22
WO1997016866A2 (en) 1997-05-09
WO1997016866A3 (en) 1997-06-19
JPH10510107A (ja) 1998-09-29
KR100299465B1 (ko) 2001-10-27

Similar Documents

Publication Publication Date Title
US6023103A (en) Chip-scale carrier for semiconductor devices including mounted spring contacts
US6032356A (en) Wafer-level test and burn-in, and semiconductor process
US5897326A (en) Method of exercising semiconductor devices
US5884398A (en) Mounting spring elements on semiconductor devices
US5878486A (en) Method of burning-in semiconductor devices
US5983493A (en) Method of temporarily, then permanently, connecting to a semiconductor device
KR100278093B1 (ko) 반도체장치에탄성접촉구조물을장착하는방법
KR100366747B1 (ko) 반도체 웨이퍼를 시험하는 방법
JP3006885B2 (ja) 相互接続のためのコンタクト構造、介在体、半導体アセンブリおよび方法
US7176043B2 (en) Microelectronic packages and methods therefor
JP3058919B2 (ja) 犠牲基板を用いた相互接続部及び先端の製造
JP2968051B2 (ja) 半導体素子にばね接触子を実装するチップ相互接続キャリア及び方法
US6285562B1 (en) Method of contacting a chip
JP2002509640A (ja) リボン状コア相互接続要素
KR100623099B1 (ko) 두 개의 전자부품 사이의 전기적 연결부
KR100556638B1 (ko) 접점 조립체 형성 방법
KR19990021980A (ko) 리본형 코어 상호접속 요소

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080820

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090820

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100820

Year of fee payment: 11

LAPS Cancellation because of no payment of annual fees