JP2967928B2 - 並列プロセツサ - Google Patents
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ハード量が少なく、小形にして転送路の使
用効率が高く、任意の演算プロセッサ間で転送路の競合
が無く、効率的にデータの授受を行なう並列プロセッサ
に関するものである。 〔従来の技術〕 複数のプロセッサ間の相互のデータ転送を行なう装置
としては、各プロセッサが共通に転送路を使用する第12
図に示すようなバス構造が最もハード量が少なく並列プ
ロセッサとして小形化が可能な構成である。しかし、こ
のバスを用いた並列プロセッサでは、１度に２つのプロ
セッサしか転送路を使用できず、他の多くのプロセッサ
は転送路が空くまで処理を中断して待たねばならない。
このため、並列プロセッサの数が増大するとともに、演
算処理と転送とを合わせた全体の処理実効時間は大幅に
増大し、処理速度が低下するという欠点があった。な
お、第12図において、PE1〜PE6はプロセッサ要素、BSは
バス、ABはバス調定（アービタ）である。 〔発明が解決しようとする問題点〕 一方、転送路のデータ競合を無くすため、第13図に示
すようなクロスバスイッチCSや多段スイッチなどの専用
の転送装置を負荷した並列プロセッサでは、１度にすべ
てのプロセッサがそれぞれ他の１つのプロセッサとの転
送路を実現し、転送の効率化・高速化を図ることができ
る。しかし、このような高速転送装置の問題は、すべて
のプロセッサから独立に転送装置に信号線が集中し、接
続ケーブルの本数が膨大になり、並列プロセッサのプロ
セッサ数の増大とともに実現不可能な規模になるという
欠点があった。 本発明はこのような点に鑑みてなされたものであり、
その目的とするところは、同時に多数の転送経路を実現
し、個々の転送路の使用効率を高め、並列プロセッサの
処理実効速度を向上させ、転送装置の小形化と高速性を
両立させた並列プロセッサを提供することにある。 ［問題点を解決するための手段］ このような目的を達成するために本発明は、以下のよ
うな構成をとるものである。 複数のプロセッサ要素、データの転送方向が左右単方
向の２組の転送路からなる一次元状の転送路、および複
数のスイッチ回路を有し、 前記複数のプロセッサ要素と前記複数のスイッチ回路
とが交互に前記一次元状の転送路上に配置され、 前記複数のプロセッサ要素中の任意の２つのプロセッ
サ要素間で転送経路を構成してデータの転送・情報の授
受を行うため、前記複数のスイッチ回路はそれぞれ、前
記一次元状の転送路を電気的に切断もしくは接続する手
段を有し、 前記複数のプロセッサ要素が、それぞれ前記一次元状
の転送路の使用について制御する機能を有する並列プロ
セッサにおいて、 第ｉ、第（ｉ＋１）のスイッチ回路で挟まれた転送路
Piに接続されたプロセッサ要素PEiは右方向及び左方向
への転送のため必要とする転送路の転送経路予約情報QD
を発生する手段QRegを有し、 スイッチ回路SWiは、 右方向の転送路Piに対し、前段のスイッチ回路SWi−
１からの転送路Piの転送路使用要求信号RReqおよび転送
路Pi−１に接続されたプロセッサ要素PEi−１からの転
送路Piの転送路要求信号LReqを入力し、転送路Pi−１か
らの転送路要求が発生している場合に該転送路要求の発
生元が前記スイッチ回路SWi−１と前記プロセッサ要素P
Ei−１のどちらであるかを示す要求発生元確認信号ORG
を生成する手段PCONを有し、転送路Piの転送路使用要求
信号RReqを次段の第ｉ＋１のスイッチ回路SWi＋１に出
力し、 左方向の転送路Pi−１に対し、第ｉ＋１のスイッチ回
路SWi＋１からの転送路Pi−１の転送路使用要求信号RRe
qおよび転送路Piに接続されたプロセッサ要素PEiからの
転送路Pi−１の転送路要求信号LReqを右から入力し、転
送路Piからの転送路要求が発生している場合に該転送路
要求の発生元が前記スイッチ回路SWi＋１と前記プロセ
ッサ要素PEiのどちらであるかを示す要求発生元確認信
号ORGを生成する手段PCONを有し、転送路Pi−１の転送
路使用要求信号RReqをスイッチ回路SWi−１に出力する
転送要求処理回路RPと、 前記プロセッサ要素PEi−１からの転送経路予約情報Q
Dまたは前段のスイッチ回路SWi−１からの転送経路予約
情報QDを入力し、次段のスイッチ回路SWi＋１へ前記転
送路使用要求信号RReqおよび前記要求発生元確認信号OR
Gに応じた値の転送経路予約情報QDを出力し、 次段のスイッチ回路SWi＋１からその時点の転送経路
に関する転送経路確認情報ADを入力し、前記転送路使用
要求信号RReqおよび前記要求発生元確認信号ORGならび
に入力した前記転送経路予約情報QDに応じた値の転送経
路確認情報ADを前段のスイッチ回路SWi−１に出力し、
前記転送路使用要求信号RReqおよび前記要求発生元確認
信号ORGおよび入力した前記転送経路予約情報QDならび
に入力した前記転送経路確認情報ADを用いて前段から要
求された次段のスイッチ回路SWi＋１への転送路Piが確
保されたか否かを判定し、前段の転送路Pi−１に接続さ
れるプロセッサ要素PEi−１及び前段のスイッチ回路SWi
−１に転送路使用許可信号ACK（右方向）を出力し、左
方向についても同様に転送路使用許可信号ACK（左方
向）を出力する転送経路判定回路PDと、 前記転送要求処理回路RPにおいて生成される転送路要
求発生元確認信号ORG（右方向および左方向）と転送経
路判定回路PDにおいて生成される転送路使用許可信号AC
K（右方向および左方向）と前記転送経路判定回路PDに
入力した前記転送経路予約情報QDおよび前記転送経路確
認情報ADとから前段要求転送路と後段の空き転送路とを
電気的に接続もしくはその接続を絶つ転送路切換回路S
C、 とからなる構成。 ［作用］ 本発明による並列プロセッサは、ハード規模が小さい
バス構造を基本としながら、１本の信号転送路を、分散
的に挿入したスイッチ回路によって、任意の数と任意の
長さの転送路に分割することを可能にする。また、転送
路分割と使用のための転送路の空き管理制御を簡単な方
法で転送路自身が行なうことができ、プロセッサからの
要求発生に応じて転送経路をダイナミックに変えられ、
１度に多数の２つのプロセッサ間転送路を確保できる。 〔実施例〕 本発明の第１の特徴は、第２図に示すように、１本の
データ転送線路を複数のプロセッサ要素PE1〜PE3が共用
する構成でありながら、１本の転送線路に分散してスイ
ッチ回路SW1〜SW4を挿入し、このスイッチ回路で挟まれ
た転送路P1,P2,P3をバスとしてプロセッサ要素PE1,PE2,
PE3を接続した構成である。 本発明の第２の特徴は、１本の転送路を任意に分割し
て、それぞれ独立した転送路として使用でき、また、各
プロセッサ要素が転送路使用のスケジュール表に基づい
て競合のない転送装置として、転用予約手続きを自動的
にできる手段を有している点にある。 本発明の第３の特徴は、転送路の空きで使用可能な経
路と、各プロセッサ要素の使用要求の発生とデータ授受
を必要とするプロセッサとの転送距離とが判明した時点
で、ダイナミックに転送経路設定が可能な制御手段を有
している点にある。 この特徴は、簡単な信号の授受により効率的に自動的
に転送路は右と左の独立した方向を持った転送線路で構
成され、一次元上に配置されたスイッチ回路が、転送方
向に対し、前段からの要求信号と個々に管理するプロセ
ッサ要素からの要求信号とから転送経路の始点を判断
し、これにより、全く非同期に発生するプロセッサ要素
の転送要求に応じて、しかも必要なプロセッサ要素間の
転送距離の遠近に依存しないで転送経路が形成されるこ
とを特徴としている。 本発明の第４の特徴は、転送路を複数の信号線路で構
成し、この信号線路をスイッチ回路間で乗り換えられる
ように、次段の転送路の信号線の空き情報に基づいて前
段の転送路の信号線と後段の転送路の信号線とを独立に
接続する回路を設けたスイッチ回路を構成している点に
ある。 特許請求の範囲に記載の発明の実施例としての並列プ
ロセッサの構成を第１図に示し、スイッチ回路を第３図
に、そのスイッチ回路の処理フローを第４図に、並列プ
ロセッサのスイッチ回路の動作状態の変化を第５図に、
プロセッサ要素の転送路インタフェースを第６図に示
す。 第１図で、スイッチSW1〜SW3は転送路中に挿入された
スイッチ回路で、PE1〜PE3はスイッチ回路で挟まれた転
送路に接続されたプロセッサ要素である。第１図におい
て、DRおよびDLはそれぞれ左から右および右から左方向
のデータの転送路であり、QDR,ADRおよびQDL,ADLはそれ
ぞれ左から右へおよび右から左への転送経路予約情報QD
（Query Distance）とその転送経路確認情報AD（Acquir
ed Distance）の情報である。LReqR,LReqLはDR,DLの転
送路それぞれに対するプロセッサ要素からの転送要求信
号（Local,ReqR,L）である。 第１図において、スイッチ回路SW1〜SW3は、右方向，
左方向の転送路に関する回路で構成される。 第３図はスイッチ回路SWj（ｊ＝1,2,・・・）の右方
向の転送路に関する回路を示したもので、SCは転送路切
替回路で、その他に転送要求処理回路RPと転送経路判定
回路PDとから構成されている。左方向の転送路も同様で
ある。転送路切替回路SCは、ここでは、ハイインピーダ
ンスを含む３値をとるバッファBUFでの組合せで構成さ
れ、転送経路判定回路PDからの切替制御信号Ｓに基づい
て、入力側の転送路DRi（ｉ＝0,1,・・・,m）と出力側
の転送路Ｄ′Ri（ｉ＝0,1,・・・,m）とを電気的に接続
したり、切断したりする。以下、右，左の添字R,Lを省
略する。 次に、第３図の回路の動作について説明する。 1.1） 転送要求処理回路RPに前段スイッチからRReqi
n、接続されたプロセッサ要素からLReqinが入力され
る。 1.2） RReqinはフリップフロップFF1にリモート・パス
・ステート（Remote Path State,RPS）として記憶さ
れ、LReqinはフリップフロップFF2にローカル・パス・
ステート（Local Path State,LPS）として記憶される。
前段スイッチに接続されたプロセッサ要素から要求があ
れば、RPS,LPSが１になる。 1.3） 制御論理手段PCON（プライオリティコントロー
ラ）はRPS,LPSを監視する。RPSの方がプライオリティが
高い。RPS＝１のときは、LPSのいかんにかかわらずオリ
ジン（ORG）＝０とし（第４図のステップ4,3）、接続プ
ロセッサ要素からの要求を無視する。RReqoutにRReqin
を出力する。RPS＝０のときはLPSをみる。LPS＝１のと
きは接続プロセッサ要素から要求があるので、ORG＝１
とする（第４図のステップ1,2）。LPS＝０のときは要求
がないので、ORG＝０とする（第４図のステップ1,5）。
RReqout＝０が出力される。 次に、第３図の回路の動作を第４図を用いて説明す
る。第４図はスイッチ回路の基本処理を示したもので、
プロセッサ要素と前段のスイッチからの転送路使用要求
の有無、転送経路予約情報と転送経路確認情報の入力情
報との一致によって前段のスイッチあるいはプロセッサ
要求への転送経路予約情報QDoutと転送経路確認情報ADo
utを出力する。 2.1） 転送経路判定回路PDに、前段スイッチからQDi
n、後段スイッチからADinが入力される。後段スイッチ
にQDoutが出力され、前段スイッチにADoutとACKR（一致
信号）が出力される。 2.2） 制御論理手段SD（ステータスディテクタ）はORG
とRReqoutを監視する。RPS,LPS共に０のとき（ステップ
４からステップ５へ移行するとき）、後段からのADinに
１を加え、前段にADout＝ADin＋１を前段のスイッチ回
路に出力する（ステップ５）。自らの要求はないので、
後段の空き区間数に自らの区間を加えて前段に伝えるの
である。第３図のINCは１を加算するインクリメンタで
ある。 2.3） RPS,LPSのいずれかが１のときはステップ６へ移
行し（ステップ１〜４）、ORG＝０であれば前段からのQ
Dinに１を減じ（ステップ８）、後段にQDout＝QDin−１
を出力する（ステップ６〜10）。QDoutは要求区間数を
示し、自らを区間として設定するのでこれを減じて後段
に伝えるのである。DECは１を減算するデクリメンタで
ある。ORG＝１であれば、接続PEが要求するQDinを後段
に出力する（ステップ9,11）。 2.4） また、ADin＋１とQDoutを比較し、一致しない間
はORGにかかわらず、転送経路要求がある場合は、ADout
＝０、ACKout＝０を前段のスイッチ回路に出力する（ス
テップ12,13）。一致すれば、スイッチを接続（オン）
し、ADout＝ADin＋１、ACKout＝１を前段のスイッチ回
路に出力する（ステップ14）。 2.5） LPS、RPSのいずれかが１の場合にQDout＝０にな
れば、要求転送経路の終端と判断し、この時、スイッチ
を切断（オフ）し、ADout＝０、ACKout＝１を前段に、Q
Dout＝０、RReq＝０を後段に出力する（ステップ15）。 3.1） 第５図は、第４図の基本処理に基づいて実行さ
れる８つのスイッチ回路のQDoutとADoutの出力の時間的
推移を示している。第５図において、最初はすべてのス
イッチSWiでADout＝FF（最大値）であり、これは後段の
すべての区間を使用できることを意味する。QDout＝０
となっているのは転送路の要求がないためである。 3.2） 今、クロック１でスイッチSW1にオリジンが発生
し、転送路区間数＝３が要求されたとする。すなわち、
スイッチSW1に接続されるプロセッサ要素PE0からスイッ
チSW4に接続されるプロセッサ要素PE3に転送要求がなさ
れた場合を例として説明する。この場合、スイッチSW1
からQDout＝３、ADout＝０が出力される。ここで、ADou
t＝０はスイッチSW1から右側へは転送路を形成できない
ことを示す。転送路予約手続が開始される。 3.3） クロック２でスイッチSW2はスイッチSW1の要求
をうけ、QDout＝2,ADout＝０を出力する（ステップ9,1
0,12,13）。 クロック３でスイッチSW3はQDout＝1,ADout＝０を出
力する（ステップ9,10,12,13）。 クロック４でスイッチSW4はRReq＝１が入力され、か
つQDout＝０となるため、ADout＝０、ACKout＝１を出力
する。ACKout＝１は前段のスイッチ回路に伝えられる
（ステップ8,15）。 3.4） クロック５でスイッチSW3のACKin＝１となり、
スイッチSW3はスイッチSW4のADout＝０に１を加え、QDo
ut＝ADout＝１となり、スイッチをオンし、スイッチSW3
のACKout＝１となる（ステップ6,8,9,10,12,14）。 クロック６で、スイッチSW2でQDout＝ADout＝２を出
力するとともに、スイッチをオンし、ACKout＝１を前段
のスイッチ回路に出力する（ステップ6,8,9,10,12,1
4）。 クロック７で、スイッチSW1でQDout＝ADout＝３を出
力するとともに、スイッチをオンし、ACKout＝１を前段
に出力する（ステップ6,8,9,11,12,14）。 ここにおいて、スイッチSW1からSW4、プロセッサ要素
PE0からPE3への転送路が確保される。 4.1） プロセッサ要素PE1からPE4へLReqを１に保つこ
とにより、スイッチSW1〜SW4のQDout、ADoutおよびスイ
ッチオン、スイッチオフの状態を不変に保ち（ステップ
6,16）、この間データ転送が行なわれる。 5.1） データ転送が終了すると、プロセッサ要素PEOで
LReqを０に、すなわちクロック101でスイッチSW1はLPS
＝０、ORG＝０、RReqout＝０となる（ステップ4,1,
5）。第３図の制御論理手段SDはこれを検出してスイッ
チを直ちにオフし、QDout＝０とする（ステップ4,1,
5）。転送予約解除が開始される。 5.2） RReqがスイッチSW1〜SW4へ伝わることによっ
て、 クロック102で、スイッチSW2にSW1からのRReqout＝０
が入力され、QDout＝０、ADout＝２、スイッチオフとな
り、 クロック103で、スイッチSW3のQDout＝０、ADout＝
１、スイッチオフとなり、 クロック104で、スイッチSW4のQDout＝０、ADout＝０
となる（ステップ4,5）。 5.3） スイッチSW4でORG＝０であれば、クロック105で
RReqin＝０より、後段のスイッチについて使用可能な転
送路区間数にセットされる。すなわち、ADout＝FF＋１
＝FF（最大使用可能な区間FF）が出力される（ステップ
4,1,5）。 クロック106で、スイッチSW3でSW4のADoutに１を加
え、ADoutが出力される。 クロック107で、スイッチSW2でSW3のADoutに１を加
え、ADoutが出力される。 クロック108で、スイッチSW1が順次１を加算されたAD
outを出力し、ここで転送路の解除が完了する（ステッ
プ4,1,5）。 第６図はプロセッサ要素の転送路インタフェース回路
を示したもので、転送路としてDRにトライステートのI/
OバッファB1で接続され、転送経路予約情報QDはトライ
ステートの入力バッファB2で、転送路確認信号ADは同じ
くトライステートの出力バッファB3で接続されている。
転送要求信号LReqおよびACK信号は直接スイッチ回路と
接続されている。第６図で、シリアルパラレルシフトレ
ジスタSPRはビット長の変換が必要な場合に用いられ
る。同図において、IDBは内部データバス、CDBは制御デ
ータバス、20はインタフェース制御回路である。 次に本実施例の具体的な効果について説明する。この
場合、第９図に示すように、９つのスイッチ回路と８つ
の演算プロセッサ（プロセッサ要素）PE0〜PE7から構成
される並列プロセッサを例として、従来のバスで構成さ
れたもの、クロスバスイッチで構成されたものと比較す
る。 デバイスシミュレーションなどで特に高速化が困難と
されているモンテカルロシミュレーションの並列演算に
おいては、すべてのプロセッサが殆ど一斉に他のすべて
のプロセッサにデータを送る問題がある。この問題につ
いて本実施例の効果を説明する。今、８台の各プロセッ
サからほぼ一斉に他の７台のプロセッサに１つのデータ
を送る場合、バス構造の並列プロセッサでは、第７図に
示すように、28回の転送回数が必要となる。最も理想的
な転送装置としてクロスバスイッチを有する並列プロセ
ッサでは第８図に示すように４回の転送で済む。これに
対し、右方向と左方向の１組の転送路で構成されている
本実施例の並列プロセッサでは、第９図に示すように20
回、さらに、これにもう１組の転送路構成を持つ並列プ
ロセッサ構成をとると、10回となる。第９図の点線は他
の回に転送路となっているが、当該回に変更可能な場合
を示す。 一般的にプロセッサ要素数ｎと転送路の本数2mの場合
の本実施例の転送回数とケーブル本数の関係式を表に示
す。表において、2nはプロセッサ要素数、ｂは１本の転
送路のビット幅である。本実施例の転送路の本数を関数
としてプロセッサ要素数を変化した時の転送回数とケー
ブル本数を第10図，第11図に示す。転送路本数の極限は
クロスバスイッチで必要な本数の1/4で、この時の転送
速度もほぼクロスバスイッチのそれに匹敵する。第10図
および第11図より、転送路の本数は、装置の規模と転送
速度の要求に応じて、任意に変えられるのが本実施例の
大きな効果である。この場合、転送回数とケーブル本数
との関係は表に示すようにいくつかの組合せを選択でき
る。第10図，第11図において、S1,S3はクロスバスイッ
チの特性線、S2,S4は通常バスの特性線、40,50は本実施
例における選択の範囲を示す。〔発明の効果〕 以上説明したように本発明は、１本の転送路に分散し
てスイッチ回路を配置したことにより、１本の転送路上
に一度に複数の任意の区間長の転送路を実現でき、転送
路の使用効率を増大することができる。また、転送路に
接続されたプロセッサ要素はスイッチ回路から出力され
る転送路の空き情報として区間長情報を見て、転送要求
信号とともに必要な転送区間長の情報を送り、転送路が
確保されればACKを受け転送路を使用できる。このよう
な簡単な制御で２つのプロセッサ間の転送路を個々のプ
ロセッサ要素が処理途中で必要な経路をダイナミックに
変えられ、使用効率とともに高速性を実現できる。
用効率が高く、任意の演算プロセッサ間で転送路の競合
が無く、効率的にデータの授受を行なう並列プロセッサ
に関するものである。 〔従来の技術〕 複数のプロセッサ間の相互のデータ転送を行なう装置
としては、各プロセッサが共通に転送路を使用する第12
図に示すようなバス構造が最もハード量が少なく並列プ
ロセッサとして小形化が可能な構成である。しかし、こ
のバスを用いた並列プロセッサでは、１度に２つのプロ
セッサしか転送路を使用できず、他の多くのプロセッサ
は転送路が空くまで処理を中断して待たねばならない。
このため、並列プロセッサの数が増大するとともに、演
算処理と転送とを合わせた全体の処理実効時間は大幅に
増大し、処理速度が低下するという欠点があった。な
お、第12図において、PE1〜PE6はプロセッサ要素、BSは
バス、ABはバス調定（アービタ）である。 〔発明が解決しようとする問題点〕 一方、転送路のデータ競合を無くすため、第13図に示
すようなクロスバスイッチCSや多段スイッチなどの専用
の転送装置を負荷した並列プロセッサでは、１度にすべ
てのプロセッサがそれぞれ他の１つのプロセッサとの転
送路を実現し、転送の効率化・高速化を図ることができ
る。しかし、このような高速転送装置の問題は、すべて
のプロセッサから独立に転送装置に信号線が集中し、接
続ケーブルの本数が膨大になり、並列プロセッサのプロ
セッサ数の増大とともに実現不可能な規模になるという
欠点があった。 本発明はこのような点に鑑みてなされたものであり、
その目的とするところは、同時に多数の転送経路を実現
し、個々の転送路の使用効率を高め、並列プロセッサの
処理実効速度を向上させ、転送装置の小形化と高速性を
両立させた並列プロセッサを提供することにある。 ［問題点を解決するための手段］ このような目的を達成するために本発明は、以下のよ
うな構成をとるものである。 複数のプロセッサ要素、データの転送方向が左右単方
向の２組の転送路からなる一次元状の転送路、および複
数のスイッチ回路を有し、 前記複数のプロセッサ要素と前記複数のスイッチ回路
とが交互に前記一次元状の転送路上に配置され、 前記複数のプロセッサ要素中の任意の２つのプロセッ
サ要素間で転送経路を構成してデータの転送・情報の授
受を行うため、前記複数のスイッチ回路はそれぞれ、前
記一次元状の転送路を電気的に切断もしくは接続する手
段を有し、 前記複数のプロセッサ要素が、それぞれ前記一次元状
の転送路の使用について制御する機能を有する並列プロ
セッサにおいて、 第ｉ、第（ｉ＋１）のスイッチ回路で挟まれた転送路
Piに接続されたプロセッサ要素PEiは右方向及び左方向
への転送のため必要とする転送路の転送経路予約情報QD
を発生する手段QRegを有し、 スイッチ回路SWiは、 右方向の転送路Piに対し、前段のスイッチ回路SWi−
１からの転送路Piの転送路使用要求信号RReqおよび転送
路Pi−１に接続されたプロセッサ要素PEi−１からの転
送路Piの転送路要求信号LReqを入力し、転送路Pi−１か
らの転送路要求が発生している場合に該転送路要求の発
生元が前記スイッチ回路SWi−１と前記プロセッサ要素P
Ei−１のどちらであるかを示す要求発生元確認信号ORG
を生成する手段PCONを有し、転送路Piの転送路使用要求
信号RReqを次段の第ｉ＋１のスイッチ回路SWi＋１に出
力し、 左方向の転送路Pi−１に対し、第ｉ＋１のスイッチ回
路SWi＋１からの転送路Pi−１の転送路使用要求信号RRe
qおよび転送路Piに接続されたプロセッサ要素PEiからの
転送路Pi−１の転送路要求信号LReqを右から入力し、転
送路Piからの転送路要求が発生している場合に該転送路
要求の発生元が前記スイッチ回路SWi＋１と前記プロセ
ッサ要素PEiのどちらであるかを示す要求発生元確認信
号ORGを生成する手段PCONを有し、転送路Pi−１の転送
路使用要求信号RReqをスイッチ回路SWi−１に出力する
転送要求処理回路RPと、 前記プロセッサ要素PEi−１からの転送経路予約情報Q
Dまたは前段のスイッチ回路SWi−１からの転送経路予約
情報QDを入力し、次段のスイッチ回路SWi＋１へ前記転
送路使用要求信号RReqおよび前記要求発生元確認信号OR
Gに応じた値の転送経路予約情報QDを出力し、 次段のスイッチ回路SWi＋１からその時点の転送経路
に関する転送経路確認情報ADを入力し、前記転送路使用
要求信号RReqおよび前記要求発生元確認信号ORGならび
に入力した前記転送経路予約情報QDに応じた値の転送経
路確認情報ADを前段のスイッチ回路SWi−１に出力し、
前記転送路使用要求信号RReqおよび前記要求発生元確認
信号ORGおよび入力した前記転送経路予約情報QDならび
に入力した前記転送経路確認情報ADを用いて前段から要
求された次段のスイッチ回路SWi＋１への転送路Piが確
保されたか否かを判定し、前段の転送路Pi−１に接続さ
れるプロセッサ要素PEi−１及び前段のスイッチ回路SWi
−１に転送路使用許可信号ACK（右方向）を出力し、左
方向についても同様に転送路使用許可信号ACK（左方
向）を出力する転送経路判定回路PDと、 前記転送要求処理回路RPにおいて生成される転送路要
求発生元確認信号ORG（右方向および左方向）と転送経
路判定回路PDにおいて生成される転送路使用許可信号AC
K（右方向および左方向）と前記転送経路判定回路PDに
入力した前記転送経路予約情報QDおよび前記転送経路確
認情報ADとから前段要求転送路と後段の空き転送路とを
電気的に接続もしくはその接続を絶つ転送路切換回路S
C、 とからなる構成。 ［作用］ 本発明による並列プロセッサは、ハード規模が小さい
バス構造を基本としながら、１本の信号転送路を、分散
的に挿入したスイッチ回路によって、任意の数と任意の
長さの転送路に分割することを可能にする。また、転送
路分割と使用のための転送路の空き管理制御を簡単な方
法で転送路自身が行なうことができ、プロセッサからの
要求発生に応じて転送経路をダイナミックに変えられ、
１度に多数の２つのプロセッサ間転送路を確保できる。 〔実施例〕 本発明の第１の特徴は、第２図に示すように、１本の
データ転送線路を複数のプロセッサ要素PE1〜PE3が共用
する構成でありながら、１本の転送線路に分散してスイ
ッチ回路SW1〜SW4を挿入し、このスイッチ回路で挟まれ
た転送路P1,P2,P3をバスとしてプロセッサ要素PE1,PE2,
PE3を接続した構成である。 本発明の第２の特徴は、１本の転送路を任意に分割し
て、それぞれ独立した転送路として使用でき、また、各
プロセッサ要素が転送路使用のスケジュール表に基づい
て競合のない転送装置として、転用予約手続きを自動的
にできる手段を有している点にある。 本発明の第３の特徴は、転送路の空きで使用可能な経
路と、各プロセッサ要素の使用要求の発生とデータ授受
を必要とするプロセッサとの転送距離とが判明した時点
で、ダイナミックに転送経路設定が可能な制御手段を有
している点にある。 この特徴は、簡単な信号の授受により効率的に自動的
に転送路は右と左の独立した方向を持った転送線路で構
成され、一次元上に配置されたスイッチ回路が、転送方
向に対し、前段からの要求信号と個々に管理するプロセ
ッサ要素からの要求信号とから転送経路の始点を判断
し、これにより、全く非同期に発生するプロセッサ要素
の転送要求に応じて、しかも必要なプロセッサ要素間の
転送距離の遠近に依存しないで転送経路が形成されるこ
とを特徴としている。 本発明の第４の特徴は、転送路を複数の信号線路で構
成し、この信号線路をスイッチ回路間で乗り換えられる
ように、次段の転送路の信号線の空き情報に基づいて前
段の転送路の信号線と後段の転送路の信号線とを独立に
接続する回路を設けたスイッチ回路を構成している点に
ある。 特許請求の範囲に記載の発明の実施例としての並列プ
ロセッサの構成を第１図に示し、スイッチ回路を第３図
に、そのスイッチ回路の処理フローを第４図に、並列プ
ロセッサのスイッチ回路の動作状態の変化を第５図に、
プロセッサ要素の転送路インタフェースを第６図に示
す。 第１図で、スイッチSW1〜SW3は転送路中に挿入された
スイッチ回路で、PE1〜PE3はスイッチ回路で挟まれた転
送路に接続されたプロセッサ要素である。第１図におい
て、DRおよびDLはそれぞれ左から右および右から左方向
のデータの転送路であり、QDR,ADRおよびQDL,ADLはそれ
ぞれ左から右へおよび右から左への転送経路予約情報QD
（Query Distance）とその転送経路確認情報AD（Acquir
ed Distance）の情報である。LReqR,LReqLはDR,DLの転
送路それぞれに対するプロセッサ要素からの転送要求信
号（Local,ReqR,L）である。 第１図において、スイッチ回路SW1〜SW3は、右方向，
左方向の転送路に関する回路で構成される。 第３図はスイッチ回路SWj（ｊ＝1,2,・・・）の右方
向の転送路に関する回路を示したもので、SCは転送路切
替回路で、その他に転送要求処理回路RPと転送経路判定
回路PDとから構成されている。左方向の転送路も同様で
ある。転送路切替回路SCは、ここでは、ハイインピーダ
ンスを含む３値をとるバッファBUFでの組合せで構成さ
れ、転送経路判定回路PDからの切替制御信号Ｓに基づい
て、入力側の転送路DRi（ｉ＝0,1,・・・,m）と出力側
の転送路Ｄ′Ri（ｉ＝0,1,・・・,m）とを電気的に接続
したり、切断したりする。以下、右，左の添字R,Lを省
略する。 次に、第３図の回路の動作について説明する。 1.1） 転送要求処理回路RPに前段スイッチからRReqi
n、接続されたプロセッサ要素からLReqinが入力され
る。 1.2） RReqinはフリップフロップFF1にリモート・パス
・ステート（Remote Path State,RPS）として記憶さ
れ、LReqinはフリップフロップFF2にローカル・パス・
ステート（Local Path State,LPS）として記憶される。
前段スイッチに接続されたプロセッサ要素から要求があ
れば、RPS,LPSが１になる。 1.3） 制御論理手段PCON（プライオリティコントロー
ラ）はRPS,LPSを監視する。RPSの方がプライオリティが
高い。RPS＝１のときは、LPSのいかんにかかわらずオリ
ジン（ORG）＝０とし（第４図のステップ4,3）、接続プ
ロセッサ要素からの要求を無視する。RReqoutにRReqin
を出力する。RPS＝０のときはLPSをみる。LPS＝１のと
きは接続プロセッサ要素から要求があるので、ORG＝１
とする（第４図のステップ1,2）。LPS＝０のときは要求
がないので、ORG＝０とする（第４図のステップ1,5）。
RReqout＝０が出力される。 次に、第３図の回路の動作を第４図を用いて説明す
る。第４図はスイッチ回路の基本処理を示したもので、
プロセッサ要素と前段のスイッチからの転送路使用要求
の有無、転送経路予約情報と転送経路確認情報の入力情
報との一致によって前段のスイッチあるいはプロセッサ
要求への転送経路予約情報QDoutと転送経路確認情報ADo
utを出力する。 2.1） 転送経路判定回路PDに、前段スイッチからQDi
n、後段スイッチからADinが入力される。後段スイッチ
にQDoutが出力され、前段スイッチにADoutとACKR（一致
信号）が出力される。 2.2） 制御論理手段SD（ステータスディテクタ）はORG
とRReqoutを監視する。RPS,LPS共に０のとき（ステップ
４からステップ５へ移行するとき）、後段からのADinに
１を加え、前段にADout＝ADin＋１を前段のスイッチ回
路に出力する（ステップ５）。自らの要求はないので、
後段の空き区間数に自らの区間を加えて前段に伝えるの
である。第３図のINCは１を加算するインクリメンタで
ある。 2.3） RPS,LPSのいずれかが１のときはステップ６へ移
行し（ステップ１〜４）、ORG＝０であれば前段からのQ
Dinに１を減じ（ステップ８）、後段にQDout＝QDin−１
を出力する（ステップ６〜10）。QDoutは要求区間数を
示し、自らを区間として設定するのでこれを減じて後段
に伝えるのである。DECは１を減算するデクリメンタで
ある。ORG＝１であれば、接続PEが要求するQDinを後段
に出力する（ステップ9,11）。 2.4） また、ADin＋１とQDoutを比較し、一致しない間
はORGにかかわらず、転送経路要求がある場合は、ADout
＝０、ACKout＝０を前段のスイッチ回路に出力する（ス
テップ12,13）。一致すれば、スイッチを接続（オン）
し、ADout＝ADin＋１、ACKout＝１を前段のスイッチ回
路に出力する（ステップ14）。 2.5） LPS、RPSのいずれかが１の場合にQDout＝０にな
れば、要求転送経路の終端と判断し、この時、スイッチ
を切断（オフ）し、ADout＝０、ACKout＝１を前段に、Q
Dout＝０、RReq＝０を後段に出力する（ステップ15）。 3.1） 第５図は、第４図の基本処理に基づいて実行さ
れる８つのスイッチ回路のQDoutとADoutの出力の時間的
推移を示している。第５図において、最初はすべてのス
イッチSWiでADout＝FF（最大値）であり、これは後段の
すべての区間を使用できることを意味する。QDout＝０
となっているのは転送路の要求がないためである。 3.2） 今、クロック１でスイッチSW1にオリジンが発生
し、転送路区間数＝３が要求されたとする。すなわち、
スイッチSW1に接続されるプロセッサ要素PE0からスイッ
チSW4に接続されるプロセッサ要素PE3に転送要求がなさ
れた場合を例として説明する。この場合、スイッチSW1
からQDout＝３、ADout＝０が出力される。ここで、ADou
t＝０はスイッチSW1から右側へは転送路を形成できない
ことを示す。転送路予約手続が開始される。 3.3） クロック２でスイッチSW2はスイッチSW1の要求
をうけ、QDout＝2,ADout＝０を出力する（ステップ9,1
0,12,13）。 クロック３でスイッチSW3はQDout＝1,ADout＝０を出
力する（ステップ9,10,12,13）。 クロック４でスイッチSW4はRReq＝１が入力され、か
つQDout＝０となるため、ADout＝０、ACKout＝１を出力
する。ACKout＝１は前段のスイッチ回路に伝えられる
（ステップ8,15）。 3.4） クロック５でスイッチSW3のACKin＝１となり、
スイッチSW3はスイッチSW4のADout＝０に１を加え、QDo
ut＝ADout＝１となり、スイッチをオンし、スイッチSW3
のACKout＝１となる（ステップ6,8,9,10,12,14）。 クロック６で、スイッチSW2でQDout＝ADout＝２を出
力するとともに、スイッチをオンし、ACKout＝１を前段
のスイッチ回路に出力する（ステップ6,8,9,10,12,1
4）。 クロック７で、スイッチSW1でQDout＝ADout＝３を出
力するとともに、スイッチをオンし、ACKout＝１を前段
に出力する（ステップ6,8,9,11,12,14）。 ここにおいて、スイッチSW1からSW4、プロセッサ要素
PE0からPE3への転送路が確保される。 4.1） プロセッサ要素PE1からPE4へLReqを１に保つこ
とにより、スイッチSW1〜SW4のQDout、ADoutおよびスイ
ッチオン、スイッチオフの状態を不変に保ち（ステップ
6,16）、この間データ転送が行なわれる。 5.1） データ転送が終了すると、プロセッサ要素PEOで
LReqを０に、すなわちクロック101でスイッチSW1はLPS
＝０、ORG＝０、RReqout＝０となる（ステップ4,1,
5）。第３図の制御論理手段SDはこれを検出してスイッ
チを直ちにオフし、QDout＝０とする（ステップ4,1,
5）。転送予約解除が開始される。 5.2） RReqがスイッチSW1〜SW4へ伝わることによっ
て、 クロック102で、スイッチSW2にSW1からのRReqout＝０
が入力され、QDout＝０、ADout＝２、スイッチオフとな
り、 クロック103で、スイッチSW3のQDout＝０、ADout＝
１、スイッチオフとなり、 クロック104で、スイッチSW4のQDout＝０、ADout＝０
となる（ステップ4,5）。 5.3） スイッチSW4でORG＝０であれば、クロック105で
RReqin＝０より、後段のスイッチについて使用可能な転
送路区間数にセットされる。すなわち、ADout＝FF＋１
＝FF（最大使用可能な区間FF）が出力される（ステップ
4,1,5）。 クロック106で、スイッチSW3でSW4のADoutに１を加
え、ADoutが出力される。 クロック107で、スイッチSW2でSW3のADoutに１を加
え、ADoutが出力される。 クロック108で、スイッチSW1が順次１を加算されたAD
outを出力し、ここで転送路の解除が完了する（ステッ
プ4,1,5）。 第６図はプロセッサ要素の転送路インタフェース回路
を示したもので、転送路としてDRにトライステートのI/
OバッファB1で接続され、転送経路予約情報QDはトライ
ステートの入力バッファB2で、転送路確認信号ADは同じ
くトライステートの出力バッファB3で接続されている。
転送要求信号LReqおよびACK信号は直接スイッチ回路と
接続されている。第６図で、シリアルパラレルシフトレ
ジスタSPRはビット長の変換が必要な場合に用いられ
る。同図において、IDBは内部データバス、CDBは制御デ
ータバス、20はインタフェース制御回路である。 次に本実施例の具体的な効果について説明する。この
場合、第９図に示すように、９つのスイッチ回路と８つ
の演算プロセッサ（プロセッサ要素）PE0〜PE7から構成
される並列プロセッサを例として、従来のバスで構成さ
れたもの、クロスバスイッチで構成されたものと比較す
る。 デバイスシミュレーションなどで特に高速化が困難と
されているモンテカルロシミュレーションの並列演算に
おいては、すべてのプロセッサが殆ど一斉に他のすべて
のプロセッサにデータを送る問題がある。この問題につ
いて本実施例の効果を説明する。今、８台の各プロセッ
サからほぼ一斉に他の７台のプロセッサに１つのデータ
を送る場合、バス構造の並列プロセッサでは、第７図に
示すように、28回の転送回数が必要となる。最も理想的
な転送装置としてクロスバスイッチを有する並列プロセ
ッサでは第８図に示すように４回の転送で済む。これに
対し、右方向と左方向の１組の転送路で構成されている
本実施例の並列プロセッサでは、第９図に示すように20
回、さらに、これにもう１組の転送路構成を持つ並列プ
ロセッサ構成をとると、10回となる。第９図の点線は他
の回に転送路となっているが、当該回に変更可能な場合
を示す。 一般的にプロセッサ要素数ｎと転送路の本数2mの場合
の本実施例の転送回数とケーブル本数の関係式を表に示
す。表において、2nはプロセッサ要素数、ｂは１本の転
送路のビット幅である。本実施例の転送路の本数を関数
としてプロセッサ要素数を変化した時の転送回数とケー
ブル本数を第10図，第11図に示す。転送路本数の極限は
クロスバスイッチで必要な本数の1/4で、この時の転送
速度もほぼクロスバスイッチのそれに匹敵する。第10図
および第11図より、転送路の本数は、装置の規模と転送
速度の要求に応じて、任意に変えられるのが本実施例の
大きな効果である。この場合、転送回数とケーブル本数
との関係は表に示すようにいくつかの組合せを選択でき
る。第10図，第11図において、S1,S3はクロスバスイッ
チの特性線、S2,S4は通常バスの特性線、40,50は本実施
例における選択の範囲を示す。〔発明の効果〕 以上説明したように本発明は、１本の転送路に分散し
てスイッチ回路を配置したことにより、１本の転送路上
に一度に複数の任意の区間長の転送路を実現でき、転送
路の使用効率を増大することができる。また、転送路に
接続されたプロセッサ要素はスイッチ回路から出力され
る転送路の空き情報として区間長情報を見て、転送要求
信号とともに必要な転送区間長の情報を送り、転送路が
確保されればACKを受け転送路を使用できる。このよう
な簡単な制御で２つのプロセッサ間の転送路を個々のプ
ロセッサ要素が処理途中で必要な経路をダイナミックに
変えられ、使用効率とともに高速性を実現できる。
【図面の簡単な説明】
第１図は本発明に係わる並列プロセッサの一実施例を示
すブロック系統図、第２図は本発明の概要を説明するた
めの並列プロセッサを示すブロック系統図、第３図はス
イッチ回路を示すブロック系統図、第４図はそのスイッ
チ回路の処理フローを示すフローチャート、第５図は第
４図の基本処理に基づいて実行される８つのスイッチ回
路のQDoutとADoutの出力の時間的推移を示す説明図、第
６図はプロセッサ要素の転送路インタフェース回路を示
すブロック系統図、第７図はバス構成の並列プロセッサ
での転送回数の説明図、第８図は両方向転送路をもつク
ロスバスイッチ構成の並列プロセッサでの転送回数を示
す説明図、第９図は本発明による並列プロセッサでの転
送回数を示す説明図、第10図，第11図は装置の規模と転
送速度の要求に対する転送路の本数を示すグラフ、第12
図は従来のバス構成の並列プロセッサを示すブロック系
統図、第13図は従来のクロスバスイッチ構成の並列プロ
セッサを示すブロック系統図である。 PE1〜PE3……プロセッサ要素、SW1〜SW4……スイッチ回
路、DR,DL……信号線、P1〜P3……転送路、SC……転送
路切替回路、PD……転送経路判定回路、RP……転送要求
処理回路、BUF……バッファ回路、SD,PCON……制御論理
手段、INC……インクリメンタ、DEC……ディクリメン
タ、FF1,FF2……フリップフロップ。
すブロック系統図、第２図は本発明の概要を説明するた
めの並列プロセッサを示すブロック系統図、第３図はス
イッチ回路を示すブロック系統図、第４図はそのスイッ
チ回路の処理フローを示すフローチャート、第５図は第
４図の基本処理に基づいて実行される８つのスイッチ回
路のQDoutとADoutの出力の時間的推移を示す説明図、第
６図はプロセッサ要素の転送路インタフェース回路を示
すブロック系統図、第７図はバス構成の並列プロセッサ
での転送回数の説明図、第８図は両方向転送路をもつク
ロスバスイッチ構成の並列プロセッサでの転送回数を示
す説明図、第９図は本発明による並列プロセッサでの転
送回数を示す説明図、第10図，第11図は装置の規模と転
送速度の要求に対する転送路の本数を示すグラフ、第12
図は従来のバス構成の並列プロセッサを示すブロック系
統図、第13図は従来のクロスバスイッチ構成の並列プロ
セッサを示すブロック系統図である。 PE1〜PE3……プロセッサ要素、SW1〜SW4……スイッチ回
路、DR,DL……信号線、P1〜P3……転送路、SC……転送
路切替回路、PD……転送経路判定回路、RP……転送要求
処理回路、BUF……バッファ回路、SD,PCON……制御論理
手段、INC……インクリメンタ、DEC……ディクリメン
タ、FF1,FF2……フリップフロップ。
Claims (1)
- (57)【特許請求の範囲】 １．複数のプロセッサ要素、データの転送方向が左右単
方向の２組の転送路からなる一次元状の転送路、および
複数のスイッチ回路を有し、 前記複数のプロセッサ要素と前記複数のスイッチ回路と
が交互に前記一次元状の転送路上に配置され、 前記複数のプロセッサ要素中の任意の２つのプロセッサ
要素間で転送経路を構成してデータの転送・情報の授受
を行うため、前記複数のスイッチ回路はそれぞれ、前記
一次元状の転送路を電気的に切断もしくは接続する手段
を有し、 前記複数のプロセッサ要素が、それぞれ前記一次元状の
転送路の使用について制御する機能を有する並列プロセ
ッサにおいて、 第ｉ、第（ｉ＋１）のスイッチ回路で挟まれた転送路Pi
に接続されたプロセッサ要素PEiは右方向及び左方向へ
の転送のため必要とする転送路の転送経路予約情報QDを
発生する手段QRegを有し、 スイッチ回路SWiは、 右方向の転送路Piに対し、前段のスイッチ回路SWi−１
からの転送路Piの転送路使用要求信号RReqおよび転送路
Pi−１に接続されたプロセッサ要素PEi−１からの転送
路Piの転送路要求信号LReqを入力し、転送路Pi−１から
の転送路要求が発生している場合に該転送路要求の発生
元が前記スイッチ回路SWi−１と前記プロセッサ要素PEi
−１のどちらであるかを示す要求発生元確認信号ORGを
生成する手段PCONを有し、転送路Piの転送路使用要求信
号RReqを次段の第ｉ＋１のスイッチ回路SWi＋１に出力
し、 左方向の転送路Pi−１に対し、第ｉ＋１のスイッチ回路
SWi＋１からの転送路Pi−１の転送路使用要求信号RReq
および転送路Piに接続されたプロセッサ要素PEiからの
転送路Pi−１の転送路要求信号LReqを右から入力し、転
送路Piからの転送路要求が発生している場合に該転送路
要求の発生元が前記スイッチ回路SWi＋１と前記プロセ
ッサ要素PEiのどちらであるかを示す要求発生元確認信
号ORGを生成する手段PCONを有し、転送路Pi−１の転送
路使用要求信号RReqをスイッチ回路SWi−１に出力する
転送要求処理回路RPと、 前記プロセッサ要素PEi−１からの転送経路予約情報QD
または前段のスイッチ回路SWi−１からの転送経路予約
情報QDを入力し、次段のスイッチ回路SWi＋１へ前記転
送路使用要求信号RReqおよび前記要求発生元確認信号OR
Gに応じた値の転送経路予約情報QDを出力し、 次段のスイッチ回路SWi＋１からその時点の転送経路に
関する転送経路確認情報ADを入力し、前記転送路使用要
求信号RReqおよび前記要求発生元確認信号ORGならびに
入力した前記転送経路予約情報QDに応じた値の転送経路
確認情報ADを前段のスイッチ回路SWi−１に出力し、前
記転送路使用要求信号RReqおよび前記要求発生元確認信
号ORGおよび入力した前記転送経路予約情報QDならびに
入力した前記転送経路確認情報ADを用いて前段から要求
された次段のスイッチ回路SWi＋１への転送路Piが確保
されたか否かを判定し、前段の転送路Pi−１に接続され
るプロセッサ要素PEi−１及び前段のスイッチ回路SWi−
１に転送路使用許可信号ACK（右方向）を出力し、左方
向についても同様に転送路使用許可信号ACK（左方向）
を出力する転送経路判定回路PDと、 前記転送要求処理回路RPにおいて生成される転送路要求
発生元確認信号ORG（右方向および左方向）と転送経路
判定回路PDにおいて生成される転送路使用許可信号ACK
（右方向および左方向）と前記転送経路判定回路PDに入
力した前記転送経路予約情報QDおよび前記転送経路確認
情報ADとから前段要求転送路と後段の空き転送路とを電
気的に接続もしくはその接続を絶つ転送路切換回路SC、 とから構成されたことを特徴とする、並列プロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62151381A JP2967928B2 (ja) | 1987-06-19 | 1987-06-19 | 並列プロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62151381A JP2967928B2 (ja) | 1987-06-19 | 1987-06-19 | 並列プロセツサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63316254A JPS63316254A (ja) | 1988-12-23 |
| JP2967928B2 true JP2967928B2 (ja) | 1999-10-25 |
Family
ID=15517329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62151381A Expired - Lifetime JP2967928B2 (ja) | 1987-06-19 | 1987-06-19 | 並列プロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2967928B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4317296B2 (ja) | 1999-09-17 | 2009-08-19 | 株式会社ターボデータラボラトリー | 並列コンピュータのアーキテクチャおよびこのアーキテクチャを利用した情報処理ユニット |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2742035A1 (de) * | 1977-09-19 | 1979-03-29 | Siemens Ag | Rechnersystem |
| JPS55155357U (ja) * | 1979-04-25 | 1980-11-08 |
-
1987
- 1987-06-19 JP JP62151381A patent/JP2967928B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63316254A (ja) | 1988-12-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |