JP2964522B2 - 半導体ウェハーおよびその製造方法と半導体チップの選別方法 - Google Patents
半導体ウェハーおよびその製造方法と半導体チップの選別方法Info
- Publication number
- JP2964522B2 JP2964522B2 JP2035431A JP3543190A JP2964522B2 JP 2964522 B2 JP2964522 B2 JP 2964522B2 JP 2035431 A JP2035431 A JP 2035431A JP 3543190 A JP3543190 A JP 3543190A JP 2964522 B2 JP2964522 B2 JP 2964522B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- chip
- chips
- semiconductor wafer
- mark
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54406—Marks applied to semiconductor devices or parts comprising alphanumeric information
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
- H01L2223/5448—Located on chip prior to dicing and remaining on chip after dicing
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体ウェハー及びその製造方法に関する。
従来より、半導体装置の製造工程において、同一半導
体ウェハー上に同一種類又は、複数の種類の半導体チッ
プを同時に製作されている。同一半導体ウェハー上に製
作された複数の半導体チップは、ウェハー状態のままで
試験が行なわれ、良否判定の結果、不良品に対して機械
的な傷やインク等のマークをつけ、後工程において、こ
のマークを参照しながら良品が、抜き取られ、使用され
ていた。
体ウェハー上に同一種類又は、複数の種類の半導体チッ
プを同時に製作されている。同一半導体ウェハー上に製
作された複数の半導体チップは、ウェハー状態のままで
試験が行なわれ、良否判定の結果、不良品に対して機械
的な傷やインク等のマークをつけ、後工程において、こ
のマークを参照しながら良品が、抜き取られ、使用され
ていた。
〔発明が解決しようとする課題〕 上述した従来の半導体ウェハー上には同一種類の半導
体チップは特に個々に区別されることなく製造され、良
品と判定されたチップは一括して区別なく良品として使
用されていた。しかし、チップをマイクロ波等の高周波
帯で使用したい場合や、チップ内の相互コンダクタンス
やドレイン・ソース飽和電流の値によりチップの用途を
区別してより効果的に使用したい場合、又、チップ内の
トランジスタの耐電圧の値を管理して使用することによ
り、特に耐電圧の高いものをより厳しい使用条件で用い
る場合等、個々の半導体チッメについての検査結果や、
取扱いの履歴を明確に記録する必要が生じても、また色
々の特性を総合的に判断して、より良い物から順に使用
する必要が生じても、従来の半導体ウェハーではチップ
が個々に区別されていないため、このようなことは実際
上不可能であった。また高周波特性にすぐれたGaAs半導
体ウェハーの試験では不良品に対して機械的な傷を付け
る方法（スクラッチマーカー）を行なうと、試験後に行
なう個々のチップへの分割（スクライブ）時にその傷が
もとで良品チップにもチップに割れ，かけが生じてしま
うといった欠点があった。またレザーにより傷を付ける
方法（レーザーマーカー）はGaAs基板中のヒ素がじょう
はつし人体に有害であると言った問題とGaAs半導体ウェ
ハーで一般的に配線材料として使用される金がボール状
に飛んで他のチップをよごしたり試験に使用する針をよ
ごしたりする問題があった。
体チップは特に個々に区別されることなく製造され、良
品と判定されたチップは一括して区別なく良品として使
用されていた。しかし、チップをマイクロ波等の高周波
帯で使用したい場合や、チップ内の相互コンダクタンス
やドレイン・ソース飽和電流の値によりチップの用途を
区別してより効果的に使用したい場合、又、チップ内の
トランジスタの耐電圧の値を管理して使用することによ
り、特に耐電圧の高いものをより厳しい使用条件で用い
る場合等、個々の半導体チッメについての検査結果や、
取扱いの履歴を明確に記録する必要が生じても、また色
々の特性を総合的に判断して、より良い物から順に使用
する必要が生じても、従来の半導体ウェハーではチップ
が個々に区別されていないため、このようなことは実際
上不可能であった。また高周波特性にすぐれたGaAs半導
体ウェハーの試験では不良品に対して機械的な傷を付け
る方法（スクラッチマーカー）を行なうと、試験後に行
なう個々のチップへの分割（スクライブ）時にその傷が
もとで良品チップにもチップに割れ，かけが生じてしま
うといった欠点があった。またレザーにより傷を付ける
方法（レーザーマーカー）はGaAs基板中のヒ素がじょう
はつし人体に有害であると言った問題とGaAs半導体ウェ
ハーで一般的に配線材料として使用される金がボール状
に飛んで他のチップをよごしたり試験に使用する針をよ
ごしたりする問題があった。
本発明の目的は、同一ウェハー内で作成された個々の
半導体チップを容易に区別することができる半導体ウェ
ハー及びその製造方法を提供することにある。
半導体チップを容易に区別することができる半導体ウェ
ハー及びその製造方法を提供することにある。
本発明の半導体ウェハーは、同一基板に複数の種類の
半導体チップが形成される半導体ウェハーであって、複
数の種類の半導体チップの各々が、すべて個別に認識で
きるような第１のマークを半導体チップにそれぞれ設
け、且つ複数の種類の半導体チップを種類毎に認識でき
るような第２のマークを半導体チップにそれぞれ設けた
ことを特徴とする。
半導体チップが形成される半導体ウェハーであって、複
数の種類の半導体チップの各々が、すべて個別に認識で
きるような第１のマークを半導体チップにそれぞれ設
け、且つ複数の種類の半導体チップを種類毎に認識でき
るような第２のマークを半導体チップにそれぞれ設けた
ことを特徴とする。
または、上記半導体ウェハーを製造するために、ウェ
ハー製造工程で使用されるマスクの中でウェハー全体を
一度に露出するマスクに識別マークを設けたことを特徴
とする。
ハー製造工程で使用されるマスクの中でウェハー全体を
一度に露出するマスクに識別マークを設けたことを特徴
とする。
または、検査データと識別マークとの関係を使用して
希望のチップを選択することを特徴とする。
希望のチップを選択することを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を説明するための半導体ウ
ェハーの平面図である。同図に示すように、半導体ウェ
ハー１上に半導体チップ２が形成されている。それぞれ
の半導体チップ２には、本実施例の場合、半導体チップ
の種類を区別する半導体チップ識別パターン30と、個々
のチップを区別するための照合番号パターン20のマーク
がそれぞれ設けられている。
ェハーの平面図である。同図に示すように、半導体ウェ
ハー１上に半導体チップ２が形成されている。それぞれ
の半導体チップ２には、本実施例の場合、半導体チップ
の種類を区別する半導体チップ識別パターン30と、個々
のチップを区別するための照合番号パターン20のマーク
がそれぞれ設けられている。
このような半導体チップ識別パターン30や、照合番号
パターン20の形成は、例えば、半導体ウェハーを一度に
露光するマスクに照合番号パターン等を形成させておけ
ば容易に半導体ウェハー上に転写することができる。
又、照合番号パターン20形成専用のマスクを使用しても
可能である。更に、同一ロットで製造される半導体ウェ
ハーの数だけ照合番号を変えたマスクを用意すれば同一
ウェハー内だけではなく、同一ロットでの半導体チップ
を全て個々に区別して管理する事が可能になる。
パターン20の形成は、例えば、半導体ウェハーを一度に
露光するマスクに照合番号パターン等を形成させておけ
ば容易に半導体ウェハー上に転写することができる。
又、照合番号パターン20形成専用のマスクを使用しても
可能である。更に、同一ロットで製造される半導体ウェ
ハーの数だけ照合番号を変えたマスクを用意すれば同一
ウェハー内だけではなく、同一ロットでの半導体チップ
を全て個々に区別して管理する事が可能になる。
第２図は、第１図の部分拡大図である。同図に示すよ
うに、個々の半導体チップ２上に設けられた保護膜、又
は、パシベーション膜に照合番号パターン20が形成され
る。
うに、個々の半導体チップ２上に設けられた保護膜、又
は、パシベーション膜に照合番号パターン20が形成され
る。
このような構成であれば、第１図及び第２図で示すよ
うな半導体チップ識別パターンがＡのもののような同一
形式の半導体チップを個別に区別することが容易にでき
る。従って、例えば個々の低周波特性の差が半導体装置
と総合特性に影響する様なマイクロ波帯等の高周波で使
用する半導体装置においては、個々のチップの識別が可
能であるので、容易に低周波特性が一致させることが可
能になる。更に、チップ内の電解効果トランジスタの相
互コンダクタンスや、ドレイン・ソース飽和電流の個々
のチップの値の管理や、耐電圧のより高いものを選択し
て使用することなどが可能となる。
うな半導体チップ識別パターンがＡのもののような同一
形式の半導体チップを個別に区別することが容易にでき
る。従って、例えば個々の低周波特性の差が半導体装置
と総合特性に影響する様なマイクロ波帯等の高周波で使
用する半導体装置においては、個々のチップの識別が可
能であるので、容易に低周波特性が一致させることが可
能になる。更に、チップ内の電解効果トランジスタの相
互コンダクタンスや、ドレイン・ソース飽和電流の個々
のチップの値の管理や、耐電圧のより高いものを選択し
て使用することなどが可能となる。
第３図は、本発明の他の実施例を説明するための半導
体チップの平面図である。同図に示すように、本実施例
では、照合番号パターン20を半導体材料部３上に形成す
るため、半導体チップ２内の回路形成に利用できる領域
の面積が広くなる利点を有している。本実施例では、照
合番号パターン20を半導体材そのものに形成する他に、
保護膜やパシベーション膜，導体層，ポリイミド等を半
導体材部３上に適当な形状で残すことにより照合番号パ
ターン20を形成することも可能である。
体チップの平面図である。同図に示すように、本実施例
では、照合番号パターン20を半導体材料部３上に形成す
るため、半導体チップ２内の回路形成に利用できる領域
の面積が広くなる利点を有している。本実施例では、照
合番号パターン20を半導体材そのものに形成する他に、
保護膜やパシベーション膜，導体層，ポリイミド等を半
導体材部３上に適当な形状で残すことにより照合番号パ
ターン20を形成することも可能である。
最近の微細パターンを有する半導体ウェハーの製造に
おいては、半導体ウェハーの部分的な露光を繰返す方法
（ステッパー）が使用されている。一方、半導体チップ
を電気的に接続するためには、端子電極10の上の保護膜
又はパシベーション膜４を除去しなければならない。こ
の時に使用される露光マクスとしては、露光すべきパタ
ーンが微細でないため、また識別に使用するマークも見
やすさのため太いマークとするためウェハー全体を一度
に露光する方法（例えばコンタクトマスクを用いた露
光）を使用出来る。製造方法の一例として、上述の様に
保護膜又はパシベーション膜の開口に使用するマスクを
コンタクトマスクとし個々のチップを個別に識別できる
マークを使用する方法がある。この方法によれば、チッ
プに付けるマークが最上層に位置するため見やすいと言
った特長もある。
おいては、半導体ウェハーの部分的な露光を繰返す方法
（ステッパー）が使用されている。一方、半導体チップ
を電気的に接続するためには、端子電極10の上の保護膜
又はパシベーション膜４を除去しなければならない。こ
の時に使用される露光マクスとしては、露光すべきパタ
ーンが微細でないため、また識別に使用するマークも見
やすさのため太いマークとするためウェハー全体を一度
に露光する方法（例えばコンタクトマスクを用いた露
光）を使用出来る。製造方法の一例として、上述の様に
保護膜又はパシベーション膜の開口に使用するマスクを
コンタクトマスクとし個々のチップを個別に識別できる
マークを使用する方法がある。この方法によれば、チッ
プに付けるマークが最上層に位置するため見やすいと言
った特長もある。
上述のような個々のチップに識別できるマークが付い
ているためチップを個々に分割した後に、試験データを
総合的に判断し、チップを選択する方法が実現出来る。
ているためチップを個々に分割した後に、試験データを
総合的に判断し、チップを選択する方法が実現出来る。
以上説明した両実施例では、照合番号パターン等のマ
ークを文字で表したが、本発明はそれに限定されること
なく適当な記号又は文字と記号の組合せでも可能であ
る。
ークを文字で表したが、本発明はそれに限定されること
なく適当な記号又は文字と記号の組合せでも可能であ
る。
以上説明したように、本発明は同一形式の半導体チッ
プを個々に区別できるような照合番号パターンを個々の
半導体チップに設けることにより、同一ウェハー内で作
成された個々の半導体チップを容易に区別することがで
きるため個々半導体チップの詳細な特性の管理が可能と
なる。
プを個々に区別できるような照合番号パターンを個々の
半導体チップに設けることにより、同一ウェハー内で作
成された個々の半導体チップを容易に区別することがで
きるため個々半導体チップの詳細な特性の管理が可能と
なる。
個々のチップに識別出来るマークが付いているため、
チップの試験後に行なうチップ分割ののちに、試験デー
タを総合的に判断して、より良いチップを優先的に使用
する事が可能となる。また、機械的にもろいGaAs半導体
ウェハーの場合にはチップ分割時に良品チップを含めて
のチップ割れ，欠けを生じさせる原因となるチップ表面
上のキズを付けないですむと言った効果も有る。
チップの試験後に行なうチップ分割ののちに、試験デー
タを総合的に判断して、より良いチップを優先的に使用
する事が可能となる。また、機械的にもろいGaAs半導体
ウェハーの場合にはチップ分割時に良品チップを含めて
のチップ割れ，欠けを生じさせる原因となるチップ表面
上のキズを付けないですむと言った効果も有る。
第１図は本発明の一実施例を説明するための半導体ウェ
ハーの平面図、第２図は第１図の部分拡大図、第３図は
本発明の他の実施例を説明するための半導体チップの平
面図である。 １……半導体ウェハー、２……半導体チップ、３……半
導体材料部、４……保護膜又はパシベーション膜、20…
…照合番号パターン、30……半導体チップ識別パター
ン。
ハーの平面図、第２図は第１図の部分拡大図、第３図は
本発明の他の実施例を説明するための半導体チップの平
面図である。 １……半導体ウェハー、２……半導体チップ、３……半
導体材料部、４……保護膜又はパシベーション膜、20…
…照合番号パターン、30……半導体チップ識別パター
ン。
Claims (3)
- 【請求項１】同一基板に複数の種類の半導体チップが形
成される半導体ウェハーであって、前記複数の種類の半
導体チップの各々が、すべて個別に認識できるような第
１のマークを前記半導体チップにそれぞれ設け、且つ前
記複数の種類の半導体チップを種類毎に認識できるよう
な第２のマークを前記半導体チップにそれぞれ設けたこ
とを特徴とする半導体ウェハー。 - 【請求項２】チップの電極部分を開口するためのマスク
内に個々の半導体チップを認識できるマークを設け、当
該マスクを用いて製造することを特徴とする請求項１記
載の半導体ウェハーの製造方法。 - 【請求項３】前記半導体ウェハーの試験データを総合的
に判断し、個々の半導体チップを認識するマークを利用
して、より特性の良いチップを優先的に選んで使用する
ことを特徴とする請求項１記載の半導体チップの選別方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2035431A JP2964522B2 (ja) | 1989-03-03 | 1990-02-15 | 半導体ウェハーおよびその製造方法と半導体チップの選別方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-24910 | 1989-03-03 | ||
| JP2491089 | 1989-03-03 | ||
| JP2035431A JP2964522B2 (ja) | 1989-03-03 | 1990-02-15 | 半導体ウェハーおよびその製造方法と半導体チップの選別方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0316111A JPH0316111A (ja) | 1991-01-24 |
| JP2964522B2 true JP2964522B2 (ja) | 1999-10-18 |
Family
ID=26362488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2035431A Expired - Fee Related JP2964522B2 (ja) | 1989-03-03 | 1990-02-15 | 半導体ウェハーおよびその製造方法と半導体チップの選別方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2964522B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4660400B2 (ja) | 2006-03-14 | 2011-03-30 | シャープ株式会社 | 窒化物半導体レーザ素子の製造方法 |
| JP2010225934A (ja) * | 2009-03-24 | 2010-10-07 | Mitsumi Electric Co Ltd | ウエハの製造方法 |
| CN103324037B (zh) * | 2013-07-04 | 2015-01-07 | 北京京东方光电科技有限公司 | 一种曝光装置及其曝光方法 |
-
1990
- 1990-02-15 JP JP2035431A patent/JP2964522B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0316111A (ja) | 1991-01-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7255273B2 (en) | Descriptor for identifying a defective die site | |
| KR20070085202A (ko) | 패턴화된 도전층을 구비한 기판 | |
| US5616931A (en) | Semiconductor device | |
| JP2964522B2 (ja) | 半導体ウェハーおよびその製造方法と半導体チップの選別方法 | |
| US5032542A (en) | Method of mass-producing integrated circuit devices using strip lead frame | |
| KR100439388B1 (ko) | 반도체 장치의 제조 방법 및 그것에 이용되는 레티클과웨이퍼 | |
| US7614147B2 (en) | Method of creating contour structures to highlight inspection region | |
| KR100755353B1 (ko) | 반도체 장치의 제조 방법, 웨이퍼 및 웨이퍼의 제조 방법 | |
| US20010022405A1 (en) | Stepper alignment mark formation with dual field oxide process | |
| JPH05299484A (ja) | 半導体ウェハ | |
| JP2004022631A (ja) | 半導体装置およびパターン配置方法 | |
| JP2604556B2 (ja) | 半導体ウエハおよびその識別方法 | |
| US20240032188A1 (en) | Substrate | |
| JPH056176B2 (ja) | ||
| JPH06232221A (ja) | 模擬不良チップを有するウェーハ | |
| JP3853989B2 (ja) | 半導体装置の製造方法 | |
| JPS62298133A (ja) | 半導体基板 | |
| JPH02165649A (ja) | プローブカード | |
| JPS5966112A (ja) | 半導体チツプ | |
| JPS63306635A (ja) | 半導体チップのマ−キング法 | |
| JP2002023344A (ja) | スクライブラインの配置方法、レチクル及び露光方法 | |
| JPH0817150B2 (ja) | 半導体製造装置の位置合わせ方法 | |
| JPS61182214A (ja) | 半導体ウエ−ハ | |
| JPH02215185A (ja) | 混成集積回路の製造方法 | |
| JPS61112149A (ja) | 半導体集積回路露光用マスク |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |