JP2962667B2 - 非同期転送モード交換システム - Google Patents
非同期転送モード交換システムInfo
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- JP2962667B2 JP2962667B2 JP28769595A JP28769595A JP2962667B2 JP 2962667 B2 JP2962667 B2 JP 2962667B2 JP 28769595 A JP28769595 A JP 28769595A JP 28769595 A JP28769595 A JP 28769595A JP 2962667 B2 JP2962667 B2 JP 2962667B2
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- Japan
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Description
【0001】
【発明の属する技術分野】本発明は、N本(Nは自然
数。以下同じ。)の入線とNあるいはM本の出線とをも
ち、高速パケット交換や非同期転送モード交換などに用
いて好適なN×NあるいはN×Mの自己ルーチング交換
システム、特に非同期転送モード交換システムに関す
る。電話交換(回線交換)では、一旦通話路が設定され
るとその呼の通話終了まで該通話路は保持される。多重
伝送の場合は各呼(チャネル)が高速に切換えられる
が、各呼のフレーム上の位置は一定であるから、単純な
逐次切換えでよい。これに対してパケット交換では各パ
ケットはそれぞれ行先を持っており、時系列で見た各パ
ケットの行先はバラバラであるから、上記の2方法は採
用できず、一旦プロセッサがそのメモリに取込み、出線
へ分配するという方法(メモリ交換)がとられている。
しかしこのメモリ交換は時間を要するので、高速交換が
要求される場合は適当でない。
数。以下同じ。)の入線とNあるいはM本の出線とをも
ち、高速パケット交換や非同期転送モード交換などに用
いて好適なN×NあるいはN×Mの自己ルーチング交換
システム、特に非同期転送モード交換システムに関す
る。電話交換(回線交換)では、一旦通話路が設定され
るとその呼の通話終了まで該通話路は保持される。多重
伝送の場合は各呼(チャネル)が高速に切換えられる
が、各呼のフレーム上の位置は一定であるから、単純な
逐次切換えでよい。これに対してパケット交換では各パ
ケットはそれぞれ行先を持っており、時系列で見た各パ
ケットの行先はバラバラであるから、上記の2方法は採
用できず、一旦プロセッサがそのメモリに取込み、出線
へ分配するという方法(メモリ交換)がとられている。
しかしこのメモリ交換は時間を要するので、高速交換が
要求される場合は適当でない。
【0002】自己ルーチング通話路は、特に高速パケッ
ト交換や非同期転送モード交換のように、パケット毎、
又はセル(非同期転送モードブロック)毎に異なる出線
へ高速にスイッチングする場合にそして通話路を外部か
ら集中的にソフトウェアで制御することが、高速な呼処
理にとって望ましくない場合に、好適である。
ト交換や非同期転送モード交換のように、パケット毎、
又はセル(非同期転送モードブロック)毎に異なる出線
へ高速にスイッチングする場合にそして通話路を外部か
ら集中的にソフトウェアで制御することが、高速な呼処
理にとって望ましくない場合に、好適である。
【0003】
【従来の技術】Banyan type の自己ルーチング(self r
outing)通話路が既に提案されている(例えば、intern
ational Zurich seminer on digital communications 1
986, D4.1, R.W.Muise et al (AT & T Bell Laborator
y) "experiments in wideband packet technology" P.1
35 to P.139) 。
outing)通話路が既に提案されている(例えば、intern
ational Zurich seminer on digital communications 1
986, D4.1, R.W.Muise et al (AT & T Bell Laborator
y) "experiments in wideband packet technology" P.1
35 to P.139) 。
【0004】図1は従来例であるバンヤン(Banyan) ty
peの自己ルーチング通話路を表す回路図である。これは
2×2単位自己ルーチングスイッチSij(ijは11,
12,……)を図示の如く逆シャッフル結線して構成さ
れ(本例では8×8 Banyanが示されている)、
入線側の各パケットには、出線を示す制御情報(本例で
はバイナリ表示の出線番号)を持たせ、この制御情報を
用いて各スイッチを操作して指定された出線へ伝送情報
(INF)を送る。例えば制御情報が“010”で、こ
のパケットがS11のIN1に入力したとすると、この初
段(i=1)スイッチは制御情報のMSBが“0”であ
るからこのパケットを自己の“0”出力へ送出し、これ
を受けてS21は該MSBの次のビットを見てこれは1で
あるから“1”出力へ送出し、これを受けてS32はLS
Bをみてこれは“0”であるから“0”出力へ送り、こ
うして該パケットは目的の出線010番へ送出される。
peの自己ルーチング通話路を表す回路図である。これは
2×2単位自己ルーチングスイッチSij(ijは11,
12,……)を図示の如く逆シャッフル結線して構成さ
れ(本例では8×8 Banyanが示されている)、
入線側の各パケットには、出線を示す制御情報(本例で
はバイナリ表示の出線番号)を持たせ、この制御情報を
用いて各スイッチを操作して指定された出線へ伝送情報
(INF)を送る。例えば制御情報が“010”で、こ
のパケットがS11のIN1に入力したとすると、この初
段(i=1)スイッチは制御情報のMSBが“0”であ
るからこのパケットを自己の“0”出力へ送出し、これ
を受けてS21は該MSBの次のビットを見てこれは1で
あるから“1”出力へ送出し、これを受けてS32はLS
Bをみてこれは“0”であるから“0”出力へ送り、こ
うして該パケットは目的の出線010番へ送出される。
【0005】図2は図1の通話路の規模を拡大する場合
の構成を示す図であり、上記のBanyan type の自己ルー
チング通話路では、入/出線数を増加するには、例えば
16×16 Banyanにするには、図2の如くす
る。即ち4×4 Banyanを2個並べ、その出側に
2×2単位スイッチを4個並べ、図示のように結線して
8×8 Banyanを構成し、同様にして8×8 B
anyanを2個並べ、出側に2×2単位スイッチを4
×2個並べ、図示のように結線して16×16Bany
anにする。32×32 Banyanなども同様にし
て構成できる。一般にN×N Banyanであれば2
×2単位スイッチをlog2 N段縦続接続して、伝送情
報を目的とする出線へ送出することができる。なお単位
スイッチでは、輻輳回避のため出端子は入端子の2倍の
動作速度を持つ。
の構成を示す図であり、上記のBanyan type の自己ルー
チング通話路では、入/出線数を増加するには、例えば
16×16 Banyanにするには、図2の如くす
る。即ち4×4 Banyanを2個並べ、その出側に
2×2単位スイッチを4個並べ、図示のように結線して
8×8 Banyanを構成し、同様にして8×8 B
anyanを2個並べ、出側に2×2単位スイッチを4
×2個並べ、図示のように結線して16×16Bany
anにする。32×32 Banyanなども同様にし
て構成できる。一般にN×N Banyanであれば2
×2単位スイッチをlog2 N段縦続接続して、伝送情
報を目的とする出線へ送出することができる。なお単位
スイッチでは、輻輳回避のため出端子は入端子の2倍の
動作速度を持つ。
【0006】
【発明が解決しようとする課題】上述したようにBanyan
type の自己ルーチング通話路は2分法の原理に基づい
て構成されるため、規模拡張は、N×Nのスイッチ2個
と2×2のスイッチN個を組合わせて2N×2Nスイッ
チを作るという要領で行われ、増設単位が2倍単位でモ
ジュール構成が取りにくく、結線も出線側を全て張り直
す必要があるという問題があり、自己ルーチング交換シ
ステムに組み込まれる通話路としては、実用上不便であ
る。
type の自己ルーチング通話路は2分法の原理に基づい
て構成されるため、規模拡張は、N×Nのスイッチ2個
と2×2のスイッチN個を組合わせて2N×2Nスイッ
チを作るという要領で行われ、増設単位が2倍単位でモ
ジュール構成が取りにくく、結線も出線側を全て張り直
す必要があるという問題があり、自己ルーチング交換シ
ステムに組み込まれる通話路としては、実用上不便であ
る。
【0007】本発明はかゝる点を改善し、スイッチモジ
ュールを付け足して行くだけで増設でき、増設前の結線
を直す必要もなく、小容量から大容量まで容易に変更で
きる自己ルーチング交換システム、特に非同期転送モー
ド交換システムを提供することを目的とするものであ
る。
ュールを付け足して行くだけで増設でき、増設前の結線
を直す必要もなく、小容量から大容量まで容易に変更で
きる自己ルーチング交換システム、特に非同期転送モー
ド交換システムを提供することを目的とするものであ
る。
【0008】
【課題を解決するための手段】上記目的を達成するため
に、本発明は上記Banyan type の自己ルーチング通話路
を改良した多ルートを備えた自己ルーチング通話路によ
り、自己ルーチング交換システムを構築するものであ
る。
に、本発明は上記Banyan type の自己ルーチング通話路
を改良した多ルートを備えた自己ルーチング通話路によ
り、自己ルーチング交換システムを構築するものであ
る。
【0009】
【発明の実施の形態】図3は本発明に係る自己ルーチン
グ交換システムにおける通話路の第1実施例を示す構成
図である。この第1実施例の自己ルーチング通話路30
は1または複数の基本スイッチングユニットからなる。
本図では1つの基本スイッチングユニットからなる通話
路30を示す。この基本スイッチングユニットは、入力
段自己ルーチングスイッチモジュール(SRM)31
と、中間段自己ルーチングスイッチモジュール(SR
M)32と、出力段自己ルーチングスイッチモジュール
(SRM)33とから構成される。かくして本発明では
SRMijを図示のように多段リンク接続する。
グ交換システムにおける通話路の第1実施例を示す構成
図である。この第1実施例の自己ルーチング通話路30
は1または複数の基本スイッチングユニットからなる。
本図では1つの基本スイッチングユニットからなる通話
路30を示す。この基本スイッチングユニットは、入力
段自己ルーチングスイッチモジュール(SRM)31
と、中間段自己ルーチングスイッチモジュール(SR
M)32と、出力段自己ルーチングスイッチモジュール
(SRM)33とから構成される。かくして本発明では
SRMijを図示のように多段リンク接続する。
【0010】Banyan type でも単位スイッチSijは多段
接続されるが、これは多段リンク接続ではない。入線、
出線間に形成されるパスは1つだけで、例えば図1のS
11に入った伝送情報が出線111番へ出るべきなら、S
11→S22→S34のルート1つしかなく、S11→S23→S
34の如き他のルートは存在しない。この点、本発明の多
段リンク接続では、SRM11→SRM21→SRM31の他
にSRM11→S2 m→SRM31の如き他のパスがある。
接続されるが、これは多段リンク接続ではない。入線、
出線間に形成されるパスは1つだけで、例えば図1のS
11に入った伝送情報が出線111番へ出るべきなら、S
11→S22→S34のルート1つしかなく、S11→S23→S
34の如き他のルートは存在しない。この点、本発明の多
段リンク接続では、SRM11→SRM21→SRM31の他
にSRM11→S2 m→SRM31の如き他のパスがある。
【0011】入線N本に対し、入力段SRM31のスイ
ッチSRM11〜SRM1N/nは各々、入力端数はn、出力
端数はm、個数はN/nとし、中間段SRM32のモジ
ュールSRM21〜SRM2mは各々、入力端数をN/n、
出力端数をN/n、個数をmとし、出力段SRM33の
モジュールSRM31〜SRM3n/Nは各々、入力端数を
m、出力端数をn、個数をN/nとする。Lijは1次リ
ンク、Mijは2次リンクである。
ッチSRM11〜SRM1N/nは各々、入力端数はn、出力
端数はm、個数はN/nとし、中間段SRM32のモジ
ュールSRM21〜SRM2mは各々、入力端数をN/n、
出力端数をN/n、個数をmとし、出力段SRM33の
モジュールSRM31〜SRM3n/Nは各々、入力端数を
m、出力端数をn、個数をN/nとする。Lijは1次リ
ンク、Mijは2次リンクである。
【0012】入力段モジュール(31)SRM11〜SR
M1N/nの入力端は入線に接続し、出力端は中間段SRM
32の各モジュールの入力端へ接続し、SRM11のm個
の出力端はm個の中間段SRMのモジュールSRM21〜
SRM2mの各入力端の1つへ接続する。SRM1N/n等も
同様に、接続し、中間段のモジュールの各N/n個の出
力端も出線側のN/n個のモジュールSRM31〜SRM
3N/nの各m個の入力端の1つに接続する。
M1N/nの入力端は入線に接続し、出力端は中間段SRM
32の各モジュールの入力端へ接続し、SRM11のm個
の出力端はm個の中間段SRMのモジュールSRM21〜
SRM2mの各入力端の1つへ接続する。SRM1N/n等も
同様に、接続し、中間段のモジュールの各N/n個の出
力端も出線側のN/n個のモジュールSRM31〜SRM
3N/nの各m個の入力端の1つに接続する。
【0013】この例ではスイッチモジュールSRMijは
入力段、中間段、出力段と3段構成であるが、さらに、
中間段を図3と同様の3段で構成し、合計5段などにし
てもよい(基本スイッチングユニットが2つになる)。
また入力段スイッチモジュールSRM11〜SRM1N/nの
入力端の総数はN個で入線数と等しくしてあり、出力段
のスイッチモジュールSRM31〜SRM3N/nの総出力端
数はNで出線数と等しくしてあり、また中間段のスイッ
チモジュールSRM21〜SRM2mの入力端数はmN/n
で入力段スイッチモジュールの出力端数と等しく、出力
端数もmN/nで出力段スイッチモジュールの入力端数
と等しくなっていて空きはない例を示しているが、これ
は空きがあるようにしておいてもよい。特に増設が予想
される場合は中間段スイッチモジュールを多く(所要数
だけ)設置し、入、出力段スイッチモジュールを少なく
設置しておくとよい。
入力段、中間段、出力段と3段構成であるが、さらに、
中間段を図3と同様の3段で構成し、合計5段などにし
てもよい(基本スイッチングユニットが2つになる)。
また入力段スイッチモジュールSRM11〜SRM1N/nの
入力端の総数はN個で入線数と等しくしてあり、出力段
のスイッチモジュールSRM31〜SRM3N/nの総出力端
数はNで出線数と等しくしてあり、また中間段のスイッ
チモジュールSRM21〜SRM2mの入力端数はmN/n
で入力段スイッチモジュールの出力端数と等しく、出力
端数もmN/nで出力段スイッチモジュールの入力端数
と等しくなっていて空きはない例を示しているが、これ
は空きがあるようにしておいてもよい。特に増設が予想
される場合は中間段スイッチモジュールを多く(所要数
だけ)設置し、入、出力段スイッチモジュールを少なく
設置しておくとよい。
【0014】図4は自己ルーチングスイッチパスの入線
側に現れる情報のフォーマットの第1例を示す図、図5
は自己ルーチングスイッチパスの入線側に現れる情報の
フォーマットの第2例を示す図である。入線に入ってく
るパケットあるいはセルには図4および5に示すように
ルーチングヘッダからなる制御情報(C・INF)RH
1 ,RH2 ,……RHn を持たせておく。これは図4の
ように伝送情報(T・INF)と直列でもよく、図5の
ように並列でもよい。後者の場合は勿論制御情報専用線
が必要である。制御情報RH1 ,RH2 ,……は第i次
リンクの番号すなわち第i段のスイッチモジュールの出
力端番号を示すもので、各スイッチモジュールはこの番
号を見て伝送情報を該当リンクすなわち、指定の出力端
へ案内する。
側に現れる情報のフォーマットの第1例を示す図、図5
は自己ルーチングスイッチパスの入線側に現れる情報の
フォーマットの第2例を示す図である。入線に入ってく
るパケットあるいはセルには図4および5に示すように
ルーチングヘッダからなる制御情報(C・INF)RH
1 ,RH2 ,……RHn を持たせておく。これは図4の
ように伝送情報(T・INF)と直列でもよく、図5の
ように並列でもよい。後者の場合は勿論制御情報専用線
が必要である。制御情報RH1 ,RH2 ,……は第i次
リンクの番号すなわち第i段のスイッチモジュールの出
力端番号を示すもので、各スイッチモジュールはこの番
号を見て伝送情報を該当リンクすなわち、指定の出力端
へ案内する。
【0015】この自己ルーチング通話路(スイッチ網)
30では、中間段スイッチモジュールSRM21〜SRM
2mを所要数(m個)設け、入力および出力段スイッチモ
ジュールは設置可能数(N/n個)より少なく設置して
おくと、増設に当たっては単に入力および出力段スイッ
チモジュールを追加し、該入力、出力段スイッチモジュ
ールに対する結線を行えばよく、このとき既設のスイッ
チモジュールとその配線に対しては何ら変更を加える必
要がない。
30では、中間段スイッチモジュールSRM21〜SRM
2mを所要数(m個)設け、入力および出力段スイッチモ
ジュールは設置可能数(N/n個)より少なく設置して
おくと、増設に当たっては単に入力および出力段スイッ
チモジュールを追加し、該入力、出力段スイッチモジュ
ールに対する結線を行えばよく、このとき既設のスイッ
チモジュールとその配線に対しては何ら変更を加える必
要がない。
【0016】またこの自己ルーチング通話路30では入
線および出線間のパスのルートの種類が複数であり、Ba
nyan type のように1つしかルートがないのに比して、
トラフィックの輻輳時の処理に大きな利点を有する。即
ち、パケット交換あるいはセル交換では、特にデータの
伝送を行うとき、データ発生量は時間的に大幅に変わる
ことが多く、このため単一のパスでは伝送遅延が大幅に
変動する。しかし本発明のように複数パスがあれば、負
荷を分散させることが可能であり、さらに、輻輳時に他
のルートをとらせることができ、伝送遅延を少なくする
ことができる。
線および出線間のパスのルートの種類が複数であり、Ba
nyan type のように1つしかルートがないのに比して、
トラフィックの輻輳時の処理に大きな利点を有する。即
ち、パケット交換あるいはセル交換では、特にデータの
伝送を行うとき、データ発生量は時間的に大幅に変わる
ことが多く、このため単一のパスでは伝送遅延が大幅に
変動する。しかし本発明のように複数パスがあれば、負
荷を分散させることが可能であり、さらに、輻輳時に他
のルートをとらせることができ、伝送遅延を少なくする
ことができる。
【0017】図6は図3に示す第1実施例に係る通話路
の具体例を示す図であり、N≧9,n=m=3とした場
合の例を示す。3×3のSRMijは入力段、中間段、出
力段に各3個あり、1次リンクL11,L12,L13は入力
段スイッチモジュールSRM 11の3個の出力端を中間段
スイッチモジュールSRM21〜SRM23の各1番目最上
段の入力端へ接続し、1次リンクL21〜L23,L31〜L
33もこれに準ずる。2次リンクM11〜M13は、中間段ス
イッチモジュールSRM21の3個の出力端を出力段の3
個のスイッチモジュールSRM31〜SRM33の各1番目
の入力端へ接続し、2次リンクM21〜M23,M31〜M33
もこれに準ずる。
の具体例を示す図であり、N≧9,n=m=3とした場
合の例を示す。3×3のSRMijは入力段、中間段、出
力段に各3個あり、1次リンクL11,L12,L13は入力
段スイッチモジュールSRM 11の3個の出力端を中間段
スイッチモジュールSRM21〜SRM23の各1番目最上
段の入力端へ接続し、1次リンクL21〜L23,L31〜L
33もこれに準ずる。2次リンクM11〜M13は、中間段ス
イッチモジュールSRM21の3個の出力端を出力段の3
個のスイッチモジュールSRM31〜SRM33の各1番目
の入力端へ接続し、2次リンクM21〜M23,M31〜M33
もこれに準ずる。
【0018】この自己ルーチング通話路では最初にSR
M11,SRM21〜SRM23,SRM 31を設置しておく
と、SRM12とSRM32,SRM13とSRM33の設置は
既設部分を何ら変更することなく、単にL21〜L23,L
31〜L33及びM21〜M23,M31〜M33を図示の如く結線
するだけで行うことができる。また例えば入線#9を出
線#3へ導くパスはSRM13→SRM21→SRM31,S
RM13→SRM22→SRM31,SRM13→SRM23→S
RM31の3パスがあり、SRM13とSRM31間のトラフ
ィックをSRM21〜SRM23へ分散させる事ができ、さ
らにSRM21にトラフィックが集中していて遅れが出る
ような場合にはSRM22又はSRM23経由のパスに変更
すればよく、遅れを少なくすることができる。
M11,SRM21〜SRM23,SRM 31を設置しておく
と、SRM12とSRM32,SRM13とSRM33の設置は
既設部分を何ら変更することなく、単にL21〜L23,L
31〜L33及びM21〜M23,M31〜M33を図示の如く結線
するだけで行うことができる。また例えば入線#9を出
線#3へ導くパスはSRM13→SRM21→SRM31,S
RM13→SRM22→SRM31,SRM13→SRM23→S
RM31の3パスがあり、SRM13とSRM31間のトラフ
ィックをSRM21〜SRM23へ分散させる事ができ、さ
らにSRM21にトラフィックが集中していて遅れが出る
ような場合にはSRM22又はSRM23経由のパスに変更
すればよく、遅れを少なくすることができる。
【0019】図7は自己ルーチングスイッチモジュール
(SRM)の具体例を示す回路図であり、3×3構成の
SRMを例にとって示す。Ii は制御情報検出回路、D
i は伝送情報遅延回路、DMi はデマルチプレクサ、D
ECi は制御情報デコード回路、FMijはバッファメモ
リ、例えばFirst-IN First-Out(FIFO)メモリ、S
ELi はセレクタ、SCi はFIFOのメモリFMijの
リクエスト信号Rijを受けてセレクタSELi の制御を
行うセレクタ制御回路である。
(SRM)の具体例を示す回路図であり、3×3構成の
SRMを例にとって示す。Ii は制御情報検出回路、D
i は伝送情報遅延回路、DMi はデマルチプレクサ、D
ECi は制御情報デコード回路、FMijはバッファメモ
リ、例えばFirst-IN First-Out(FIFO)メモリ、S
ELi はセレクタ、SCi はFIFOのメモリFMijの
リクエスト信号Rijを受けてセレクタSELi の制御を
行うセレクタ制御回路である。
【0020】入力端#1〜#3(i)に入る信号は前述
の伝送情報+制御情報(T・IFN+C・INF)の形
をしており、検出回路Ii はこの制御情報を抽出してデ
コード回路DECi へ送る。制御情報は、自己ルーチン
グ通話路10が3段構成であれば1段(入力段)目用ル
ーチングヘッダRH1 、2段(中間段)目用RH2 、3
段(出力段)目用RH3 の3種あるから、検出回路Ii
は当該自己ルーチングスイッチモジュールSRMが第何
段目であるかにより、該当する制御情報RHを抽出す
る。デコード回路DECi は入力された制御情報が出力
端jを示すものであれば、デマルチプレクサDMi を操
作して当該FIFOメモリFMijに伝送情報を送る。例
えば入力端#1の制御情報が出力端#2を示すものであ
れば、DEC1 はDM1 を操作して入力端#1の情報を
FM21に入力する。セレクタ制御回路SC1 はFIFO
メモリFM11〜FM13に伝送情報が入ると、セレクタS
EL 1 を操作して該伝送情報を出力端#1へ送出する。
他も同様である。
の伝送情報+制御情報(T・IFN+C・INF)の形
をしており、検出回路Ii はこの制御情報を抽出してデ
コード回路DECi へ送る。制御情報は、自己ルーチン
グ通話路10が3段構成であれば1段(入力段)目用ル
ーチングヘッダRH1 、2段(中間段)目用RH2 、3
段(出力段)目用RH3 の3種あるから、検出回路Ii
は当該自己ルーチングスイッチモジュールSRMが第何
段目であるかにより、該当する制御情報RHを抽出す
る。デコード回路DECi は入力された制御情報が出力
端jを示すものであれば、デマルチプレクサDMi を操
作して当該FIFOメモリFMijに伝送情報を送る。例
えば入力端#1の制御情報が出力端#2を示すものであ
れば、DEC1 はDM1 を操作して入力端#1の情報を
FM21に入力する。セレクタ制御回路SC1 はFIFO
メモリFM11〜FM13に伝送情報が入ると、セレクタS
EL 1 を操作して該伝送情報を出力端#1へ送出する。
他も同様である。
【0021】セレクタ制御回路SCj は、例えばFIF
OメモリFMijからのリクエスト信号Rijを常時走査し
ており、リクエスト信号Rijが検出されると、当該FI
FOメモリFMの内容をセレクタSELi を通して出力
させるように動作する。あるいはRijは割込み入力とし
てSCj に入力し、割込みが入るとSCj は当該FIF
OメモリFMの内容をセレクタSELを通して出力させ
る。
OメモリFMijからのリクエスト信号Rijを常時走査し
ており、リクエスト信号Rijが検出されると、当該FI
FOメモリFMの内容をセレクタSELi を通して出力
させるように動作する。あるいはRijは割込み入力とし
てSCj に入力し、割込みが入るとSCj は当該FIF
OメモリFMの内容をセレクタSELを通して出力させ
る。
【0022】FIFOメモリFMijに複数パケットある
いはセル分の容量を持たせておくと、バッファ機能が得
られ、一時的に伝送データが増大するような場合にも充
分対応できる。自己ルーチングスイッチモジュールSR
Mijは入力端3個、出力端3個に限らず、一般的には入
力端n個、出力端m個、こゝでn>m,n=m、または
n<mであってよい。n>mのときは同じ出力端を共用
する複数の入力端が発生するが、伝送量が小さい呼(チ
ャネル)ならこれで充分処理できる。n<mのときは1
つの入力を2つの出力に分けて出すことが可能で、入側
高速、出側低速という場合に対応できる。勿論過剰分は
遊びとしてもよい。
いはセル分の容量を持たせておくと、バッファ機能が得
られ、一時的に伝送データが増大するような場合にも充
分対応できる。自己ルーチングスイッチモジュールSR
Mijは入力端3個、出力端3個に限らず、一般的には入
力端n個、出力端m個、こゝでn>m,n=m、または
n<mであってよい。n>mのときは同じ出力端を共用
する複数の入力端が発生するが、伝送量が小さい呼(チ
ャネル)ならこれで充分処理できる。n<mのときは1
つの入力を2つの出力に分けて出すことが可能で、入側
高速、出側低速という場合に対応できる。勿論過剰分は
遊びとしてもよい。
【0023】同様の理由で、図6も、3×3自己ルーチ
ングスイッチモジュールを使用するからと言って中間段
スイッチモジュールSRM21〜SRM23は3個、とは限
らず、2個でも4個でもよい。また段数は3段に限ら
ず、例えば図6あるいは図3全体を中間段とし、これに
入力段、出力段スイッチモジュールを付加して総計5段
構成とし、更に同様な手法で7段構成にしてもよい。但
し一般的には3段が適当である。
ングスイッチモジュールを使用するからと言って中間段
スイッチモジュールSRM21〜SRM23は3個、とは限
らず、2個でも4個でもよい。また段数は3段に限ら
ず、例えば図6あるいは図3全体を中間段とし、これに
入力段、出力段スイッチモジュールを付加して総計5段
構成とし、更に同様な手法で7段構成にしてもよい。但
し一般的には3段が適当である。
【0024】制御情報C・INFはBanyan type などで
行われているように、入力側で当該呼(パケット又はセ
ル)に直列に又は並列に付加する。発呼時に、呼処理に
より、ある呼に対する制御情報を決定したら、その呼の
VCN(Virtual channel number)と該制御情報をテー
ブルに登録しておき、入力してくる該呼に対しては該テ
ーブルを参照して該制御情報を付加する。制御情報は、
この多段リンク構成のスイッチモジュール群を通って行
く間必要であるから付加されているが、出線に出れば不
必要であるから除かれる。
行われているように、入力側で当該呼(パケット又はセ
ル)に直列に又は並列に付加する。発呼時に、呼処理に
より、ある呼に対する制御情報を決定したら、その呼の
VCN(Virtual channel number)と該制御情報をテー
ブルに登録しておき、入力してくる該呼に対しては該テ
ーブルを参照して該制御情報を付加する。制御情報は、
この多段リンク構成のスイッチモジュール群を通って行
く間必要であるから付加されているが、出線に出れば不
必要であるから除かれる。
【0025】以上説明したように図3〜図7の構成によ
れば、既設配線の変更なしに入、出線数の増減が可能で
あり、その増減量は2の倍数に限ることなく、スイッチ
モジュールの入、出力端の数を単位として増減すること
ができる。中間段スイッチモジュールは入、出線の増設
に備えて入、出線側のスイッチモジュール数より多く設
けておくとよい。ただし多重化で入、出線側スイッチよ
り少数とすることも可能である。
れば、既設配線の変更なしに入、出線数の増減が可能で
あり、その増減量は2の倍数に限ることなく、スイッチ
モジュールの入、出力端の数を単位として増減すること
ができる。中間段スイッチモジュールは入、出線の増設
に備えて入、出線側のスイッチモジュール数より多く設
けておくとよい。ただし多重化で入、出線側スイッチよ
り少数とすることも可能である。
【0026】またこの自己ルーチング通話路30は、
入、出線間をつなぐパスが複数あるので輻輳時であって
も遅延が少ない。図8(A)は本発明に係る自己ルーチ
ング交換システムの概要を示すブロック図であり、本図
において、10はルート設定手段であり、20は自己ル
ーチング通話路(SRSP:self routing speech pat
h)である。ルート設定手段10は、複数の入線#1,
#2…#Nの各々より入力された情報を受信する。この
情報は本来の伝送情報(音声情報とか、ファクシミリデ
ータとか、等)T・INFと識別情報I・INFの対か
らなる。識別情報は前述した非同期転送モード交換のも
とで、各セルに付される識別番号(バーチャル・チャネ
ル・番号(VCN)のような)のことであり、またパケ
ット交換網のもとで、各パケットに付される識別番号で
ある。その識別番号(VCN)を図8(B)を参照して
説明する。図8(B)はパケット交換網を示す。図8
(B)において、スイッチ0〜nはパケット交換システ
ムであり、CP0 〜CPn はスイッチ0〜nに対する呼
処理部であり、Xはスイッチ0に属する発呼端末、Yは
スイッチnに属する受呼端末、VCN0 〜VCNn はリ
ンク0〜リンクnへの識別番号である。CP0 が端末X
からの呼の発生を検出し、その呼の相手先(端末Y)を
認識すると、呼設定フェーズを遂行する。呼処理部CP
0 ,CP1 〜CPn の間のやりとりによって、送信パス
が設定されると、各呼処理部は各リンクへの識別番号V
CN0 〜VCNn をそれぞれ割り当てる。そして、VC
N0 /VCN1 ,VCN1 /VCN2 …VCN n-1 /V
CNn というような識別番号の対の対応関係を記憶す
る。その後、各呼処理部はパケット伝送フェーズを生成
する。このパケット伝送フェーズにおいては、CP
0 は、端末Xをリンク0に接続するようにスイッチ0を
制御し、端末Xからのパケットのヘッダに識別番号VC
N0 を付加する。CP1 がその識別番号VCN0 を検出
すると、該CP1 は端末Xからのパケットの受信および
該パケットの宛先を認識する。このCP1 は、リンク0
をリンク1に接続するようにスイッチ1を制御し、さら
に、VCN0 をVCN1 に変換して当該識別番号VCN
1をパケットに付加する。他のCP2 〜CPn-1 の動作
は、上述したCP1 の場合と全く同じである。
入、出線間をつなぐパスが複数あるので輻輳時であって
も遅延が少ない。図8(A)は本発明に係る自己ルーチ
ング交換システムの概要を示すブロック図であり、本図
において、10はルート設定手段であり、20は自己ル
ーチング通話路(SRSP:self routing speech pat
h)である。ルート設定手段10は、複数の入線#1,
#2…#Nの各々より入力された情報を受信する。この
情報は本来の伝送情報(音声情報とか、ファクシミリデ
ータとか、等)T・INFと識別情報I・INFの対か
らなる。識別情報は前述した非同期転送モード交換のも
とで、各セルに付される識別番号(バーチャル・チャネ
ル・番号(VCN)のような)のことであり、またパケ
ット交換網のもとで、各パケットに付される識別番号で
ある。その識別番号(VCN)を図8(B)を参照して
説明する。図8(B)はパケット交換網を示す。図8
(B)において、スイッチ0〜nはパケット交換システ
ムであり、CP0 〜CPn はスイッチ0〜nに対する呼
処理部であり、Xはスイッチ0に属する発呼端末、Yは
スイッチnに属する受呼端末、VCN0 〜VCNn はリ
ンク0〜リンクnへの識別番号である。CP0 が端末X
からの呼の発生を検出し、その呼の相手先(端末Y)を
認識すると、呼設定フェーズを遂行する。呼処理部CP
0 ,CP1 〜CPn の間のやりとりによって、送信パス
が設定されると、各呼処理部は各リンクへの識別番号V
CN0 〜VCNn をそれぞれ割り当てる。そして、VC
N0 /VCN1 ,VCN1 /VCN2 …VCN n-1 /V
CNn というような識別番号の対の対応関係を記憶す
る。その後、各呼処理部はパケット伝送フェーズを生成
する。このパケット伝送フェーズにおいては、CP
0 は、端末Xをリンク0に接続するようにスイッチ0を
制御し、端末Xからのパケットのヘッダに識別番号VC
N0 を付加する。CP1 がその識別番号VCN0 を検出
すると、該CP1 は端末Xからのパケットの受信および
該パケットの宛先を認識する。このCP1 は、リンク0
をリンク1に接続するようにスイッチ1を制御し、さら
に、VCN0 をVCN1 に変換して当該識別番号VCN
1をパケットに付加する。他のCP2 〜CPn-1 の動作
は、上述したCP1 の場合と全く同じである。
【0027】CPn は識別番号VCNn を検出すると、
端末Yへのパケットの受信を認識し、該受信パケットを
端末Yへ転送するようにスイッチnを制御する。図8
(A)において、ルート設定手段10は既述の呼設定フ
ェーズを遂行するが、呼転送フェーズは、該ルート設定
手段10、すなわち自己ルーチングスイッチの制御なし
に自動的に実行される。
端末Yへのパケットの受信を認識し、該受信パケットを
端末Yへ転送するようにスイッチnを制御する。図8
(A)において、ルート設定手段10は既述の呼設定フ
ェーズを遂行するが、呼転送フェーズは、該ルート設定
手段10、すなわち自己ルーチングスイッチの制御なし
に自動的に実行される。
【0028】ルート設定手段10は、入線の情報から上
記識別情報を監視し、この識別情報に従って制御情報C
・INFを生成する。自己ルーチング通話路(SRS
P)20は、かくして生成された制御情報C・INFに
基づいて、前記入線の伝送情報を前記出線より送出す
る。この場合、SRSP20は、その中にマルチパスを
形成する。従来のSRSP(図1、図2)では1つの入
線から1つの出線に至るまでのパスは1つしか存在しな
いが、本発明のSRSP20では1つの入線から1つの
出線に至るまでのパスは複数あり、マルチパスを形成す
る。どのパスを選択するかは、ルート設定手段10が決
める。
記識別情報を監視し、この識別情報に従って制御情報C
・INFを生成する。自己ルーチング通話路(SRS
P)20は、かくして生成された制御情報C・INFに
基づいて、前記入線の伝送情報を前記出線より送出す
る。この場合、SRSP20は、その中にマルチパスを
形成する。従来のSRSP(図1、図2)では1つの入
線から1つの出線に至るまでのパスは1つしか存在しな
いが、本発明のSRSP20では1つの入線から1つの
出線に至るまでのパスは複数あり、マルチパスを形成す
る。どのパスを選択するかは、ルート設定手段10が決
める。
【0029】さらに、本発明のSRSP20内には、少
なくとも伝送情報(必要ならば伝送情報と制御情報の双
方)を一時的に保持するバッファメモリ手段をも内蔵
し、SRSP20内での情報転送に対し時間的調整を加
えることができる。なお、SRSP20の第1実施例は
既に図3〜図7にて説明した。SRSP20の第2、第
3、第4および第5実施例はそれぞれ後述の図29,3
0、図31〜図34、図35〜図37および図38,3
9に示す。
なくとも伝送情報(必要ならば伝送情報と制御情報の双
方)を一時的に保持するバッファメモリ手段をも内蔵
し、SRSP20内での情報転送に対し時間的調整を加
えることができる。なお、SRSP20の第1実施例は
既に図3〜図7にて説明した。SRSP20の第2、第
3、第4および第5実施例はそれぞれ後述の図29,3
0、図31〜図34、図35〜図37および図38,3
9に示す。
【0030】図9は本発明に係る自己ルーチング交換シ
ステムの構成例を示す図であり、該システム内の自己ル
ーチング通話路(SRSP)20としては図3のSRS
P30(第1実施例)を用いた例を示している。制御情
報C・INFは、各入線側に設けられた制御情報付加回
路11−1〜Nにおいて呼処理部12の制御により付加
される。
ステムの構成例を示す図であり、該システム内の自己ル
ーチング通話路(SRSP)20としては図3のSRS
P30(第1実施例)を用いた例を示している。制御情
報C・INFは、各入線側に設けられた制御情報付加回
路11−1〜Nにおいて呼処理部12の制御により付加
される。
【0031】図8(B)で説明したとおり、呼処理部1
2は、識別番号の対に対し入線および出線間の対応関係
を設定し、入力パケットの各識別番号について自己ルー
チング通話路30内の転送パスを決定する。図6で述べ
たように、転送パスは制御情報C・INFによって識別
され、呼処理部は、該制御情報C・INFをもとに識別
番号の対の対応関係を、各付加回路のテーブル内に設定
する。即ち、入力情報のヘッダ内の識別情報I・INF
例えばVCNを抽出する。付加回路は抽出された識別番
号をもとにテーブルを検索して対応する識別番号と制御
情報を見つけ出し、検索した制御情報および識別番号を
付加回路11−1〜Nにおいて、入力情報に付加する。
2は、識別番号の対に対し入線および出線間の対応関係
を設定し、入力パケットの各識別番号について自己ルー
チング通話路30内の転送パスを決定する。図6で述べ
たように、転送パスは制御情報C・INFによって識別
され、呼処理部は、該制御情報C・INFをもとに識別
番号の対の対応関係を、各付加回路のテーブル内に設定
する。即ち、入力情報のヘッダ内の識別情報I・INF
例えばVCNを抽出する。付加回路は抽出された識別番
号をもとにテーブルを検索して対応する識別番号と制御
情報を見つけ出し、検索した制御情報および識別番号を
付加回路11−1〜Nにおいて、入力情報に付加する。
【0032】図10はルート設定手段の出力に現れる情
報のフォーマットの第1例を示す図、図11はルート設
定手段の出力に現れる情報のフォーマットの第2例を示
す図であり、既述の図4および図5に相当する。図10
においては、入力情報である伝送情報T・INFと識別
情報I・INFの対に対して、さらに制御情報C・IN
Fがシリーズに付加された様子を示し、図11ではT・
INF+I・INFの対に対してC・INFがパラレル
に付加された状態を示す。なお、図10のI・INFも
図11のI・INFも等価である。
報のフォーマットの第1例を示す図、図11はルート設
定手段の出力に現れる情報のフォーマットの第2例を示
す図であり、既述の図4および図5に相当する。図10
においては、入力情報である伝送情報T・INFと識別
情報I・INFの対に対して、さらに制御情報C・IN
Fがシリーズに付加された様子を示し、図11ではT・
INF+I・INFの対に対してC・INFがパラレル
に付加された状態を示す。なお、図10のI・INFも
図11のI・INFも等価である。
【0033】図12はルート設定手段の具体例を示す回
路図である。本図において、ルート設定手段10で、ど
のように制御情報C・INFが付加されるかについて、
パケット情報が入力情報である場合を例にとって説明す
る。まずパケット情報の送出元はパケットの送出に先立
って、パケット転送先を呼処理部12に通知するための
呼設定フェーズを実行する。呼処理部12のマイクロプ
ロセッサ(MPU)15は通知された転送先と送出元と
により当該パケットが通過すべき通話路のパスを設定
し、また次のリンクに対する識別番号を決定する。そし
て、このパケットが入力される各スイッチモジュールの
切り換え情報である制御情報C・INF、すなわちRH
1 ,RH2 ,RH3 および次のリンクに対する識別番号
を、転送先を示す識別情報(VCN)に対応したアドレ
スに格納する。
路図である。本図において、ルート設定手段10で、ど
のように制御情報C・INFが付加されるかについて、
パケット情報が入力情報である場合を例にとって説明す
る。まずパケット情報の送出元はパケットの送出に先立
って、パケット転送先を呼処理部12に通知するための
呼設定フェーズを実行する。呼処理部12のマイクロプ
ロセッサ(MPU)15は通知された転送先と送出元と
により当該パケットが通過すべき通話路のパスを設定
し、また次のリンクに対する識別番号を決定する。そし
て、このパケットが入力される各スイッチモジュールの
切り換え情報である制御情報C・INF、すなわちRH
1 ,RH2 ,RH3 および次のリンクに対する識別番号
を、転送先を示す識別情報(VCN)に対応したアドレ
スに格納する。
【0034】次にパケットの転送フェーズにおいて実際
にパケットを送出する。このパケットは伝送情報とこの
伝送情報の先頭に付加された、識別情報(VCN0 )か
らなるヘッダ部とで構成されている。同期回路17は、
ヘッダ部の同期パターンを用いて入力パケットと同期を
とる。通話路に転送されてきたパケットは付加回路11
−1のバッファ13に格納されるとともに、識別情報部
分I・INFは、同期回路17の制御のもとでレジスタ
18を介し、デコーダ19へ入力される。デコーダ19
は入力されたパケットの識別情報(識別番号VCN0 )
を受信するとこの識別情報VCN0 をアドレスとしてテ
ーブル16をアクセスする。テーブル16には前述した
ように各識別情報VCN0 対応に制御情報および次のリ
ンクにおけるパケットを示す識別情報(VCN1 )が格
納されている。そして、パケットの先頭にこれら制御情
報およびVCN1 を付加するために、テーブル16から
読み出された制御情報をセレクタ(SEL)14に送出
する。同期回路17はセレクタ14の切り換え制御を行
い、まず制御情報C・INFおよび新しい識別情報VC
N1 を送出させ、そのあとバッファ13からパケットの
伝送情報部分を読み出し、セレクタ14を介して通話路
SRSP30へ送出する。
にパケットを送出する。このパケットは伝送情報とこの
伝送情報の先頭に付加された、識別情報(VCN0 )か
らなるヘッダ部とで構成されている。同期回路17は、
ヘッダ部の同期パターンを用いて入力パケットと同期を
とる。通話路に転送されてきたパケットは付加回路11
−1のバッファ13に格納されるとともに、識別情報部
分I・INFは、同期回路17の制御のもとでレジスタ
18を介し、デコーダ19へ入力される。デコーダ19
は入力されたパケットの識別情報(識別番号VCN0 )
を受信するとこの識別情報VCN0 をアドレスとしてテ
ーブル16をアクセスする。テーブル16には前述した
ように各識別情報VCN0 対応に制御情報および次のリ
ンクにおけるパケットを示す識別情報(VCN1 )が格
納されている。そして、パケットの先頭にこれら制御情
報およびVCN1 を付加するために、テーブル16から
読み出された制御情報をセレクタ(SEL)14に送出
する。同期回路17はセレクタ14の切り換え制御を行
い、まず制御情報C・INFおよび新しい識別情報VC
N1 を送出させ、そのあとバッファ13からパケットの
伝送情報部分を読み出し、セレクタ14を介して通話路
SRSP30へ送出する。
【0035】以上のようにして、通話路30の入線側に
て各パケットの先頭に制御情報と次の伝送路における識
別情報を付加する。上記の説明から明らかなように、パ
ケット転送制御は、マイクロプロセッサ15による制御
ではなく、ハードウェアによって行われる。図13は制
御情報を具体的に表した図であり、相互に異なるルーチ
ングヘッダRHが、相互に異なるパスを選択する様子を
図解的に示す。RHの右側ブロックの数字は、SR
M11,SRM12,SRM13の出力線を示し、RHの中央
ブロックの数字は、SRM21,SRM22,SRM23の出
力線を示し、RHの左側ブロックの数字は、SRM31,
SRM32,SRM33の出力線を示す。すなわち、各ブロ
ックの数字は、L11,L12,L13…M11…の如きライン
シンボルの右側サブインデックスに対応する数字であ
る。
て各パケットの先頭に制御情報と次の伝送路における識
別情報を付加する。上記の説明から明らかなように、パ
ケット転送制御は、マイクロプロセッサ15による制御
ではなく、ハードウェアによって行われる。図13は制
御情報を具体的に表した図であり、相互に異なるルーチ
ングヘッダRHが、相互に異なるパスを選択する様子を
図解的に示す。RHの右側ブロックの数字は、SR
M11,SRM12,SRM13の出力線を示し、RHの中央
ブロックの数字は、SRM21,SRM22,SRM23の出
力線を示し、RHの左側ブロックの数字は、SRM31,
SRM32,SRM33の出力線を示す。すなわち、各ブロ
ックの数字は、L11,L12,L13…M11…の如きライン
シンボルの右側サブインデックスに対応する数字であ
る。
【0036】既に述べたように本発明の自己ルーチング
交換システムは、従来のBanyan type 通話路に比べて、
格段に容易に規模拡張を行うことができる。交換システ
ムの規模拡張の大部分は、通話路の規模拡張であるか
ら、通話路の規模拡張が容易に行えることは非常に有利
である。Banyan type 通話路の規模の拡張を行う際には
通話路の動作を一旦停止させて配線をし直す必要があ
り、通話路動作状態のままでの通話路の拡張はできな
い。よって通話路拡張の際には通信サービスが低下す
る。
交換システムは、従来のBanyan type 通話路に比べて、
格段に容易に規模拡張を行うことができる。交換システ
ムの規模拡張の大部分は、通話路の規模拡張であるか
ら、通話路の規模拡張が容易に行えることは非常に有利
である。Banyan type 通話路の規模の拡張を行う際には
通話路の動作を一旦停止させて配線をし直す必要があ
り、通話路動作状態のままでの通話路の拡張はできな
い。よって通話路拡張の際には通信サービスが低下す
る。
【0037】図14は本発明に基づいて、スイッチ段を
増加させることなく規模拡張された自己ルーチング通話
路を示す結線図である。将来の規模拡張を予定するに
は、入力端数と出力端数が異なる2種類の自己ルーチン
グスイッチモジュール(SRM)41〜52を多段リン
ク接続して自己ルーチング通話路SRSPを構成し、各
段(入力段、中間段)の各自己ルーチングスイッチモジ
ュールSRMを後段の全ての自己ルーチングスイッチモ
ジュールSRMに対して1対多にリンク接続することに
よって、通話路SRSPを動作させたまま、リンク段数
を変更することなく通話路の規模の拡張を行う自己ルー
チング通話路の構成方法が提供される。
増加させることなく規模拡張された自己ルーチング通話
路を示す結線図である。将来の規模拡張を予定するに
は、入力端数と出力端数が異なる2種類の自己ルーチン
グスイッチモジュール(SRM)41〜52を多段リン
ク接続して自己ルーチング通話路SRSPを構成し、各
段(入力段、中間段)の各自己ルーチングスイッチモジ
ュールSRMを後段の全ての自己ルーチングスイッチモ
ジュールSRMに対して1対多にリンク接続することに
よって、通話路SRSPを動作させたまま、リンク段数
を変更することなく通話路の規模の拡張を行う自己ルー
チング通話路の構成方法が提供される。
【0038】入、出力端数の異なる2種類の自己ルーチ
ングスイッチモジュール41〜52を多段リンク接続
し、各段の自己ルーチングスイッチモジュールの各々が
後段の全自己ルーチングスイッチモジュールに1対多に
接続されるように通話路を構成すれば、通話路の規模拡
張に際してもリンク段数が増えることがないので、通話
路を動作させたままでも規模拡張作業を行うことができ
る。なお、図14において、k×mおよびm×kは、入
力端数と出力端数の異なる2種類のSRMがあることを
意味している。
ングスイッチモジュール41〜52を多段リンク接続
し、各段の自己ルーチングスイッチモジュールの各々が
後段の全自己ルーチングスイッチモジュールに1対多に
接続されるように通話路を構成すれば、通話路の規模拡
張に際してもリンク段数が増えることがないので、通話
路を動作させたままでも規模拡張作業を行うことができ
る。なお、図14において、k×mおよびm×kは、入
力端数と出力端数の異なる2種類のSRMがあることを
意味している。
【0039】図15は規模拡張前における、本発明に係
る4×4の自己ルーチング通話路の一例を示す結線図で
ある。本図中、61および62は入、出力端数が2×4
の自己ルーチングスイッチモジュールSRMであり、6
5,66,69、および71は入、出力端数が4×2の
自己ルーチングスイッチモジュールである。この自己ル
ーチング通話路SRSPは自己ルーチングスイッチモジ
ュールを3段リンク接続したものであり、各自己ルーチ
ングスイッチモジュールは、規模拡張前は2×2のモジ
ュールと等価の動作をしている。上記の2×4や4×2
をさらに一般化して、p×qやq×pのように表すと、
上記の自己ルーチング通話路としては、入力段の各自己
ルーチングスイッチモジュールをp×q(p<q)の構
成とし、中間段の各自己ルーチングスイッチモジュール
および出力段の各自己ルーチングスイッチモジュールを
それぞれq×pの構成としたものを使用できる。
る4×4の自己ルーチング通話路の一例を示す結線図で
ある。本図中、61および62は入、出力端数が2×4
の自己ルーチングスイッチモジュールSRMであり、6
5,66,69、および71は入、出力端数が4×2の
自己ルーチングスイッチモジュールである。この自己ル
ーチング通話路SRSPは自己ルーチングスイッチモジ
ュールを3段リンク接続したものであり、各自己ルーチ
ングスイッチモジュールは、規模拡張前は2×2のモジ
ュールと等価の動作をしている。上記の2×4や4×2
をさらに一般化して、p×qやq×pのように表すと、
上記の自己ルーチング通話路としては、入力段の各自己
ルーチングスイッチモジュールをp×q(p<q)の構
成とし、中間段の各自己ルーチングスイッチモジュール
および出力段の各自己ルーチングスイッチモジュールを
それぞれq×pの構成としたものを使用できる。
【0040】この場合には、入力端数がp、出力端数q
なる自己ルーチングスイッチモジュールを、入線対応に
複数個備えて入力段自己ルーチングスイッチモジュール
とする。また、入力端数がq、出力端数がpなる自己ル
ーチングスイッチモジュールを複数個備えて中間段自己
ルーチングスイッチモジュールおよび出力段自己ルーチ
ングスイッチモジュールとする。
なる自己ルーチングスイッチモジュールを、入線対応に
複数個備えて入力段自己ルーチングスイッチモジュール
とする。また、入力端数がq、出力端数がpなる自己ル
ーチングスイッチモジュールを複数個備えて中間段自己
ルーチングスイッチモジュールおよび出力段自己ルーチ
ングスイッチモジュールとする。
【0041】そこで、入力段自己ルーチングスイッチモ
ジュールの各々の出力端のうちp個の出力端を中間段自
己ルーチングスイッチモジュールへ接続し、入力段自己
ルーチングスイッチモジュールの各々の残りの(q−
p)個の出力端を空き出力端とし、中間段自己ルーチン
グスイッチモジュールの各々の残りの(q−p)個の入
力端を空き入力端とする。
ジュールの各々の出力端のうちp個の出力端を中間段自
己ルーチングスイッチモジュールへ接続し、入力段自己
ルーチングスイッチモジュールの各々の残りの(q−
p)個の出力端を空き出力端とし、中間段自己ルーチン
グスイッチモジュールの各々の残りの(q−p)個の入
力端を空き入力端とする。
【0042】また、出力段自己ルーチングスイッチモジ
ュールの各々の入力端のうちp個を、中間段自己ルーチ
ングスイッチモジュールの各々の出力端と接続し、出力
段自己ルーチングスイッチモジュールの各々の残りの
(q−p)個の入力端を空き入力端とする。図16は図
15における2×4の自己ルーチングスイッチモジュー
ルの一構成例を示す回路図であり、図17は図15にお
ける4×2の自己ルーチングスイッチモジュールの一構
成例を示す回路図である。図16の構成も、図17の構
成も、既述の図7の構成と基本的には同じであり、入力
端の数と出力端の数がアンバランスになっただけであ
る。したがって動作の説明は省略する。
ュールの各々の入力端のうちp個を、中間段自己ルーチ
ングスイッチモジュールの各々の出力端と接続し、出力
段自己ルーチングスイッチモジュールの各々の残りの
(q−p)個の入力端を空き入力端とする。図16は図
15における2×4の自己ルーチングスイッチモジュー
ルの一構成例を示す回路図であり、図17は図15にお
ける4×2の自己ルーチングスイッチモジュールの一構
成例を示す回路図である。図16の構成も、図17の構
成も、既述の図7の構成と基本的には同じであり、入力
端の数と出力端の数がアンバランスになっただけであ
る。したがって動作の説明は省略する。
【0043】図18は図15の自己ルーチング通話路を
規模拡張した後の自己ルーチング通話路を示す結線図で
ある。具体的には4×4の自己ルーチング通話路(SR
SP)を8×8のSRSPに規模拡張した例を示す。図
中の斜線を施したブロックは新たに追加された自己ルー
チングスイッチモジュールであり、モジュール63およ
び64は入、出力端数が2×4のものであり、モジュー
ル67,68,70、および72は入、出力端数が4×
2のものである。
規模拡張した後の自己ルーチング通話路を示す結線図で
ある。具体的には4×4の自己ルーチング通話路(SR
SP)を8×8のSRSPに規模拡張した例を示す。図
中の斜線を施したブロックは新たに追加された自己ルー
チングスイッチモジュールであり、モジュール63およ
び64は入、出力端数が2×4のものであり、モジュー
ル67,68,70、および72は入、出力端数が4×
2のものである。
【0044】このように、リンク接続段数を増やすこと
なく、各段でそれぞれ二つずつモジュールを追加し、入
力段と中間段の間のリンク接続は、入力段の各モジュー
ルの4つの出力端が中間段の全てのモジュール65〜6
8の入力端にそれぞれ接続されるように、モジュールの
空いている端にそれぞれ接続する。また中間段と出力段
との間のリンク接続は、中間段の各モジュールの2つの
出力端の各々が、出力段の既存モジュール69,71お
よび新たに追加したモジュール70,72の各入力端に
それぞれ多重接続されるようにする。
なく、各段でそれぞれ二つずつモジュールを追加し、入
力段と中間段の間のリンク接続は、入力段の各モジュー
ルの4つの出力端が中間段の全てのモジュール65〜6
8の入力端にそれぞれ接続されるように、モジュールの
空いている端にそれぞれ接続する。また中間段と出力段
との間のリンク接続は、中間段の各モジュールの2つの
出力端の各々が、出力段の既存モジュール69,71お
よび新たに追加したモジュール70,72の各入力端に
それぞれ多重接続されるようにする。
【0045】このように多重接続した結果、中間段のモ
ジュールから出力段のモジュールに送出されるパケット
は、そのパケットの行き先に対応するモジュール以外の
モジュールにも送られることになるが、そのようなモジ
ュールにおいては、制御情報デコード回路DECにおい
てパケットのルーチングヘッダRHが解析されるので、
誤って自己の出力端に当該パケットを出力してしまうこ
とはない。
ジュールから出力段のモジュールに送出されるパケット
は、そのパケットの行き先に対応するモジュール以外の
モジュールにも送られることになるが、そのようなモジ
ュールにおいては、制御情報デコード回路DECにおい
てパケットのルーチングヘッダRHが解析されるので、
誤って自己の出力端に当該パケットを出力してしまうこ
とはない。
【0046】本発明の実施にあたっては種々の変更態様
が可能である。例えば使用する自己ルーチングスイッチ
モジュールは2×4と4×2のものに限られるものでは
なく、入力端数と出力端数が異なる2種類のモジュール
であればよい。また拡張された自己ルーチング通話路の
入線および出線も8×8のものに限られないことは勿論
である。自己ルーチング通話路の接続段数もその入線お
よび出線数との関係で決められるものであって、例示の
3段に限られない。
が可能である。例えば使用する自己ルーチングスイッチ
モジュールは2×4と4×2のものに限られるものでは
なく、入力端数と出力端数が異なる2種類のモジュール
であればよい。また拡張された自己ルーチング通話路の
入線および出線も8×8のものに限られないことは勿論
である。自己ルーチング通話路の接続段数もその入線お
よび出線数との関係で決められるものであって、例示の
3段に限られない。
【0047】かくして、自己ルーチング通話路のリンク
段数を変えることなくその入出力端子数を変更すること
ができるので、自己ルーチング通話路を動作させたまま
でその規模拡張を行うことが可能となり、通話路規模拡
張に際しての動作停止による通信サービスの低下を防げ
る。図14〜図18では、本発明に係る自己ルーチング
交換システムの規模拡張が容易であることについて述べ
たが、こればかりでなく、各種サービス機能の拡張も可
能である。ただし、サービス機能拡張のための工夫が必
要であり、この工夫について説明する。まず図9に示し
た自己ルーチング交換システムにおいて、エラー制御等
の特定のサービスをオプション機能として加入者に対し
て提供する場合、自己ルーチングスイッチモジュールS
RM自体に予め特定のサービスを行う機能をハードウェ
ア上で付加する必要があり、何ら工夫がないと、スイッ
チモジュールのハード量が増大して交換システム全体と
しても大きな規模の不経済な装置になってしまう。
段数を変えることなくその入出力端子数を変更すること
ができるので、自己ルーチング通話路を動作させたまま
でその規模拡張を行うことが可能となり、通話路規模拡
張に際しての動作停止による通信サービスの低下を防げ
る。図14〜図18では、本発明に係る自己ルーチング
交換システムの規模拡張が容易であることについて述べ
たが、こればかりでなく、各種サービス機能の拡張も可
能である。ただし、サービス機能拡張のための工夫が必
要であり、この工夫について説明する。まず図9に示し
た自己ルーチング交換システムにおいて、エラー制御等
の特定のサービスをオプション機能として加入者に対し
て提供する場合、自己ルーチングスイッチモジュールS
RM自体に予め特定のサービスを行う機能をハードウェ
ア上で付加する必要があり、何ら工夫がないと、スイッ
チモジュールのハード量が増大して交換システム全体と
しても大きな規模の不経済な装置になってしまう。
【0048】また、各種サービスが更に追加されたとき
に、各スイッチモジュールを取り替えなければならずサ
ービスの増設にフレキシブルに対応できないことにな
る。一方、CCITT勧告X.25ベースのパケット交
換ではパケットを全てソフトウェア的に処理する方式が
採用されているが、エラー制御等を厳密に規定している
ため、処理遅延が大きくなるため、パケット処理に当た
ってはできるだけハードウェアで処理することが好まし
く、またプロトコルも簡易なものが望ましい。
に、各スイッチモジュールを取り替えなければならずサ
ービスの増設にフレキシブルに対応できないことにな
る。一方、CCITT勧告X.25ベースのパケット交
換ではパケットを全てソフトウェア的に処理する方式が
採用されているが、エラー制御等を厳密に規定している
ため、処理遅延が大きくなるため、パケット処理に当た
ってはできるだけハードウェアで処理することが好まし
く、またプロトコルも簡易なものが望ましい。
【0049】そこで図9の自己ルーチング交換システム
に、工夫を施してオプションサービスにフレキシブルに
対応できるハード量の少ない簡易な自己ルーチング交換
システムも実現することにする。図19は特定のサービ
スをオプション機能として提供できる自己ルーチング交
換システムの概念図を示す。本図において、自己ルーチ
ングモジュールSRMは伝送情報T・INFに付加され
た制御情報C・INFを自律的にスイッチングして該制
御情報により指示された出線へ送出するもので、この制
御情報にはオプションサービス要求が含まれており、O
SMは、モジュールSRMのうちのオプションサービス
機能を持たせた所定モジュールであり、全モジュールS
RMの中間段のモジュールと並列に設けられる。
に、工夫を施してオプションサービスにフレキシブルに
対応できるハード量の少ない簡易な自己ルーチング交換
システムも実現することにする。図19は特定のサービ
スをオプション機能として提供できる自己ルーチング交
換システムの概念図を示す。本図において、自己ルーチ
ングモジュールSRMは伝送情報T・INFに付加され
た制御情報C・INFを自律的にスイッチングして該制
御情報により指示された出線へ送出するもので、この制
御情報にはオプションサービス要求が含まれており、O
SMは、モジュールSRMのうちのオプションサービス
機能を持たせた所定モジュールであり、全モジュールS
RMの中間段のモジュールと並列に設けられる。
【0050】図19に示した自己ルーチング交換システ
ムでは、入力情報のヘッダに特定のオプションサービス
が行われるべき旨の指示が含まれており、これに基づ
き、ルーチングヘッダRHが与えられてオプションサー
ビス用のモジュールOSMに向けたパスが決定され、入
力段にあるモジュールSRMから中間段にあるモジュー
ルOSMに送られた情報は、そのエラー制御等のオプシ
ョンサービスを受け、ルーチングヘッダを付け替えて出
力段のスイッチモジュールSRMへ送られる。
ムでは、入力情報のヘッダに特定のオプションサービス
が行われるべき旨の指示が含まれており、これに基づ
き、ルーチングヘッダRHが与えられてオプションサー
ビス用のモジュールOSMに向けたパスが決定され、入
力段にあるモジュールSRMから中間段にあるモジュー
ルOSMに送られた情報は、そのエラー制御等のオプシ
ョンサービスを受け、ルーチングヘッダを付け替えて出
力段のスイッチモジュールSRMへ送られる。
【0051】図20は図19のオプションサービスモジ
ュールの部分を特に詳細に示した自己ルーチング交換シ
ステムの回路図であり、オプションサービスモジュール
OSM以外の部分は図9の構成と同じである。この交換
システムでは、例えば図9に示した自己ルーチング交換
システムの自己ルーチングスイッチモジュールSRMの
内の中間段に位置する所定の1つのスイッチモジュール
SRM2mをオプションサービスモジュールOSMに取り
替えている。この取り替えの際には、入力段のスイッチ
モジュールSRM11からSRM1N/nの各1個の出力端を
オプションモジュールOSMの入力端と接続し、オプシ
ョンモジュールOSMの出力端はモジュールSRM31か
らSRM3N/nの各1個の入力端に接続する。
ュールの部分を特に詳細に示した自己ルーチング交換シ
ステムの回路図であり、オプションサービスモジュール
OSM以外の部分は図9の構成と同じである。この交換
システムでは、例えば図9に示した自己ルーチング交換
システムの自己ルーチングスイッチモジュールSRMの
内の中間段に位置する所定の1つのスイッチモジュール
SRM2mをオプションサービスモジュールOSMに取り
替えている。この取り替えの際には、入力段のスイッチ
モジュールSRM11からSRM1N/nの各1個の出力端を
オプションモジュールOSMの入力端と接続し、オプシ
ョンモジュールOSMの出力端はモジュールSRM31か
らSRM3N/nの各1個の入力端に接続する。
【0052】このオプションサービスモジュールOSM
においては、FIFOメモリ81を設けて伝送情報のバ
ッファを作り、ここに一旦格納された情報に対しプロセ
ッサ(CPU)82によりファームウェアで構成された
オプションサービス(OS)部83において設定された
所定のサービス機能を実行してその結果をセレクタ(S
EL)84に送出するとともにオプションサービス部8
3では更に、ルーチングヘッダRHにより情報パケット
のパスを選択するためにセレクタ(SEL)84に選択
信号を与えて伝送情報を所定のパスに対応するFIFO
メモリ85に格納するように構成されている。なお、本
図中のFIFOメモリは図解的に描いているが他の図の
FIFOメモリ(FM)と全く同じである。
においては、FIFOメモリ81を設けて伝送情報のバ
ッファを作り、ここに一旦格納された情報に対しプロセ
ッサ(CPU)82によりファームウェアで構成された
オプションサービス(OS)部83において設定された
所定のサービス機能を実行してその結果をセレクタ(S
EL)84に送出するとともにオプションサービス部8
3では更に、ルーチングヘッダRHにより情報パケット
のパスを選択するためにセレクタ(SEL)84に選択
信号を与えて伝送情報を所定のパスに対応するFIFO
メモリ85に格納するように構成されている。なお、本
図中のFIFOメモリは図解的に描いているが他の図の
FIFOメモリ(FM)と全く同じである。
【0053】次に、オプションサービスを受ける場合に
ついて説明する。加入者側の端末装置(図示せず)で例
えばCRC符号のエラー制御又はフロー制御のオプショ
ンサービス要求の設定を行うと、呼処理部12は受信し
た識別情報内のバーチャルチャネル番号(VCN)を基
に当該端末装置に接続されている付加回路(11)にオ
プションサービスモジュールOSMへのルーチングヘッ
ダ(RH)を設定し、伝送情報パケットにそのルーチン
グヘッダ及びオプションサービス要求を付加し、入力段
においては例えばスイッチモジュールSRM11に送る。
モジュールSRM11では、そのルーチングヘッダから中
間段のモジュールとしてオプションサービスモジュール
OSMを選択する。
ついて説明する。加入者側の端末装置(図示せず)で例
えばCRC符号のエラー制御又はフロー制御のオプショ
ンサービス要求の設定を行うと、呼処理部12は受信し
た識別情報内のバーチャルチャネル番号(VCN)を基
に当該端末装置に接続されている付加回路(11)にオ
プションサービスモジュールOSMへのルーチングヘッ
ダ(RH)を設定し、伝送情報パケットにそのルーチン
グヘッダ及びオプションサービス要求を付加し、入力段
においては例えばスイッチモジュールSRM11に送る。
モジュールSRM11では、そのルーチングヘッダから中
間段のモジュールとしてオプションサービスモジュール
OSMを選択する。
【0054】このようにしてルーチングヘッダによりオ
プションサービスの要求を発した端末装置からの情報パ
ケットは、オプションサービスモジュールOSMにおい
て、FIFOメモリ81に一旦格納された後、プロセッ
サ82を経て、オプションサービス部83において例え
ばCRC符号のエラーチェックを実行した後、その結果
に応じてセレクタ(SEL)84を制御し、伝送情報パ
ケットをFIFOメモリ85のいずれかに格納して、図
9の場合と同様にモジュールOSMの出力端から出力段
のモジュールSRMに向けて送出される。
プションサービスの要求を発した端末装置からの情報パ
ケットは、オプションサービスモジュールOSMにおい
て、FIFOメモリ81に一旦格納された後、プロセッ
サ82を経て、オプションサービス部83において例え
ばCRC符号のエラーチェックを実行した後、その結果
に応じてセレクタ(SEL)84を制御し、伝送情報パ
ケットをFIFOメモリ85のいずれかに格納して、図
9の場合と同様にモジュールOSMの出力端から出力段
のモジュールSRMに向けて送出される。
【0055】図21は図19においてエラーを検出した
ときの入力情報の流れを示す信号フローチャート、図2
2は図19においてエラーを検出しなかったときの入力
情報の流れを示す信号フローチャートである。オプショ
ンサービスモジュールOSMでエラーが検出されたとき
には、図21のように情報パケットを廃棄して再送要求
パケットを生成しルーチングヘッダを付け替えて出力段
のモジュールを介して呼設定のあった端末装置に戻され
て再送要求がなされる。一方、エラーが検出されない時
は、図22に示すように受信側の端末装置に情報転送が
行われることとなる。図23は図21および図22の動
作を示すフローチャートである。
ときの入力情報の流れを示す信号フローチャート、図2
2は図19においてエラーを検出しなかったときの入力
情報の流れを示す信号フローチャートである。オプショ
ンサービスモジュールOSMでエラーが検出されたとき
には、図21のように情報パケットを廃棄して再送要求
パケットを生成しルーチングヘッダを付け替えて出力段
のモジュールを介して呼設定のあった端末装置に戻され
て再送要求がなされる。一方、エラーが検出されない時
は、図22に示すように受信側の端末装置に情報転送が
行われることとなる。図23は図21および図22の動
作を示すフローチャートである。
【0056】図24はエラー制御のプロトコル構成例を
示す図であり、レイヤでは情報送受のためのハードウ
ェアインタフェースが行われ、制御情報C・INFのレ
イヤではパケット順序制御等が、そしてC・INFレ
イヤではオプションサービス要求等が行われる。ま
た、伝送情報T・INFのレイヤの共通部では多重化
パケットの識別等のパケット制御が行われ、T・INF
レイヤのオプション部でオプション制御の手順が設定
されるようになっている。尚、T・INFのレイヤは
呼に特殊な制御を行うための手順が設定されている。
示す図であり、レイヤでは情報送受のためのハードウ
ェアインタフェースが行われ、制御情報C・INFのレ
イヤではパケット順序制御等が、そしてC・INFレ
イヤではオプションサービス要求等が行われる。ま
た、伝送情報T・INFのレイヤの共通部では多重化
パケットの識別等のパケット制御が行われ、T・INF
レイヤのオプション部でオプション制御の手順が設定
されるようになっている。尚、T・INFのレイヤは
呼に特殊な制御を行うための手順が設定されている。
【0057】これらCRC符号チェックの外にも、フロ
ー制御等の種々のオプションサービスを予めオプション
サービスモジュールOSMに設定しておくことができる
ことは言うまでもない。図25は図20の中のセレクタ
制御回路の一具体例を示す回路図である。本図におい
て、FIFOメモリ85からの転送要求(*1,*2,
…*n−1,*n)を一つずつずらして各セレクタ(S
EL)90に入力し、カウンタ91からの指令値に基づ
いて固定優先回路92及びエンコーダ93を介して加算
器(ADD)94に送る。加算器94では、カウンタ1
1の先の指令値とエンコーダ93の出力が示す転送要求
番号(*1,*2,…*n−1,*n)を加算して当該
FIFOメモリの番号を発生し図20のセレクタ(SE
L)86に送る。このセレクタ(SEL)86への指令
値はコントローラ(CNT)95へ戻されて当該転送要
求のあったFIFOメモリ85に対して転送OK信号を
出力する。そして、転送が終了した信号をそのFIFO
メモリ85から受けると、今度はカウンタ91のカウン
ト値をアップするための信号をカウンタ91へ送る。
ー制御等の種々のオプションサービスを予めオプション
サービスモジュールOSMに設定しておくことができる
ことは言うまでもない。図25は図20の中のセレクタ
制御回路の一具体例を示す回路図である。本図におい
て、FIFOメモリ85からの転送要求(*1,*2,
…*n−1,*n)を一つずつずらして各セレクタ(S
EL)90に入力し、カウンタ91からの指令値に基づ
いて固定優先回路92及びエンコーダ93を介して加算
器(ADD)94に送る。加算器94では、カウンタ1
1の先の指令値とエンコーダ93の出力が示す転送要求
番号(*1,*2,…*n−1,*n)を加算して当該
FIFOメモリの番号を発生し図20のセレクタ(SE
L)86に送る。このセレクタ(SEL)86への指令
値はコントローラ(CNT)95へ戻されて当該転送要
求のあったFIFOメモリ85に対して転送OK信号を
出力する。そして、転送が終了した信号をそのFIFO
メモリ85から受けると、今度はカウンタ91のカウン
ト値をアップするための信号をカウンタ91へ送る。
【0058】これにより、セレクタ90の選択信号は例
えば“1”だけアップされる。この場合、2つ以上の転
送要求が重なったときには、固定優先回路92が所定の
優先順位(例えば図示の上から順)で転送要求信号をエ
ンコーダ93へ送る。このようにして、複数の自己ルー
チングモジュールSRMを自律的にスイッチして情報パ
ケットを転送する。
えば“1”だけアップされる。この場合、2つ以上の転
送要求が重なったときには、固定優先回路92が所定の
優先順位(例えば図示の上から順)で転送要求信号をエ
ンコーダ93へ送る。このようにして、複数の自己ルー
チングモジュールSRMを自律的にスイッチして情報パ
ケットを転送する。
【0059】かくして、図20の自己ルーチング交換シ
ステムによれば、オプションサービスを実行するオプシ
ョンサービスモジュールを、図9のモジュール構成の自
己ルーチング交換システムの内の中間段の所定のモジュ
ールと取り替えてオプションサービス専用にしたので、
交換システム全体の構成を変更することなくオプション
サービスの追加に柔軟に対処でき、ハードウェア構成及
びプロトコルも簡易なものにすることができる。
ステムによれば、オプションサービスを実行するオプシ
ョンサービスモジュールを、図9のモジュール構成の自
己ルーチング交換システムの内の中間段の所定のモジュ
ールと取り替えてオプションサービス専用にしたので、
交換システム全体の構成を変更することなくオプション
サービスの追加に柔軟に対処でき、ハードウェア構成及
びプロトコルも簡易なものにすることができる。
【0060】図9に示した本発明の自己ルーチング交換
システムを高効率で動作させるためには、情報の属性や
入力情報の混雑状況に応じて情報転送が行えることが望
ましい。すなわち、もし、図9の交換システムに何ら工
夫がなされないと、次のような2つの不利がある。第1
に、情報の属性を考慮せずに全て均一に扱うため、即時
性(リアルタイム)が要求されるデータ(例えば音声、
映像等)の処理が優先されず、交換機内の各自己ルーチ
ングスイッチモジュールSRMでの時間遅延が生じてし
まう。第2に、トラフィックの偏りにより情報転送の過
負荷状態が生じ、これを制御する必要がある場合、ルー
チングヘッダRHの書き換えを行うが、その場合、同一
呼の情報が他のバッファFM内に停滞していると、情報
の転送順序の逆転(追い越し)が発生することがある。
システムを高効率で動作させるためには、情報の属性や
入力情報の混雑状況に応じて情報転送が行えることが望
ましい。すなわち、もし、図9の交換システムに何ら工
夫がなされないと、次のような2つの不利がある。第1
に、情報の属性を考慮せずに全て均一に扱うため、即時
性(リアルタイム)が要求されるデータ(例えば音声、
映像等)の処理が優先されず、交換機内の各自己ルーチ
ングスイッチモジュールSRMでの時間遅延が生じてし
まう。第2に、トラフィックの偏りにより情報転送の過
負荷状態が生じ、これを制御する必要がある場合、ルー
チングヘッダRHの書き換えを行うが、その場合、同一
呼の情報が他のバッファFM内に停滞していると、情報
の転送順序の逆転(追い越し)が発生することがある。
【0061】図26は優先処理をすることができる自己
ルーチング交換システムの概念図であり、各自己ルーチ
ングスイッチモジュールSRM11〜SRM3N/nは呼処理
部12から優先処理要求を受けると、その優先処理の必
要な入線の入力情報を優先選択して送出することとな
る。従って、呼設定時、情報の属性が優先処理を必要と
するもの(音声、映像等)であれば、呼処理部12から
各モジュールSRM11〜SRM3N/nに優先処理の割付け
が行われる。また、各モジュールSRM11〜SRM3N/n
において入力情報の過負荷状態が検出できるようにして
おけば、呼処理部12は情報の混雑を避けるようにやは
り各モジュールSRM11〜SRM3N/nに優先処理の割付
けを行うことができる。
ルーチング交換システムの概念図であり、各自己ルーチ
ングスイッチモジュールSRM11〜SRM3N/nは呼処理
部12から優先処理要求を受けると、その優先処理の必
要な入線の入力情報を優先選択して送出することとな
る。従って、呼設定時、情報の属性が優先処理を必要と
するもの(音声、映像等)であれば、呼処理部12から
各モジュールSRM11〜SRM3N/nに優先処理の割付け
が行われる。また、各モジュールSRM11〜SRM3N/n
において入力情報の過負荷状態が検出できるようにして
おけば、呼処理部12は情報の混雑を避けるようにやは
り各モジュールSRM11〜SRM3N/nに優先処理の割付
けを行うことができる。
【0062】図27は優先処理を行うための自己ルーチ
ングスイッチモジュールの具体例を示す回路図である。
このSRMは、図20に示したOSMと類似の構成をも
って図示するが、基本的には図7のSRMや、図16,
17のSRMと全く等価である。図27において、自己
ルーチングスイッチモジュールSRMの中に、呼処理部
のMPU15(図12)と信号の送受を、制御バス96
を介して行う信号分配器SDを設けるとともにセレクタ
制御回路(SC)97が、図7に示すSCとは若干異な
る構成を有する。なお、図7のSCの具体例は、既に図
25に示した回路SCを用いることができる。
ングスイッチモジュールの具体例を示す回路図である。
このSRMは、図20に示したOSMと類似の構成をも
って図示するが、基本的には図7のSRMや、図16,
17のSRMと全く等価である。図27において、自己
ルーチングスイッチモジュールSRMの中に、呼処理部
のMPU15(図12)と信号の送受を、制御バス96
を介して行う信号分配器SDを設けるとともにセレクタ
制御回路(SC)97が、図7に示すSCとは若干異な
る構成を有する。なお、図7のSCの具体例は、既に図
25に示した回路SCを用いることができる。
【0063】図28は優先処理を行うためのセレクタ制
御回路の一回路例を示す図であり、図25のセレクタ制
御回路SCに、優先処理のための回路を若干付け加えた
ものである。図28において、コントローラ(CNT)
105では、図27のFIFOメモリ85の各メモリの
情報格納状況を絶えず監視しており、その監視信号を信
号分配器SD101を介して、マイクロプロセッサMP
U15(図12)へ報告している。即ち、その監視信号
を直接、プロセッサMPU15に送る代わりに信号分配
器SD101でマスタ情報としてまとめプロセッサMP
Uへ送っており、信号の分配制御を行っている。また、
コントローラ105からはプロセッサMPUからの指令
により所定のFIFOメモリ85の情報を優先的に転送
するための優先指示信号をセレクタ(SEL)106に
送り、このセレクタ106は、プロセッサMPUからの
指令によるその優先情報またはカウンタ91の出力のい
ずれかを選択する。その他の構成は図25の場合と同様
である。
御回路の一回路例を示す図であり、図25のセレクタ制
御回路SCに、優先処理のための回路を若干付け加えた
ものである。図28において、コントローラ(CNT)
105では、図27のFIFOメモリ85の各メモリの
情報格納状況を絶えず監視しており、その監視信号を信
号分配器SD101を介して、マイクロプロセッサMP
U15(図12)へ報告している。即ち、その監視信号
を直接、プロセッサMPU15に送る代わりに信号分配
器SD101でマスタ情報としてまとめプロセッサMP
Uへ送っており、信号の分配制御を行っている。また、
コントローラ105からはプロセッサMPUからの指令
により所定のFIFOメモリ85の情報を優先的に転送
するための優先指示信号をセレクタ(SEL)106に
送り、このセレクタ106は、プロセッサMPUからの
指令によるその優先情報またはカウンタ91の出力のい
ずれかを選択する。その他の構成は図25の場合と同様
である。
【0064】次に、情報の属性に対応した優先処理動作
を図26乃至図28について説明する。まず、マイクロ
プロセッサMPU15は優先転送パスを予め決定してお
き、各モジュールSRMに優先情報を設定する。一例と
して、モジュールSRM31〜SRM3N/nのうち、モジュ
ールSRM21からの情報を優先処理するように優先情報
を設定しておく。
を図26乃至図28について説明する。まず、マイクロ
プロセッサMPU15は優先転送パスを予め決定してお
き、各モジュールSRMに優先情報を設定する。一例と
して、モジュールSRM31〜SRM3N/nのうち、モジュ
ールSRM21からの情報を優先処理するように優先情報
を設定しておく。
【0065】次に、呼設定時、端末装置(図21,2
2)からの識別情報I・INF内のバーチャルチャネル
番号(VCN)を基にプロセッサMPU15を介して当
該端末装置に接続されている付加回路(既述)に所定の
出パスへのルーチングヘッダ(RH)を設定するが、こ
のときその呼の属性をチェックして音声、映像等の即時
性が要求される呼を検出したときは、その呼の入力情報
パケットが優先的に転送処理されるように予めそのルー
チングヘッダに、モジュールSRM21を経由するように
優先処理を施しておく。
2)からの識別情報I・INF内のバーチャルチャネル
番号(VCN)を基にプロセッサMPU15を介して当
該端末装置に接続されている付加回路(既述)に所定の
出パスへのルーチングヘッダ(RH)を設定するが、こ
のときその呼の属性をチェックして音声、映像等の即時
性が要求される呼を検出したときは、その呼の入力情報
パケットが優先的に転送処理されるように予めそのルー
チングヘッダに、モジュールSRM21を経由するように
優先処理を施しておく。
【0066】そして、付加回路では入力情報にそのルー
チングヘッダを付加して入力段の例えばモジュールSR
M11に送る。モジュールSRM11では、そのルーチング
ヘッダをみて中間段のモジュールSRM21に転送する。
次に、出力段のモジュールSRM31〜SRM3N/nでは予
めプロセッサMPUにより優先転送先が例えばモジュー
ルSRM21であると設定されているので(もっともこれ
は予めどのような優先転送ルートを決めておいてもよ
い)、入力情報パケットは図27においてセレクタSE
L84を介してFIFOメモリ85のうちの所定のFI
FOメモリ85(例えば図中の最上欄のFIFOメモ
リ)に格納される。他方、プロセッサMPU15からは
信号分配器SD101を経て、図28に示したコントロ
ーラ105に優先転送処理要求信号が入力されると、こ
れはセレクタ106に切換信号SWSとして送られてい
る。これにより、図25ではカウンタ91の出力により
セレクタ90の選択番号が逐次変化して行くのとは異な
り、図28ではセレクタ106から固定した優先情報が
出力されるのでセレクタ90は、優先処理のために指定
されたFIFOメモリのデータ転送が行われるように選
択される。この例では図28の最上欄のセレクタ90
(HIGH)が選択されることになる。
チングヘッダを付加して入力段の例えばモジュールSR
M11に送る。モジュールSRM11では、そのルーチング
ヘッダをみて中間段のモジュールSRM21に転送する。
次に、出力段のモジュールSRM31〜SRM3N/nでは予
めプロセッサMPUにより優先転送先が例えばモジュー
ルSRM21であると設定されているので(もっともこれ
は予めどのような優先転送ルートを決めておいてもよ
い)、入力情報パケットは図27においてセレクタSE
L84を介してFIFOメモリ85のうちの所定のFI
FOメモリ85(例えば図中の最上欄のFIFOメモ
リ)に格納される。他方、プロセッサMPU15からは
信号分配器SD101を経て、図28に示したコントロ
ーラ105に優先転送処理要求信号が入力されると、こ
れはセレクタ106に切換信号SWSとして送られてい
る。これにより、図25ではカウンタ91の出力により
セレクタ90の選択番号が逐次変化して行くのとは異な
り、図28ではセレクタ106から固定した優先情報が
出力されるのでセレクタ90は、優先処理のために指定
されたFIFOメモリのデータ転送が行われるように選
択される。この例では図28の最上欄のセレクタ90
(HIGH)が選択されることになる。
【0067】そして、固定優先回路92、エンコーダ9
3、及び加算器(ADD)94を経て、図27に示した
セレクタSEL86に送られ、このセレクタSEL86
はFIFOメモリ85の最上欄のメモリを選択して、モ
ジュールSRM31〜SRM3N /nの各出力端に転送する。
このようにして即時性の必要な呼に対しては、優先ルー
トを指定して然も各モジュール内を転送し易く制御して
いる。
3、及び加算器(ADD)94を経て、図27に示した
セレクタSEL86に送られ、このセレクタSEL86
はFIFOメモリ85の最上欄のメモリを選択して、モ
ジュールSRM31〜SRM3N /nの各出力端に転送する。
このようにして即時性の必要な呼に対しては、優先ルー
トを指定して然も各モジュール内を転送し易く制御して
いる。
【0068】次に、各モジュール内のバッファであるF
IFOメモリが過負荷状態を呈する場合の優先転送処理
について説明する。図27のセレクタ制御回路SC97
はFIFOメモリ85から転送要求(*1〜**n)
(図7のRと同じ)を入力しているが、これとともに各
FIFOメモリ85の格納状況も過負荷信号##1〜#
#nとして入力している。この過負荷信号はFIFOメ
モリ85が一定値以上情報を格納したときを基準に設定
することができる。そこで図28のコントローラ105
でこの過負荷信号##1〜##nを入力し、一括したマ
スタ情報として信号分配器SD101を経てプロセッサ
MPUに送る。プロセッサMPUはこのマスタ情報(Δ
1〜Δn)を分析して更に信号分配器SDを経て詳細情
報を読み取り、過負荷状態にあるFIFOメモリ85か
らの情報を優先的に排出するため、制御信号Sc を送っ
てセレクタ106及び90を制御する。
IFOメモリが過負荷状態を呈する場合の優先転送処理
について説明する。図27のセレクタ制御回路SC97
はFIFOメモリ85から転送要求(*1〜**n)
(図7のRと同じ)を入力しているが、これとともに各
FIFOメモリ85の格納状況も過負荷信号##1〜#
#nとして入力している。この過負荷信号はFIFOメ
モリ85が一定値以上情報を格納したときを基準に設定
することができる。そこで図28のコントローラ105
でこの過負荷信号##1〜##nを入力し、一括したマ
スタ情報として信号分配器SD101を経てプロセッサ
MPUに送る。プロセッサMPUはこのマスタ情報(Δ
1〜Δn)を分析して更に信号分配器SDを経て詳細情
報を読み取り、過負荷状態にあるFIFOメモリ85か
らの情報を優先的に排出するため、制御信号Sc を送っ
てセレクタ106及び90を制御する。
【0069】従って、図27のFIFOメモリ85のう
ちの例えば最上欄のFIFOメモリが過負荷状態にある
とすれば、図28のセレクタ90の各々は転送要求*1
が選択されるように制御されることとなる。尚、過負荷
状態のFIFOメモリが複数あるときには、固定優先回
路92により選択される。この場合、過負荷状態が発生
しても、プロセッサMPU15及び付加回路(11)に
よるルーチングヘッダの書き換えは行わない。各パケッ
トの流れの順番が逆転しないようにするためである。
ちの例えば最上欄のFIFOメモリが過負荷状態にある
とすれば、図28のセレクタ90の各々は転送要求*1
が選択されるように制御されることとなる。尚、過負荷
状態のFIFOメモリが複数あるときには、固定優先回
路92により選択される。この場合、過負荷状態が発生
しても、プロセッサMPU15及び付加回路(11)に
よるルーチングヘッダの書き換えは行わない。各パケッ
トの流れの順番が逆転しないようにするためである。
【0070】このようにして過負荷状態にあるFIFO
メモリ85に格納されているパケット情報がルート変更
なしで優先的に各モジュールSRMから送り出される。
最後に、図8の(A)における自己ルーチングスイッチ
モジュール(SRM)の各種実施例(第2〜第5実施
例)を提案する。なおSRSPの第1実施例について
は、既に図3〜図7に示した。まず第2実施例から説明
する。
メモリ85に格納されているパケット情報がルート変更
なしで優先的に各モジュールSRMから送り出される。
最後に、図8の(A)における自己ルーチングスイッチ
モジュール(SRM)の各種実施例(第2〜第5実施
例)を提案する。なおSRSPの第1実施例について
は、既に図3〜図7に示した。まず第2実施例から説明
する。
【0071】図29は自己ルーチング通話路の第2実施
例の原理ブロック図である。図7に示した自己ルーチン
グスイッチモジュールSRMでは、同一出力端に伝送情
報例えばパケットが集中するパケット衝突回避のために
FIFOメモリを備えているが、例えば入力端数と出力
端数がそれぞれN本の場合、このFIFOメモリはN 2
個必要となる。したがって入線および出線数が増大する
と、必要なFIFOメモリの数は指数関数的に増大する
こととなる。またFIFOメモリに記憶させる内容はパ
ケット全体であり、バッファ機能を持たせるために複数
パケットを記憶できるようにFIFOメモリの記憶容量
を設定することを考慮すると、FIFOメモリとして記
憶容量の大きなものが必要となる。しかしこのようにF
IFOメモリの記憶容量を大きく設定したとしても、パ
ケットの衝突が生じる確率は高くないので、通常はFI
FOメモリの記憶領域が全て使用されているわけではな
く、メモリの使用効率は高くない。
例の原理ブロック図である。図7に示した自己ルーチン
グスイッチモジュールSRMでは、同一出力端に伝送情
報例えばパケットが集中するパケット衝突回避のために
FIFOメモリを備えているが、例えば入力端数と出力
端数がそれぞれN本の場合、このFIFOメモリはN 2
個必要となる。したがって入線および出線数が増大する
と、必要なFIFOメモリの数は指数関数的に増大する
こととなる。またFIFOメモリに記憶させる内容はパ
ケット全体であり、バッファ機能を持たせるために複数
パケットを記憶できるようにFIFOメモリの記憶容量
を設定することを考慮すると、FIFOメモリとして記
憶容量の大きなものが必要となる。しかしこのようにF
IFOメモリの記憶容量を大きく設定したとしても、パ
ケットの衝突が生じる確率は高くないので、通常はFI
FOメモリの記憶領域が全て使用されているわけではな
く、メモリの使用効率は高くない。
【0072】したがって第2実施例では、入線数および
出線数の増大に対してもメモリ手段を大幅に増大させる
ことなく対応でき、かつメモリ手段を使用効率高く使用
できるような自己ルーチング通話路を提供する。図29
において、複数の入線#1〜#Nと複数の出線#1〜#
Mを備え、各入線に入力された、ルーチングヘッダを付
加した伝送情報を、該ルーチングヘッダに基づき指定さ
れる出線に自律的にスイッチングする自己ルーチング通
話路であって、複数の入線から並列的に入力される伝送
情報を時間的に直列な形式に変換する変換手段111
と、変換手段111から順次に送出される伝送情報T・
INFを順次に格納する伝送情報記憶手段112と、伝
送情報記憶手段112をアクセスするアドレスを格納
し、伝送情報記憶手段112に書込みアドレスとして順
次に与える書込みアドレス記憶手段113と、複数の出
線対応にそれぞれ設けられた複数の読出しアドレス記憶
手段114(1)〜114(M)と、書込みアドレス記
憶手段113から送出される、手段112をアクセスす
るためのアドレスを、伝送情報のルーチングヘッダRH
に基づき、ルーチングヘッダで指定される出線に対応す
る読出しアドレス記憶手段114に、読出しアドレスと
して、格納するアドレス分配手段115と、複数の読出
しアドレス記憶手段114(1)〜114(M)を順次
に選択して、その格納アドレスを伝送情報記憶手段11
2に、読出しアドレスとして与えるとともに書込みアド
レス記憶手段113に格納するアドレス選択手段116
と、アドレス選択手段116のアドレス選択によって伝
送情報記憶手段112から順次に読み出される伝送情報
を、選択された読出しアドレス記憶手段114に対応す
る出線に分配する分配手段117とを具備してなる。
出線数の増大に対してもメモリ手段を大幅に増大させる
ことなく対応でき、かつメモリ手段を使用効率高く使用
できるような自己ルーチング通話路を提供する。図29
において、複数の入線#1〜#Nと複数の出線#1〜#
Mを備え、各入線に入力された、ルーチングヘッダを付
加した伝送情報を、該ルーチングヘッダに基づき指定さ
れる出線に自律的にスイッチングする自己ルーチング通
話路であって、複数の入線から並列的に入力される伝送
情報を時間的に直列な形式に変換する変換手段111
と、変換手段111から順次に送出される伝送情報T・
INFを順次に格納する伝送情報記憶手段112と、伝
送情報記憶手段112をアクセスするアドレスを格納
し、伝送情報記憶手段112に書込みアドレスとして順
次に与える書込みアドレス記憶手段113と、複数の出
線対応にそれぞれ設けられた複数の読出しアドレス記憶
手段114(1)〜114(M)と、書込みアドレス記
憶手段113から送出される、手段112をアクセスす
るためのアドレスを、伝送情報のルーチングヘッダRH
に基づき、ルーチングヘッダで指定される出線に対応す
る読出しアドレス記憶手段114に、読出しアドレスと
して、格納するアドレス分配手段115と、複数の読出
しアドレス記憶手段114(1)〜114(M)を順次
に選択して、その格納アドレスを伝送情報記憶手段11
2に、読出しアドレスとして与えるとともに書込みアド
レス記憶手段113に格納するアドレス選択手段116
と、アドレス選択手段116のアドレス選択によって伝
送情報記憶手段112から順次に読み出される伝送情報
を、選択された読出しアドレス記憶手段114に対応す
る出線に分配する分配手段117とを具備してなる。
【0073】複数の入線にそれぞれ入力されたパケット
等の伝送情報は、変換手段111によって時間的に直列
なデータ形式に変換されて伝送情報記憶手段112に順
次に記憶されていく。この際の伝送情報記憶手段112
へのアドレス指定は書込みアドレス記憶手段113から
与えられるアドレスによる。のこアドレス指定と同時に
この書込みアドレス記憶手段113からのアドレスはア
ドレス分配手段115によって、そのアドレス位置に書
き込まれた伝送情報のルーチングヘッダRHで指定され
る出線に対応する、読出しアドレス記憶手段114に格
納される。このようにして伝送情報記憶手段112には
各伝送情報が格納される。また伝送情報記憶手段112
に格納されている伝送情報の送出先出線対応の読出しア
ドレス記憶手段114には、該伝送情報を読み出すため
のアドレスが格納される。
等の伝送情報は、変換手段111によって時間的に直列
なデータ形式に変換されて伝送情報記憶手段112に順
次に記憶されていく。この際の伝送情報記憶手段112
へのアドレス指定は書込みアドレス記憶手段113から
与えられるアドレスによる。のこアドレス指定と同時に
この書込みアドレス記憶手段113からのアドレスはア
ドレス分配手段115によって、そのアドレス位置に書
き込まれた伝送情報のルーチングヘッダRHで指定され
る出線に対応する、読出しアドレス記憶手段114に格
納される。このようにして伝送情報記憶手段112には
各伝送情報が格納される。また伝送情報記憶手段112
に格納されている伝送情報の送出先出線対応の読出しア
ドレス記憶手段114には、該伝送情報を読み出すため
のアドレスが格納される。
【0074】アドレス選択手段116は読出しアドレス
記憶手段114(1)〜114(M)から順次に、格納
されている読出しアドレスを読み出し、これを用いて伝
送情報記憶手段112から伝送情報を読み出し、この読
み出した伝送情報を分配手段117でその伝送情報の送
出先に相当する出線に分配する。また読出しアドレス記
憶手段114(1)〜114(M)から読み出された読
出しアドレスは書込みアドレス記憶手段113に再び格
納され、伝送情報記憶手段112のアドレス指定のため
に用いられる。
記憶手段114(1)〜114(M)から順次に、格納
されている読出しアドレスを読み出し、これを用いて伝
送情報記憶手段112から伝送情報を読み出し、この読
み出した伝送情報を分配手段117でその伝送情報の送
出先に相当する出線に分配する。また読出しアドレス記
憶手段114(1)〜114(M)から読み出された読
出しアドレスは書込みアドレス記憶手段113に再び格
納され、伝送情報記憶手段112のアドレス指定のため
に用いられる。
【0075】図30は図29の第2実施例を実現する具
体例を示す回路図であり、時分割多重部(MUX)12
1はN個の入線#1〜#Nを収容しており、各入線#1
〜#Nにそれぞれ並列的に入力されるパケットP(1)
〜P(N)を時分割多重して時系列な形態にし、入ハイ
ウェイHW1に送出する。この入ハイウェイHW1はラ
ンダムアクセスメモリ(RAM)122のデータ入力端
DIに接続されており、このRAM122に、入ハイウ
ェイHW1上のパケットが順次に記憶される。RAM1
22に対するアドレス指定は空きアドレスメモリ124
に格納されているアドレスを用いて行われる。この空き
アドレスメモリ124はFIFOメモリで構成されてお
り、RAM122のアドレス数に相当する数のアドレス
を記憶できる容量を備えている。
体例を示す回路図であり、時分割多重部(MUX)12
1はN個の入線#1〜#Nを収容しており、各入線#1
〜#Nにそれぞれ並列的に入力されるパケットP(1)
〜P(N)を時分割多重して時系列な形態にし、入ハイ
ウェイHW1に送出する。この入ハイウェイHW1はラ
ンダムアクセスメモリ(RAM)122のデータ入力端
DIに接続されており、このRAM122に、入ハイウ
ェイHW1上のパケットが順次に記憶される。RAM1
22に対するアドレス指定は空きアドレスメモリ124
に格納されているアドレスを用いて行われる。この空き
アドレスメモリ124はFIFOメモリで構成されてお
り、RAM122のアドレス数に相当する数のアドレス
を記憶できる容量を備えている。
【0076】空きアドレスメモリ124から出力される
アドレスはRAM122の書込みアドレス入力端WAお
よびアドレス分配部(DS)126の入力端に導かれ
る。アドレス分配部126はルーチングヘッダコピー部
(RHC)128によって切換え制御されて、入力され
たアドレスを出端子用FIFOメモリ125(1)〜1
25(M)の何れかに格納する。FIFOメモリ125
(1)〜125(M)は、時分割多重分離部123に収
容されているM個の出線#1〜#Mにそれぞれ対応して
M個設けられており、出線#1〜#Mにおけるパケット
の衝突を回避するための複数個分のアドレスを記憶でき
る容量を備えている。ルーチングヘッダコピー部128
は入ハイウェイHW1に接続されており、入ハイウェイ
HW1上のパケットのルーチングヘッダRHを読み取
り、それをアドレス分配部126に与えるように構成さ
れている。
アドレスはRAM122の書込みアドレス入力端WAお
よびアドレス分配部(DS)126の入力端に導かれ
る。アドレス分配部126はルーチングヘッダコピー部
(RHC)128によって切換え制御されて、入力され
たアドレスを出端子用FIFOメモリ125(1)〜1
25(M)の何れかに格納する。FIFOメモリ125
(1)〜125(M)は、時分割多重分離部123に収
容されているM個の出線#1〜#Mにそれぞれ対応して
M個設けられており、出線#1〜#Mにおけるパケット
の衝突を回避するための複数個分のアドレスを記憶でき
る容量を備えている。ルーチングヘッダコピー部128
は入ハイウェイHW1に接続されており、入ハイウェイ
HW1上のパケットのルーチングヘッダRHを読み取
り、それをアドレス分配部126に与えるように構成さ
れている。
【0077】FIFOメモリ125(1)〜125
(M)の内容はアドレス選択部(SEL)127によっ
て順次に選択されて読み出され、RAM122の読出し
アドレス入力端RAおよび空きアドレスメモリ124の
入力端に送出される。RAM122のデータ出力端DO
から読み出されたパケット情報は出ハイウェイHW2に
順次に送られる。この出ハイウェイHW2上のパケット
情報は時分割多重分離部123に入力され、ここで順次
に出線#1〜#Mに振り分けられる。時分割多重部12
1、アドレス選択部127、および時分割多重分離部
(DMX)123はクロック線(CLK)129からの
クロックのタイミングでそれぞれ作動される。
(M)の内容はアドレス選択部(SEL)127によっ
て順次に選択されて読み出され、RAM122の読出し
アドレス入力端RAおよび空きアドレスメモリ124の
入力端に送出される。RAM122のデータ出力端DO
から読み出されたパケット情報は出ハイウェイHW2に
順次に送られる。この出ハイウェイHW2上のパケット
情報は時分割多重分離部123に入力され、ここで順次
に出線#1〜#Mに振り分けられる。時分割多重部12
1、アドレス選択部127、および時分割多重分離部
(DMX)123はクロック線(CLK)129からの
クロックのタイミングでそれぞれ作動される。
【0078】第2実施例の動作が以下に説明される。い
ま時分割多重部121の入線#1〜#Nにそれぞれパケ
ットP(1)〜P(N)が入力されているものとする。
各パケットP(1)〜P(N)は伝送情報T・INFと
ルーチングヘッダRHとからなる。時分割多重部121
はこれらパケットP(1)〜P(N)を時分割多重して
時間的に直列なデータ列に並べ変えて入ハイウェイHW
1に送出する。したがって入ハイウェイHW1上のデー
タ速度は各入線#1〜#N上でのデータ速度のN倍とな
る。
ま時分割多重部121の入線#1〜#Nにそれぞれパケ
ットP(1)〜P(N)が入力されているものとする。
各パケットP(1)〜P(N)は伝送情報T・INFと
ルーチングヘッダRHとからなる。時分割多重部121
はこれらパケットP(1)〜P(N)を時分割多重して
時間的に直列なデータ列に並べ変えて入ハイウェイHW
1に送出する。したがって入ハイウェイHW1上のデー
タ速度は各入線#1〜#N上でのデータ速度のN倍とな
る。
【0079】これらの各パケットP(1)〜P(N)は
RAM122に順次に記憶されていく。この際のRAM
122に対するアドレス指定は空きアドレスメモリ12
4から順次に読み出されるアドレスを書込みアドレスと
することにより行われる。空きアドレスメモリ124か
ら読み出されたアドレスはRAM122に送られると同
時に、アドレス分配部126を介してFIFOメモリ1
25(1)〜125(M)の一つに格納される。
RAM122に順次に記憶されていく。この際のRAM
122に対するアドレス指定は空きアドレスメモリ12
4から順次に読み出されるアドレスを書込みアドレスと
することにより行われる。空きアドレスメモリ124か
ら読み出されたアドレスはRAM122に送られると同
時に、アドレス分配部126を介してFIFOメモリ1
25(1)〜125(M)の一つに格納される。
【0080】すなわち、ルーチングヘッダコピー部12
8は入ハイウェイHW1上の各パケットP(1)〜P
(N)のルーチングヘッダRHを読み取り、このルーチ
ングヘッダRHによって当該パケットが出線#1〜#M
の何れに出力されるべきかを識別する。そしてそのルー
チングヘッダRHを用いてアドレス分配部126を切換
え制御し、空きアドレスメモリ124から送られてきた
アドレスを、RAM122の当該アドレス位置に記憶さ
れるパケットが送出されるべき出線に対応するFIFO
メモリ125に格納する。
8は入ハイウェイHW1上の各パケットP(1)〜P
(N)のルーチングヘッダRHを読み取り、このルーチ
ングヘッダRHによって当該パケットが出線#1〜#M
の何れに出力されるべきかを識別する。そしてそのルー
チングヘッダRHを用いてアドレス分配部126を切換
え制御し、空きアドレスメモリ124から送られてきた
アドレスを、RAM122の当該アドレス位置に記憶さ
れるパケットが送出されるべき出線に対応するFIFO
メモリ125に格納する。
【0081】例えば入線#1に入力されたパケットP
(1)の送出先が出線#2である場合、当該パケットP
(1)は空きアドレスメモリ124からのアドレスで指
定されるRAM122のアドレス位置に書き込まれ、同
時にそのアドレスはルーチングヘッダコピー部128お
よびアドレス分配部126の制御によって、当該パケッ
トP(1)の送出先である出線#2対応のFIFOメモ
リ125(2)に振り分けられて格納される。出線#2
へ送出されるべきパケットが同時に複数個存在して衝突
を起こしている場合はFIFOメモリ125(2)にそ
の複数個のアドレスが格納されることになる。
(1)の送出先が出線#2である場合、当該パケットP
(1)は空きアドレスメモリ124からのアドレスで指
定されるRAM122のアドレス位置に書き込まれ、同
時にそのアドレスはルーチングヘッダコピー部128お
よびアドレス分配部126の制御によって、当該パケッ
トP(1)の送出先である出線#2対応のFIFOメモ
リ125(2)に振り分けられて格納される。出線#2
へ送出されるべきパケットが同時に複数個存在して衝突
を起こしている場合はFIFOメモリ125(2)にそ
の複数個のアドレスが格納されることになる。
【0082】このようにしてRAM122には入力され
たパケットP(1)〜P(N)が順次に格納され、同時
に、これらパケットP(1)〜P(N)が格納されてい
るRAM122のアドレス情報が、各パケットP(1)
〜P(N)の送出先の出線対応の出線用アドレスFIF
Oメモリ125に格納される。RAM122に格納され
たパケットP(1)〜P(N)の読出しは、アドレス選
択部127がクロック源129からのクロックによるタ
イミングで、FIFOメモリ125(1)〜125
(M)をその順序で逐次に選択してそれに格納されたア
ドレスを読み出し、それをRAM122に読出しアドレ
スとして与えることによって行われる。これによりRA
M122から出ハイウェイHW2を介して時分割多重分
離部123に順次にパケットが送出されることとなる。
このアドレス選択部127で選択されたアドレスは同時
に、空きアドレスメモリ124に送られて格納され、R
AM122へのパケットの書込みアドレスとして再び使
用される。
たパケットP(1)〜P(N)が順次に格納され、同時
に、これらパケットP(1)〜P(N)が格納されてい
るRAM122のアドレス情報が、各パケットP(1)
〜P(N)の送出先の出線対応の出線用アドレスFIF
Oメモリ125に格納される。RAM122に格納され
たパケットP(1)〜P(N)の読出しは、アドレス選
択部127がクロック源129からのクロックによるタ
イミングで、FIFOメモリ125(1)〜125
(M)をその順序で逐次に選択してそれに格納されたア
ドレスを読み出し、それをRAM122に読出しアドレ
スとして与えることによって行われる。これによりRA
M122から出ハイウェイHW2を介して時分割多重分
離部123に順次にパケットが送出されることとなる。
このアドレス選択部127で選択されたアドレスは同時
に、空きアドレスメモリ124に送られて格納され、R
AM122へのパケットの書込みアドレスとして再び使
用される。
【0083】時分割多重分離部123は、例えばFIF
Oメモリ125(1)からのアドレスで読み出したパケ
ットは出線#1へ、FIFOメモリ125(2)からの
アドレスで読み出したパケットは出線#2へ、…FIF
Oメモリ125(k)からのアドレスで読み出したパケ
ットは出線#kへというように、入力されたパケットを
順次にその出線#1〜#Mに振り分ける。これにより入
線#1〜#Nに入力されたパケットP(1)〜P(N)
はそれぞれのルーチングヘッダRHで指定される送出先
出線に送られることとなる。
Oメモリ125(1)からのアドレスで読み出したパケ
ットは出線#1へ、FIFOメモリ125(2)からの
アドレスで読み出したパケットは出線#2へ、…FIF
Oメモリ125(k)からのアドレスで読み出したパケ
ットは出線#kへというように、入力されたパケットを
順次にその出線#1〜#Mに振り分ける。これにより入
線#1〜#Nに入力されたパケットP(1)〜P(N)
はそれぞれのルーチングヘッダRHで指定される送出先
出線に送られることとなる。
【0084】かくして、図29および図30によれば、
自己ルーチング通話路を構成するに必要なメモリ手段
は、パケットを格納するためのRAM等のメモリと、R
AMの空きアドレスを格納するための空きアドレスメモ
リと、RAMの読出しアドレスを格納するための出線の
数分の出線用アドレスメモリ125とでよい。この結
果、自己ルーチング通話路の入線数および出線数が増大
した場合にも、必要なメモリ手段の数を大幅に削減する
ことができる。この効果は入線および出線の数が増加す
ればするほど顕著となる。また空きアドレスメモリ12
4および出線用アドレスメモリ125はRAM122の
アドレスを記憶する分だけの小容量のもので構成でき
る。さらにまたパケット情報を記憶するRAM122の
使用効率を高くすることができる。なお、RAMの容量
が非常に大きいときは空きアドレスメモリ124は不要
である。
自己ルーチング通話路を構成するに必要なメモリ手段
は、パケットを格納するためのRAM等のメモリと、R
AMの空きアドレスを格納するための空きアドレスメモ
リと、RAMの読出しアドレスを格納するための出線の
数分の出線用アドレスメモリ125とでよい。この結
果、自己ルーチング通話路の入線数および出線数が増大
した場合にも、必要なメモリ手段の数を大幅に削減する
ことができる。この効果は入線および出線の数が増加す
ればするほど顕著となる。また空きアドレスメモリ12
4および出線用アドレスメモリ125はRAM122の
アドレスを記憶する分だけの小容量のもので構成でき
る。さらにまたパケット情報を記憶するRAM122の
使用効率を高くすることができる。なお、RAMの容量
が非常に大きいときは空きアドレスメモリ124は不要
である。
【0085】次に自己ルーチング通話路の第3実施例に
ついて説明する。この第3実施例の意図するところは、
前述の第2実施例と同様、メモリ手段の数を減らすこと
にある。図31は自己ルーチング通話路の第3実施例の
原理ブロック図である。図31において、131は自己
ルーチング通話路で、この自己ルーチング通話路131
はN本の入線132とN本の出線ハイウェイ133とを
もっている。
ついて説明する。この第3実施例の意図するところは、
前述の第2実施例と同様、メモリ手段の数を減らすこと
にある。図31は自己ルーチング通話路の第3実施例の
原理ブロック図である。図31において、131は自己
ルーチング通話路で、この自己ルーチング通話路131
はN本の入線132とN本の出線ハイウェイ133とを
もっている。
【0086】134は記憶手段で、この記憶手段134
はN本の入線132のそれぞれに対応して設けられてい
る。また、記憶手段134の出力線はラッチ群135を
介してN本の出線133に接続されている。そして、こ
の記憶手段134は入線の伝送速度のN+1倍の速度で
動作するメモリである。136は制御手段で、この制御
手段136は記憶手段134への書き込みおよび読み出
しを制御するものである。すなわち、この制御手段13
6によって、記憶手段134が、入線伝送速度のN+1
倍の速度で動作せしめられるとともに、N+1倍の速度
のうちの1つのフェーズで書き込まれ、残りのNフェー
ズでN本の出線133側へ読み出されるように入線13
2の入力情報から制御手段136がルーチングヘッダを
検出して、入線伝送速度のN+1倍の速度で記憶手段1
34を動作させながらアドレスを指定して記憶手段13
4への書き込みおよび読み出しを行うが、このとき記憶
手段134はN+1倍の速度のうちの1つのフェーズで
書き込まれ、残りのNフェーズでN本の出線133側へ
読み出される。出線133側へ読み出された伝送情報は
適宜ラッチ群135でラッチされながら出力されてい
く。
はN本の入線132のそれぞれに対応して設けられてい
る。また、記憶手段134の出力線はラッチ群135を
介してN本の出線133に接続されている。そして、こ
の記憶手段134は入線の伝送速度のN+1倍の速度で
動作するメモリである。136は制御手段で、この制御
手段136は記憶手段134への書き込みおよび読み出
しを制御するものである。すなわち、この制御手段13
6によって、記憶手段134が、入線伝送速度のN+1
倍の速度で動作せしめられるとともに、N+1倍の速度
のうちの1つのフェーズで書き込まれ、残りのNフェー
ズでN本の出線133側へ読み出されるように入線13
2の入力情報から制御手段136がルーチングヘッダを
検出して、入線伝送速度のN+1倍の速度で記憶手段1
34を動作させながらアドレスを指定して記憶手段13
4への書き込みおよび読み出しを行うが、このとき記憶
手段134はN+1倍の速度のうちの1つのフェーズで
書き込まれ、残りのNフェーズでN本の出線133側へ
読み出される。出線133側へ読み出された伝送情報は
適宜ラッチ群135でラッチされながら出力されてい
く。
【0087】図32は図31の要部に現れる信号波形を
示すタイムチャートであり、上欄より、入力情報、出力
情報、アドレス制御信号AD、書込み制御信号WEおよ
び読み出し制御信号REを示す。図33は図31の第3
実施例を実現する具体例を示す回路図であり、この図3
3において、131は自己ルーチング通話路で、この自
己ルーチング通話路131はN本の入線132とN本の
出線133とをもっている。
示すタイムチャートであり、上欄より、入力情報、出力
情報、アドレス制御信号AD、書込み制御信号WEおよ
び読み出し制御信号REを示す。図33は図31の第3
実施例を実現する具体例を示す回路図であり、この図3
3において、131は自己ルーチング通話路で、この自
己ルーチング通話路131はN本の入線132とN本の
出線133とをもっている。
【0088】134は記憶手段としてのバッファメモリ
で、このバッファメモリ134はN本の入線132のそ
れぞれに対応して設けられている。また、バッファメモ
リ134の出力線はラッチ群135を介してN本の出線
133に接続されている。そして、このバッファメモリ
134は入線の伝送速度のN+1倍の速度で動作するよ
うになっている。
で、このバッファメモリ134はN本の入線132のそ
れぞれに対応して設けられている。また、バッファメモ
リ134の出力線はラッチ群135を介してN本の出線
133に接続されている。そして、このバッファメモリ
134は入線の伝送速度のN+1倍の速度で動作するよ
うになっている。
【0089】ラッチ群135は各バッファメモリ134
に対応してN個設けられており、更に各ラッチ群135
はN個のラッチ(フリップフロップ)139を有してい
る。136は制御手段としてのバッファメモリコントロ
ーラで、このバッファメモリコントローラ136は、バ
ッファメモリ134への書き込みおよび読み出しを制御
するとともに、各ラッチ139のラッチ状態をも制御す
るものである。
に対応してN個設けられており、更に各ラッチ群135
はN個のラッチ(フリップフロップ)139を有してい
る。136は制御手段としてのバッファメモリコントロ
ーラで、このバッファメモリコントローラ136は、バ
ッファメモリ134への書き込みおよび読み出しを制御
するとともに、各ラッチ139のラッチ状態をも制御す
るものである。
【0090】137はルーチングヘッダ検出回路で、こ
のルーチングヘッダ検出回路137は、入線132の入
力情報例えばパケットからルーチングヘッダRHを検出
してこのルーチングヘッダRHをバッファメモリコント
ローラ136へ出力するとともに、伝送情報をバッファ
メモリ134へ出力するようになっている。上述の構成
により、入線132の入力情報からルーチングヘッダ検
出回路137がルーチングヘッダRHを検出して、この
ルーチングヘッダRHをバッファメモリコントローラ1
36へ入力する。このとき、ルーチングヘッダ検出回路
137からは伝送情報がバッファメモリ134側へ送ら
れている。
のルーチングヘッダ検出回路137は、入線132の入
力情報例えばパケットからルーチングヘッダRHを検出
してこのルーチングヘッダRHをバッファメモリコント
ローラ136へ出力するとともに、伝送情報をバッファ
メモリ134へ出力するようになっている。上述の構成
により、入線132の入力情報からルーチングヘッダ検
出回路137がルーチングヘッダRHを検出して、この
ルーチングヘッダRHをバッファメモリコントローラ1
36へ入力する。このとき、ルーチングヘッダ検出回路
137からは伝送情報がバッファメモリ134側へ送ら
れている。
【0091】バッファメモリコントローラ136は、入
線の伝送速度のN+1倍の速度で記憶手段134を動作
させながらアドレス制御信号ADによりアドレスを指定
して更には書き込み制御信号WEおよび読み出し制御信
号REによりバッファメモリ134への書き込みおよび
読み出しをそれぞれ行うが、このときバッファメモリコ
ントローラ136は、ルーチングヘッダRHを見て、バ
ッファメモリ134をN+1倍の速度のうちの1つのフ
ェーズで書き込み、残りのNフェーズでN本の出線13
3側へ読み出すように制御する。
線の伝送速度のN+1倍の速度で記憶手段134を動作
させながらアドレス制御信号ADによりアドレスを指定
して更には書き込み制御信号WEおよび読み出し制御信
号REによりバッファメモリ134への書き込みおよび
読み出しをそれぞれ行うが、このときバッファメモリコ
ントローラ136は、ルーチングヘッダRHを見て、バ
ッファメモリ134をN+1倍の速度のうちの1つのフ
ェーズで書き込み、残りのNフェーズでN本の出線13
3側へ読み出すように制御する。
【0092】また、同時に、バッファメモリコントロー
ラ136は、ラッチ139へもラッチ制御信号CLKij
(i,jはいずれも1〜N)を出力する。これにより、
出線133側へ読み出された出力情報は適宜ラッチ群1
35でラッチされながら所要の出線133に出力されて
いく。図34は図33の要部に現れる信号波形を示すタ
イムチャートであり、上欄より、入力情報、出力情報、
アドレス制御信号AD、書き込み制御信号WE、読み出
し制御信号RE、ラッチ制御信号CLK11,CLK12,
CLK13…,CLK1nのタイムチャートを示す。
ラ136は、ラッチ139へもラッチ制御信号CLKij
(i,jはいずれも1〜N)を出力する。これにより、
出線133側へ読み出された出力情報は適宜ラッチ群1
35でラッチされながら所要の出線133に出力されて
いく。図34は図33の要部に現れる信号波形を示すタ
イムチャートであり、上欄より、入力情報、出力情報、
アドレス制御信号AD、書き込み制御信号WE、読み出
し制御信号RE、ラッチ制御信号CLK11,CLK12,
CLK13…,CLK1nのタイムチャートを示す。
【0093】なお、図34においては、書き込み制御信
号WEおよび読み出し制御信号REがLレベルでイネー
ブルになっており、ラッチ制御信号(クロック)CLK
ijがHレベルでデータラッチになる。また、ラッチ制御
信号はそれぞれ位相が1クロックずつ異なっている。こ
のようにして、各入線対応にバッファメモリ134を設
け、このバッファメモリ134を入線(出線)の伝送速
度のN+1倍の速度で動作させるとともに、このN+1
倍の速度のうちの1つのフェーズで書き込み、残りのN
フェーズでN本の出線133側へ読み出すように構成し
ているので、メモリ(図7のFIFOメモリFMに相当
するメモリ)の数を1/Nに減少でき、これにより回路
規模も小さくできる。
号WEおよび読み出し制御信号REがLレベルでイネー
ブルになっており、ラッチ制御信号(クロック)CLK
ijがHレベルでデータラッチになる。また、ラッチ制御
信号はそれぞれ位相が1クロックずつ異なっている。こ
のようにして、各入線対応にバッファメモリ134を設
け、このバッファメモリ134を入線(出線)の伝送速
度のN+1倍の速度で動作させるとともに、このN+1
倍の速度のうちの1つのフェーズで書き込み、残りのN
フェーズでN本の出線133側へ読み出すように構成し
ているので、メモリ(図7のFIFOメモリFMに相当
するメモリ)の数を1/Nに減少でき、これにより回路
規模も小さくできる。
【0094】次に自己ルーチング通話路の第4実施例に
ついて説明する。この第4実施例の意図するところは、
前述の第2実施例と同様、メモリ手段の数を減らすこと
にある。図35は自己ルーチング通話路の第4実施例の
原理ブロック図である。図35において、141は自己
ルーチング通話路で、この自己ルーチング通話路装置1
41はN本の入線132とN本の出線133とをもって
いる。
ついて説明する。この第4実施例の意図するところは、
前述の第2実施例と同様、メモリ手段の数を減らすこと
にある。図35は自己ルーチング通話路の第4実施例の
原理ブロック図である。図35において、141は自己
ルーチング通話路で、この自己ルーチング通話路装置1
41はN本の入線132とN本の出線133とをもって
いる。
【0095】144は記憶手段で、この記憶手段144
はN本の出線133のそれぞれに対応して設けられてい
る。そして、この記憶手段144は入線の伝送速度のN
+1倍の速度で動作するメモリである。145は速度変
換手段で、この速度変換手段145は入力情報をN+1
倍の速度に変換するものである。
はN本の出線133のそれぞれに対応して設けられてい
る。そして、この記憶手段144は入線の伝送速度のN
+1倍の速度で動作するメモリである。145は速度変
換手段で、この速度変換手段145は入力情報をN+1
倍の速度に変換するものである。
【0096】146は制御手段で、この制御手段146
は速度変換手段145を制御したり、セレクタ(SE
L)147を制御したり、記憶手段134への書き込み
および読み出しを制御したりするものである。すなわ
ち、この制御手段136によって、記憶手段134が、
入線伝送速度のN+1倍の速度で動作せしめられるとと
もに、N+1倍の速度のうちのNフェーズで該N本の入
線の情報が時分割で書き込まれ、残りの1フェーズで出
線133側へ読み出されるように制御される。
は速度変換手段145を制御したり、セレクタ(SE
L)147を制御したり、記憶手段134への書き込み
および読み出しを制御したりするものである。すなわ
ち、この制御手段136によって、記憶手段134が、
入線伝送速度のN+1倍の速度で動作せしめられるとと
もに、N+1倍の速度のうちのNフェーズで該N本の入
線の情報が時分割で書き込まれ、残りの1フェーズで出
線133側へ読み出されるように制御される。
【0097】セレクタ147は速度変換手段145から
の入力情報を出線対応の記憶手段144へ適宜振り分け
るものである。148はORゲートで、このORゲート
148によって制御手段146からの書き込み制御信号
が記憶手段144へ供給される。入線132の入力情報
を、速度変換手段145が入線の伝送速度のN+1倍の
速度に変換するが、制御手段146は入力情報からルー
チングヘッダを検出して、制御信号VCKi (iは1〜
n)を速度変換手段145へ送り、これにより速度変換
手段145から入力情報が記憶手段144側へ送り出さ
れる。
の入力情報を出線対応の記憶手段144へ適宜振り分け
るものである。148はORゲートで、このORゲート
148によって制御手段146からの書き込み制御信号
が記憶手段144へ供給される。入線132の入力情報
を、速度変換手段145が入線の伝送速度のN+1倍の
速度に変換するが、制御手段146は入力情報からルー
チングヘッダを検出して、制御信号VCKi (iは1〜
n)を速度変換手段145へ送り、これにより速度変換
手段145から入力情報が記憶手段144側へ送り出さ
れる。
【0098】また、制御手段146はセレクタ147へ
制御信号SCKi を送ることにより、セレクタ147を
適宜切り替えて速度変換手段145からの入力情報を所
望の記憶手段144へ送出する。このとき同時に制御手
段146から出力される書き込み用制御信号WCK
ij(i,jはそれぞれ1〜n)は次のようなタイミング
で記憶手段144へ書き込みおよび読み出しを行う。す
なわち、N+1倍の速度のうちのNフェーズでN本の入
線132に対して時分割で書き込みが行われ、残りの1
フェーズで出線133側への読み出しが行われる。
制御信号SCKi を送ることにより、セレクタ147を
適宜切り替えて速度変換手段145からの入力情報を所
望の記憶手段144へ送出する。このとき同時に制御手
段146から出力される書き込み用制御信号WCK
ij(i,jはそれぞれ1〜n)は次のようなタイミング
で記憶手段144へ書き込みおよび読み出しを行う。す
なわち、N+1倍の速度のうちのNフェーズでN本の入
線132に対して時分割で書き込みが行われ、残りの1
フェーズで出線133側への読み出しが行われる。
【0099】図36は図35の要部の信号波形を示すタ
イムチャートであり、速度変換用制御信号VCKi 、セ
レクタ制御信号SCKi 、書き込み制御信号WCKijお
よび読み出し制御信号RCKi のタイムチャートが示さ
れている。なお、#1〜#Nは各入線の番号に対応して
いる。図37は図35の第4実施例を実現する具体例を
示す回路図であり、この図37において、141は自己
ルーチング通話路で、この自己ルーチング通話路141
はN本の入線132とN本の出線133とをもってい
る。
イムチャートであり、速度変換用制御信号VCKi 、セ
レクタ制御信号SCKi 、書き込み制御信号WCKijお
よび読み出し制御信号RCKi のタイムチャートが示さ
れている。なお、#1〜#Nは各入線の番号に対応して
いる。図37は図35の第4実施例を実現する具体例を
示す回路図であり、この図37において、141は自己
ルーチング通話路で、この自己ルーチング通話路141
はN本の入線132とN本の出線133とをもってい
る。
【0100】144は記憶手段としてのバッファメモリ
で、このバッファメモリ144はN本の出線133のそ
れぞれに対応して設けられている。また、各バッファメ
モリ14はFIFOメモリとして構成されている。そし
て、このバッファメモリ144は入線の伝送速度のN+
1倍の速度で動作するようになっている。145は速度
変換装置で、この速度変換装置145は入力情報をN+
1倍の速度に変換するものである。
で、このバッファメモリ144はN本の出線133のそ
れぞれに対応して設けられている。また、各バッファメ
モリ14はFIFOメモリとして構成されている。そし
て、このバッファメモリ144は入線の伝送速度のN+
1倍の速度で動作するようになっている。145は速度
変換装置で、この速度変換装置145は入力情報をN+
1倍の速度に変換するものである。
【0101】146は制御装置で、この制御装置146
は速度変換装置145を制御したり、セレクタ147を
制御したり、バッファメモリ144への書き込みおよび
読み出しを制御したりするものである。147はセレク
タで、このセレクタ147は制御装置146からのセレ
クタ制御信号SCKi を受けて速度変換装置145から
の伝送情報T・INFを出線対応の所望のバッファメモ
リ144へ適宜振り分けるものである。
は速度変換装置145を制御したり、セレクタ147を
制御したり、バッファメモリ144への書き込みおよび
読み出しを制御したりするものである。147はセレク
タで、このセレクタ147は制御装置146からのセレ
クタ制御信号SCKi を受けて速度変換装置145から
の伝送情報T・INFを出線対応の所望のバッファメモ
リ144へ適宜振り分けるものである。
【0102】148はORゲートで、このORゲート1
48によって制御装置146からの書き込み制御信号W
CKijがバッファメモリ144へ供給される。149は
ルーチングヘッダ検出回路で、このルーチングヘッダ検
出回路149は、入線132の入力情報例えばパケット
からルーチングヘッダRHを検出してこのルーチングヘ
ッダRHを制御装置146へ出力するとともに、伝送情
報を速度変換装置145へ出力するようになっている。
48によって制御装置146からの書き込み制御信号W
CKijがバッファメモリ144へ供給される。149は
ルーチングヘッダ検出回路で、このルーチングヘッダ検
出回路149は、入線132の入力情報例えばパケット
からルーチングヘッダRHを検出してこのルーチングヘ
ッダRHを制御装置146へ出力するとともに、伝送情
報を速度変換装置145へ出力するようになっている。
【0103】150はラッチ(フリップフロップ)で、
このラッチ150はデータを元の入線速度に戻して出線
へ送出するために使用される。上述の構成により、入線
132の入力情報からルーチングヘッダ検出回路149
がルーチングヘッダRHを検出して、このルーチングヘ
ッダRHを制御装置146へ入力する。このとき、ルー
チングヘッダ検出回路149からは伝送情報が速度変換
装置145側へ送られている。
このラッチ150はデータを元の入線速度に戻して出線
へ送出するために使用される。上述の構成により、入線
132の入力情報からルーチングヘッダ検出回路149
がルーチングヘッダRHを検出して、このルーチングヘ
ッダRHを制御装置146へ入力する。このとき、ルー
チングヘッダ検出回路149からは伝送情報が速度変換
装置145側へ送られている。
【0104】そして、この速度変換装置145は伝送情
報を入線の伝送速度のN+1倍の速度に変換する。ま
た、制御装置146はルーチングヘッダRHを受け取
り、入力情報の出力先を見て、出力先の出線に対応する
バッファメモリ144にスイッチするように、セレクタ
147をセレクタ制御信号SCKi (iは1〜n)で制
御し、更に速度変換装置145から伝送情報を読み出す
クロックVCKi 、N個のバッファメモリ144をシェ
アーして書き込むためのクロックWCKij(i,jはそ
れぞれ1〜n)、およびバッファメモリ144から読み
出すためのクロックRCKi を制御する。
報を入線の伝送速度のN+1倍の速度に変換する。ま
た、制御装置146はルーチングヘッダRHを受け取
り、入力情報の出力先を見て、出力先の出線に対応する
バッファメモリ144にスイッチするように、セレクタ
147をセレクタ制御信号SCKi (iは1〜n)で制
御し、更に速度変換装置145から伝送情報を読み出す
クロックVCKi 、N個のバッファメモリ144をシェ
アーして書き込むためのクロックWCKij(i,jはそ
れぞれ1〜n)、およびバッファメモリ144から読み
出すためのクロックRCKi を制御する。
【0105】このとき制御装置146からは次のような
タイミングでバッファメモリ144への書込みおよび読
出しを行う。すなわち、N+1倍の速度のうちのNフェ
ーズでN本の入線132の情報を時分割で書き込みを行
い、残りの1フェーズで出線133側へ読み出す。そし
て、出線133側へ読み出された出力情報はクロックR
CKi に同期して作動しているラッチ150でラッチさ
れながらもとの入線の伝送速度に戻されて所要の出線1
33に出力されていく。図36を参照すると、書込み用
クロックWCKijの立ち上がりで、バッファメモリ14
4に書き込まれ、読み出し用クロックRCKi の立ち上
がりで、バッファメモリ144から読み出されるととも
に、ラッチ150にてラッチされるようになっている。
タイミングでバッファメモリ144への書込みおよび読
出しを行う。すなわち、N+1倍の速度のうちのNフェ
ーズでN本の入線132の情報を時分割で書き込みを行
い、残りの1フェーズで出線133側へ読み出す。そし
て、出線133側へ読み出された出力情報はクロックR
CKi に同期して作動しているラッチ150でラッチさ
れながらもとの入線の伝送速度に戻されて所要の出線1
33に出力されていく。図36を参照すると、書込み用
クロックWCKijの立ち上がりで、バッファメモリ14
4に書き込まれ、読み出し用クロックRCKi の立ち上
がりで、バッファメモリ144から読み出されるととも
に、ラッチ150にてラッチされるようになっている。
【0106】また、書込み用クロックWCK11〜WCK
1n,(…,WCKn1〜WCKnn)はそれぞれ位相が1ク
ロックずつ異なっている。このようにして、出線対応に
バッファメモリ144を設け、このバッファメモリ14
4を入線(出線)の伝送速度のN+1倍の速度で動作さ
せるとともに、N+1倍の速度のうちのNフェーズで、
N本の入線132の情報を時分割で書き込み、残りの1
フェーズで出線側へ読み出すように構成しているので、
図7のFIFOメモリに相当するメモリの数を1/Nに
減少でき、これにより回路規模も小さくできる。
1n,(…,WCKn1〜WCKnn)はそれぞれ位相が1ク
ロックずつ異なっている。このようにして、出線対応に
バッファメモリ144を設け、このバッファメモリ14
4を入線(出線)の伝送速度のN+1倍の速度で動作さ
せるとともに、N+1倍の速度のうちのNフェーズで、
N本の入線132の情報を時分割で書き込み、残りの1
フェーズで出線側へ読み出すように構成しているので、
図7のFIFOメモリに相当するメモリの数を1/Nに
減少でき、これにより回路規模も小さくできる。
【0107】次に自己ルーチング通話路の第5実施例に
ついて説明する。この第5実施例の意図するところは、
前述の第2実施例と同様、メモリ手段の数を減らすこと
にある。図38は自己ルーチング通話路の第5実施例の
原理ブロック図である。第5実施例にかかる自己ルーチ
ング通話路は、複数の入線と複数の出線とを有し、入線
から入力されたルーチングヘッダを含む入力情報を、そ
のルーチングヘッダに対応した出線に送出するものであ
って、各入線対応に設けられて入力された入力情報をそ
れぞれ一時蓄積する複数の蓄積回路151〜153、そ
の出力信号及び制御信号に応じて、複数の蓄積回路15
1〜153の出力端と複数の出線との間を空間的に接続
する切換え回路154、複数の蓄積回路151〜153
に蓄積される入力情報例えばパケットのルーチングヘッ
ダがそれぞれ並列にアドレス入力として導かれ、そのア
ドレスに対応したデータとして複数の蓄積回路151〜
153に送出される送出許可信号と切換え回路154に
送出される制御信号とを保持する記憶回路155を具備
する。
ついて説明する。この第5実施例の意図するところは、
前述の第2実施例と同様、メモリ手段の数を減らすこと
にある。図38は自己ルーチング通話路の第5実施例の
原理ブロック図である。第5実施例にかかる自己ルーチ
ング通話路は、複数の入線と複数の出線とを有し、入線
から入力されたルーチングヘッダを含む入力情報を、そ
のルーチングヘッダに対応した出線に送出するものであ
って、各入線対応に設けられて入力された入力情報をそ
れぞれ一時蓄積する複数の蓄積回路151〜153、そ
の出力信号及び制御信号に応じて、複数の蓄積回路15
1〜153の出力端と複数の出線との間を空間的に接続
する切換え回路154、複数の蓄積回路151〜153
に蓄積される入力情報例えばパケットのルーチングヘッ
ダがそれぞれ並列にアドレス入力として導かれ、そのア
ドレスに対応したデータとして複数の蓄積回路151〜
153に送出される送出許可信号と切換え回路154に
送出される制御信号とを保持する記憶回路155を具備
する。
【0108】各入線に入力された入力情報は蓄積回路1
51〜153に一時的に保持される。これら入力情報中
のルーチングヘッダRHが並列的に取り出されてアドレ
ス入力として記憶回路155に与えられる。記憶回路1
55はそのアドレス対応に送出許可信号と制御信号とを
保持しており、それらをそれぞれ蓄積回路151〜15
3と切り換え回路154とに送出する。入力情報が衝突
を生じた場合は送出許可信号によって、衝突を起こして
いる複数の蓄積回路のうちの一つが選択されてその蓄積
するデータブロックが送出され、一方、制御信号によっ
て切換え回路154が切り換えられてその選択された入
力情報を、そのルーチングヘッダに対応した出線に送出
する。かかる操作を順次に繰り返して衝突を起こした入
力情報を時間的に分けて順次に同一出線に送出する。
51〜153に一時的に保持される。これら入力情報中
のルーチングヘッダRHが並列的に取り出されてアドレ
ス入力として記憶回路155に与えられる。記憶回路1
55はそのアドレス対応に送出許可信号と制御信号とを
保持しており、それらをそれぞれ蓄積回路151〜15
3と切り換え回路154とに送出する。入力情報が衝突
を生じた場合は送出許可信号によって、衝突を起こして
いる複数の蓄積回路のうちの一つが選択されてその蓄積
するデータブロックが送出され、一方、制御信号によっ
て切換え回路154が切り換えられてその選択された入
力情報を、そのルーチングヘッダに対応した出線に送出
する。かかる操作を順次に繰り返して衝突を起こした入
力情報を時間的に分けて順次に同一出線に送出する。
【0109】図39は図38の第5実施例を実現する具
体例を示す回路図であり、この自己ルーチング通話路は
入出力数が4×4のものを例示している。図中、132
(1)〜132(4)は入線、162(1)〜162
(4)はFIFOメモリにより構成される伝送情報バッ
ファ、163(1)〜163(4)はFIFOメモリに
より構成されるルーチングヘッダバッファ、164
(1)〜164(4)はルーチングヘッダレジスタ、1
65はアービトレーションメモリ、166はマトリクス
スイッチ、133(1)〜133(4)は出線、168
は送出許可線、169は制御線である。
体例を示す回路図であり、この自己ルーチング通話路は
入出力数が4×4のものを例示している。図中、132
(1)〜132(4)は入線、162(1)〜162
(4)はFIFOメモリにより構成される伝送情報バッ
ファ、163(1)〜163(4)はFIFOメモリに
より構成されるルーチングヘッダバッファ、164
(1)〜164(4)はルーチングヘッダレジスタ、1
65はアービトレーションメモリ、166はマトリクス
スイッチ、133(1)〜133(4)は出線、168
は送出許可線、169は制御線である。
【0110】入線132(1)〜132(4)には図4
に示されるようなフォーマットの入力情報が入力され
る。この入力情報はルーチングヘッダと伝送情報T・I
NFとからなり、ルーチングヘッダは出線133(1)
〜133(4)の一つを送出先として指定するものであ
り、したがって2ビットの情報からなる。伝送情報バッ
ファ162(1)〜162(4)は図4に図示の入力情
報を複数個順次に記憶できるものであり、ルーチングヘ
ッダバッファ163(1)〜163(4)は図4に図示
の入力情報のうちのルーチングヘッダRHのみを複数個
順次に記憶できる。ルーチングヘッダレジスタ164
(1)〜164(4)は、ルーチングヘッダバッファ1
63(1)〜163(4)に蓄積されているルーチング
ヘッダを一つずつ取り出して一時的に保持するものであ
り、ルーチングヘッダレジスタ164(1)〜164
(4)の出力は並列的にアービトレーションメモリ16
5のアドレス入力に導かれる。各ルーチングヘッダレジ
スタ164(1)〜164(4)の出力はそれぞれ2ビ
ットとなっている。
に示されるようなフォーマットの入力情報が入力され
る。この入力情報はルーチングヘッダと伝送情報T・I
NFとからなり、ルーチングヘッダは出線133(1)
〜133(4)の一つを送出先として指定するものであ
り、したがって2ビットの情報からなる。伝送情報バッ
ファ162(1)〜162(4)は図4に図示の入力情
報を複数個順次に記憶できるものであり、ルーチングヘ
ッダバッファ163(1)〜163(4)は図4に図示
の入力情報のうちのルーチングヘッダRHのみを複数個
順次に記憶できる。ルーチングヘッダレジスタ164
(1)〜164(4)は、ルーチングヘッダバッファ1
63(1)〜163(4)に蓄積されているルーチング
ヘッダを一つずつ取り出して一時的に保持するものであ
り、ルーチングヘッダレジスタ164(1)〜164
(4)の出力は並列的にアービトレーションメモリ16
5のアドレス入力に導かれる。各ルーチングヘッダレジ
スタ164(1)〜164(4)の出力はそれぞれ2ビ
ットとなっている。
【0111】アービトレーションメモリ165には各ア
ドレス対応に1ワードのデータが記憶されており、この
1ワードの内容は4ビットの情報送出許可信号と16ビ
ットのクロスポイント制御信号とからなる。情報送出許
可信号は伝送情報バッファ162(1)〜162(4)
にそれぞれ1ビットずつ割り当てられるものであって、
バッファ162(1)〜162(4)がマトリクススイ
ッチ166に、その保持する伝送情報を送出してよいか
否かを決定する情報である。送出許可の時は“1”、不
許可の時は“0”が設定される。これら情報送出許可信
号は送出許可線168を介してバッファ162(1)〜
162(4)のイネーブル端子に送られる。クロスポイ
ント制御情報はマトリクススイッチ166の入出力間の
接続を制御するものであり、制御線169を介してマト
リクススイッチ166の制御端子に送出される。アービ
トレーションメモリ165には出線数(M)の入線数
(N)乗のワード数(MN )が格納されている。
ドレス対応に1ワードのデータが記憶されており、この
1ワードの内容は4ビットの情報送出許可信号と16ビ
ットのクロスポイント制御信号とからなる。情報送出許
可信号は伝送情報バッファ162(1)〜162(4)
にそれぞれ1ビットずつ割り当てられるものであって、
バッファ162(1)〜162(4)がマトリクススイ
ッチ166に、その保持する伝送情報を送出してよいか
否かを決定する情報である。送出許可の時は“1”、不
許可の時は“0”が設定される。これら情報送出許可信
号は送出許可線168を介してバッファ162(1)〜
162(4)のイネーブル端子に送られる。クロスポイ
ント制御情報はマトリクススイッチ166の入出力間の
接続を制御するものであり、制御線169を介してマト
リクススイッチ166の制御端子に送出される。アービ
トレーションメモリ165には出線数(M)の入線数
(N)乗のワード数(MN )が格納されている。
【0112】以下、通話路の動作を説明する。各入線1
32(1)〜132(4)に入力された入力情報は伝送
情報バッファ162(1)〜162(4)にそれぞれ格
納されるとともに、そのルーチングヘッダがルーチング
ヘッダバッファ163(1)〜163(4)に格納され
る。このルーチングヘッダは順次にルーチングヘッダバ
ッファ163(1)〜163(4)から読み出されてル
ーチングヘッダレジスタ164(1)〜164(4)に
一時格納され、各ルーチングヘッダレジスタ164
(1)〜164(4)の出力はアドレス信号としてアー
ビトレーションメモリ165に与えられる。これらのル
ーチングヘッダによってどの入線の入力情報がどの出線
に出力されるかが一義に決まる。
32(1)〜132(4)に入力された入力情報は伝送
情報バッファ162(1)〜162(4)にそれぞれ格
納されるとともに、そのルーチングヘッダがルーチング
ヘッダバッファ163(1)〜163(4)に格納され
る。このルーチングヘッダは順次にルーチングヘッダバ
ッファ163(1)〜163(4)から読み出されてル
ーチングヘッダレジスタ164(1)〜164(4)に
一時格納され、各ルーチングヘッダレジスタ164
(1)〜164(4)の出力はアドレス信号としてアー
ビトレーションメモリ165に与えられる。これらのル
ーチングヘッダによってどの入線の入力情報がどの出線
に出力されるかが一義に決まる。
【0113】アービトレーションメモリ165からアド
レス対応のワードが読み出され、伝送情報バッファ16
2(1)〜162(4)に送出許可信号として、またマ
トリクススイッチ166にクロスポイント制御信号とし
てそれぞれ送られる。送出許可信号によってバッファ1
62(1)〜162(4)はその格納データを送出して
よいか、あるいは一時的に送出待合わせするかが決定さ
れる。またクロスポイント制御信号によってマトリクス
スイッチ166は、各入線132(1)〜132(4)
の入力情報がそのルーチングヘッダ対応の出線に送られ
るように、バッファ162(1)〜162(4)と出線
133(1)〜133(4)との間で経路設定するよう
に切り換えられる。
レス対応のワードが読み出され、伝送情報バッファ16
2(1)〜162(4)に送出許可信号として、またマ
トリクススイッチ166にクロスポイント制御信号とし
てそれぞれ送られる。送出許可信号によってバッファ1
62(1)〜162(4)はその格納データを送出して
よいか、あるいは一時的に送出待合わせするかが決定さ
れる。またクロスポイント制御信号によってマトリクス
スイッチ166は、各入線132(1)〜132(4)
の入力情報がそのルーチングヘッダ対応の出線に送られ
るように、バッファ162(1)〜162(4)と出線
133(1)〜133(4)との間で経路設定するよう
に切り換えられる。
【0114】いま入線132(1)〜132(4)の入
力情報が何れも同じ出線を送出先とする衝突が生じた場
合、アービトレーションメモリ165はバッファ162
(1)〜162(4)に送る送出許可信号のうちの一つ
のみを“1”として当該伝送情報バッファに送出許可を
与えてその格納した伝送情報をマトリクススイッチ16
6を介して所望の出線に出力し、一方、他の伝送情報バ
ッファには入力情報の送出を見合わさせる。かかる操作
を順次に繰り返して衝突を起こしている入力情報を順次
に同一の出線に送出するものである。
力情報が何れも同じ出線を送出先とする衝突が生じた場
合、アービトレーションメモリ165はバッファ162
(1)〜162(4)に送る送出許可信号のうちの一つ
のみを“1”として当該伝送情報バッファに送出許可を
与えてその格納した伝送情報をマトリクススイッチ16
6を介して所望の出線に出力し、一方、他の伝送情報バ
ッファには入力情報の送出を見合わさせる。かかる操作
を順次に繰り返して衝突を起こしている入力情報を順次
に同一の出線に送出するものである。
【0115】このようにして、各入線の入力情報のルー
チングヘッダの組合わせをアドレスとしてアービトレー
ションメモリ165からデータを読み出すことによっ
て、衝突時のアービトレーション処理、すなわち互いに
衝突している複数の入線から一つの入線を選択して出線
に結合させる処理、とマトリクススイッチ166のパス
設定とを同時に行うことができる。
チングヘッダの組合わせをアドレスとしてアービトレー
ションメモリ165からデータを読み出すことによっ
て、衝突時のアービトレーション処理、すなわち互いに
衝突している複数の入線から一つの入線を選択して出線
に結合させる処理、とマトリクススイッチ166のパス
設定とを同時に行うことができる。
【0116】第5実施例は種々の変更態様が可能であ
る。例えばアービトレーションメモリとしてはリードオ
ンリーメモリ(ROM)を用いてその内容を固定しても
よいし、あるいはRAMを用いた外部からの制御によっ
て書き換え可能としてもよい。また実施例は入出力が4
×4の自己ルーチング通話路についてのものであるが、
勿論これに限らず、P×Q(P,Qは2以上の整数)の
自己ルーチング通話路にも適用できる。
る。例えばアービトレーションメモリとしてはリードオ
ンリーメモリ(ROM)を用いてその内容を固定しても
よいし、あるいはRAMを用いた外部からの制御によっ
て書き換え可能としてもよい。また実施例は入出力が4
×4の自己ルーチング通話路についてのものであるが、
勿論これに限らず、P×Q(P,Qは2以上の整数)の
自己ルーチング通話路にも適用できる。
【0117】かくして、入線数がNの場合、入力情報を
一時的に保持するためのバッファの数はN個でよく、図
7のもとでのN2 個の場合に比べてその数を大幅に減ず
ることができ、装置の小型化、低廉化が可能となる。ま
たアービトレーションメモリの内容を変更するだけで、
衝突時のアービトレーション処理の内容を容易に変更す
ることができる。
一時的に保持するためのバッファの数はN個でよく、図
7のもとでのN2 個の場合に比べてその数を大幅に減ず
ることができ、装置の小型化、低廉化が可能となる。ま
たアービトレーションメモリの内容を変更するだけで、
衝突時のアービトレーション処理の内容を容易に変更す
ることができる。
【0118】なお本発明は、音声、ファクシミリデー
タ、コンピュータデータ等の交換網、特に高速パケット
交換網や非同期転送モード交換網のデータ交換に利用で
きる。
タ、コンピュータデータ等の交換網、特に高速パケット
交換網や非同期転送モード交換網のデータ交換に利用で
きる。
【図1】従来例であるBanyan type の自己ルーチング通
話路を表す回路図である。
話路を表す回路図である。
【図2】図1の通話路の規模を拡大する場合の構成を示
す図である。
す図である。
【図3】本発明に係る自己ルーチング交換システムにお
ける通話路の第1実施例を示す構成図である。
ける通話路の第1実施例を示す構成図である。
【図4】入線側に現れる情報のフォーマットの第1例を
示す図である。
示す図である。
【図5】入線側に現れる情報のフォーマットの第2例を
示す図である。
示す図である。
【図6】図3に示す第1実施例に係る通話路の具体例を
示す図である。
示す図である。
【図7】自己ルーチングスイッチモジュール(SRM)
の具体例を示す回路図である。
の具体例を示す回路図である。
【図8】(A)は本発明に係る自己ルーチング交換シス
テムの概要を示すブロック図であり、(B)はパケット
交換網を示す図である。
テムの概要を示すブロック図であり、(B)はパケット
交換網を示す図である。
【図9】本発明に係る自己ルーチング交換システムの構
成例を示す図である。
成例を示す図である。
【図10】ルート設定手段の出力に現れる情報のフォー
マットの第1例を示す図である。
マットの第1例を示す図である。
【図11】ルート設定手段の出力に現れる情報のフォー
マットの第2例を示す図である。
マットの第2例を示す図である。
【図12】ルート設定手段の具体例を示す回路図であ
る。
る。
【図13】制御情報を具体的に表した図である。
【図14】本発明に基づいて規模拡張された自己ルーチ
ング通話路を示す結線図である。
ング通話路を示す結線図である。
【図15】規模拡張前における、本発明に係る4×4の
自己ルーチング通話路の一例を示す結線図である。
自己ルーチング通話路の一例を示す結線図である。
【図16】図15における2×4の自己ルーチングスイ
ッチモジュールの一構成例を示す回路図である。
ッチモジュールの一構成例を示す回路図である。
【図17】図15における4×2の自己ルーチングスイ
ッチモジュールの一構成例を示す回路図である。
ッチモジュールの一構成例を示す回路図である。
【図18】図15の自己ルーチング通話路を規模拡張し
た後の自己ルーチング通話路を示す結線図である。
た後の自己ルーチング通話路を示す結線図である。
【図19】特定のサービスをオプション機能として提供
できる自己ルーチング交換システムの概念図である。
できる自己ルーチング交換システムの概念図である。
【図20】図19のオプションサービスモジュールの部
分を特に詳細に示した自己ルーチング交換システムの回
路図である。
分を特に詳細に示した自己ルーチング交換システムの回
路図である。
【図21】図19においてエラーを検出したときの入力
情報の流れを示す信号フローチャートである。
情報の流れを示す信号フローチャートである。
【図22】図19においてエラーを検出しなかったとき
の入力情報の流れを示す信号フローチャートである。
の入力情報の流れを示す信号フローチャートである。
【図23】図21および図22の動作を示すフローチャ
ートである。
ートである。
【図24】エラー制御のプロトコル構成例を示す図であ
る。
る。
【図25】図20の中のセレクタ制御回路の一具体例を
示す回路図である。
示す回路図である。
【図26】優先処理をすることができる自己ルーチング
交換システムの概念図である。
交換システムの概念図である。
【図27】優先処理を行うための自己ルーチングスイッ
チモジュールの具体例を示す回路図である。
チモジュールの具体例を示す回路図である。
【図28】優先処理を行うためのセレクタ制御回路の一
回路例を示す図である。
回路例を示す図である。
【図29】自己ルーチングスイッチモジュールの第2実
施例の原理ブロック図である。
施例の原理ブロック図である。
【図30】図29の第2実施例を実現する具体例を示す
回路図である。
回路図である。
【図31】自己ルーチングスイッチモジュールの第3実
施例の原理ブロック図である。
施例の原理ブロック図である。
【図32】図31の要部に現れる信号波形を示すタイム
チャートである。
チャートである。
【図33】図31の第3実施例を実現する具体例を示す
回路図である。
回路図である。
【図34】図33の要部に現れる信号波形を示すタイム
チャートである。
チャートである。
【図35】自己ルーチングスイッチモジュールの第4実
施例の原理ブロック図である。
施例の原理ブロック図である。
【図36】図35の要部の信号波形を示すタイムチャー
トである。
トである。
【図37】図35の第4実施例を実現する具体例を示す
回路図である。
回路図である。
【図38】自己ルーチングスイッチモジュールの第5実
施例の原理ブロック図である。
施例の原理ブロック図である。
【図39】図38の第5実施例を実現する具体例を示す
回路図である。
回路図である。
10…ルート設定手段 11…付加回路 12…呼処理部 16…テーブル 20,30…自己ルーチング通話路 SRM…自己ルーチングスイッチモジュール RH…ルーチングヘッダ T・INF…伝送情報 C・INF…制御情報 OSM…オプションサービスモジュール
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 特願昭62−120296 (32)優先日 昭62(1987)5月19日 (33)優先権主張国 日本(JP) (31)優先権主張番号 特願昭62−121054 (32)優先日 昭62(1987)5月20日 (33)優先権主張国 日本(JP) (31)優先権主張番号 特願昭62−176466 (32)優先日 昭62(1987)7月15日 (33)優先権主張国 日本(JP) (31)優先権主張番号 特願昭62−175950 (32)優先日 昭62(1987)7月16日 (33)優先権主張国 日本(JP) (31)優先権主張番号 特願昭62−231816 (32)優先日 昭62(1987)9月16日 (33)優先権主張国 日本(JP) (31)優先権主張番号 特願昭62−231817 (32)優先日 昭62(1987)9月16日 (33)優先権主張国 日本(JP) (72)発明者 阿部 俊二 神奈川県横浜市港南区上大岡西1−10− 9 ニューパース上大岡606 (72)発明者 西野 哲男 神奈川県川崎市中原区新城中町8−13 矢嶋マンション303 (72)発明者 福井 敏正 神奈川県川崎市中原区木月住吉町1885− 3 木月住吉団地3−32 (72)発明者 磯野 修 神奈川県川崎市高津区溝ノ口452 七浦 荘 (72)発明者 橘 哲夫 神奈川県川崎市中原区上新城1−4−39 第一新城寮 (72)発明者 岩渕 英介 神奈川県横浜市金沢区六浦2−4−14 (72)発明者 早見 七郎 神奈川県横浜市緑区長津田4−9−6 ホドガヤマンション408号 (56)参考文献 特表 昭61−500758(JP,A) IEEE J.on Selecte d Arpas in Communi cations,SAC−4[8 ](1986)P.1373−1380 上松仁,渡辺隆市,「待ち合わせ型セ ルフルーティングスイッチを用いたスイ ッチ網の検討」電子情報通信学会技術報 告,Vol.86 No.244[情報ネッ トワーク]IN86−77,1986年11月27 日,P.7−12
Claims (2)
- 【請求項1】 呼の送信情報を複数の伝送情報に分割
し、各該伝送情報の接続制御を行う非同期転送モード交
換システムにおいて、 複数の入線から入力される伝送情報に含まれる識別情報
を監視して、該入線から、該識別情報により指定された
出線に至るまでのパスを形成するための制御情報を生成
するルート設定手段と、 前記複数の入線および出線の間に、1つの入線から1つ
の出線に至るまでのパスが複数形成されるようなマルチ
パスの通話路であって、かつ、前記制御情報により前記
伝送情報を当該出線へ送出せしめるためのスイッチとか
ら構成され、 前記ルート設定手段は、 呼設定フェーズにおいて、前記伝送情報の送出元から通
知された該伝送情報の転送先に対応する前記識別情報に
基づいて当該伝送情報が入力される入線から目的とする
出線に至る複数のパスの中から1つのパスを選択し、各
呼毎にこの1つのパスを形成する前記制御情報を生成し
て、該識別情報と該制御情報との対応関係を記憶装置に
格納し、 転送フェーズにおいて、前記識別情報に対応する前記制
御情報を前記記憶装置より読み出して、該伝送情報を前
記スイッチ内にて、前記各呼毎にその呼が終了するまで
前記制御情報に従って設定された前記1つのパスを介し
て、目的とする前記出線へ導くことを特徴とする非同期
転送モード交換システム。 - 【請求項2】 呼の送信情報を複数の伝送情報に分割
し、各該伝送情報の接続制御を行う非同期転送モード交
換システムにおいて、 複数の入線から入力される伝送情報に含まれる識別情報
を監視して、該入線から、該識別情報により指定された
出線に至るまでのパスを形成するための制御情報を生成
するルート設定手段と、 前記複数の入線および出線の間に、1つの入線から1つ
の出線に至るまでのパスが複数形成されるようなマルチ
パスの通話路であって、かつ、前記制御情報により、当
該伝送情報を当該入線から出線に導くためのパスが、前
記複数のパスの中から選択され、該伝送情報を当該出線
へ送出せしめるためのスイッチとから構成され、 前記ルート設定手段は、 呼設定フェーズにおいて、前記伝送情報の送出元から通
知された該伝送情報の転送先に対応する前記識別情報に
基づいて当該伝送情報が導かれるべき入線から出線に至
る複数のパスを選定し、該伝送情報の優先順位に応じた
1つのパスを該複数のパスの中から選択し、各呼毎にこ
の1つのパスを形成する前記制御情報を生成して、該識
別情報と該制御情報との対応関係を記憶装置に格納し、 転送フェーズにおいて、前記識別情報に対応する前記制
御情報を前記記憶装置より読み出して、該伝送情報を前
記スイッチ内にて、前記各呼毎にその呼が終了するまで
前記制御情報に従って設定された前記1つのパスを介し
て、目的とする前記出線へ導くように構成したことを特
徴とする非同期転送モード交換システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28769595A JP2962667B2 (ja) | 1987-02-06 | 1995-11-06 | 非同期転送モード交換システム |
Applications Claiming Priority (19)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2616487 | 1987-02-06 | ||
JP6355587 | 1987-03-18 | ||
JP6355487 | 1987-03-18 | ||
JP12029687 | 1987-05-19 | ||
JP12105487 | 1987-05-20 | ||
JP17646687 | 1987-07-15 | ||
JP17595087 | 1987-07-16 | ||
JP62-26164 | 1987-09-16 | ||
JP62-121054 | 1987-09-16 | ||
JP23181787 | 1987-09-16 | ||
JP23181687 | 1987-09-16 | ||
JP62-231816 | 1987-09-16 | ||
JP62-175950 | 1987-09-16 | ||
JP62-176466 | 1987-09-16 | ||
JP62-63554 | 1987-09-16 | ||
JP62-231817 | 1987-09-16 | ||
JP62-63555 | 1987-09-16 | ||
JP62-120296 | 1987-09-16 | ||
JP28769595A JP2962667B2 (ja) | 1987-02-06 | 1995-11-06 | 非同期転送モード交換システム |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63501505A Division JP2755402B2 (ja) | 1987-09-16 | 1988-02-05 | 自己ルーチング交換システムおよび非同期転送モード交換システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08214006A JPH08214006A (ja) | 1996-08-20 |
JP2962667B2 true JP2962667B2 (ja) | 1999-10-12 |
Family
ID=27579785
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28769595A Expired - Lifetime JP2962667B2 (ja) | 1987-02-06 | 1995-11-06 | 非同期転送モード交換システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2962667B2 (ja) |
-
1995
- 1995-11-06 JP JP28769595A patent/JP2962667B2/ja not_active Expired - Lifetime
Non-Patent Citations (2)
Title |
---|
IEEE J.on Selected Arpas in Communications,SAC−4[8](1986)P.1373−1380 |
上松仁,渡辺隆市,「待ち合わせ型セルフルーティングスイッチを用いたスイッチ網の検討」電子情報通信学会技術報告,Vol.86 No.244[情報ネットワーク]IN86−77,1986年11月27日,P.7−12 |
Also Published As
Publication number | Publication date |
---|---|
JPH08214006A (ja) | 1996-08-20 |
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