JP2962346B2 - Analysis method of field effect transistor - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は，ロジックあるいは
メモリＬＳＩに用いられる電界効果型トランジスタ（Ｆ
ＥＴ）の解析方法に関し，詳しくは，ＳＯＩ（Silicon
on insulator）ＭＯＳ（metal oxide semiconductor)Ｆ
ＥＴ等，素子内部の電荷量が時間に依存して変化する素
子における，時間に依存した電流値の変化の見積り及び
前記素子により構成される回路の特性に対するシミュレ
ーション方法に関する。The present invention relates to a field effect transistor (F) used for a logic or memory LSI.
For details on the ET) analysis method, see SOI (Silicon
on insulator) MOS (metal oxide semiconductor) F
The present invention relates to a method for estimating a time-dependent change in a current value in an element such as an ET in which the amount of charge inside the element changes depending on time, and a simulation method for characteristics of a circuit constituted by the element.

【０００２】[0002]

【従来の技術】絶縁体上の半導体基板，即ち，ＳＯＩ基
板上に形成された電界効果型トランジスタ，即ち，ＳＯ
ＩＭＯＳＦＥＴにおいては，半導体層の下に絶縁層があ
り，半導体層中のキャリアが，バルク基板上の素子のよ
うに基板側に流入できないために生じる，いくつかの異
常動作が知られている。2. Description of the Related Art A field effect transistor formed on a semiconductor substrate on an insulator, that is, an SOI substrate, that is, an SOI substrate,
In the IMOSFET, there are known some abnormal operations caused by an insulating layer below a semiconductor layer and a carrier in the semiconductor layer being unable to flow into the substrate side like an element on a bulk substrate.

【０００３】例えば，ｎチャネルトランジスタを例にと
ると，図１１のようにドレイン端で発生した正孔がＳＯ
Ｉ層中に蓄積する現象が知られている。また，図１２を
参照して，ゲート電圧が変化した場合には，バルク基板
からなる支持基板５７上の電界効果型トランジスタで
は，中性領域の幅が矢印で示すように速やかに変化する
が，ＳＯＩＭＯＳＦＥＴにおいては，基板５７への正孔
の排出もしくは基板からの正孔の供給が困難であるため
に，中性領域幅が速やかに変化しないため，異常動作が
発生することが知られている。For example, taking an n-channel transistor as an example, holes generated at the drain end as shown in FIG.
A phenomenon that accumulates in the I layer is known. Referring to FIG. 12, when the gate voltage changes, in the field-effect transistor on support substrate 57 formed of a bulk substrate, the width of the neutral region rapidly changes as indicated by an arrow. It is known that in the SOI MOSFET, since it is difficult to discharge holes to the substrate 57 or to supply holes from the substrate 57, the width of the neutral region does not change quickly, so that an abnormal operation occurs.

【０００４】具体的には，ＳＯＩＭＯＳＦＥＴの異常動
作として，以下のようなものが知られている。Specifically, the following are known as abnormal operations of SOIMOSFETs.

【０００５】第１に，バルク基板上の素子ではドレイン
端で衝突電離により発生した正孔が基板に流入するのに
対して，ＳＯＩＭＯＳＦＥＴでは，正孔が基板に流入で
きないため，ＳＯＩ層５中の正孔濃度が上昇して半導体
層の電位を変化させ，その結果，電流値が変動を引き起
こす。一般に，衝突電離により発生する正孔電流は，電
子電流よりも数桁低いため，基板浮遊効果が定常状態に
達するまでには，電子電流による充放電に伴う電極電位
の変化よりも長い時間を要し，その間電流値は時間に依
存して変化する。First, in a device on a bulk substrate, holes generated by impact ionization at the drain end flow into the substrate, whereas in an SOIMOSFET, holes cannot flow into the substrate. As the hole concentration increases, the potential of the semiconductor layer changes, and as a result, the current value fluctuates. In general, the hole current generated by impact ionization is several orders of magnitude lower than the electron current, so it takes a longer time for the substrate floating effect to reach a steady state than the change in electrode potential due to charge and discharge due to the electron current. In the meantime, the current value changes depending on time.

【０００６】第２の異常動作について述べる。サブスレ
ッショルド領域において，ゲート電圧を低い値から高い
値へ変化させた場合，支持基板１７中の空乏層幅が新た
なバイアス電圧における平衡状態へと遷移するにために
は，遷移に当り余剰となる正孔がチャネル近傍からは除
去されなければならない。バルク基板上の素子では，正
孔が直ちに基板側に排出されるため，空乏層幅は直ちに
変化するが，ＳＯＩＭＯＳＦＥＴにおいては正孔が基板
側に排出されないため，より長い時間を要して拡散また
は再結合によりキャリアが減少し，空乏層幅が変化す
る。ｐｎ接合部及びチャネル下部の空乏層幅が平衡状態
より狭ければ，ＳＯＩ層中の電位が正常値より上昇し，
その結果電流値が上昇するため，ＳＯＩＭＯＳＦＥＴで
は電流値が正常値に落ち着くまでにバルク基板上の素子
よりも長い時間を要する。これはカレントオーバーシュ
ートと呼ばれる。この効果は，特に空乏層がＳＯＩ層の
底まで届かない部分空乏化型素子において顕著である。The second abnormal operation will be described. When the gate voltage is changed from a low value to a high value in the subthreshold region, the width of the depletion layer in the support substrate 17 transitions to an equilibrium state at a new bias voltage, and the transition becomes excessive. Holes must be removed from near the channel. In the device on the bulk substrate, the holes are immediately discharged to the substrate side, so the width of the depletion layer changes immediately. However, in the SOIMOSFET, the holes are not discharged to the substrate side, so that diffusion or diffusion takes a longer time. Carriers decrease due to recombination, and the width of the depletion layer changes. If the width of the depletion layer below the pn junction and the channel is smaller than the equilibrium state, the potential in the SOI layer rises from a normal value,
As a result, the current value increases, so that it takes a longer time for the SOIMOSFET to settle to a normal value than for the elements on the bulk substrate. This is called current overshoot. This effect is particularly remarkable in a partially depleted element in which the depletion layer does not reach the bottom of the SOI layer.

【０００７】第３の異常動作について述べる。サブスレ
ッショルド領域において，ゲート電圧を高い値から低い
値へ変化させた場合，基板中の空乏層幅が新たなバイア
ス電圧における平衡状態へと遷移するにためには，遷移
に当り必要となる正孔がチャネル近傍へ供給されなけれ
ばならない。バルク基板上の素子では，正孔が直ちに基
板側から供給されるため，空乏層幅は直ちに変化する
が，ＳＯＩＭＯＳＦＥＴにおいては正孔が基板側から供
給されないため，より長い時間を要して拡散，熱励起ま
たはバンド間トンネルによりキャリアが供給され，空乏
層幅が変化する。ｐｎ接合部及びチャネル下部の空乏層
幅が平衡状態によりも長いか，ＳＯＩ層中の電位が正常
値より下がり，その結果，電流値が下がるので，ＳＯＩ
ＭＯＳＦＥＴでは電流値が正常値に落ち着くまでにバル
ク基板上の素子よりも長い時間を要することになる。平
衡状態では，空乏層がＳＯＩ層全体に達しない素子にお
いて，ＳＯＩ層がすべて空乏化している状態においても
同様である。この効果は基板電圧を同様に変化させた場
合にも生じる。The third abnormal operation will be described. When the gate voltage is changed from a high value to a low value in the sub-threshold region, the holes required for the transition are required for the depletion layer width in the substrate to transition to the equilibrium state at the new bias voltage. Must be supplied near the channel. In a device on a bulk substrate, the holes are immediately supplied from the substrate side, so the width of the depletion layer changes immediately. However, since holes are not supplied from the substrate side in SOIMOSFETs, diffusion and diffusion take a longer time. Carriers are supplied by thermal excitation or an interband tunnel, and the width of the depletion layer changes. The width of the depletion layer below the pn junction and the channel is longer than the equilibrium state, or the potential in the SOI layer drops below the normal value, and as a result, the current value drops.
In a MOSFET, it takes a longer time for the current value to reach a normal value than in a device on a bulk substrate. In the equilibrium state, in a device in which the depletion layer does not reach the entire SOI layer, the same applies even when the SOI layer is fully depleted. This effect also occurs when the substrate voltage is similarly changed.

【０００８】以上に述べたＳＯＩＭＯＳＦＥＴ特有の時
間応答が回路の動特性にあたえる影響を取り扱うため
に，特に上記した基板浮遊効果に対して，いくつかの解
析方法が提案されている。In order to deal with the influence of the time response peculiar to the SOIMOSFET described above on the dynamic characteristics of the circuit, several analysis methods have been proposed especially for the above-mentioned substrate floating effect.

【０００９】ウェイらはアイ・イー・イー・イー・エレ
クトロンデバイスレター，１６巻４９４ページ（A. Wei
et al：IEEE Electron Device Letter, Vol.16, p.49
4) に，デバイスシミュレータを用いて基板浮遊効果の
時間依存性を解析した結果を報告している（以下，従来
技術１と呼ぶ）。Wei et al., IEE Electron Device Letter, Vol. 16, p. 494 (A. Wei
et al: IEEE Electron Device Letter, Vol.16, p.49
4) reports the results of analyzing the time dependence of the substrate floating effect using a device simulator (hereinafter referred to as conventional technology 1).

【００１０】図１３はスー及びフォッサムによりアイ・
イー・イー・イー・トランザクションズ・オン・オブ・
エレクトロンデバイシーズ，４２巻７２８ページ（D.Su
h and G.Fossum: IEEE Tarns. Electron Devices, Vol.
42, p.728)において提案されたＳＯＩＭＯＳＦＥＴの等
価回路であり，この等価回路を用いるＳＯＩＭＯＳＦＥ
Ｔにより構成される回路の過渡解析を行う（以下，従来
技術２と呼ぶ）。各ノードは図示の通り，Ｓはソース，
Ｄはドレイン，Ｇｆはゲート，ＢはＳＯＩ層，Ｇｂは支
持基板を表す。FIG. 13 is an illustration of the eye by Sue and Fossum.
EEE Transactions on of
Electron Devices, Vol. 42, p. 728 (D.Su
h and G. Fossum: IEEE Tarns. Electron Devices, Vol.
42, p.728) is an equivalent circuit of the SOI MOSFET proposed in SOIMOSFE using this equivalent circuit.
A transient analysis of a circuit constituted by T is performed (hereinafter, referred to as conventional technology 2). Each node is as shown, S is the source,
D represents a drain, Gf represents a gate, B represents an SOI layer, and Gb represents a supporting substrate.

【００１１】また，Ｉ_R は再結合電流，Ｉ_Giは衝突電離
による生成電流，Ｉ_Gtは熱励起による生成電流，Ｉ_CHは
チャネル電流，Ｉ_T はバイポーラトランジスタ電流であ
る。このモデルでは，Ｂ点の電圧Ｖ_BSは，定常状態で
は，接点方程式Ｉ_R ＝Ｉ_Gi＋Ｉ_Gtに基づいて決められ，
過渡応答に対しては，ノードＢに蓄積している電荷量の
時間微分ｄＱ_B ／ｄｔの影響を含めると記述されてい
る。Further, I _R is a recombination current, I _Gi is a generated current due to impact ionization, I _Gt is a generated current due to thermal excitation, I _CH is a channel current, and I _T is a bipolar transistor current. In this model, the voltage V _{BS at the} point B is determined based on the contact equation I _R = I _Gi + I _Gt in the steady state.
It is described that the transient response includes the influence of the time derivative dQ _B / dt of the amount of charge accumulated in the node B.

【００１２】また，図１４は，伊藤らにより提案された
モデル（従来技術３と呼ぶ）で，ノードＣが正孔の蓄積
するＳＯＩ層に相当する。ノードＣに電荷が蓄積する
と，容量結合Ｃ₁ 及びＣ₂ によりノードＣの電位が上昇
し，その結果ダイオードを流れる電流が増加するとする
ものである。また，Ｉ_gen は正孔を増加させる生成電
流，Ｉ_rec は正孔を減少させる再結合電流である。この
モデルでは，ＳＯＩ層に相当するＣ点の電位は高周波動
作時におけるダイオード電流，拡散電流，及び再結合電
流の関係から決まり，その結果サブスレッショルド領域
において，電流値のゲート電圧依存性が図１５のように
平行にシフトするとしている。これにより回路の過渡動
作を計算する。FIG. 14 shows a model proposed by Ito et al. (Referred to as Prior Art 3), in which node C corresponds to an SOI layer in which holes accumulate. When charge is accumulated in the node C, the potential of the node C increases due to the capacitive coupling C ₁ and C _2, and as a result, the current flowing through the diode increases. Further, I _gen is a generated current for increasing holes, and I _rec is a recombination current for decreasing holes. In this model, the potential at the point C corresponding to the SOI layer is determined by the relationship among the diode current, the diffusion current, and the recombination current during high-frequency operation. As a result, the gate voltage dependence of the current value in the subthreshold region is shown in FIG. It shifts in parallel like This calculates the transient operation of the circuit.

【００１３】また，過渡解析ではないが，空乏層がＳＯ
Ｉ層の全体まで伸びない部分空乏化型ＳＯＩＭＯＳＦＥ
Ｔに関する解析モデルが，マトロウビアンらによってア
イ・イー・イー・イー・トランザクションズ・オン・オ
ブ・エレクトロンデバイシーズ，３７巻１９８５ページ
（M.Matroubian et al:IEEE Tarns. Electron Device
s, Vol.37, p.1985) に報告されている（以下，従来技
術４と呼ぶ）。このモデルにおいては，平衡状態におい
て拡散電流と再結合電流の和が衝突電流と等しいという
条件から正孔の擬フェルミエネルギーを決定し，ＳＯＩ
層の電位の変化が，正孔の擬フェルミエネルギーの変化
に等しいとおき，基板浮遊効果により生じるＳＯＩ層の
電位の変化を求めるものである。Although not a transient analysis, the depletion layer is
Partially depleted SOIMOSFE that does not extend to the entire I layer
An analytical model for T was published by Matroubian et al. In IEE Transactions on of Electron Devices, Vol. 37, p. 1985 (M. Matroubian et al: IEEE Tarns. Electron Device).
s, Vol. 37, p. 1985) (hereinafter referred to as prior art 4). In this model, the quasi-Fermi energy of holes is determined under the condition that the sum of the diffusion current and the recombination current is equal to the collision current in the equilibrium state, and the SOI
Assuming that the change in the potential of the layer is equal to the change in the pseudo-Fermi energy of holes, the change in the potential of the SOI layer caused by the substrate floating effect is determined.

【００１４】[0014]

【発明が解決しようとする課題】ＳＯＩ層中の正孔が異
常動作を引き起こすｎチャネルＳＯＩＭＯＳＦＥＴを例
に挙げ，本発明の技術的課題について述べる。The technical problems of the present invention will be described with reference to an example of an n-channel SOI MOSFET in which holes in the SOI layer cause abnormal operation.

【００１５】デバイスシミュレーションでは，大規模な
行列計算を行なって解を求めるが，ＳＯＩＭＯＳＦＥＴ
に正孔が蓄積する現象について計算するためには，電子
及び正孔の両者を取り扱う必要があり，計算量が大きく
なる。例えば，ＲＩＳＣチップを用いた通常のワークス
テーションを用いた場合，正孔の蓄積が顕著な条件では
一つのバイアス条件の計算に数時間を要することがあ
る。加えて，この現象を扱う場合，素子内部でキャリア
濃度が不均一で，かつその時間依存性も大きいので，行
列計算が収束せず計算結果を得られないという問題が頻
発する。また，過渡解析を行なう場合には解析対象とす
る時間の刻み幅，即ち，タイムステップを適切に設定す
る必要があるが，一般に，基板浮遊効果においては初期
において電流値などの物理量が急激に変動し，時間の経
過とともにその変化が緩やかになるが，物理量の時間に
対する変化の割り合いは，数桁の変化を示すため，解析
を始める以前から適切なタイムステップを知ることは困
難であり，試行錯誤が必要となり，作業効率が悪い。In device simulation, a large-scale matrix calculation is performed to find a solution.
In order to calculate the phenomenon that holes accumulate in a hole, it is necessary to handle both electrons and holes, which increases the amount of calculation. For example, when a normal workstation using a RISC chip is used, it may take several hours to calculate one bias condition under a condition where hole accumulation is remarkable. In addition, when dealing with this phenomenon, since the carrier concentration is non-uniform inside the element and its time dependence is large, the problem that the matrix calculation does not converge and the calculation result cannot be obtained frequently occurs. In addition, when performing transient analysis, it is necessary to appropriately set the step size of the analysis target, that is, the time step. However, in general, the physical quantity such as the current value rapidly changes in the initial stage in the substrate floating effect. However, the change gradually decreases with the passage of time. However, since the change of the physical quantity with respect to time indicates a change of several orders of magnitude, it is difficult to know an appropriate time step before the analysis is started. Error is required and work efficiency is poor.

【００１６】これに対して，解析モデルを用いれば，シ
ミュレーションにおいて大規模な行列演算を行なうこと
に起因する計算時間増大および収束性の困難さが解決さ
れるが，問題とする現象が適切にモデル化されなければ
ならない。On the other hand, when the analysis model is used, the increase in calculation time and the difficulty in convergence caused by performing a large-scale matrix operation in the simulation can be solved. Must be transformed.

【００１７】正孔の蓄積に起因する異常動作の時間依存
性を扱う場合，正孔の拡散及び再結合が時間に依存して
変化するため，これらを時間に依存して決定する必要が
ある。しかし従来例においては，シミュレーションを除
いて，正孔の拡散及び再結合の時間依存性を取り扱えな
い。以下，その理由を詳細を述べる。When dealing with the time dependence of the abnormal operation caused by the accumulation of holes, the diffusion and recombination of the holes change depending on the time, so that these must be determined depending on the time. However, the conventional example cannot deal with the time dependence of hole diffusion and recombination except for simulation. Hereinafter, the reason will be described in detail.

【００１８】従来技術２において，正孔が蓄積する領域
の電位を，定常状態においてはＩ_R＝Ｉ_Gi＋Ｉ_Gtという
電流の関係から決定している。過渡解析に対しては，電
流の次元を持つｄＱ_B ／ｄｔという量で補正するが，あ
くまでの電流を基本として計算を行っており，電位変動
の原因である正孔の振舞いから直接求めていないので，
モデルの精度，適用範囲の広さにおいて不利である。ま
た，精度や適用範囲を拡張するためには，物理的な意味
合いが不明確な図１２中の抵抗Ｒ_B 等のパラメータを抽
出もしくはモデル化する必要があるが，これは容易では
なく，上記文献においてもその方法は記述されていな
い。In the prior art 2, the potential of the region where holes are accumulated is determined from the relationship of I _R = I _Gi + I _{Gt in} a steady state. For transient analysis, correction is made with the amount of dQ _B / dt having the dimension of current, but the calculation is based on current only, and is not directly obtained from the behavior of holes that cause potential fluctuation. So
It is disadvantageous in the accuracy of the model and the breadth of its application. Further, in order to extend the accuracy and coverage, physical implications need to extract or modeling parameters such as the resistance R _B in indefinite 12, but this is not easy, supra Does not describe the method.

【００１９】従来技術３による伊藤らのモデルでは，正
孔の蓄積に起因して，動作周波数と生成電流に応じてド
レイン電流がゲート電圧に対して平行にシフトするとし
ているが，定量的にそのシフト量を扱う方法が示されて
いない。また，与えられた動作周波数に対してシフト量
を一定として取り扱っているので電荷の蓄積に係わる動
的な問題，例えば，素子がＯＮからＯＦＦを繰り返す一
つの周期の中で，正孔の蓄積量が変化するために，電位
が時間とともに変動する現象を扱うことができない。In the model of Ito et al. According to the prior art 3, the drain current shifts in parallel with the gate voltage in accordance with the operating frequency and the generated current due to the accumulation of holes. No way to handle shifts is given. In addition, since the shift amount is treated as being constant with respect to a given operating frequency, dynamic problems relating to charge accumulation, for example, the amount of hole accumulation in one cycle in which the element repeats switching from ON to OFF. , The phenomenon that the potential fluctuates with time cannot be handled.

【００２０】また，従来技術４の部分空乏化型ＳＯＩＭ
ＯＳＦＥＴを扱ったマトロービアンらのモデルは，平衡
状態を仮定している。平衡状態において生成電流が，再
結合電流と拡散電流の和と等しいという条件に基づい
て，正孔の擬フェルミエネルギーを決定し，正孔の擬フ
ェルミエネルギーの変化とＳＯＩ層の電位の変化が等し
いという仮定から，ＳＯＩ層の電位を求めている。Also, the partially depleted SOIM of the prior art 4
Matrobian et al.'S model dealing with OSFETs assumes an equilibrium state. Based on the condition that the generated current in the equilibrium state is equal to the sum of the recombination current and the diffusion current, the pseudo-Fermi energy of holes is determined, and the change of the pseudo-Fermi energy of holes is equal to the change of the potential of the SOI layer. From this assumption, the potential of the SOI layer is obtained.

【００２１】しかし，基板浮遊効果の応答時間は通常回
路のスイッチング時間に比べて大きいため，素子のスイ
ッチングは基板浮遊効果が平衡に達していない状態で行
われると考えられる。したがって彼等のモデルは素子の
過渡解析には適当でないと考えられる。However, since the response time of the substrate floating effect is longer than the switching time of the normal circuit, the switching of the elements is considered to be performed in a state where the substrate floating effect has not reached equilibrium. Therefore, their model is not considered suitable for transient analysis of devices.

【００２２】このような問題をデバイスシミュレーショ
ンにより計算すると，計算時間が増大し，また収束性が
悪い。また，純粋な解析モデルだけで計算を行おうとす
ると，キャリアの二次元的な分布に対する取扱いが困難
で，精度が得られない。When such a problem is calculated by device simulation, the calculation time increases and the convergence is poor. Further, if the calculation is performed using only a pure analysis model, it is difficult to handle the two-dimensional distribution of carriers, and accuracy cannot be obtained.

【００２３】そこで，本発明の技術的課題では，大規模
な行列計算を必要とする数値シミュレーションに比べ計
算時間が短く，また解の収束性が良い電界効果型トラン
ジスタの解析方法を提供することにある。Accordingly, a technical object of the present invention is to provide a method of analyzing a field-effect transistor having a shorter calculation time and a better convergence of a solution than a numerical simulation requiring a large-scale matrix calculation. is there.

【００２４】[0024]

【課題を解決するための手段】本発明の電界効果型トラ
ンジスタの解析方法では，絶縁体上に形成される半導体
層を備えた電界効果型トランジスタの解析方法におい
て、チャネルを形成するキャリアとは異なる導電型のキ
ャリアが，前記半導体層内に蓄積する領域の体積をあら
かじめ求める求積段階と、タイムステップｔ_１の間にお
ける前記キャリアの生成量から，前記キャリアの消滅量
を引いて得られた差を、キャリア量に加えることで前記
タイムステップｔ_１後のキャリア量を求め、このタイム
ステップｔ_１後のキャリア量を前記半導体層内に蓄積す
る領域の体積で割ることにより、前記タイムステップｔ
_１後の正孔濃度を求める正孔濃度演算段階と、前記タイ
ムステップｔ_１後の正孔濃度に基づいて、新たに再結合
及び拡散による前記キャリアの単位時間当りの消滅量を
求め、次のタイムステップに対するキャリア量と正孔濃
度の計算を繰り返すことにより、前記キャリア総量また
は濃度における過渡的変化によりもたらされる、伝導電
流の過渡的変化を求める過渡的電流変化演算段階とを備
えていることを特徴としている。According to the method of analyzing a field effect transistor of the present invention, the method of analyzing a field effect transistor having a semiconductor layer formed on an insulator is different from the carrier forming a channel. conductive carrier comprises a quadrature determining a volume of a region to accumulate in the semiconductor layer in advance, from the amount of the carrier during the time step t _1, obtained by subtracting the disappearance of the carrier difference Is added to the carrier amount to determine the carrier amount after the time step t ₁ , and the carrier amount after the time step t ₁ is divided by the volume of the region to be accumulated in the semiconductor layer to obtain the time step t ₁
The hole density arithmetic step of determining the hole concentration after _1, based on the hole concentration after the time step t _1, determine the extinction amount per unit time of the carrier by new recombination and diffusion, the following Carrier amount and hole concentration for time step
And a transient current change calculating step of obtaining a transient change in the conduction current caused by the transient change in the total amount or concentration of carriers by repeating the calculation of the degree .

【００２５】本発明においては，絶縁体上に形成される
電界効果型トランジスタについて，チャネルを形成する
キャリアとは異なる導電型のキャリアが，半導体層内に
蓄積する領域の体積をあらかじめ求め，一定時間経過し
た後のキャリア量を該体積で割ることにより，正孔濃度
を求める。According to the present invention, for a field-effect transistor formed on an insulator, the volume of a region where a carrier of a conductivity type different from a carrier forming a channel accumulates in a semiconductor layer is determined in advance, and is determined for a predetermined time. The hole concentration is determined by dividing the carrier amount after the passage by the volume.

【００２６】また，本発明においては，ＳＯＩ層が完全
に空乏化する完全空乏化型ＳＯＩＭＯＳＦＥＴにおい
て，前記キャリアの単位時間当りの発生量と主たるキャ
リアによる電流との比を規定する値，再結合及び拡散に
よる該キャリアの単位時間当りの消滅量と，前記キャリ
アに対する正孔の擬フェルミ準位との関係を規定する量
をあらかじめ求めておき，ある時間ｔ₁ 当りの前記キャ
リアの生成量から消滅量を引いて得られた差を，キャリ
ア量に加えることでｔ₁ 後のキャリア量を求める。Further, according to the present invention, in a fully depleted SOI MOSFET in which the SOI layer is completely depleted, a value defining the ratio of the amount of the carrier generated per unit time to the current due to the main carrier, the recombination and An amount defining the relationship between the amount of the carrier lost per unit time due to diffusion and the quasi-Fermi level of holes with respect to the carrier is obtained in advance, and the amount of disappearance is calculated from the amount of the carrier generated per time t _1. Is added to the carrier amount to determine the carrier amount after t ₁ .

【００２７】また，本発明においては，ＳＯＩ層が完全
に空乏化する完全空乏化型ＳＯＩＭＯＳＦＥＴにおい
て，前記キャリアが半導体層内に蓄積する領域の体積と
して，ソース・ドレイン電極に挟まれた半導体層内にお
ける前記キャリアの総量を，電位障壁部における正孔濃
度で除して得られる等価的な体積を用いる。According to the present invention, in a fully depleted SOI MOSFET in which the SOI layer is completely depleted, the volume of the region where the carriers accumulate in the semiconductor layer is defined as the volume of the semiconductor layer sandwiched between the source and drain electrodes. The equivalent volume obtained by dividing the total amount of the carriers in the above by the hole concentration in the potential barrier portion is used.

【００２８】また，本発明においては，ＳＯＩ層が完全
に空乏化せず，ＳＯＩ層中に中性領域が残る部分空乏化
型ＳＯＩＭＯＳＦＥＴにおいて，中性領域のキャリア濃
度は常に平衡状態における値とし，キャリア量が増加し
た場合は，キャリアの増加量を平衡状態における正孔濃
度で除して得られる体積だけ中性領域が空乏層側に伸
び，逆にキャリア量が減少する場合には同じく前記体積
だけ，中性領域が減少するとする。そして得られた空乏
層幅をを用いて，空乏層とゲート酸化膜内におけるポア
ソンの方程式を，空乏層と中性領域との境界で電界がゼ
ロになるという条件と，ゲート電極の電位とを境界条件
として解き，中性領域の電位もしくはＳＯＩ層内の電位
分布を求める。Further, in the present invention, in a partially depleted SOI MOSFET in which the SOI layer is not completely depleted and a neutral region remains in the SOI layer, the carrier concentration in the neutral region is always a value in an equilibrium state, When the amount of carriers increases, the neutral region extends toward the depletion layer by the volume obtained by dividing the amount of increase of carriers by the hole concentration in the equilibrium state. Only the neutral region decreases. Using the obtained depletion layer width, Poisson's equation in the depletion layer and the gate oxide film is calculated using the condition that the electric field becomes zero at the boundary between the depletion layer and the neutral region, and the potential of the gate electrode. It is solved as a boundary condition, and the potential in the neutral region or the potential distribution in the SOI layer is obtained.

【００２９】また，本発明においては，部分空乏化型Ｓ
ＯＩＭＯＳＦＥＴにおいて，前記キャリアの擬フェルミ
準位の変化が，中性領域の電位の変化に追従するとして
求め，得られた前記キャリアの擬フェルミ準位を用いて
拡散電流及び再結合電流を求める。In the present invention, the partially depleted S
In the OIMOSFET, the change in the pseudo-Fermi level of the carrier is determined as following the change in the potential in the neutral region, and the diffusion current and the recombination current are determined using the obtained pseudo-Fermi level of the carrier.

【００３０】さらに，本発明においては，繰り返し計算
の単位である時間ｔ₁ を，単位時間当りの電位の変化量
が大きい場合には小さく，変化量が大きい場合には小さ
くなるように，動的に変化させる。Further, in the present invention, the time t ₁ , which is a unit of the repetitive calculation, is set to be small when the change amount of the potential per unit time is large, and to be small when the change amount is large. To change.

【００３１】[0031]

【発明の実施の形態】以下，本発明の実施の形態につい
て説明する。Embodiments of the present invention will be described below.

【００３２】本発明の実施の形態では，代表的なバイア
ス点における定常状態のシミュレーション結果から解析
モデルで必要となる特徴的な値を抽出し，それを用い
て，任意のバイアス条件，及び任意の時間に対する過渡
応答の解析を行う。本発明の実施の形態においては，大
規模な行列計算を必要とする数値シミュレーションに比
べ計算時間が短く，また解の収束性が良い。In the embodiment of the present invention, a characteristic value required for an analysis model is extracted from a simulation result of a steady state at a representative bias point, and the extracted characteristic value is used for an arbitrary bias condition and an arbitrary bias condition. Analyze transient response to time. In the embodiment of the present invention, the calculation time is shorter and the convergence of the solution is better than a numerical simulation requiring a large-scale matrix calculation.

【００３３】さらに，具体的に述べると，ＳＯＩ層に正
孔が蓄積し，電位が時間とともに変動する問題におい
て，単位時間あたりのＳＯＩ中の正孔の総量の変化は，
正孔を増す作用のある生成電流Ｉ_gen から，正孔を減ら
す作用がある拡散電流Ｉ_gen と再結合電流Ｉ_rec とを引
いたものに等しい。したがって，時刻ｔ₀ におけるＳＯ
Ｉ層中の正孔の総量がＮ₀ であるとすると，ｔ₀ からｔ
₁ 経過した間における正孔の総量の変化ΔＮは，下記数
１式で与えられる。More specifically, in the problem that holes accumulate in the SOI layer and the potential fluctuates with time, the change in the total amount of holes in the SOI per unit time is as follows.
It is equal to the generated current I _gen having the function of increasing holes minus the diffusion current I _gen having the function of reducing holes and the recombination current I _rec . Therefore, the SO at time t ₀
Assuming that the total amount of holes in the I layer is N ₀ , t ₀ to t
The change ΔN in the total amount of holes during _one elapse is given by the following equation (1).

【００３４】[0034]

【数１】 また，ｔ₁ 経過した後の正孔の総量Ｎ₁ は，下記数２式
で与えられる。(Equation 1) Further, the total amount N ₁ in the hole after t ₁ elapses is given by equation (2) below.

【００３５】[0035]

【数２】 次の時間ステップにおいては，拡散電流Ｉ_gen と再結合
電流Ｉ_rec について，ｔ₁ 経過した状態における新たな
値を求める必要がある。しかし，これらの電流を求める
ためには，時刻ｔ₁ における正孔の総量Ｎ₁ ではなく，
正孔濃度ｐを知らなければならない。しかし，正孔はＳ
ＯＩ層中に均一に分布しておらず，二次元的な分布をし
ているので，単純に正孔の総量をＳＯＩ層の体積で割る
ことにより，正孔濃度ｐを得ることはできない。(Equation 2) In the next time step, it is necessary to find new values for the diffusion current I _gen and the recombination current I _rec after t _{1 has} elapsed. However, in order to obtain these currents, instead of the total amount of holes N ₁ at time t ₁ ,
The hole concentration p must be known. However, the holes are S
Since it is not uniformly distributed in the OI layer but has a two-dimensional distribution, the hole concentration p cannot be obtained simply by dividing the total amount of holes by the volume of the SOI layer.

【００３６】そこで，本発明の実施の形態では，正孔の
総量Ｎと正孔濃度ｐを結び付ける量として，図１のよう
に正孔が分布する等価的な体積Ｖ（符号１０）を導入
し，あらかじめ体積Ｖをデバイスシミュレーションなど
により抽出する（求積段階）とともに，下記数３式にと
いう関係式を用いることで，正孔の総量Ｎから正孔濃度
ｐを決定できるようにする（正孔濃度測定段階）。ここ
で，図１は本発明の実施の形態による電界効果型トラン
ジスタの解析方法の説明に供せられる図である。図１を
参照して，支持基板７上に埋め込み酸化膜６が形成さ
れ，その上にソース３及びドレイン４とその間に挟まれ
た領域であるボディ領域８を備えたＳＯＩ層５が形成さ
れ，その上に，ゲート酸化膜２が形成され，その上にゲ
ート電極１が形成されている。正孔の総量Ｎと正孔濃度
ｐとを結び付ける量として正孔が分布する等価的な体積
Ｖを示している。Therefore, in the embodiment of the present invention, an equivalent volume V (reference numeral 10) in which holes are distributed as shown in FIG. 1 is introduced as an amount that links the total amount N of holes and the hole concentration p as shown in FIG. The volume V is extracted in advance by device simulation or the like (quadrature stage), and the hole concentration p can be determined from the total amount N of holes by using a relational expression expressed by the following equation (3). Concentration measurement stage). Here, FIG. 1 is a diagram provided for explanation of a method of analyzing a field effect transistor according to an embodiment of the present invention. Referring to FIG. 1, a buried oxide film 6 is formed on a support substrate 7, and an SOI layer 5 having a source 3 and a drain 4 and a body region 8 interposed therebetween is formed thereon. A gate oxide film 2 is formed thereon, and a gate electrode 1 is formed thereon. The equivalent volume V in which holes are distributed is shown as an amount that links the total amount N of holes and the hole concentration p.

【００３７】[0037]

【数３】 正孔濃度ｐが得られると，新たなＩ_gen ，Ｉ_rec が決定
できるので，新たに得られたＩ_gen ，Ｉ_rec を用いて上
述の計算を繰り返して行うこと（過渡的電流変化演算段
階）により，正孔の総量Ｎと正孔濃度ｐの時間依存性を
求めることができる。また各時間におけるＳＯＩの電位
及び電流値を正孔の総量Ｎまたは正孔濃度ｐから求める
ことができる。(Equation 3) When the hole concentration p is obtained, new I _gen and I _rec can be determined. Therefore, it is necessary to repeat the above calculation using the newly obtained I _gen and I _rec (transient current change calculation step). Thus, the time dependence of the total amount N of holes and the hole concentration p can be obtained. Further, the potential and current value of the SOI at each time can be obtained from the total amount N of holes or the hole concentration p.

【００３８】上述の方法によれば，従来はデバイスシミ
ュレーションでしか扱えなかった，拡散電流Ｉ_gen 再結
合電流Ｉ_rec が正孔濃度に依存して時間とともに変化す
るという効果を，解析モデルにおいて容易に扱うことが
できる。According to the above-described method, the effect that the diffusion current I _gen recombination current I _rec changes with time depending on the hole concentration, which has been conventionally handled only by the device simulation, can be easily evaluated in the analysis model. Can handle.

【００３９】次に，部分空乏化型ＳＯＩＭＯＳＦＥＴの
基板浮遊効果について，得られた正孔濃度から電位分布
を求める方法を述べる。正孔の増加分ΔＮが得られる
と，図２の如く，中性領域１３と中性領域ではない領域
である空乏層の境界から空乏層に向かって，ΔＮに相当
する正孔を分布させる。この時，新たに正孔を分布させ
る領域においては，正孔濃度が常に中性領域の平衡状態
の値を保つようにする。そして，もとの中性領域１３
と，新たに正孔を配置したことにより新たに中性領域と
なった領域１４を合わせたものを，あらたな中性領域１
３とする。次に，ゲート電極とゲート酸化膜の境界の電
位がゲート電位と等しいとする条件と，中性領域と空乏
層の境界で電位勾配が等しいという条件を境界条件と
し，ポアソンの方程式を解き，ＳＯＩ層の垂直断面に対
して，図３のような電位分布を得る（電位分布演算段
階）。こうして得られた電位分布を用いて，ドレイン電
流を求める。Next, with respect to the substrate floating effect of the partially depleted SOIMOSFET, a method of obtaining a potential distribution from the obtained hole concentration will be described. When the increment ΔN of holes is obtained, as shown in FIG. 2, holes corresponding to ΔN are distributed from the boundary between the neutral region 13 and the depletion layer which is a region other than the neutral region toward the depletion layer. At this time, in the region where holes are newly distributed, the hole concentration is always kept at the equilibrium value in the neutral region. And the original neutral region 13
And the region 14 which has newly become a neutral region due to the arrangement of holes, is combined with a new neutral region 1.
3 is assumed. Next, the Poisson equation was solved using the conditions that the potential at the boundary between the gate electrode and the gate oxide film was equal to the gate potential and the condition that the potential gradient was equal at the boundary between the neutral region and the depletion layer. A potential distribution as shown in FIG. 3 is obtained for the vertical section of the layer (potential distribution calculation step). The drain current is obtained by using the thus obtained potential distribution.

【００４０】部分空乏化型ＳＯＩＭＯＳＦＥＴの基板浮
遊効果を扱ったマトロービアンの従来技術４では，素子
が平衡状態に至るまでの応答を取り扱うことができない
が，本発明の実施の形態によれば，部分空乏化型ＳＯＩ
ＭＯＳＦＥＴにおいても，平衡状態に至るまでの応答を
逐次求めることが可能となる。In the prior art 4 of Matrobian dealing with the floating effect of the substrate of the partially depleted SOIMOSFET, the response until the element reaches an equilibrium state cannot be handled. Chemical SOI
In the case of a MOSFET as well, it is possible to sequentially determine the response up to the equilibrium state.

【００４１】次に，タイムステップの設定について述べ
る。正孔に対する生成電流は，ＳＯＩ層５の電位に依存
して数桁変化する。このため短時間のうち生成電流が数
桁変化する状況が発生することがある。この時，一回の
計算ステップでは生成電流の値として単一の値を用いる
ので，一回の計算ステップ取り扱う時間の長さ，すなわ
ちタイムステップが大きすぎると，その間の生成電流の
変化を扱い切れず，計算にともなう誤差が増大するとい
う問題を生じる。Next, the setting of the time step will be described. The generated current for holes changes by several orders depending on the potential of the SOI layer 5. For this reason, a situation in which the generated current changes by several digits in a short time may occur. At this time, in a single calculation step, a single value is used as the value of the generated current. Therefore, if the length of time in which one calculation step is handled, that is, if the time step is too large, the change in the generated current during that time cannot be handled. Therefore, there arises a problem that an error accompanying the calculation increases.

【００４２】一般に，生成電流，電位などの時間に対す
る変化の割合が大きいとき，これらの変化の割合の時間
依存性（物理量の時間による二次微分量）が大きくな
り，この問題を生じやすい。一方，タイムステップが小
さすぎると，計算ステップを繰り返す回数が増大するた
め，計算時間の増大をまねく。この問題に対して，本発
明の実施の形態では，解析モデルにより計算を行うの
で，電位，生成電流などの物理量に対して，時間に対す
る変化の割合をあらかじめ知ることができる。そこで，
この変化の割合が大きいときにはタイムステップを小さ
く，変化の割合が小さいときには，タイムステップが大
きくなるように，タイムステップを動的に変化させるこ
とで，常に適切なタイムステップを用いることができ，
上述の問題を解決することができる。あるいは，比較的
小さなタイムステップを用いて数段階の計算を行い，得
られた物理量に対する補間式をもとめ，補間式を用いて
比較的長い時間を得た後の物理量を求めることで，上述
の問題を解決することができる。In general, when the rate of change of generated current, potential, etc. with respect to time is large, the time dependency of these rate of change (secondary derivative of physical quantity with time) becomes large, and this problem is likely to occur. On the other hand, if the time step is too small, the number of times the calculation step is repeated increases, which leads to an increase in the calculation time. In order to solve this problem, in the embodiment of the present invention, the calculation is performed using the analysis model. Therefore, it is possible to know in advance the rate of change with respect to time with respect to the physical quantity such as the potential and the generated current. Therefore,
When the rate of change is large, the time step is small, and when the rate of change is small, the time step is dynamically changed so that the time step becomes large, so that an appropriate time step can always be used.
The above problem can be solved. Alternatively, the above problem can be solved by performing several-step calculations using relatively small time steps, obtaining an interpolation formula for the obtained physical quantity, and calculating the physical quantity after obtaining a relatively long time using the interpolation formula. Can be solved.

【００４３】また，各タイムステップにおける正孔の個
数の変化を，その変化による電流値の期待値が拡散電
流，再結合電流及び生成電流値に一致するような確率を
用いて，正孔の注入，消滅が発生するか否かを，一回の
タイムステップでの個数が整数となるように，乱数を用
いて決定する。この方法によれば，微細な素子で重要と
なる正孔量の時間的な揺らぎの影響を取り扱うことがで
きる。The change in the number of holes at each time step is determined by using the probability that the expected value of the current value due to the change matches the diffusion current, the recombination current, and the generated current value. Is determined using a random number such that the number in one time step becomes an integer. According to this method, it is possible to deal with the influence of temporal fluctuation of the amount of holes, which is important for a fine element.

【００４４】次に，本発明の実施の形態をさらに具体的
に，図面を参照して説明する。Next, embodiments of the present invention will be described more specifically with reference to the drawings.

【００４５】（具体例１）n チャネル完全空乏化型ＳＯ
ＩＭＯＳＦＥＴのサブスレッショルド領域における解析
について述べる。図１を再び参照して，各構成要素の具
体的な寸法としては，例えば，ゲート長は0.8 μｍ，チ
ャネル幅は0.8 μｍ，ゲート酸化膜厚は１０ｎｍ，ＳＯ
Ｉ膜厚は５０ｎｍ，埋め込み酸化膜厚は４０００ｎｍと
する。(Specific example 1) n-channel fully depleted SO
The analysis in the sub-threshold region of the IMOSFET will be described. Referring again to FIG. 1, specific dimensions of each component include, for example, a gate length of 0.8 μm, a channel width of 0.8 μm, a gate oxide film thickness of 10 nm, SO
The I film thickness is 50 nm, and the buried oxide film thickness is 4000 nm.

【００４６】二次元デバイスシミュレータにより，完全
空乏化型ＳＯＩＭＯＳＦＥＴのサブスレッショルド領域
におけるあるバイアス点について正孔濃度の分布を求め
ると，図４のような結果が得られる。図４中のＳＯＩ層
５のソース３とドレイン４とに挟まれたボディ領域８中
の曲線は，正孔濃度に関する等高線を示している。図４
に示される正孔濃度の分布から，全チャネル幅にわたり
正孔濃度の総和を求め，それをＮとする。また電位障壁
９における正孔濃度をＰとしたとき，正孔が分布する等
価的な体積Ｖを下記数４式により決定する。When the hole concentration distribution is obtained for a certain bias point in the sub-threshold region of the fully depleted SOIMOSFET using a two-dimensional device simulator, the result shown in FIG. 4 is obtained. A curve in the body region 8 sandwiched between the source 3 and the drain 4 of the SOI layer 5 in FIG. 4 indicates a contour line relating to the hole concentration. FIG.
The sum of the hole concentrations over the entire channel width is obtained from the hole concentration distribution shown in FIG. Assuming that the hole concentration in the potential barrier 9 is P, the equivalent volume V in which the holes are distributed is determined by the following equation (4).

【００４７】[0047]

【数４】 これは，本来二次元的に，かつ不均一な濃度をもって分
布する正孔が，図１に示すように正孔が分布する等価的
な体積Ｖ（符号１０）の中に均一に分布するとして取り
扱うものである。体積Ｖは，あくまでの仮想的な値であ
るから，実際の正孔の分布とはかけ離れた値，例えば，
ボディ領域８よりも大きな値，あるいは逆に極めて小さ
な値をとることもあるが，解析を行う上では問題がな
い。(Equation 4) This is because holes originally distributed two-dimensionally and with a non-uniform concentration are uniformly distributed in an equivalent volume V (reference numeral 10) where holes are distributed as shown in FIG. Things. Since the volume V is a virtual value, it is a value far from the actual hole distribution, for example,
The value may be larger than the body region 8 or extremely small, but there is no problem in performing the analysis.

【００４８】また，正孔が分布する等価的な体積Ｖはバ
イアス電圧に依存せず一定であるという近似を行なって
も良く，また複数のバイアス条件に対する抽出結果をも
とに，バイアス電圧依存性を与える適当なモデルを用い
ても良い。また，正孔が分布する等価的な体積Ｖは，電
子と正孔の両者を扱う２キャリアのデバイスシミュレー
ションから得た正孔濃度を用いるのではなく，より計算
時間の短い，電子だけを扱った１キャリアのデバイスシ
ミュレーションから得られる電位分布に基づき，正孔濃
度が電位に対して指数関数的に変化するという既知の関
係を用いて決定してもよい。An approximation may be made that the equivalent volume V in which the holes are distributed is constant without depending on the bias voltage, and the bias voltage dependence is determined based on the extraction results for a plurality of bias conditions. May be used. The equivalent volume V where holes are distributed is not based on the hole concentration obtained from a two-carrier device simulation that handles both electrons and holes. It may be determined using a known relationship that the hole concentration changes exponentially with respect to the potential based on the potential distribution obtained from one-carrier device simulation.

【００４９】次に，時間応答に関する計算方法について
述べる。時刻ｔ₀ において，ＳＯＩ層中に正孔が蓄積
し，その総量はＮ₀ であるという条件を初期値とする。
この時，時刻ｔ₀ における電位障壁９の位置における正
孔濃度ｐを下記数５式により，また正孔の擬フェルミエ
ネルギーＥ_Fpを下記数６式により求める（擬フェルミ準
位演算段階）。Next, a calculation method relating to the time response will be described. At time t _0, holes are accumulated in the SOI layer, the total amount as an initial value the condition that it is N _0.
At this time, the hole concentration p at the position of the potential barrier 9 at the time t ₀ is obtained by the following equation (5), and the pseudo Fermi energy _EFp of the hole is obtained by the following equation (6) (pseudo Fermi level calculation step).

【００５０】[0050]

【数５】 (Equation 5)

【００５１】[0051]

【数６】 ここで，正孔量の初期値Ｎ₀ は，繰り返し行なわれる計
算において，一つ前のステップで得た結果を用いる。但
し，繰り返し計算の内，最初のステップにおいては，ま
ず正孔量の初期値をゼロ（Ｎ₀ ＝０）とし，与えられた
バイアス条件において，正孔量が定常値に至るまで計算
を繰り返し，その結果，得られた正孔量を初期値として
用いる。上記数６式において，ｋはボルツマン定数，Ｔ
は絶対温度，Ｅ_i0は，正孔による電位変動を無視した場
合の電位障壁９の位置におけるミッドギャップエネエル
ギーである。Ｅ_i0は，バイアス条件だけに依存して決ま
る値であり，与えられたバイアス条件に対して電子だけ
を考慮し基板浮遊効果を無視した定常状態に関するシミ
ュレーション結果，素子に対する実測結果，あるいは適
当なモデル等に基づきあらかじめ求めた関係を用いて定
める。以下，時間依存性のないパラメータを，シミュレ
ーション結果，素子に対する実測結果，既存のモデルあ
るいは適当な近似モデルによりあらかじめ求めること
を，単にあらかじめ求めると呼ぶ。(Equation 6) Here, the initial value N ₀ of the hole amount uses the result obtained in the immediately preceding step in the repeated calculation. However, in the first step of the repeated calculation, the initial value of the hole amount is first set to zero (N ₀ = 0), and the calculation is repeated under a given bias condition until the hole amount reaches a steady value. As a result, the obtained hole amount is used as an initial value. In the above equation 6, k is Boltzmann's constant, T
Is the absolute temperature, and E _i0 is the mid-gap energy at the position of the potential barrier 9 when the potential fluctuation due to holes is ignored. E _i0 is a value determined depending only on the bias condition. For a given bias condition, simulation results for a steady state in which only electrons are considered and the substrate floating effect is ignored, actual measurement results for the device, or an appropriate model It is determined using the relationship obtained in advance based on the above. Hereinafter, to obtain a parameter having no time dependency by a simulation result, an actual measurement result for an element, an existing model or an appropriate approximation model in advance is simply referred to as an advance determination.

【００５２】時刻ｔ₀ におけるサブスレッショルド領域
におけるドレイン電流Ｉ_D を下記数７式，ドレイン端の
衝突電離により発生する正孔による電流，即ち，生成電
流Ｉ_gen を下記数８式を用いて求める（拡散・再結合電
流演算段階）。At time t _{0, the} drain current _ID in the subthreshold region is obtained by the following equation (7), and the current due to holes generated by impact ionization at the drain end, that is, the generated current _Igen is obtained by the following equation (8). Diffusion / recombination current calculation stage).

【００５３】[0053]

【数７】 (Equation 7)

【００５４】[0054]

【数８】 ここで，（Ｍ−１）は衝突電離による増倍係数，ｑは単
位電荷，Ａはサブスレッショルド電流を決める定数，Ｗ
はチャネル幅，ｎ_i はシリコンの真性キャリア濃度であ
る。なお，電子のフェルミエネルギーはゼロとおく。但
し，Ａの値とＭ−１のバイアス電圧依存性は，解析を行
なう素子についてあらかじめ求めておく。また，上記数
７式におけるＥ_i は時刻ｔ₀ における電位障壁９の位置
でのミッドギャップエネルギーで，例えば，下記数９式
により定める。(Equation 8) Here, (M-1) is a multiplication coefficient due to impact ionization, q is a unit charge, A is a constant for determining a subthreshold current, and W
Is the channel width, and _ni is the intrinsic carrier concentration of silicon. The Fermi energy of the electrons is set to zero. However, the value of A and the bias voltage dependency of M-1 are obtained in advance for the element to be analyzed. Also, E _i in Equation 7 expression in the mid-gap energy in the position of the potential barrier 9 at time t _0, for example, determined by the following equation (9) equation.

【００５５】[0055]

【数９】 上記数９式は，正孔がＳＯＩ層５の垂直方法に均一に分
布し，かつ正孔からの電界がすべてゲート電極に向かう
という仮定に基づいたものであるが，他のモデル式を用
いてもよい。(Equation 9) Equation 9 above is based on the assumption that holes are uniformly distributed in the vertical direction of the SOI layer 5 and that the electric field from the holes is all directed to the gate electrode. Is also good.

【００５６】ソース接合を乗り越えてソース領域に流入
する正孔電流成分である拡散電流Ｉ_diffは，下記数１０
式，ソース接合またはボディ領域８中での再結合により
失われる正孔電流成分である再結合電流Ｉ_gen は，下記
数１１式により求める。The diffusion current I _diff, which is a hole current component flowing over the source junction and flowing into the source region, is expressed by the following _equation (10).
The recombination current I _gen , which is a hole current component lost due to recombination in the source junction or body region 8, is calculated by the following equation (11).

【００５７】[0057]

【数１０】 (Equation 10)

【００５８】[0058]

【数１１】 ここで，定数Ｉ_diff0 及びＩ_rec0はあらかじめ求めてお
く。これらは定数とせず，バイアス条件に依存する値と
しても良い。[Equation 11] Here, the constants I _diff0 and I _rec0 are obtained in advance. These may not be constants, but may be values depending on bias conditions.

【００５９】時間ｔ₀ における正孔の総量Ｎの時間に対
する変化の割合ｄＮ／ｄｔ｜_t=t0は，生成電流Ｉ_gen か
ら拡散電流Ｉ_diff及び再結合電流Ｉ_rec を引いた差を単
位電荷で割った値であるとして，下記数１２式により求
める。The rate of change dN / dt | _{t = t0} of the total amount N of holes with respect to time at time t ₀ is obtained by subtracting the diffusion current I _diff and the recombination current I _rec from the generated current I _gen in unit charge. Assuming that the value is a divided value, it is obtained by the following equation (12).

【００６０】[0060]

【数１２】 次に，時間ｔ₁ の間における正孔の総量の変化量ΔＮ
を，下記数１３式により求める。(Equation 12) Next, the change amount ΔN of the total amount of holes during the time t ₁
Is calculated by the following equation (13).

【００６１】[0061]

【数１３】 時刻ｔ₀ かある時間ｔ₁ が経過した時点における正孔の
総量Ｎ₁ は初期値Ｎ₀にΔＮを加えることで，下記数１
４式の通りに定める。(Equation 13) The total amount of holes N ₁ at the time point t ₀ or when a certain time t ₁ has elapsed can be calculated by adding ΔN to the initial value N ₀ ,
Determined as Equation 4.

【００６２】[0062]

【数１４】 そして，得られたＮ₁ を新たな初期値Ｎ₀ として，同様
の計算を繰り返す。その間，バイアス条件が時間に依存
して変化する場合は，計算を行なう都度Ｅ_i0をバイアス
条件から定まる値に更新する。[Equation 14] Then, the same calculation is repeated with the obtained N ₁ as a new initial value N ₀ . In the meantime, if the bias condition changes with time, E _i0 is updated to a value determined from the bias condition each time the calculation is performed.

【００６３】タイムステップｔ₁ は，１０ピコ秒から１
マイクロ秒の範囲とし，上記数１２式から得られるｄＮ
／ｄｔ｜_t=t0が大きい場合には小さく，ｄＮ／ｄｔ｜
_t=t0が小さい場合には大きくとる。The time step t ₁ is from 10 picoseconds to 1
In the range of microseconds, dN obtained from the above equation (12)
/ Dt | _{t = t0} is small when large, dN / dt |
_{If t = t0} is small, increase it.

【００６４】また，各タイムステップにおける正孔の個
数の変化を，その変化による電流値の期待値が拡散電
流，再結合電流及び生成電流値に一致するような確率を
用いて，乱数を用いて決定する。The change in the number of holes at each time step is determined by using a random number using a probability that the expected value of the current value due to the change matches the diffusion current, the recombination current, and the generated current value. decide.

【００６５】（具体例２）具体例１で正孔濃度がＳＯＩ
層５の縦方向に対して大きく変化している場合におい
て，正孔が分布する等価的な体積Ｖを決定する方法を具
体例２において述べる。図５に示す通りＳＯＩ層５の縦
方向において正孔の濃度分布が形成されている場合，電
位障壁９の位置の正孔濃度をもとに正孔が分布する等価
的な体積を決定すると，実際に正孔が分布している領域
の体積とは大きく値が異なることがある。この場合，図
５に示すように，正孔の蓄積量に基づいてＳＯＩ層５の
電位を計算する時点で計算の方法によっては誤差の原因
となりうるので，正孔の主に分布する領域中の代表点１
２を用いて，正孔が分布する等価的な体積Ｖを決定して
も良い。この場合，正孔の主に分布する領域中の代表点
１２の正孔濃度を，上記数４式，上記数５式，及び上記
数６式におけるｐとして用いる。また，電位障壁９の電
位から正孔が主に分布する領域の代表点ｐの電位を引い
た差をＶ₁ として，上記数６式を下記数１５式で置き換
える。(Specific Example 2) In the specific example 1, the hole concentration was SOI.
A specific example 2 describes a method of determining an equivalent volume V in which holes are distributed in a case where there is a large change in the vertical direction of the layer 5. When a hole concentration distribution is formed in the vertical direction of the SOI layer 5 as shown in FIG. 5, when an equivalent volume in which holes are distributed is determined based on the hole concentration at the position of the potential barrier 9, The value may be significantly different from the volume of the region where holes are actually distributed. In this case, as shown in FIG. 5, when the potential of the SOI layer 5 is calculated based on the amount of accumulated holes, an error may be caused depending on the calculation method. Representative point 1
2, an equivalent volume V in which holes are distributed may be determined. In this case, the hole concentration at the representative point 12 in the region where holes are mainly distributed is used as p in Equations 4, 5, and 6 above. Also, the difference obtained by subtracting the potential of the representative point p region in which holes from the potential of the potential barrier 9 distributed primarily as V _1, replacing the equation (6) below equation (15).

【００６６】[0066]

【数１５】 （具体例３）部分空乏化型ＳＯＩＭＯＳＦＥＴにおい
て，ある時刻ｔ₀ において，ドレイン電圧がＶ₁ からＶ
₂ へ変化した場合について述べる。図６に示すように，
ボディ領域８に空乏化しない中性領域１３が残るとす
る。このような素子は，部分空乏化型ＳＯＩＭＯＳＦＥ
Ｔと呼ばれる。ここで，中性領域１３とは，ｐ型基板か
ら正孔が追い出されず，バルク基板上の電界効果型トラ
ンジスタの基板領域と同じように電気的中性を保ってい
る領域をいう。図６中の曲線は電位に関する等高線を示
し，中性領域１３側で電位が低く，表面に近づくほど電
位が高い。なお，数式中に用いる記号の意味は特に記さ
ない限り具体例１と同じである。(Equation 15) (Specific Example 3) In a partially depleted SOI MOSFET, at a certain time t ₀ , the drain voltage is changed from V ₁ to V
_The case where the number has changed to ₂ will be described. As shown in FIG.
It is assumed that neutral region 13 that is not depleted remains in body region 8. Such an element is a partially depleted SOIMOSFE
Called T. Here, the neutral region 13 refers to a region in which holes are not driven out of the p-type substrate and remain electrically neutral like the substrate region of the field-effect transistor on the bulk substrate. The curve in FIG. 6 shows contour lines relating to the potential, where the potential is lower on the neutral region 13 side and higher as approaching the surface. The meanings of the symbols used in the mathematical formulas are the same as in Example 1 unless otherwise specified.

【００６７】ドレイン電圧が変化する前のしきい値電
圧，もしくは，電位分布に基づき，ドレイン電流Ｉ_D を
ＳＰＩＣＥに用いられているモデル等，通常モデルまた
はあらかじめデバイスシミュレーションにより抽出して
関係を用いて定める。次に，生成電流Ｉ_gen を下記数１
６式により求める。Based on the threshold voltage or the potential distribution before the drain voltage changes, the drain current _ID is extracted by a normal model such as a model used for SPICE or a device simulation in advance, and the relation is used. Determine. Next, the generated current I _gen is calculated by the following _equation (1).
It is determined by Equation 6.

【００６８】[0068]

【数１６】 ここで，（Ｍ−１）はドレイン電圧がＶ₂ である場合の
衝突電離による増倍係数である。Ｉ_gen1は熱励起，拡
散，バンド間トンネルなど，衝突電離以外によってもた
らされる正孔電流である。増倍係数及びＩ_gen1とバイア
ス条件との関係は，夫々予め求めてあるものを用いる。(Equation 16) Here, a multiplication factor due to impact ionization in the case where a (M-1) the drain voltage is V _2. I _gen1 is a hole current caused by things other than impact ionization, such as thermal excitation, diffusion, and band-to-band tunneling. The relationship between the multiplication coefficient and I _gen1 and the bias condition is determined in advance.

【００６９】擬フェルミエネルギーＥ_Fpは，中性領域１
３の電位φ_neu ，中性領域１３の正孔濃度ｐ_neu に基づ
き，下記数１７式を用いて求める（擬フェルミ準位演算
段階）。The quasi-Fermi energy E _Fp is in the neutral region 1
Based on the potential φ _{neu of} No. 3 and the hole concentration p _neu of the neutral region 13, the value is obtained using the following equation (pseudo Fermi level calculation step).

【００７０】[0070]

【数１７】 中性領域１３の電位φ_neu は，一つ前の計算ステップか
ら得た結果を用いる。今，行う計算が，第一回目のステ
ップである場合には，中性領域１３の電位φ_neu ，中性
領域１３の正孔濃度ｐ_neu として，平衡状態における
値，即ち，ソース３と中性領域１３のフェルミ準位が等
しいと置いて定まる値を用いる。上記数１７式から得た
Ｅ_Fpを用いて，上記数１０式及び上記数１１式から拡散
電流Ｉ_diff，再結合電流Ｉ_rec を求め，時間ｔ₁ の間に
おける正孔の総量の変化量ΔＮを，具体例１の上記数１
３式と同じく，下記数１８式を用いて求める。[Equation 17] The potential φ _neu of the neutral region 13 uses the result obtained from the _immediately preceding calculation step. If the calculation to be performed is the first step, the value in the equilibrium state, that is, the potential φ _{neu of} the neutral region 13 and the hole concentration p _neu of the neutral region 13, that is, the source 3 and the neutral A value determined when the Fermi levels of the regions 13 are equal is used. The diffusion current I _diff and the recombination current I _rec are obtained from Eq. 10 and Eq. 11 using E _Fp obtained from Eq. 17 above, and the change amount ΔN of the total amount of holes during the time t ₁ is obtained. Is calculated by the above equation (1) of the specific example 1.
In the same way as Equation 3, it is obtained using Equation 18 below.

【００７１】[0071]

【数１８】 得られたΔＮの電荷を，中性領域１３と，空乏層との境
界から，空乏層側へ電位の低い位置から順に配置する。
この時，正孔を新たに配置する領域では正孔濃度が中性
領域１３と等しくなるようにする。空乏層中に，図７を
参照して，正孔を配置したことにより生じる，新たに中
性領域となった領域１４と初期状態における中性領域１
３を合わせたものを，新たに中性領域１３とする。そし
て，ゲート電極とゲート酸化膜２の境界の電位がゲート
電位と等しいという条件と，中性領域と空乏層の境界で
電位勾配がゼロであるという条件を境界条件として，ポ
アソンの方程式を解き，ＳＯＩ層５中の電位分布，もし
くは中性領域１３と電位障壁９との電位を設ける。ゲー
ト酸化膜２の左右両端の電位は，ゲート電位と，ソース
及びドレイン電位を適当な関数で補間して定める。ΔＮ
が負の場合には，中性領域の境界で電位勾配がゼロにな
るという条件のもとで，取り除かれる正孔の数がΔＮに
なるように中性領域を小さくする。新たな正孔の総量Ｎ
はもとのＮにΔＮを加えたものとする。しきい値電圧
は，電位障壁９の電位が反転層１５が形成される反転電
位になるゲート電圧であるとして，求める。得られた電
位障壁９の電位，又はしきい値電圧を求めて，通常のモ
デル，あるいはあらかじめもとめたそれらとドレイン電
流との関係を用いて，ドレイン電流を求める。新たに得
られた，各領域の電位，及び正孔量を初期値として，上
述の計算を繰り返す。(Equation 18) The obtained charges of ΔN are arranged in order from the position of lower potential toward the depletion layer side from the boundary between the neutral region 13 and the depletion layer.
At this time, the hole concentration is made equal to that of the neutral region 13 in the region where holes are newly arranged. Referring to FIG. 7, in the depletion layer, a region 14 newly formed as a neutral region and a neutral region 1 in an initial state caused by the arrangement of holes.
The combination of 3 is newly set as the neutral region 13. Then, Poisson's equation was solved under the condition that the potential at the boundary between the gate electrode and the gate oxide film 2 was equal to the gate potential and the condition that the potential gradient was zero at the boundary between the neutral region and the depletion layer. A potential distribution in the SOI layer 5 or a potential between the neutral region 13 and the potential barrier 9 is provided. The potentials at the left and right ends of the gate oxide film 2 are determined by interpolating the gate potential and the source and drain potentials with appropriate functions. ΔN
Is negative, the neutral region is reduced so that the number of holes to be removed becomes ΔN under the condition that the potential gradient becomes zero at the boundary of the neutral region. Total number of new holes N
Is obtained by adding ΔN to the original N. The threshold voltage is obtained assuming that the potential of the potential barrier 9 is a gate voltage at which the potential of the inversion layer 15 is inverted. The potential or threshold voltage of the obtained potential barrier 9 is obtained, and the drain current is obtained by using a normal model or the relationship between the drain current and a predetermined model. The above calculation is repeated with the newly obtained potentials and hole amounts of the respective regions as initial values.

【００７２】（具体例４）具体例３において，縦方向の
一次元の近似を行う場合について述べる。ゲート電位を
φ_g ，初期状態での中性領域１３の電位をφ_neu0，電位
障壁９を含む断面での中性領域１３の幅をＷ_neu0とす
る。ｔ₁ 時間において正孔量がΔＮ増加した場合，中性
領域幅ΔＷ_neu の増分ΔＷ_neu を下記数１９式により求
める。(Specific Example 4) In the specific example 3, a case in which one-dimensional approximation in the vertical direction is performed is described. The gate potential is φ _g , the potential of the neutral region 13 in the initial state is φ _neu0 , and the width of the neutral region 13 in the cross section including the potential barrier 9 is W _neu0 . If the holes amount in t ₁ hour increases .DELTA.N, obtains the increment [Delta] W _neu neutral region width [Delta] W _neu by the following equation 19 equation.

【００７３】[0073]

【数１９】 ここで，ΔＷ_neu は正孔がある量だけ増加した時に，中
性領域１３がゲート１の側にどれだけ増加するかを示す
値である。Ｌ_neu はΔＷを決めるための値で，新たに中
性領域となる領域１４と同じ面積を持つ矩型を図８のよ
うに仮定したときにその長さを与える値である。Ｌ_neu
はたとえば，図３の断面における空乏層中の各位置にお
ける電位に対して，図８の断面において，電位が等しく
なる点を等高線で結んだ時に，等高線がＳＯＩ層５中を
通る区間の長さとして求める。[Equation 19] Here, ΔW _neu is a value indicating how much the neutral region 13 increases toward the gate 1 when holes increase by a certain amount. L _neu is a value for determining ΔW, and is a value that gives the length when a rectangular shape having the same area as the region 14 to be a new neutral region is assumed as shown in FIG. L _neu
For example, the length of the section where the contour passes through the SOI layer 5 when the point at which the potential is equal is connected by a contour in the section of FIG. 8 with respect to the potential at each position in the depletion layer in the section of FIG. Asking.

【００７４】そして，元の中性領域１３にその増加分を
加えたものを新たな中性領域１４の長さＷ_neu とし，空
乏層領域とゲート電極１との間で，境界条件としてゲー
ト電位，及び中性領域の端で電位勾配がゼロであるとい
う条件を用いて，ポアソンの方程式を解き，電位障壁に
おける電位φ及び新たな中性領域１４の電位φ_neu ´を
求める。ＳＯＩ層中のアクセプタ濃度をＮ_A とすると，
φは，下記数２０式で，φ_neu ´は，下記数２１式で求
められる。The length of the new neutral region 14, W _{neu, which} is obtained by adding the increased amount to the original neutral region 13, is defined as a boundary condition between the depletion layer region and the gate electrode 1. , And the condition that the potential gradient is zero at the end of the neutral region, solve Poisson's equation to determine the potential φ at the potential barrier and the potential φ _neu ′ of the new neutral region 14. Assuming that the acceptor concentration in the SOI layer is N _A ,
φ is obtained by the following equation (20), and φ _neu ′ is obtained by the following equation (21).

【００７５】[0075]

【数２０】 (Equation 20)

【００７６】[0076]

【数２１】 ただし，Ｔ_SOI は，ＳＯＩ層５の膜厚，Ｃ_OX はゲート
酸化膜２の膜厚，ｅ₀ は真空の誘電率，ｅ_Siはシリコン
の誘電率である。しきい値電圧は，φが反転電位φ_inv
となるφ_ｇとして，下記数２２式により与えられる。(Equation 21)Where T_SOIIs the thickness of the SOI layer 5, C_OX Is the gate
Thickness of oxide film 2, e₀ Is the dielectric constant of vacuum, e_SiIs silicon
Is the dielectric constant of The threshold voltage is φ_inv
Φ_gIs given by the following equation (22).

【００７７】[0077]

【数２２】 ただし，Φ_msはゲートとソースの仕事関数差である。φ
_inv はあらかじめ求めておくものとする。得られたφ，
Ｖ_thから，既存のモデルを用いてドレイン電流を求め
る。あるいは，あらかじめ求めておいたこれらの値と，
電流値を結ぶ関係を用いて，ドレイン電流を定める。(Equation 22) Here, Φ _ms is the work function difference between the gate and the source. φ
_inv shall be obtained in advance. The obtained φ,
From V _th , a drain current is obtained using an existing model. Alternatively, with these values obtained in advance,
The drain current is determined using the relationship between the current values.

【００７８】ΔＮが負の場合はΔＷだけ中性領域を基板
側に縮め，同様の計算を行う。When ΔN is negative, the neutral region is reduced to ΔW by ΔW, and the same calculation is performed.

【００７９】（具体例５）具体例３及び４において，反
転層１５が図７のように形成されている場合には，ポア
ソンの方程式を解く時に，境界条件としてゲート電位で
はなく，反転層１５の下部の電位が反転電位φ_inv であ
るという条件を用いる。また，図９に示すように，ドレ
イン端に反転層１５が消滅するピンチオフ領域１６が形
成され，かつポアソンの方程式を二次元的に解く必要が
ある場合には，ピンチオフ領域１６におけるＳＯＩ層５
の表面の電位を反転電位とドレイン４の電極の電位を用
いて，適当に補間することから求め，これを，境界条件
として用いる。ＳＯＩ層５の上部，中性領域１３の端以
外の境界については，ソース３，ドレイン４，支持基板
７などの電位をそのまま境界条件として用いる。(Embodiment 5) In Embodiments 3 and 4, when the inversion layer 15 is formed as shown in FIG. 7, when solving the Poisson equation, the inversion layer 15 is used instead of the gate potential as the boundary condition. Is used as the inversion potential φ _inv . As shown in FIG. 9, when a pinch-off region 16 in which the inversion layer 15 disappears is formed at the drain end and it is necessary to solve Poisson's equation two-dimensionally, the SOI layer 5 in the pinch-off region 16 is required.
Is obtained by appropriately interpolating using the inversion potential and the potential of the drain 4 electrode, and using this as a boundary condition. As for the boundary other than the upper part of the SOI layer 5 and the end of the neutral region 13, the potentials of the source 3, the drain 4, the support substrate 7 and the like are used as the boundary conditions as they are.

【００８０】（具体例６）具体例３及び４において，ゲ
ート電圧も変化する場合には，ポアソンの方程式を解く
段階で，ゲート電位をあらたなゲート電圧により定まる
値とする。具体例３及び４において，ドレイン電極電圧
が変化せず，ゲート電圧だけが変化する場合には，最初
のステップにおいては，ポアソンの方程式を解くと，Ｓ
ＯＩ層５の全体の電位がゲート電位の変化分だけ上下す
るとして，ポアソンの方程式に関する計算を省略しても
良い。(Embodiment 6) In the embodiments 3 and 4, when the gate voltage also changes, the gate potential is set to a value determined by the new gate voltage at the stage of solving the Poisson equation. In Examples 3 and 4, when the drain electrode voltage does not change and only the gate voltage changes, in the first step, solving Poisson's equation gives S
Assuming that the overall potential of the OI layer 5 rises and falls by the change in the gate potential, the calculation relating to Poisson's equation may be omitted.

【００８１】（具体例７）図１０のようにバルク基板上
の電界効果型トランジスタにおいて，チャネル下部に正
孔が蓄積する領域２０が形成される場合も，上と同様の
解析が可能である。ただし，この場合，拡散電流はソー
スに流れこむ成分だけでなく，あらゆる方向に電位障壁
９を乗り越えて拡散する成分を含めたものとする。(Embodiment 7) In the field effect transistor on the bulk substrate as shown in FIG. 10, the same analysis as above can be performed when the region 20 in which holes accumulate is formed below the channel. However, in this case, the diffusion current includes not only a component flowing into the source, but also a component that spreads over the potential barrier 9 in all directions.

【００８２】（具体例８）上述の具体例において，ある
物理量の時間に対する変化の割合に着目して，タイムス
テップを動的に変化させる。たとえば，下記数２３式に
おいて示される正孔量Ｎの変化の割合に対して，Ｎ´と
いう定数を設定し，タイムステップｔ₁ を下記数２４式
により定める。(Specific Example 8) In the specific example described above, the time step is dynamically changed by focusing on the rate of change of a certain physical quantity with respect to time. For example, with respect to the rate of change of the amount of holes N shown in the following equation 23, it sets a constant named N', define the time step t ₁ by the following equation 24 equation.

【００８３】[0083]

【数２３】 (Equation 23)

【００８４】[0084]

【数２４】 あるいは，変化の割合の上限Ｎ´_max ，下限Ｎ´_min を
定め，変化の割合がこれらの範囲を超えたときに，数２
３式におけるＮ´をＮ´_max またはＮ´_min により置き
換えることにより決まるt1をタイムステップとして用い
る。(Equation 24) Alternatively, the upper limit N ′ _max and the lower limit N ′ _min of the rate of change are determined, and when the rate of change exceeds these ranges, Equation 2
The N'at 3 expression using t1 as the time step determined by replacing the _N'max or _N'min.

【００８５】（具体例９）タイムステップｔ₁ をさらに
小さな区間に分割し，その小区間の最初の数点を用い
て，正孔の総量Ｎを求め，得られた値を用いてＮの時間
変化にたいする補間式を求め，ｔ₁ における正孔の総量
Ｎを補間式による外挿から求める。(Specific Example 9) The time step t ₁ is further divided into smaller sections, the total number N of holes is obtained using the first few points of the small section, and the time N is calculated using the obtained value. An interpolation formula for the change is obtained, and the total amount N of holes at t ₁ is obtained from extrapolation by the interpolation formula.

【００８６】[0086]

【発明の効果】以上，説明したように，本発明では，代
表的なバイアス点における定常状態のシミュレーション
結果または実測から解析モデルで必要となる特徴的な値
を抽出し，それを用いて，任意のバイアス条件，及び任
意の時間に対する過渡応答の解析を行う。As described above, according to the present invention, a characteristic value required in an analysis model is extracted from a simulation result of a steady state at a representative bias point or an actual measurement, and the extracted characteristic value is used to determine an arbitrary value. The analysis of the transient response to the bias condition and arbitrary time is performed.

【００８７】また，本発明では，大規模な行列計算を必
要とする数値シミュレーションに比べ計算時間が短く，
また解の収束性が良い。また，シミュレーション結果ま
たは実測から解析モデルで必要となる特徴的な値を抽出
しているので，純粋な解析モデルでは取扱いが困難な物
理量を正確に扱えるため，精度が良い。In the present invention, the calculation time is shorter than that of a numerical simulation that requires a large-scale matrix calculation.
Also, the convergence of the solution is good. In addition, since characteristic values required in the analysis model are extracted from the simulation result or the actual measurement, physical quantities that are difficult to handle with a pure analysis model can be accurately handled, so that the accuracy is high.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の実施の一形態による電界効果型トラン
ジスタの解析方法の説明に供せられる。FIG. 1 is provided for describing a method of analyzing a field effect transistor according to an embodiment of the present invention.

【図２】本発明の実施の一形態による空乏層を示す図で
ある。FIG. 2 is a diagram illustrating a depletion layer according to an embodiment of the present invention.

【図３】本発明の実施の一形態による電界効果型トラン
ジスタの電位分布を示す図である。FIG. 3 is a diagram showing a potential distribution of a field-effect transistor according to one embodiment of the present invention.

【図４】図１の電界効果型トランジスタの正孔濃度に関
する等高線を示す図である。FIG. 4 is a diagram showing contour lines relating to the hole concentration of the field-effect transistor of FIG. 1;

【図５】本発明の実施の一形態による具体例２に係る電
界効果型トランジスタの解析方法の説明に供せられる図
である。FIG. 5 is a diagram which is used for describing an analysis method of a field-effect transistor according to a specific example 2 according to an embodiment of the present invention.

【図６】本発明の実施の一形態による具体例２に係る電
界効果型トランジスタの解析方法の説明に供せられる図
である。FIG. 6 is a diagram which is used for describing a method of analyzing a field-effect transistor according to a specific example 2 according to an embodiment of the present invention.

【図７】本発明の実施の一形態による具体例３に係る電
界効果型トランジスタの解析方法の説明に供せられる図
である。FIG. 7 is a diagram provided for explanation of a method of analyzing a field effect transistor according to Example 3 according to one embodiment of the present invention;

【図８】本発明の実施の一形態による具体例４に係る電
界効果型トランジスタの解析方法の説明に供せられる図
である。FIG. 8 is a diagram which is used for describing a method of analyzing a field-effect transistor according to Example 4 according to an embodiment of the present invention.

【図９】本発明の実施の一形態による具体例５に係る電
界効果型トランジスタの解析方法の説明に供せられる図
である。FIG. 9 is a diagram provided for explanation of a method of analyzing a field-effect transistor according to Example 5 according to an embodiment of the present invention;

【図１０】本発明の実施の一形態による具体例７に係る
電界効果型トランジスタの解析方法の説明に供せられる
図である。FIG. 10 is a diagram provided for explanation of a method of analyzing a field-effect transistor according to Example 7 according to an embodiment of the present invention.

【図１１】従来技術による異常動作の説明に供せられる
図である。FIG. 11 is a diagram provided for explaining an abnormal operation according to the related art.

【図１２】従来技術による異常動作の説明に供せられる
図である。FIG. 12 is a diagram provided for explaining an abnormal operation according to the related art.

【図１３】従来技術２による等価回路の過渡解析の説明
に供せられる図である。FIG. 13 is a diagram which is used for describing transient analysis of an equivalent circuit according to the related art 2.

【図１４】従来技術３による等価回路を示す図である。FIG. 14 is a diagram showing an equivalent circuit according to Prior Art 3.

【図１５】従来技術３による電界効果型トランジスタの
解析方法の説明に供せられる図である。FIG. 15 is a diagram which is used for describing a method of analyzing a field-effect transistor according to Prior Art 3.

【符号の説明】[Explanation of symbols]

１ ゲート電極 ２ ゲート酸化膜 ３ ソース ４ ドレイン ５ ＳＯＩ層 ６ 埋め込み酸化膜 ７ 支持基板 ８ ボディ領域 ９ 電位障壁 １０ 正孔が等価的に分布する領域 １１ 正孔が主に分布する領域 １２ 正孔の主に分布する領域の代表点 １３ 中性領域 １４ 新たに中性領域となった領域 １５ 反転層 １６ ピンチオフ領域 １７ 中性領域の等価的な増分 １８ 中性領域の等価的な増分の長さ １９ 基板 ２０ 正孔が蓄積する領域 ５１ ゲート電極 ５２ ゲート酸化膜 ５３ ソース ５４ ドレイン ５５ ＳＯＩ層 ５６ 埋め込み酸化膜 ５７ 支持基板 ５８ ボディ領域 ５９ 初期状態における中性領域 ６０ 平衡状態における中性領域 REFERENCE SIGNS LIST 1 gate electrode 2 gate oxide film 3 source 4 drain 5 SOI layer 6 buried oxide film 7 support substrate 8 body region 9 potential barrier 10 region where holes are equivalently distributed 11 region where holes are mainly distributed 12 hole Representative point of mainly distributed region 13 Neutral region 14 Newly neutral region 15 Inversion layer 16 Pinch-off region 17 Equivalent increment of neutral region 18 Equivalent increment length of neutral region 19 Substrate 20 Region where holes are accumulated 51 Gate electrode 52 Gate oxide film 53 Source 54 Drain 55 SOI layer 56 Buried oxide film 57 Support substrate 58 Body region 59 Neutral region in initial state 60 Neutral region in equilibrium state

Claims (6)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 絶縁体上に形成される半導体層を備えた
電界効果型トランジスタの解析方法において、チャネル
を形成するキャリアとは異なる導電型のキャリアが，前
記半導体層内に蓄積する領域の体積をあらかじめ求める
求積段階と、タイムステップｔ_１の間における前記キャ
リアの生成量から，前記キャリアの消滅量を引いて得ら
れた差を、キャリア量に加えることで前記タイムステッ
プｔ_１後のキャリア量を求め、このタイムステップｔ_１
後のキャリア量を前記半導体層内に蓄積する領域の体積
で割ることにより、前記タイムステップｔ_１後の正孔濃
度を求める正孔濃度演算段階と、 前記タイムステップｔ_１後の正孔濃度に基づいて、新た
に再結合及び拡散による前記キャリアの単位時間当りの
消滅量を求め、次のタイムステップに対するキャリア量
と正孔濃度の計算を繰り返すことにより、前記キャリア
総量または濃度における過渡的変化によりもたらされ
る、伝導電流の過渡的変化を求める過渡的電流変化演算
段階とを備えていることを特徴とする電界効果型トラン
ジスタの解析方法。In a method for analyzing a field effect transistor including a semiconductor layer formed on an insulator, a carrier of a conductivity type different from a carrier forming a channel is accumulated in a region of the semiconductor layer. And a difference obtained by subtracting the disappearance amount of the carrier from the generation amount of the carrier between the time step t _{1 and} the carrier amount between the time step t ₁ and the carrier amount after the time step t _1. The time step t ₁
By dividing the amount of the carrier after the volume of the region stored in the semiconductor layer, and the hole density arithmetic step of determining the hole concentration after the time step t _1, the hole concentration after the time step t ₁ based on, determined the disappearance amount per unit time of the carrier by new recombination and diffusion, the amount of carrier for the next time step
And a transient current change calculation step for obtaining a transient change in the conduction current caused by a transient change in the total amount or concentration of carriers by repeating the calculation of the hole concentration. Method of type transistor. 【請求項２】 請求項１記載の電界効果型トランジスタ
の解析方法において、チャネルを形成するキャリアとは
異なる導電型のキャリアが前記半導体層内に蓄積する領
域の体積として、ソース・ドレイン電極に挟まれた前記
半導体層内における前記キャリアの総量を、電位障壁部
における正孔濃度で除して得られる等価的な体積を用い
ることを特徴とする電界効果型トランジスタの解析方
法。2. The method for analyzing a field effect transistor according to claim 1, wherein carriers of a conductivity type different from carriers forming a channel are interposed between the source / drain electrodes as a volume of a region where the carriers accumulate in the semiconductor layer. A method for analyzing a field effect transistor, wherein an equivalent volume obtained by dividing the total amount of the carriers in the semiconductor layer obtained by the hole concentration in the potential barrier portion is used. 【請求項３】 請求項１記載の電界効果型トランジスタ
の解析方法において， 中性領域のキャリア濃度は常に
平衡状態における値とし， キャリア量が増加した場合は，前記キャリアの増加量を
平衡状態における正孔濃度で除して得られる体積だけ中
性領域が空乏層側に伸び， 逆にキャリア量が減少する場合には同じく前記体積だ
け，中性領域が減少するとした場合において，得られた
空乏層幅を用いて，空乏層とゲート酸化膜内におけるポ
アソンの方程式を，前記空乏層と前記中性領域との境界
で電界がゼロになるという条件と，ゲート電極の電位と
を境界条件として解き，前記中性領域の電位もしくはＳ
ＯＩ層内の電位分布を求める電位分布演算段階と， 前記キャリアの擬フェルミ準位の変化について，これを
中性領域の電位の変化に追従するとして求める擬フェル
ミ準位演算段階と， 得られた前記キャリアの擬フェルミ準位を用いて拡散電
流及び再結合電流を求める拡散・再結合電流演算段階と
を有することを特徴とする電界効果型トランジスタの解
析方法。3. The method for analyzing a field effect transistor according to claim 1, wherein the carrier concentration in the neutral region is always a value in an equilibrium state. When the neutral region extends toward the depletion layer by the volume obtained by dividing by the hole concentration, and conversely, when the amount of carriers decreases, the depletion obtained when the neutral region also decreases by the same volume Using the layer width, Poisson's equation in the depletion layer and the gate oxide film is solved using the condition that the electric field becomes zero at the boundary between the depletion layer and the neutral region and the potential of the gate electrode as boundary conditions. , The potential of the neutral region or S
A potential distribution calculating step for obtaining a potential distribution in the OI layer; and a pseudo-Fermi level calculating step for determining a change in the pseudo-Fermi level of the carrier as following a change in the potential in the neutral region. A step of calculating a diffusion current and a recombination current using a pseudo-Fermi level of the carrier to calculate a diffusion current and a recombination current. 【請求項４】 請求項１乃至３の内のいずれかに記載の
電界効果型トランジスタの解析方法において，繰り返し
計算の中で，一回の計算単位における解析対象時間，即
ち，タイムステップｔ₁ を，単位時間当りの電位の変化
量が大きい場合には小さく， 前記変化量が小さい場合には大きくなるように，動的に
変化させることを特徴をする電界効果型トランジスタの
解析方法。4. The method for analyzing a field-effect transistor according to claim 1, wherein a time to be analyzed in one calculation unit, that is, a time step t ₁ , is calculated in the repetitive calculation. A method of analyzing a field effect transistor, characterized in that the potential is dynamically changed so that the potential change per unit time is small when the change is large and large when the change is small. 【請求項５】 請求項１乃至３の内のいずれかに記載の
電界効果型トランジスタの解析方法において、一回の計
算ステップにおける正孔の変化量△Ｎに対する最大値△
Ｎ_maxを設定し、タイムステップｔ₁における正孔の変化
量△Ｎが△Ｎ_maxを越える場合には、正孔の変化量△Ｎ
が△Ｎ_maxになる値に前記タイムステップｔ₁を設定し直
すことを特徴とする電界効果型トランジスタの解析方
法。5. The method for analyzing a field-effect transistor according to claim 1, wherein a change amount of holes in a single calculation step is {maximum value for N}.
If _Nmax is set and the hole variation ΔN at time step t ₁ exceeds _ΔNmax , the hole variation ΔN
Wherein the time step t ₁ is reset to a value that makes ΔN _max . 【請求項６】 請求項１乃至５の内のいずれかに記載の
電界効果型トランジスタの解析方法において、 タ イムステップにおける正孔の個数の変化を、その変化
による電流値の期待値が拡散電流、結合電流及び生成電
流値に一致するような確率を用いて、乱数を用いて決定
することを特徴とする電界効果型トランジスタの解析方
法。6. The analysis method of a field effect transistor according to any one of claims 1 to 5, a change in the number of holes in the data Im step, the expected value of the current value due to the change diffusion current , Using a probability that matches the coupling current and the generated current value and using a random number to determine the probability.