JP2962329B2 - 画像処理方法 - Google Patents
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- Processing Of Color Television Signals (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Error Detection And Correction (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、画像処理方法に関し、
特にエラー訂正不能データを他のデータを用いて修正す
る画像処理方法に関する。
特にエラー訂正不能データを他のデータを用いて修正す
る画像処理方法に関する。
【０００２】
【従来の技術】動画像信号をディジタル化し、画像デー
タを光ファイバや通信衛星などの伝送路、磁気テープな
どの記録媒体を介して伝送する画像伝送システムでは、
伝送誤りを検出訂正する誤り訂正符号が利用され、受信
側（又は再生側）で当該誤り訂正符号により伝送誤りを
訂正する。そして、誤り訂正符号によっても訂正できな
い誤りについては、周辺画素から近似値を形成する補間
処理によって修正が行われる。
タを光ファイバや通信衛星などの伝送路、磁気テープな
どの記録媒体を介して伝送する画像伝送システムでは、
伝送誤りを検出訂正する誤り訂正符号が利用され、受信
側（又は再生側）で当該誤り訂正符号により伝送誤りを
訂正する。そして、誤り訂正符号によっても訂正できな
い誤りについては、周辺画素から近似値を形成する補間
処理によって修正が行われる。
【０００３】
【発明が解決しようとする課題】補間処理で画質劣化を
招かないためには、補間に利用する周辺画素が誤りのな
いものである必要がある。近年、広く利用される高能率
符号化（画像圧縮）を採用している場合、補間に利用で
きる周辺画素が制限される。例えば、１ライン毎にリセ
ットされるＤＰＣＭ（差分パルス・コード変調）方式で
は、訂正不能の誤りが発生すると、その誤りが含まれる
ラインでは元のデータを再現できない。従って、この場
合の補間には、上下ラインに含まれる画素しか利用でき
ない。また、離散コサイン変換（ＤＣＴ）のような直交
変換を用いる符号化方式では、訂正不能の誤りが発生す
ると、伝送ブロック（例えば縦８画素×横８画素）に含
まれる全ての画素で、元の信号を再現できなくなり、上
下ラインを使う補間によっても画質劣化を防げない。
招かないためには、補間に利用する周辺画素が誤りのな
いものである必要がある。近年、広く利用される高能率
符号化（画像圧縮）を採用している場合、補間に利用で
きる周辺画素が制限される。例えば、１ライン毎にリセ
ットされるＤＰＣＭ（差分パルス・コード変調）方式で
は、訂正不能の誤りが発生すると、その誤りが含まれる
ラインでは元のデータを再現できない。従って、この場
合の補間には、上下ラインに含まれる画素しか利用でき
ない。また、離散コサイン変換（ＤＣＴ）のような直交
変換を用いる符号化方式では、訂正不能の誤りが発生す
ると、伝送ブロック（例えば縦８画素×横８画素）に含
まれる全ての画素で、元の信号を再現できなくなり、上
下ラインを使う補間によっても画質劣化を防げない。
【０００４】このように、同一フレーム内で補間を行な
おうとしても、符号化方式によっては、その効果を全く
期待できないことがある。
おうとしても、符号化方式によっては、その効果を全く
期待できないことがある。
【０００５】本発明は、符号化方式にかかわらず、より
自然な補間画像を得られる画像補間方法を提示すること
を目的とする。
自然な補間画像を得られる画像補間方法を提示すること
を目的とする。
【０００６】
【課題を解決するための手段】本発明に係る画像処理方
法は、送信側装置より伝送されたディジタル動画像デー
タ中のエラー訂正不能データを他のデータを用いて修正
する画像処理方法であって、当該送信側装置において当
該ディジタル動画像データのフレーム間の相関を検出し
て当該フレーム間相関情報を当該ディジタル動画像デー
タと共に伝送し、当該伝送されたフレーム間相関情報に
従って選択されたフレームの画像データを用いて当該訂
正不能データを修正することを特徴とする。
法は、送信側装置より伝送されたディジタル動画像デー
タ中のエラー訂正不能データを他のデータを用いて修正
する画像処理方法であって、当該送信側装置において当
該ディジタル動画像データのフレーム間の相関を検出し
て当該フレーム間相関情報を当該ディジタル動画像デー
タと共に伝送し、当該伝送されたフレーム間相関情報に
従って選択されたフレームの画像データを用いて当該訂
正不能データを修正することを特徴とする。
【０００７】
【作用】上記手段により、時間方向で相関の高い画像デ
ータを利用するので、フレーム内での圧縮符号化方法に
よらず自然な補間画像を得ることができる。
ータを利用するので、フレーム内での圧縮符号化方法に
よらず自然な補間画像を得ることができる。
【０００８】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【０００９】図１は本発明の一実施例の構成ブロック図
を示す。１０はアナログ画像信号の入力端子、１２はア
ナログ画像信号をディジタル画像信号に変換するＡ／Ｄ
変換器、１４はディジタル画像信号を高能率符号化する
エンコーダ、１６は、磁気テープや光ディスクなどの記
録再生系、光ファイバや通信衛星などの通信伝送系など
で起こる伝送エラーを検出訂正するための誤り検出訂正
符号（ＥＣＣ）を付加するＥＣＣ付加回路である。１８
は伝送系であり、具体的には、磁気テープや光ディスク
などの記録再生系、又は光ファイバや通信衛星などの通
信伝送系である。
を示す。１０はアナログ画像信号の入力端子、１２はア
ナログ画像信号をディジタル画像信号に変換するＡ／Ｄ
変換器、１４はディジタル画像信号を高能率符号化する
エンコーダ、１６は、磁気テープや光ディスクなどの記
録再生系、光ファイバや通信衛星などの通信伝送系など
で起こる伝送エラーを検出訂正するための誤り検出訂正
符号（ＥＣＣ）を付加するＥＣＣ付加回路である。１８
は伝送系であり、具体的には、磁気テープや光ディスク
などの記録再生系、又は光ファイバや通信衛星などの通
信伝送系である。
【００１０】２０はＥＣＣ付加回路１６に対応するＥＣ
Ｃ復号回路、２２はエンコーダ１４に対応するデコーダ
である。ＥＣＣ復号回路２０は、誤り訂正したデータを
デコーダ２２に出力し、誤り訂正不能なデータについて
エラー訂正不能信号（フラグ）を出力する。このエラー
訂正不能信号（フラグ）は、フレーム・メモリ３３，３
５により２フレーム分遅延されて、後述するスイッチ制
御回路３６に供給される。２４，２６，２８はシリアル
接続されたフレーム・メモリであり、それぞれＦＩＦＯ
（先入れ先出し）メモリからなる。３０はデコーダ２２
の出力とフレーム・メモリ２４の出力との間の相関、即
ちフレーム間相関を検出する相関検出回路、３２はフレ
ーム・メモリ２４，２４の出力からフレーム間相関を検
出する相関検出回路である。３４はフレーム・メモリ２
４，２６，２８の出力を選択するスイッチである。スイ
ッチ制御回路３６がＥＣＣ復号回路２０からのエラー訂
正不能フラグ及び相関検出回路３０，３２の検出結果に
よりスイッチ３４を切り換える。３８はスイッチ３４に
より選択されたデータをアナログ信号化するＤ／Ａ変換
器、４０は再生されたアナログ画像信号の出力端子であ
る。
Ｃ復号回路、２２はエンコーダ１４に対応するデコーダ
である。ＥＣＣ復号回路２０は、誤り訂正したデータを
デコーダ２２に出力し、誤り訂正不能なデータについて
エラー訂正不能信号（フラグ）を出力する。このエラー
訂正不能信号（フラグ）は、フレーム・メモリ３３，３
５により２フレーム分遅延されて、後述するスイッチ制
御回路３６に供給される。２４，２６，２８はシリアル
接続されたフレーム・メモリであり、それぞれＦＩＦＯ
（先入れ先出し）メモリからなる。３０はデコーダ２２
の出力とフレーム・メモリ２４の出力との間の相関、即
ちフレーム間相関を検出する相関検出回路、３２はフレ
ーム・メモリ２４，２４の出力からフレーム間相関を検
出する相関検出回路である。３４はフレーム・メモリ２
４，２６，２８の出力を選択するスイッチである。スイ
ッチ制御回路３６がＥＣＣ復号回路２０からのエラー訂
正不能フラグ及び相関検出回路３０，３２の検出結果に
よりスイッチ３４を切り換える。３８はスイッチ３４に
より選択されたデータをアナログ信号化するＤ／Ａ変換
器、４０は再生されたアナログ画像信号の出力端子であ
る。
【００１１】図２は、相関検出回路３０，３２の回路構
成例を示す。４２，４４は画像データの入力端子、４４
は入力端子４２，４４から入力する画像データの差分を
計算する減算器である。４８は加算器、５０は加算器４
８の出力を１サンプル期間遅延して加算器４８に帰還す
るＤフリップフロップであり、加算器４８及びＤフリッ
プフロップ５０で積算器が構成される。減算器４６の出
力を１フレーム分加算した加算器４８の出力が出力端子
５２から出力される。
成例を示す。４２，４４は画像データの入力端子、４４
は入力端子４２，４４から入力する画像データの差分を
計算する減算器である。４８は加算器、５０は加算器４
８の出力を１サンプル期間遅延して加算器４８に帰還す
るＤフリップフロップであり、加算器４８及びＤフリッ
プフロップ５０で積算器が構成される。減算器４６の出
力を１フレーム分加算した加算器４８の出力が出力端子
５２から出力される。
【００１２】図１の動作を説明する。Ａ／Ｄ変換器１２
は入力端子１０に入力するアナログ画像信号を所定サン
プリング・レートでサンプリングし、８ビットとか１６
ビットのディジタル信号に変換する。エンコーダ１４は
Ａ／Ｄ変換器１２から出力されるディジタル画像信号を
圧縮、即ち、ＤＰＣＭ符号化とかＡＤＣＴ符号化により
高能率符号化する。本実施例は、高能率符号化の方式自
体によって制限されることはない。ＥＣＣ付加回路１６
は所定の方式により誤り検出訂正符号を付加する。
は入力端子１０に入力するアナログ画像信号を所定サン
プリング・レートでサンプリングし、８ビットとか１６
ビットのディジタル信号に変換する。エンコーダ１４は
Ａ／Ｄ変換器１２から出力されるディジタル画像信号を
圧縮、即ち、ＤＰＣＭ符号化とかＡＤＣＴ符号化により
高能率符号化する。本実施例は、高能率符号化の方式自
体によって制限されることはない。ＥＣＣ付加回路１６
は所定の方式により誤り検出訂正符号を付加する。
【００１３】ＥＣＣ付加回路１６の出力は、記録再生系
とか通信伝送系からなる伝送系１８を介してＥＣＣ復号
回路２０に入力する。伝送系１８の伝送途中で所定の確
率により伝送エラーが発生する。ＥＣＣ復号回路２０は
伝送路１８から入力するデータについて、エラーの有
無、エラーの位置及び訂正可能か否かを検出し、訂正可
能なエラーを訂正してデコーダ２２に出力する。また、
訂正不能のエラーがある場合には、エラー訂正不能フラ
グをスイッチ制御回路３６に出力する。
とか通信伝送系からなる伝送系１８を介してＥＣＣ復号
回路２０に入力する。伝送系１８の伝送途中で所定の確
率により伝送エラーが発生する。ＥＣＣ復号回路２０は
伝送路１８から入力するデータについて、エラーの有
無、エラーの位置及び訂正可能か否かを検出し、訂正可
能なエラーを訂正してデコーダ２２に出力する。また、
訂正不能のエラーがある場合には、エラー訂正不能フラ
グをスイッチ制御回路３６に出力する。
【００１４】デコーダ２２はエンコーダ１４により圧縮
されたデータを復号（伸長）し、元の画像データをフレ
ーム・メモリ２４及び相関検出回路３０に出力する。フ
レーム・メモリ２４，２６，２８はＦＩＦＯ動作をして
おり、且つ縦続接続されているので、フレーム・メモリ
２４，２６，２８には順次連続する３つのフレーム画像
のデータが記憶される。相関検出回路３０は、現在のフ
レーム（デコーダ２２の出力）と、１つ前のフレーム
（フレーム・メモリ２４の出力）との間の相関を検出
し、相関検出回路３２は、現在（デコーダ２２の出力）
に対して１つ前のフレーム（フレーム・メモリ２４の出
力）と、２つ前のフレーム（フレーム・メモリ２６の出
力）との間の相関を検出する。相関検出回路３０，３２
は入力する２フレームの画像信号の差分を１フレーム分
記憶し、相関量を求める。
されたデータを復号（伸長）し、元の画像データをフレ
ーム・メモリ２４及び相関検出回路３０に出力する。フ
レーム・メモリ２４，２６，２８はＦＩＦＯ動作をして
おり、且つ縦続接続されているので、フレーム・メモリ
２４，２６，２８には順次連続する３つのフレーム画像
のデータが記憶される。相関検出回路３０は、現在のフ
レーム（デコーダ２２の出力）と、１つ前のフレーム
（フレーム・メモリ２４の出力）との間の相関を検出
し、相関検出回路３２は、現在（デコーダ２２の出力）
に対して１つ前のフレーム（フレーム・メモリ２４の出
力）と、２つ前のフレーム（フレーム・メモリ２６の出
力）との間の相関を検出する。相関検出回路３０，３２
は入力する２フレームの画像信号の差分を１フレーム分
記憶し、相関量を求める。
【００１５】スイッチ３４は、フレーム・メモリ２４，
２６，２８の出力を選択可能であり、通常はフレーム・
メモリ２６の出力を選択している。スイッチ制御回路３
６はＥＣＣ復号回路２０からのエラー訂正不能フラグか
ら、訂正不能エラーの画面位置を知り、相関検出回路３
０，３２の出力から、フレーム・メモリ２６の出力画像
に対して、前画面及び後画面のどちらがより相関が高い
かを知ることができる。即ち、スイッチ制御回路３６
は、ＥＣＣ復号回路２０からのエラー訂正不能フラグに
応じて、より相関の高い画面上の同じ位置の画像データ
を選択するようにスイッチ３４を切り換える。
２６，２８の出力を選択可能であり、通常はフレーム・
メモリ２６の出力を選択している。スイッチ制御回路３
６はＥＣＣ復号回路２０からのエラー訂正不能フラグか
ら、訂正不能エラーの画面位置を知り、相関検出回路３
０，３２の出力から、フレーム・メモリ２６の出力画像
に対して、前画面及び後画面のどちらがより相関が高い
かを知ることができる。即ち、スイッチ制御回路３６
は、ＥＣＣ復号回路２０からのエラー訂正不能フラグに
応じて、より相関の高い画面上の同じ位置の画像データ
を選択するようにスイッチ３４を切り換える。
【００１６】Ｄ／Ａ変換器３８はスイッチ３４から出力
される画像データをアナログ信号に変換し、出力端子４
０から再生されたアナログ画像信号が出力される。
される画像データをアナログ信号に変換し、出力端子４
０から再生されたアナログ画像信号が出力される。
【００１７】図３は本発明の別の実施例の構成ブロック
図を示す。本実施例は、高能率符号化方式として、ＡＤ
ＣＴ方式を採用している。
図を示す。本実施例は、高能率符号化方式として、ＡＤ
ＣＴ方式を採用している。
【００１８】１１０はアナログ画像信号の入力端子、１
１２はＡ／Ｄ変換器、１１４はＡＤＣＴ方式のエンコー
ダであり、ＤＣＴブロック、例えば８×８画素内でＤＣ
Ｔ変換によりＤＣ成分とＡＣ成分に分離し、ＤＣ成分に
は前のＤＣＴブロックとの間でＤＰＣＭ符号化を行な
い、ＡＣ成分にはランレングス処理及びハフマン符号化
を行なう。１１６は、ＡＤＣＴエンコーダ１１４からの
ＡＣ成分及びＤＣ成分の符号化出力に誤り検出訂正符号
を付加するＥＣＣ付加回路である。
１２はＡ／Ｄ変換器、１１４はＡＤＣＴ方式のエンコー
ダであり、ＤＣＴブロック、例えば８×８画素内でＤＣ
Ｔ変換によりＤＣ成分とＡＣ成分に分離し、ＤＣ成分に
は前のＤＣＴブロックとの間でＤＰＣＭ符号化を行な
い、ＡＣ成分にはランレングス処理及びハフマン符号化
を行なう。１１６は、ＡＤＣＴエンコーダ１１４からの
ＡＣ成分及びＤＣ成分の符号化出力に誤り検出訂正符号
を付加するＥＣＣ付加回路である。
【００１９】１１８は伝送系、１２０はＥＣＣ付加回路
１１６に対応するＥＣＣ復号回路、１２２はＡＤＣＴエ
ンコーダ１４に対応するＡＤＣＴデコーダである。１２
４，１２６，１２８はシリアル接続されたフレーム・メ
モリであり、それぞれＦＩＦＯ（先入れ先出し）メモリ
からなる。１２９，１３０はＡＤＣＴデコーダ１２２か
らのＤＣ成分出力を１フレーム分遅延するＦＩＦＯ型の
フレーム・メモリであり、相関検出のために縦続接続さ
れている。１３１はデコーダ１２２の出力とフレーム・
メモリ１２９の出力との間のフレーム間相関を検出する
相関検出回路、１３２はフレーム・メモリ１２９，１３
０の出力からフレーム間相関を検出する相関検出回路で
ある。１３４はフレーム・メモリ２４，２６，２８の出
力を選択するスイッチである。スイッチ制御回路１３６
がＥＣＣ復号回路１２０からのエラー訂正不能フラグ及
び相関検出回路１３１，１３２の検出結果によりスイッ
チ１３４を切り換える。１３８はスイッチ３４により選
択されたデータをアナログ信号化するＤ／Ａ変換器、１
４０は再生されたアナログ画像信号の出力端子である。
１１６に対応するＥＣＣ復号回路、１２２はＡＤＣＴエ
ンコーダ１４に対応するＡＤＣＴデコーダである。１２
４，１２６，１２８はシリアル接続されたフレーム・メ
モリであり、それぞれＦＩＦＯ（先入れ先出し）メモリ
からなる。１２９，１３０はＡＤＣＴデコーダ１２２か
らのＤＣ成分出力を１フレーム分遅延するＦＩＦＯ型の
フレーム・メモリであり、相関検出のために縦続接続さ
れている。１３１はデコーダ１２２の出力とフレーム・
メモリ１２９の出力との間のフレーム間相関を検出する
相関検出回路、１３２はフレーム・メモリ１２９，１３
０の出力からフレーム間相関を検出する相関検出回路で
ある。１３４はフレーム・メモリ２４，２６，２８の出
力を選択するスイッチである。スイッチ制御回路１３６
がＥＣＣ復号回路１２０からのエラー訂正不能フラグ及
び相関検出回路１３１，１３２の検出結果によりスイッ
チ１３４を切り換える。１３８はスイッチ３４により選
択されたデータをアナログ信号化するＤ／Ａ変換器、１
４０は再生されたアナログ画像信号の出力端子である。
【００２０】図３の特徴的動作を説明する。Ａ／Ｄ変換
器１１２は入力端子１１０に入力するアナログ画像信号
をディジタル信号に変換し、ＡＤＣＴエンコーダ１１４
はＡ／Ｄ変換器１１２から出力されるディジタル画像信
号をＤＣＴブロック内でＤＣＴ変換し、ＤＣ成分を前の
ＤＣＴブロックとの間でＤＰＣＭ符号化し、ＡＣ成分を
ランレングス処理及びハフマン符号化する。ＥＣＣ付加
回路１１６はＡＤＣＴエンコーダ１１４のＡＣ成分出力
及びＤＣ成分出力に所定の方式により誤り検出訂正符号
を付加する。
器１１２は入力端子１１０に入力するアナログ画像信号
をディジタル信号に変換し、ＡＤＣＴエンコーダ１１４
はＡ／Ｄ変換器１１２から出力されるディジタル画像信
号をＤＣＴブロック内でＤＣＴ変換し、ＤＣ成分を前の
ＤＣＴブロックとの間でＤＰＣＭ符号化し、ＡＣ成分を
ランレングス処理及びハフマン符号化する。ＥＣＣ付加
回路１１６はＡＤＣＴエンコーダ１１４のＡＣ成分出力
及びＤＣ成分出力に所定の方式により誤り検出訂正符号
を付加する。
【００２１】ＥＣＣ付加回路１１６の出力は、伝送系１
１８を介してＥＣＣ復号回路１２０に入力する。ＥＣＣ
復号回路１２０は伝送路１１８から入力するＡＣ，ＤＣ
成分データについて、エラーの有無、エラーの位置及び
訂正可能か否かを検出し、訂正可能なエラーを訂正して
ＡＤＣＴデコーダ１２２に出力する。また、訂正不能の
エラーがある場合には、エラー訂正不能フラグを出力す
る。このエラー訂正不能フラグはフレーム・メモリ１３
３，１３５により２フレーム分遅延されてスイッチ制御
回路１３６に供給される。
１８を介してＥＣＣ復号回路１２０に入力する。ＥＣＣ
復号回路１２０は伝送路１１８から入力するＡＣ，ＤＣ
成分データについて、エラーの有無、エラーの位置及び
訂正可能か否かを検出し、訂正可能なエラーを訂正して
ＡＤＣＴデコーダ１２２に出力する。また、訂正不能の
エラーがある場合には、エラー訂正不能フラグを出力す
る。このエラー訂正不能フラグはフレーム・メモリ１３
３，１３５により２フレーム分遅延されてスイッチ制御
回路１３６に供給される。
【００２２】ＡＤＣＴデコーダ１２２はＤＣ成分をＤＰ
ＣＭ復号し、ＡＣ成分をハフマン復号及びランレングス
復号し、逆ＤＣＴ変換して、元の画像データを復元す
る。ＡＤＣＴデコーダ１２２により復元された画像デー
タはフレーム・メモリ１２４に印加され、また、逆ＤＣ
Ｔ変換前のＤＣ成分がＤＣ成分のフレーム・メモリ１２
９及び相関検出回路１３１に印加される。フレーム・メ
モリ１２４，１２６，１２８は図１のフレーム・メモリ
２４，２６，２８と同様に、それぞれ、順次連続する３
つのフレーム画像のデータを記憶する。また、フレーム
・メモリ１２９，１３０も縦続接続されているので、隣
接するフレームのＤＣ成分を１フレーム分記憶する。相
関検出回路１３１は、ＤＣ成分により、現在のフレーム
（デコーダ１２２の出力）と、１つ前のフレーム（フレ
ーム・メモリ１２９の出力）との間の相関を検出し、相
関検出回路１３２は、現在に対して１つ前のフレーム
（フレーム・メモリ１２９の出力）と、２つ前のフレー
ム（フレーム・メモリ１３０の出力）との間の相関を検
出する。相関検出回路１３１，１３２は図２と同じ回路
構成でよく、入力する２フレームの画像のＤＣ成分の差
分を１フレーム分記憶する。これにより、フレーム間相
関量が得られる。
ＣＭ復号し、ＡＣ成分をハフマン復号及びランレングス
復号し、逆ＤＣＴ変換して、元の画像データを復元す
る。ＡＤＣＴデコーダ１２２により復元された画像デー
タはフレーム・メモリ１２４に印加され、また、逆ＤＣ
Ｔ変換前のＤＣ成分がＤＣ成分のフレーム・メモリ１２
９及び相関検出回路１３１に印加される。フレーム・メ
モリ１２４，１２６，１２８は図１のフレーム・メモリ
２４，２６，２８と同様に、それぞれ、順次連続する３
つのフレーム画像のデータを記憶する。また、フレーム
・メモリ１２９，１３０も縦続接続されているので、隣
接するフレームのＤＣ成分を１フレーム分記憶する。相
関検出回路１３１は、ＤＣ成分により、現在のフレーム
（デコーダ１２２の出力）と、１つ前のフレーム（フレ
ーム・メモリ１２９の出力）との間の相関を検出し、相
関検出回路１３２は、現在に対して１つ前のフレーム
（フレーム・メモリ１２９の出力）と、２つ前のフレー
ム（フレーム・メモリ１３０の出力）との間の相関を検
出する。相関検出回路１３１，１３２は図２と同じ回路
構成でよく、入力する２フレームの画像のＤＣ成分の差
分を１フレーム分記憶する。これにより、フレーム間相
関量が得られる。
【００２３】スイッチ１３４は、フレーム・メモリ１２
４，１２６，１２８の出力を選択可能であり、通常はフ
レーム・メモリ２６の出力を選択している。スイッチ制
御回路１３６は図１のスイッチ制御回路３６と同様に、
スイッチ１３４を制御する。即ち、スイッチ１３４は、
エラー訂正不能なデータについて、より相関の高い画面
上の同じ位置の画像データを選択する。Ｄ／Ａ変換器１
３８はスイッチ１３４から出力される画像データをアナ
ログ信号に変換し、出力端子１４０から再生されたアナ
ログ画像信号が出力される。
４，１２６，１２８の出力を選択可能であり、通常はフ
レーム・メモリ２６の出力を選択している。スイッチ制
御回路１３６は図１のスイッチ制御回路３６と同様に、
スイッチ１３４を制御する。即ち、スイッチ１３４は、
エラー訂正不能なデータについて、より相関の高い画面
上の同じ位置の画像データを選択する。Ｄ／Ａ変換器１
３８はスイッチ１３４から出力される画像データをアナ
ログ信号に変換し、出力端子１４０から再生されたアナ
ログ画像信号が出力される。
【００２４】図３に示す実施例では、相関検出にＤＣ成
分を用いることにより、正確な相関検出を行なえるの
で、より自然な補間による画像修正を行なえる。
分を用いることにより、正確な相関検出を行なえるの
で、より自然な補間による画像修正を行なえる。
【００２５】上述の実施例では、デコーダ側（受信側）
に相関検出回路を配置しているが、エンコーダ側（送信
側）に相関検出回路を配置し、フレーム間を相関情報を
フレーム毎に送信するようにしてもよい。このようにす
れば、受信側での設備負担が大幅に軽減される。これ
は、テレビ放送のように多数の受信者があり、受信装置
を小型、低コストにする必要のある伝送システムに適し
ている。
に相関検出回路を配置しているが、エンコーダ側（送信
側）に相関検出回路を配置し、フレーム間を相関情報を
フレーム毎に送信するようにしてもよい。このようにす
れば、受信側での設備負担が大幅に軽減される。これ
は、テレビ放送のように多数の受信者があり、受信装置
を小型、低コストにする必要のある伝送システムに適し
ている。
【００２６】
【発明の効果】以上の説明から容易に理解できるよう
に、本発明によれば、フレーム間相関情報により複数の
フレーム中の最適なフレームを用いてエラー訂正不能デ
ータを修正するので、より自然な修正を行なえ、不自然
さの少ない再生画像（受信画像）を提供できる。
に、本発明によれば、フレーム間相関情報により複数の
フレーム中の最適なフレームを用いてエラー訂正不能デ
ータを修正するので、より自然な修正を行なえ、不自然
さの少ない再生画像（受信画像）を提供できる。
【図面の簡単な説明】
【図１】 本発明の一実施例の構成ブロック図である。
【図２】 相関検出回路３０，３２の回路構成例であ
る。
る。
【図３】 本発明の別の実施例の構成ブロック図であ
る。
る。
１０：アナログ画像信号入力端子 １２：Ａ／Ｄ変換器
１４：エンコーダ １６：ＥＣＣ付加回路 １８：伝
送系 ２０：ＥＣＣ復号回路 ２２：デコーダ２４，２
６，２８，３３，３５：フレーム・メモリ ３０，３
２：相関検出回路３４：スイッチ ３６：スイッチ制御
回路 ３８：Ｄ／Ａ変換器 ４０：出力端子４２，４
４：入力端子 ４４：減算器 ４８：加算器 ５０：Ｄ
フリップフロップ ５２：出力端子 １１０：画像信号
入力端子 １１２：Ａ／Ｄ変換器１１４：ＡＤＣＴエン
コーダ １１６：ＥＣＣ付加回路 １１８：伝送系 １
２０：ＥＣＣ復号回路 １２２：ＡＤＣＴデコーダ １
２４，１２６，１２８，１２９，１３０，１３３，１３
５：フレーム・メモリ １３１，１３２：相関検出回路
１３４：スイッチ １３６：スイッチ制御回路 １３
８：Ｄ／Ａ変換器１４０：出力端子
１４：エンコーダ １６：ＥＣＣ付加回路 １８：伝
送系 ２０：ＥＣＣ復号回路 ２２：デコーダ２４，２
６，２８，３３，３５：フレーム・メモリ ３０，３
２：相関検出回路３４：スイッチ ３６：スイッチ制御
回路 ３８：Ｄ／Ａ変換器 ４０：出力端子４２，４
４：入力端子 ４４：減算器 ４８：加算器 ５０：Ｄ
フリップフロップ ５２：出力端子 １１０：画像信号
入力端子 １１２：Ａ／Ｄ変換器１１４：ＡＤＣＴエン
コーダ １１６：ＥＣＣ付加回路 １１８：伝送系 １
２０：ＥＣＣ復号回路 １２２：ＡＤＣＴデコーダ １
２４，１２６，１２８，１２９，１３０，１３３，１３
５：フレーム・メモリ １３１，１３２：相関検出回路
１３４：スイッチ １３６：スイッチ制御回路 １３
８：Ｄ／Ａ変換器１４０：出力端子
Claims (1)
- 【請求項１】 送信側装置より伝送されたディジタル動
画像データ中のエラー訂正不能データを他のデータを用
いて修正する画像処理方法であって、当該送信側装置において当該ディジタル動画像データの
フレーム間の相関を検出して当該フレーム間相関情報を
当該ディジタル動画像データと共に伝送し、 当該伝送されたフレーム間相関情報に従って 選択された
フレームの画像データを用いて当該訂正不能データを修
正することを特徴とする画像処理方法。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3009063A JP2962329B2 (ja) | 1991-01-29 | 1991-01-29 | 画像処理方法 |
| DE69132076T DE69132076T2 (de) | 1990-12-28 | 1991-12-27 | Vorrichtung zur Bildverarbeitung |
| EP91312055A EP0493128B1 (en) | 1990-12-28 | 1991-12-27 | Image processing apparatus |
| EP96202230A EP0744869B1 (en) | 1990-12-28 | 1991-12-27 | Image processing apparatus |
| ES96202230T ES2143136T3 (es) | 1990-12-28 | 1991-12-27 | Aparato para el proceso de imagenes. |
| DE69131377T DE69131377T2 (de) | 1990-12-28 | 1991-12-27 | Einrichtung zur Verarbeitung von Bildern |
| US08/402,978 US5717705A (en) | 1990-12-28 | 1995-03-13 | Image processing apparatus |
| US08/675,194 US5809041A (en) | 1990-12-28 | 1996-07-03 | Image processing apparatus and method for concealing errors by replacing only part of a block |
| US09/084,121 US6304990B1 (en) | 1990-12-28 | 1998-05-26 | Error correction and concealment technique |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3009063A JP2962329B2 (ja) | 1991-01-29 | 1991-01-29 | 画像処理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04252689A JPH04252689A (ja) | 1992-09-08 |
| JP2962329B2 true JP2962329B2 (ja) | 1999-10-12 |
Family
ID=11710158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3009063A Expired - Fee Related JP2962329B2 (ja) | 1990-12-28 | 1991-01-29 | 画像処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2962329B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8774283B2 (en) | 2007-03-30 | 2014-07-08 | Sony Corporation | Information processing device and method |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006046476A1 (ja) * | 2004-10-29 | 2006-05-04 | Sharp Kabushiki Kaisha | 動画像復号装置および動画像復号方法 |
-
1991
- 1991-01-29 JP JP3009063A patent/JP2962329B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8774283B2 (en) | 2007-03-30 | 2014-07-08 | Sony Corporation | Information processing device and method |
| KR101442278B1 (ko) * | 2007-03-30 | 2014-09-22 | 소니 주식회사 | 정보 처리 장치 및 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04252689A (ja) | 1992-09-08 |
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