JP2957794B2 - Digital signal recording medium playback device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、記録媒体から読み出し
たデジタル信号をクロックを用いて信号処理することに
より再生するとともに、目標信号の検索を行うことが出
来るアクセス動作可能なデジタル信号記録媒体再生装置
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to reproduction of a digital signal recording medium which can be accessed and which can reproduce a digital signal read from a recording medium by performing signal processing using a clock and search for a target signal. Related to the device.

【０００２】[0002]

【従来の技術】記録媒体に音楽情報等のメインデータが
デジタル信号により記録され、記録媒体から読み出した
デジタル信号をクロックを用いて信号処理することによ
り再生するデジタル信号記録媒体再生装置が知られてい
る。前記デジタル信号記録媒体再生装置により再生され
る記録媒体としては、メインデータの他に経過時間等の
再生位置を示す位置指標データが記録されている場合が
多い。具体的にはＣＤの場合、周知の如く、リードイン
エリアにＴＯＣと呼ばれる索引情報（音楽用ＣＤの場
合、各曲の開始位置や総曲数や総演奏時間等）が記録さ
れていると共に、再生により１／７５秒の周期で１ブロ
ックが完成されるサブコード信号が記録されており、該
サブコード信号はＰ〜Ｗチャンネルの８チャンネルから
構成され、音楽用のＣＤにおいてはその中のＰチャンネ
ルに曲の頭を示す位置指標データがＱチャンネルに信号
トラックの始点からの絶対経過時間、各曲の経過時間、
曲番、インデックスを示す位置指標データが記録されて
いる。そして、デジタル信号記録媒体再生装置は、通
常、前記位置指標データを用いることにより入力操作等
により指定した曲の先頭等の目標信号を検索出来る様に
アクセス動作可能に成されている。2. Description of the Related Art There is known a digital signal recording medium reproducing apparatus in which main data such as music information is recorded on a recording medium as digital signals, and the digital signals read from the recording medium are reproduced by performing signal processing using a clock. I have. As a recording medium reproduced by the digital signal recording medium reproducing apparatus, position index data indicating a reproduction position such as an elapsed time is recorded in addition to main data in many cases. Specifically, in the case of a CD, index information called TOC (in the case of a music CD, the start position of each song, the total number of songs, the total playing time, etc.) is recorded in the lead-in area, as is well known, A subcode signal that completes one block at a period of 1/75 second by reproduction is recorded, and this subcode signal is composed of eight channels of P to W channels. The position index data indicating the beginning of the song in the channel is the absolute elapsed time from the start of the signal track, the elapsed time of each song,
Position index data indicating a song number and an index are recorded. In general, the digital signal recording medium reproducing apparatus can be accessed so as to search for a target signal such as a head of a music piece specified by an input operation or the like by using the position index data.

【０００３】[0003]

【発明が解決しようとする課題】ところで、前述の如き
デジタル信号記録媒体再生装置は、アクセス動作中にお
いて、通常、再生出力を遮断するので、アクセス動作中
において、デジタル信号を信号処理するデジタル信号処
理回路のうち、位置指標データを取り扱う回路部分は必
要あるが、メインデータを取り扱う回路部分は不必要と
なる。そして、デジタル信号記録媒体には、一般的にメ
インデータの他に該メインデータの誤り検出・訂正を行
う為の誤り検出・訂正用データ（パリティ）が一緒に記
録されており、メインデータの誤り検出・訂正が行える
様に成されているが、デジタル信号処理回路において、
メインデータの誤り検出・訂正の為の回路部分で多くの
電力が消費される。その為、従来は、アクセス動作中に
おいて、不必要なメインデータの誤り検出・訂正の為に
多くの電力を消費するという問題があった。In the digital signal recording medium reproducing apparatus as described above, the reproduction output is normally cut off during the access operation, so that the digital signal processing for processing the digital signal during the access operation is performed. Among the circuits, a circuit part for handling the position index data is necessary, but a circuit part for handling the main data is unnecessary. In addition, in general, in addition to the main data, error detection / correction data (parity) for performing error detection / correction of the main data is recorded on the digital signal recording medium. Although it is made so that detection and correction can be performed, in the digital signal processing circuit,
A large amount of power is consumed in a circuit portion for detecting and correcting an error in main data. Therefore, conventionally, there has been a problem that a large amount of power is consumed for unnecessary error detection and correction of main data during an access operation.

【０００４】特に、ＣＤプレーヤやデジタル・オーディ
オ・テープレコーダ（ＤＡＴ）等においては、ヘッドホ
ンステレオ型やポータブル型等の携帯可能な装置が存在
し、この種の装置は電源として乾電池や充電電池を用い
ているので、消費電力の無駄は大きな問題である。In particular, portable devices such as a headphone stereo type and a portable type exist in a CD player, a digital audio tape recorder (DAT), and the like. This type of device uses a dry battery or a rechargeable battery as a power source. Therefore, waste of power consumption is a big problem.

【０００５】また、デジタル信号記録媒体再生装置とし
ては、例えば、特開平３−４０２６９号公報に示される
如く、定格の速度より高速でディスクに記録されたデジ
タル信号を読み取るとともに、読み取られたデジタル信
号中のメインデータをメモリに一旦記憶させた後に定格
の速度で読み出す様にし、同一部分を繰り返し読み直す
時間を作り出し、メインデータが何らかの理由より正し
く再生出来なかった場合にそのメインデータを含むデジ
タル信号を読み直すことが出来る様に成したものが知ら
れている。この様な高速読み取り可能なデジタル信号記
録媒体再生装置においては、同一部分を繰り返し読み直
す必要上、頻繁にアクセス動作が行われる。その為、こ
の種の再生装置においても、特に不必要に電力消費が行
われてしまう。As a digital signal recording medium reproducing apparatus, for example, as disclosed in Japanese Patent Application Laid-Open No. H3-40269, a digital signal recorded on a disc is read at a speed higher than a rated speed, and the read digital signal is read. Once the main data in the memory is once stored in the memory, read it at the rated speed, create time to repeatedly read the same part, and if the main data could not be reproduced correctly for some reason, the digital signal containing the main data was It is known that it can be read again. In such a digital signal recording medium reproducing device capable of high-speed reading, an access operation is frequently performed because the same portion needs to be repeatedly read. Therefore, even in this type of reproducing apparatus, power consumption is particularly unnecessary.

【０００６】また、ＣＤ−ＲＯＭやＣＤ−Ｉの再生装置
の如く、ディスクから間欠的に信号を読み出し、頻繁に
アクセス動作を行うものにおいても、特に不必要に電力
消費が行われてしまう。[0006] Further, even in a device such as a CD-ROM or a CD-I reproducing device that intermittently reads a signal from a disk and performs frequent access operations, power consumption is particularly unnecessary.

【０００７】[0007]

【課題を解決するための手段】本発明は、前述の問題点
に鑑み、記憶媒体から読み出されたデジタル信号の信号
処理を行うデジタル信号処理回路の中の位置指標データ
を取り扱う第１の回路と、前記デジタル信号処理回路の
中の前記位置指標データを取り扱わない第２の回路と、
該第２の回路の動作を停止させる制御を行う制御手段と
を備え、アクセス動作中に該第２の回路の動作を停止す
る様にしてその第２の回路が電力消費を行わないように
している。また、メインデータを一旦記憶するメモリが
備えられ、そのメモリへの記憶時におけるビットレート
より低速のビットレートによりメインデータの読み出し
が行われるデジタル信号記録媒体再生装置においては、
前記メモリへのメインデータの書き込みを制御するメモ
リ制御回路による前記メモリへの書き込み中止判断に応
じてデジタル信号を復調するための信号処理を行うデジ
タル信号処理回路の少なくとも誤り訂正を行う回路部分
の動作を停止させる様にして前記メモリへの書き込みが
中止された状態においてその回路部分が電力消費を行わ
ないようにしている。SUMMARY OF THE INVENTION In view of the above-mentioned problems, the present invention provides a first circuit for processing position index data in a digital signal processing circuit for processing a digital signal read from a storage medium. And a second circuit that does not handle the position index data in the digital signal processing circuit;
Control means for performing control for stopping the operation of the second circuit, wherein the operation of the second circuit is stopped during the access operation so that the second circuit does not consume power. I have. Further, in a digital signal recording medium reproducing device in which a memory for temporarily storing main data is provided, and the main data is read out at a bit rate lower than the bit rate at the time of storage in the memory,
Operation of at least an error correction circuit portion of a digital signal processing circuit that performs signal processing for demodulating a digital signal in response to a write stop determination to the memory by a memory control circuit that controls writing of main data to the memory Is stopped so that the circuit does not consume power when writing to the memory is stopped.

【０００８】[0008]

【作用】本発明は、位置指標データが分離された後のメ
インデータの再生処理を行う回路がアクセス動作中に不
必要であることに着目し、誤り検出・訂正等のそのメイ
ンデータの再生処理を行う回路をアクセス動作中に動作
停止させ、それにより電力消費の削減を図っている。ま
た、メインデータを一旦記憶するメモリが備えられ、そ
のメモリへの記憶時におけるビットレートより低速のビ
ットレートによりメインデータの読み出しが行われるデ
ジタル信号記録媒体再生装置においては、前記メモリが
頻繁にオーバーフローする状態になり、この状態になる
と前記メモリにメインデータの書き込みが行えない状態
となることから前記メモリへの書き込み中止判断が行わ
れる。この書き込み中止判断が行われた状態において、
デジタル信号処理回路によるメインデータの復調が不必
要となるので、このデジタル信号処理の少なくとも１部
の動作を停止させ、電力消費の削減を図っている。この
ような装置において、前記メモリへのメインデータの書
き込み中止時にメインデータの読み直しのためにアクセ
ス動作が必要となるので、デジタル信号処理回路のアク
セス動作に関与しない回路部分の動作を停止させること
によりアクセス動作を行える状態とした上で、電力消費
の削減を図っている。The present invention focuses on the fact that a circuit for reproducing the main data after the position index data is separated is unnecessary during the access operation, and reproduces the main data such as error detection / correction. Is stopped during the access operation, thereby reducing power consumption. Further, in a digital signal recording medium reproducing apparatus in which a memory for temporarily storing main data is provided, and the main data is read at a bit rate lower than the bit rate at the time of storage in the memory, the memory frequently overflows. In this state, the main data cannot be written to the memory, and therefore, it is determined that the writing to the memory is stopped. In the state where this write stop decision is made,
Since the demodulation of the main data by the digital signal processing circuit becomes unnecessary, the operation of at least a part of the digital signal processing is stopped to reduce power consumption. In such a device, an access operation is required for re-reading the main data when the writing of the main data to the memory is stopped, so that the operation of a circuit part not involved in the access operation of the digital signal processing circuit is stopped. After the access operation can be performed, power consumption is reduced.

【０００９】[0009]

【実施例】図１は本発明の一実施例を示し、携帯用ＣＤ
プレーヤの回路ブロック図であり、図示のＣＤプレーヤ
は、通常再生時において、ＣＤ方式のディスク１定格の
線速度より高速（例えば２倍速）でディスクが回転され
るべくスピンドルモータ２が高速回転するようにモータ
サーボ回路３が設定されており、通常のＣＤプレーヤよ
り高速でディスク１がピックアップ４によりトレースさ
れるように成されている。1 shows an embodiment of the present invention and is a portable CD.
FIG. 2 is a circuit block diagram of a player. The CD player shown in FIG. 1 operates such that a spindle motor 2 rotates at a high speed so that the disk is rotated at a higher speed (for example, 2 × speed) than a rated linear speed of a CD disk 1 during normal reproduction. Is set so that the disk 1 is traced by the pickup 4 at a higher speed than a normal CD player.

【００１０】同図において、５はピックアップ４により
トレースされて得られるディスク１に記録されたデジタ
ル信号のＲＦ信号（高周波信号）を増幅し、波形整形す
るＲＦアンプ、６は該ＲＦアンプ５を介して得られるＲ
Ｆ信号により前記ピックアップ４を駆動し、ディスク１
をトレースする光ビームをディスク１の信号面に合焦さ
せるフォーカシング制御及び前記光ビームをディスク１
の信号トラックに追従させるトラッキング制御を行うと
ともに、前記ピックアップ４をディスク１の径方向に送
る制御を行うピックアップサーボ回路である。In FIG. 1, reference numeral 5 denotes an RF amplifier for amplifying and shaping an RF signal (high-frequency signal) of a digital signal recorded on the disk 1 obtained by being traced by the pickup 4, and 6 via the RF amplifier 5. R obtained by
The pickup 4 is driven by the F signal to
Focusing control for focusing a light beam for tracing light on a signal surface of the disk 1 and controlling the light beam
This is a pickup servo circuit that performs a tracking control for following the signal track and controls the feed of the pickup 4 in the radial direction of the disk 1.

【００１１】７はＲＦアンプ５により波形整形されてデ
ジタル信号として出力されるディスク１のＥＦＭ変調さ
れた記録信号からフレームの先頭を示すフレーム同期信
号を検出するとともに、ＥＦＭ復調を行う同期検出・Ｅ
ＦＭ復調回路、８は該同期検出・ＥＦＭ復調回路７によ
りＥＦＭ復調されたデジタル信号の中からサブコード信
号を分離し、該サブコード信号に含まれるＱコード（Ｑ
チャンネルデータ）を復調するサブコード分離・Ｑコー
ド復調回路、９はＥＦＭ復調後のデジタル信号から抽出
されるメインデータの誤り検出・訂正を行う誤り検出・
訂正回路、１０はデジタル信号の並び替えを行う為、及
びメインデータの誤り訂正用バッファとしてデジタル信
号データを一旦記憶する第１ＲＡＭ、１１は該第１ＲＡ
Ｍ１０にデジタル信号データを書き込むタイミング及び
デジタル信号データを読み出すタイミングをそれぞれ制
御する書き込みアドレス及び読み出しアドレスを発生す
る第１アドレス発生回路、１２は前記誤り検出・訂正回
路９により誤り訂正が不可能なメインデータをその前後
に得られたメインデータに応じて補間する補間回路であ
る。Reference numeral 7 denotes a synchronization detection / E which detects a frame synchronization signal indicating the beginning of a frame from the EFM-modulated recording signal of the disk 1 which is shaped as a digital signal and output as a digital signal, and performs EFM demodulation.
The FM demodulation circuit 8 separates a sub-code signal from the digital signal EFM-demodulated by the synchronization detection / EFM demodulation circuit 7 and outputs a Q code (Q
9 is a sub-code separation / Q code demodulation circuit for demodulating channel data), and 9 is an error detection / correction circuit for performing error detection / correction of main data extracted from a digital signal after EFM demodulation.
The first RAM, which temporarily stores the digital signal data as an error correction buffer for main data, is used for rearranging the digital signals, and the first RAM is used for the first RA.
A first address generation circuit 12 for generating a write address and a read address for controlling the timing of writing digital signal data to the M10 and the timing of reading the digital signal data, respectively, is a first address generation circuit 12 for which an error cannot be corrected by the error detection / correction circuit 9. An interpolation circuit that interpolates data according to main data obtained before and after the data.

【００１２】１３はＰＬＬ回路により構成され、ＲＦア
ンプ６から出力されるデジタル信号から該デジタル信号
が有するビットに同期したクロックを再生するクロック
再生回路、１４は水晶振動子１５により水晶発振精度の
基準クロックを発生する基準発振回路である。Reference numeral 13 denotes a PLL circuit, which is a clock recovery circuit for recovering a clock synchronized with the bits of the digital signal from the digital signal output from the RF amplifier 6, and reference numeral 14 denotes a reference for the accuracy of crystal oscillation by a crystal oscillator 15. This is a reference oscillation circuit that generates a clock.

【００１３】ここで、図中、一点鎖線により囲まれてい
る同期検出・ＥＦＭ復調回路７、サブコード分離・Ｑコ
ード復調回路８、誤り検出・訂正回路９、第１アドレス
発生回路１１及び補間回路１２は、ディスク１から読み
取られたデジタル信号をデジタル信号処理して各種デー
タを検出・復調するデジタル信号処理回路１６を構成し
ている。そして、前記デジタル信号処理回路１６のう
ち、前記同期検出・ＥＦＭ復調回路７及びサブコード分
離・Ｑコード復調回路８は、クロック再生回路１３によ
り再生された再生クロックにより動作が行われ、一方、
誤り検出・訂正回路９、第１アドレス発生回路１１及び
補間回路１２は、基準発振回路１４から得られる基準ク
ロックにより動作が行われる様に成されており、前記デ
ジタル信号処理回路１６は、動作用クロックの供給路が
２系統に分離されている。前記再生クロックは、第１の
クロック供給路１３ａを介して供給され、前記基準クロ
ックは、第２のクロック供給路１４ａを介して供給され
る。また、前記デジタル信号処理回路１６を構成する所
定の回路７，８は、再生クロックにより動作が行われる
関係上、ディスク１からの信号読み取り速度に合わせて
一般のＣＤプレーヤより高速に各信号処理が行われる。Here, in the drawing, a synchronization detection / EFM demodulation circuit 7, a subcode separation / Q code demodulation circuit 8, an error detection / correction circuit 9, a first address generation circuit 11, and an interpolation circuit surrounded by a dashed line. Reference numeral 12 denotes a digital signal processing circuit 16 which performs digital signal processing on a digital signal read from the disk 1 to detect and demodulate various data. The synchronization detection / EFM demodulation circuit 7 and the subcode separation / Q code demodulation circuit 8 of the digital signal processing circuit 16 are operated by the reproduction clock reproduced by the clock reproduction circuit 13, while
The error detection / correction circuit 9, the first address generation circuit 11, and the interpolation circuit 12 are configured to operate by a reference clock obtained from a reference oscillation circuit 14, and the digital signal processing circuit 16 The clock supply path is separated into two systems. The reproduction clock is supplied via a first clock supply path 13a, and the reference clock is supplied via a second clock supply path 14a. The predetermined circuits 7 and 8 constituting the digital signal processing circuit 16 perform each signal processing at a higher speed than a general CD player in accordance with the signal reading speed from the disc 1 because the operation is performed by the reproduction clock. Done.

【００１４】１７は基準発振回路１４からの基準クロッ
クをデジタル信号処理回路１６の所定の回路９，１１，
１２に供給する第２のクロック供給路１４ａを選択的に
遮断するスイッチ回路である。Reference numeral 17 denotes a reference clock from the reference oscillation circuit 14 which is supplied to predetermined circuits 9, 11, and
And a switch circuit for selectively shutting off the second clock supply path 14a to be supplied to the second clock supply path 12.

【００１５】１９はディスクの再生方法、各種サーチ方
法及びピックアップ４のフォーカシング導入方法等、基
本的動作のプログラムが書き込まれており、種々の基本
的な動作制御を行うとともに、入力キー２０により入力
された命令を命令解読手段２１により解読し、それに応
じた動作制御を行うマイクロコンピュータで構成された
システム制御回路である。Reference numeral 19 denotes a program for basic operations such as a method of reproducing a disc, various searching methods, and a method of introducing focusing of the pickup 4. The program 19 controls various basic operations and is input by the input keys 20. This is a system control circuit composed of a microcomputer that decodes the received instruction by the instruction decoding means 21 and controls the operation according to the instruction.

【００１６】前記システム制御回路１９は、前記命令解
読手段２１により解読された命令に応じてアクセス動作
の必要性及びアクセス動作の仕方を判断するアクセス動
作判断手段２２と、サブコード分離・Ｑコード復調回路
８により復調されるとともに、前記アクセス動作判断手
段２２における判断の為の情報となるＱコードを記憶
し、監視するＱコード監視手段２３と、ピックアップ４
によるトレース位置をディスク１の径方向に変位させる
トラックジャンプ信号を前記アクセス動作判断手段２２
の判断に応じてピックアップサーボ回路６に供給するト
ラックジャンプ制御手段２４と、前記アクセス動作判断
手段２２によりアクセス動作を行うことが判断された際
にスイッチ回路１７を動作させ、第２のクロック供給路
１４ａを遮断するスイッチ切換制御手段２５とを備えて
いる。The system control circuit 19 comprises an access operation judging unit 22 for judging the necessity of the access operation and the manner of the access operation according to the instruction decoded by the instruction decoding unit 21, and a subcode separation / Q code demodulation. A Q code monitoring means 23 for storing and monitoring a Q code which is demodulated by the circuit 8 and serves as information for determination by the access operation determining means 22;
A track jump signal for displacing the trace position of the disk 1 in the radial direction of the disk 1 by the access operation determining means 22.
The track jump control means 24 which supplies the signal to the pickup servo circuit 6 in accordance with the judgment of the above, and the switch circuit 17 is operated when the access operation judgment means 22 judges that the access operation is to be performed. And switch switching control means 25 for interrupting the switch 14a.

【００１７】２６はデジタル信号処理回路１６により復
調されたシリアルデジタル信号のメインデータをパラレ
ルデジタル信号に変換するシリアル・パラレル変換回
路、２７は該シリアル・パラレル変換回路２６から出力
されるメインデータを一旦記憶させる第２ＲＡＭ、２８
は該第２ＲＡＭ２７へのメインデータの書き込みを制御
する書き込みアドレスを発生するとともに、前記第２Ｒ
ＡＭ２７からのメインデータの読み出しアドレスを発生
する第２アドレス発生回路である。Reference numeral 26 denotes a serial / parallel conversion circuit for converting the main data of the serial digital signal demodulated by the digital signal processing circuit 16 into a parallel digital signal, and 27 denotes the main data output from the serial / parallel conversion circuit 26 once. Second RAM to be stored, 28
Generates a write address for controlling the writing of main data to the second RAM 27,
This is a second address generation circuit that generates a main data read address from the AM 27.

【００１８】前記第２アドレス発生回路２８は、書き込
みアドレスの発生タイミングをデジタル信号処理回路１
６からメインデータが出力されるタイミングに合わせて
おり、一方、読み出しアドレスの発生タイミングをディ
スク１にメインデータを記録する際のサンプリング周波
数に対応させており、書き込みアドレスの発生タイミン
グが読み出しアドレスの発生タイミングに比べて高速に
成されている。The second address generation circuit 28 determines the generation timing of the write address by the digital signal processing circuit 1.
6, the timing for generating the read address corresponds to the sampling frequency when recording the main data on the disk 1, and the timing for generating the write address corresponds to the timing for generating the read address. This is done faster than the timing.

【００１９】２９は第２アドレス発生回路２８の書き込
みアドレス及び読み出しアドレスを監視し、第２ＲＡＭ
２７のオーバーフローを監視するとともに、誤り検出・
訂正回路９からのメインデータの訂正不可を示す訂正不
可信号の発生状況を検出し、その発生状況で補間回路１
２の補間能力を超えることを判断することにより第２Ｒ
ＡＭ２７へのメインデータの書き込み中止及び再開を行
うタイミングを検出し、その検出出力に応じて第２アド
レス発生回路２８を制御して第２ＲＡＭ２７へのメイン
データの書き込みを制御するＲＡＭ制御回路である。ま
た、前記ＲＡＭ制御回路２９は、第２ＲＡＭ２７のオー
バーフローが検出されたときにその旨を示すオーバーフ
ロー信号を、補間回路１２の補間能力を超えたときにそ
の旨を示す補間不可信号をそれぞれアクセス動作判断手
段２２に出力し、Ｑコード監視手段２３により記憶され
たＱコードを目標にしてピックアップ４によるディスク
１の読み取り位置（トレース位置）を戻すトラックジャ
ンプ信号をトラックジャンプ制御手段２４から発生させ
る。Reference numeral 29 indicates a write address and a read address of the second address generation circuit 28, and a second RAM
27 overflow and error detection /
The occurrence of a non-correctable signal indicating that the main data cannot be corrected from the correction circuit 9 is detected.
The second R
A RAM control circuit that detects the timing of stopping and restarting the writing of main data to the AM 27 and controls the second address generation circuit 28 in accordance with the detection output to control the writing of the main data to the second RAM 27. The RAM control circuit 29 determines an overflow signal indicating that an overflow of the second RAM 27 has been detected, and an interpolation disable signal indicating that the overflow has occurred beyond the interpolation capability of the interpolation circuit 12, respectively. The track jump control means 24 outputs a track jump signal which is output to the means 22 and returns the reading position (trace position) of the disk 1 by the pickup 4 with the Q code stored by the Q code monitoring means 23 as a target.

【００２０】３０はシステム制御回路１９内に備えら
れ、第２ＲＡＭ２７へのメインデータの書き込みが可能
であることを示す書き込み可能信号（ＷＯＫ信号）を発
生するＷＯＫ信号発生手段である。前記ＷＯＫ信号発生
手段３０は、ＲＡＭ制御回路２９からのオーバーフロー
信号及び補間不可信号の発生に応じて、かつＱコード監
視手段２３によるＱコード監視状況及びトラックジャン
プ制御手段２４の動作状況に応じてＷＯＫ信号を発生
し、具体的にはオーバーフロー信号、あるいは補間不可
信号が発生されると、ＷＯＫ信号が発生されなくなり、
また、トラックジャンプ制御手段２４からのトラックジ
ャンプ信号の発生と同時にＷＯＫ信号が発生されなくな
り、そして、トラックジャンプが終了し、ディスクの目
標とする範囲内（目標のフレームの前後３フレーム以
内）であることを示すＱコードが検出されるとＷＯＫ信
号を発生する。Reference numeral 30 denotes a WOK signal generating means provided in the system control circuit 19 for generating a writable signal (WOK signal) indicating that main data can be written to the second RAM 27. The WOK signal generating means 30 responds to the occurrence of an overflow signal and an interpolation impossible signal from the RAM control circuit 29, and to the WOK signal monitoring state by the Q code monitoring means 23 and the operation state of the track jump control means 24. When a signal is generated, specifically, when an overflow signal or an interpolation impossible signal is generated, the WOK signal is not generated,
Further, the WOK signal is not generated at the same time as the generation of the track jump signal from the track jump control means 24, and the track jump is completed, and the track is within the target range (within three frames before and after the target frame). When a Q code indicating the above is detected, a WOK signal is generated.

【００２１】３１は第２ＲＡＭ２７へのメインデータの
書き込みタイミングと同期してシリアル・パラレル変換
回路２６から出力されるメインデータが書き込まれるシ
フトレジスタ（図示せず）と、第２ＲＡＭ２７のオーバ
ーフローが検出されたときに前記シフトレジスタに書き
込まれているメインデータをラッチするラッチ回路（図
示せず）とを備え、前記シフトレジスタに書き込まれて
いるメインデータと前記ラッチ回路にラッチされたメイ
ンデータとが一致しているか否かを判定し、第２ＲＡＭ
２７へのメインデータの書き込みを再開させるタイミン
グを設定するデータ一致判定回路である。Reference numeral 31 denotes a shift register (not shown) in which the main data output from the serial / parallel conversion circuit 26 is written in synchronization with the timing of writing the main data to the second RAM 27, and an overflow of the second RAM 27 is detected. A latch circuit (not shown) for latching the main data written in the shift register, wherein the main data written in the shift register matches the main data latched in the latch circuit. To determine whether the second RAM
27 is a data coincidence determination circuit for setting the timing for restarting the writing of main data to 27.

【００２２】３２は第２ＲＡＭ２７から読み出されるパ
ラレルデジタル信号のメインデータをシリアルデジタル
信号に変換するパラレル・シリアル変換回路、３３は該
パラレル・シリアル変換回路３２から出力されるメイン
データをアナログ信号に変換するＤ／Ａコンバータであ
る。A parallel-to-serial conversion circuit 32 converts main data of a parallel digital signal read from the second RAM 27 into a serial digital signal, and a conversion circuit 33 converts main data output from the parallel-to-serial conversion circuit 32 to an analog signal. It is a D / A converter.

【００２３】図１の装置において、基準発振回路１４か
ら発生される基準クロックは、第２のクロック供給路１
４ａによりデジタル信号処理回路１６の所定の回路９，
１１，１２に、また、別系路の第３のクロック供給路１
４ｂによりモータサーボ回路３、第２アドレス発生回路
２８、シリアル・パラレル変換回路２６、パラレル・シ
リアル変換回路３２及びＤ／Ａコンバータ３３に供給さ
れる様に成されている。In the apparatus shown in FIG. 1, the reference clock generated from the reference oscillation circuit 14 is supplied to the second clock supply path 1.
4a, the predetermined circuit 9 of the digital signal processing circuit 16,
11 and 12, and a third clock supply path 1 of a separate path.
4b, it is supplied to the motor servo circuit 3, the second address generation circuit 28, the serial / parallel conversion circuit 26, the parallel / serial conversion circuit 32, and the D / A converter 33.

【００２４】次に動作に付いて説明する。Next, the operation will be described.

【００２５】モータサーボ回路３には、ＲＦアンプ５を
介して得られるデジタル信号とクロック再生回路１３か
ら得られる再生クロック及び基準発振器１４から得られ
る基準クロックとが供給され、前記モータサーボ回路３
はデジタル信号中の最短パルスのパルス幅を検出して、
そのパルス幅が所定の長さになるようにスピンドルモー
タ２を速度制御し、その上で再生クロックと基準クロッ
クとを各々分周した信号を位相比較して前記スピンドル
モータ２に位相サーボをかける。このようにしてディス
ク１は、所定の高速線速度一定で回転駆動される。The motor servo circuit 3 is supplied with a digital signal obtained through the RF amplifier 5, a reproduced clock obtained from the clock reproducing circuit 13, and a reference clock obtained from the reference oscillator 14.
Detects the pulse width of the shortest pulse in the digital signal,
The speed of the spindle motor 2 is controlled so that the pulse width becomes a predetermined length, and then the phases of signals obtained by dividing the reproduction clock and the reference clock are compared, and phase servo is applied to the spindle motor 2. In this manner, the disk 1 is driven to rotate at a predetermined high linear speed.

【００２６】一方、ピックアップ４から投射される光ビ
ームによりディスク１がトレースされると、ディスク１
に記録された信号は、前記ピックアップ４により読み取
られ、ＲＦ信号（高周波信号）としてＲＦアンプ５に供
給される。前記ＲＦ信号は、前記ＲＦアンプ５により増
幅され、波形整形されてデジタル信号としてデジタル信
号処理回路１６に供給される。前記デジタル信号処理回
路１６は、前記デジタル信号を復調し、該デジタル信号
に含まれている種々のデータを抽出する。ここで、前記
デジタル信号処理回路１６によりデジタル信号を信号処
理する際に、第１ＲＡＭ１０を用いてデータの並び替え
が行われるが、図１において、ディスク１は通常のＣＤ
プレーヤにおける定格の線速度より高速で回転されてい
るので、前記デジタル信号処理回路１６には従来より単
位時間当りに入力されるデジタル信号の量が多く、その
為に第１ＲＡＭ１０の書き込み及び読み出しタイミング
は前記デジタル信号の入力速度に合わせて高速にしてあ
る。On the other hand, when the disk 1 is traced by the light beam projected from the pickup 4, the disk 1
Is read by the pickup 4 and supplied to the RF amplifier 5 as an RF signal (high-frequency signal). The RF signal is amplified by the RF amplifier 5, waveform-shaped, and supplied to the digital signal processing circuit 16 as a digital signal. The digital signal processing circuit 16 demodulates the digital signal and extracts various data included in the digital signal. Here, when the digital signal is processed by the digital signal processing circuit 16, data is rearranged using the first RAM 10. In FIG.
Since the digital signal processing circuit 16 is rotated at a speed higher than the rated linear velocity of the player, the digital signal processing circuit 16 has a larger amount of digital signals input per unit time than before, so that the write and read timings of the first RAM 10 are The speed is set to match the input speed of the digital signal.

【００２７】デジタル信号処理回路１６により抽出され
たメインデータ（オーディオデータ）は、誤り検出及び
誤り訂正処理が行われ、かつ欠落したメインデータの補
間が行われる。そして、前記デジタル信号処理回路１６
から出力されるメインデータは、シリアル・バラレル変
換回路２６によりシリアルのデジタル信号からパラレル
のデジタル信号に変換された後、第２アドレス発生回路
２８からの書き込みアドレスに応じて第２ＲＡＭ２７に
書き込まれる。また、前記第２ＲＡＭ２７に書き込まれ
たメインデータは、前記第２アドレス発生回路２８から
の読み出しアドレスに応じて読み出され、そのメインデ
ータは、パラレル・シリアル変換回路３２によりパラレ
ルのデジタル信号からシリアルのデジタル信号に変換さ
れる。そして、前記パラレル・シリアル変換回路３２か
ら出力されるメインデータは、Ｄ／Ａコンバータ３３に
よりアナログ信号に変換されるとともに、ステレオの左
及び右チャンネル成分に分離され、それぞれ後段のオー
ディオ回路（図示せず）に供給される。The main data (audio data) extracted by the digital signal processing circuit 16 is subjected to error detection and error correction processing, and interpolation of missing main data is performed. The digital signal processing circuit 16
Is converted from a serial digital signal to a parallel digital signal by a serial / parallel conversion circuit 26 and then written to a second RAM 27 in accordance with a write address from a second address generation circuit 28. The main data written in the second RAM 27 is read in accordance with a read address from the second address generation circuit 28, and the main data is converted from a parallel digital signal into a serial data by a parallel / serial conversion circuit 32. It is converted to a digital signal. The main data output from the parallel / serial conversion circuit 32 is converted into an analog signal by a D / A converter 33 and is separated into left and right stereo channel components. ).

【００２８】ところで、第２ＲＡＭ２７へのメインデー
タの書き込みタイミングは、デジタル信号処理回路１６
からのメインデータの出力タイミングに合わせて高速に
してあるが、前記第２ＲＡＭ２７からのメインデータの
読み出しタイミングは、ディスクにメインデータを記憶
する際のサンプリング周波数に合わせてあり、前記第２
ＲＡＭ２７への書き込みタイミングに比べて低速にして
ある。その為、再生が進むと、前記第２ＲＡＭ２７はや
がてオーバーフローになる。The timing of writing the main data to the second RAM 27 depends on the timing of the digital signal processing circuit 16.
The main data is read out from the second RAM 27 at a high speed in accordance with the output timing of the main data from the second RAM 27. The read timing of the main data from the second RAM 27 is set in accordance with the sampling frequency when the main data is stored in the disk.
The speed is lower than the writing timing to the RAM 27. Therefore, when the reproduction proceeds, the second RAM 27 eventually overflows.

【００２９】ここで、前記第２ＲＡＭ２７のオーバーフ
ローは、第２アドレス発生回路２８の書き込みアドレス
及び読み込みアドレスを監視することによりＲＡＭ制御
回路２９で検出され、該ＲＡＭ制御回路２９からはオー
バーフローを示すオーバーフロー信号がシステム制御回
路１９に供給される。すると、アクセス動作判断手段２
２によりＱコード監視手段２３に記憶されたＱコードを
目標としてアクセス動作させる判断が行われ、その旨の
判断信号がトラックジャンプ制御手段２４に供給され
る。その為、トラックジャンプ制御手段２４からピック
アップ４によるディスクの読み取り位置を１トラック分
戻させるトラックジャンプ信号が発生され、ピックアッ
プ４によるディスクのトレース位置が１トラック戻され
ることによりディスク上の同一部分が繰り返しトレース
されるようになる。この場合、第２ＲＡＭ２７からは今
まで書き込まれたメインデータが順次読み出されるの
で、メインデータはとぎれることなく、連続して再生さ
れる。Here, the overflow of the second RAM 27 is detected by the RAM control circuit 29 by monitoring the write address and the read address of the second address generation circuit 28, and an overflow signal indicating the overflow is sent from the RAM control circuit 29. Is supplied to the system control circuit 19. Then, the access operation determining means 2
2, a determination is made to perform an access operation with the Q code stored in the Q code monitoring means 23 as a target, and a determination signal to that effect is supplied to the track jump control means 24. Therefore, a track jump signal for returning the reading position of the disk by the pickup 4 by one track is generated from the track jump control means 24, and the same position on the disk is repeated by returning the tracing position of the disk by the pickup 4 by one track. Be traced. In this case, since the main data written so far is sequentially read from the second RAM 27, the main data is continuously reproduced without interruption.

【００３０】また、第２ＲＡＭ２７のオーバーフローが
検出されると、その時点からＲＡＭ制御回路２９により
第２ＲＡＭ２７への書き込みを中止させる中止信号が出
力され、第２ＲＡＭ２７にメインデータが書き込まれる
のが中止されるので、メインデータの読み出しのみが行
われ、前記第２ＲＡＭ２７に書き込まれているメインデ
ータの量が減少していく。When the overflow of the second RAM 27 is detected, a stop signal for stopping the writing to the second RAM 27 is output from the RAM control circuit 29 from that point in time, and the writing of the main data to the second RAM 27 is stopped. Therefore, only the reading of the main data is performed, and the amount of the main data written in the second RAM 27 decreases.

【００３１】一方、アクセス動作が終了すると、再びデ
ィスク１の読み取りが行われ、シリアル・パラレル変換
回路２６からメインデータが出力される様になり、その
メインデータがデータ一致判定回路３１に取り込まれる
様になる。On the other hand, when the access operation is completed, the disk 1 is read again, the main data is output from the serial / parallel conversion circuit 26, and the main data is taken into the data match determination circuit 31. become.

【００３２】ここで、データ一致判定回路３１には、第
２ＲＡＭ２７のオーバーフローが生じるまでの所定サン
プル数のメインデータが記憶されており、シリアル・パ
ラレル変換回路２６から新たなメインデータが取り込ま
れるようになると、そのメインデータが前記データ一致
判定回路３１に記憶されているメインデータと比較され
る。そして、それらのメインデータの一致が検出される
と、その旨を示す一致信号がＲＡＭ制御回路２９に供給
され、第２ＲＡＭ２７にメインデータの書き込みを再開
させる指令信号が発生される。このとき、すでに、先の
アクセス動作中におけるメインデータの読み出しにより
第２ＲＡＭ２７にメインデータを新たに書き込む容量が
確保されているので、前記第２ＲＡＭ２７へのメインデ
ータの書き込みが再開される。Here, the data coincidence determination circuit 31 stores main data of a predetermined number of samples until the overflow of the second RAM 27 occurs, so that new main data is fetched from the serial / parallel conversion circuit 26. Then, the main data is compared with the main data stored in the data match determination circuit 31. When the coincidence of the main data is detected, a coincidence signal indicating that is detected is supplied to the RAM control circuit 29, and a command signal for restarting the writing of the main data in the second RAM 27 is generated. At this time, since the capacity for newly writing the main data to the second RAM 27 by reading the main data during the previous access operation has already been secured, the writing of the main data to the second RAM 27 is restarted.

【００３３】第２ＲＡＭ２７へのメインデータの書き込
みが再開されると、その再開されたメインデータは、第
２ＲＡＭ２７内のオーバーフローにより書き込みが中止
された時点の最終のメインデータが格納されたアドレス
の次のアドレスから順次書き込まれ、前記最終のメイン
データに続けて書き込まれることになる。そして、第２
ＲＡＭ２７への書き込みが再開されたメインデータは、
前記最終のメインデータとディスク上において連続する
ものであるので、正しい再生が連続して行われることに
なる。When the writing of the main data to the second RAM 27 is restarted, the restarted main data is stored in the second RAM 27 next to the address where the last main data at the time when the writing was stopped due to the overflow was stored. The data is sequentially written from the address, and is written following the last main data. And the second
The main data whose writing to the RAM 27 has been resumed is
Since the last main data is continuous on the disk, correct reproduction is continuously performed.

【００３４】一方、何らかの理由によりデータ一致判定
回路３１から一致信号が得られない場合、ＲＡＭ制御回
路２９は、第２アドレス発生回路２８からの書き込みア
ドレス及び読み出しアドレスの一致及びタイミングによ
り第２ＲＡＭ２７内のメインデータが空になることを検
出して第２ＲＡＭ２７への書き込みを再開する。この場
合、読み出されるメインデータが正しくつながらない
が、再生がとぎれないようにメインデータを第２ＲＡＭ
２７内の最終のメインデータに続けて書き込ませ、該最
終のメインデータに連続して新たに書き込まれたメイン
データが読み出されるようにしている。On the other hand, if a match signal cannot be obtained from the data match determination circuit 31 for some reason, the RAM control circuit 29 determines whether the write address and the read address from the second address generation circuit 28 match and the timing in the second RAM 27. When the main data becomes empty, the writing to the second RAM 27 is restarted. In this case, the read main data is not connected correctly, but the main data is stored in the second RAM so that the reproduction is not interrupted.
27, the main data is written following the last main data, and the newly written main data is read out continuously from the last main data.

【００３５】ところで、外部からの衝撃や揺動、あるい
はディスクの傷や汚れ等によりピックアップ４によるデ
ィスクの信号読み取りが正しく行われなくなると、誤り
検出・訂正回路９によりメインデータの誤り訂正が出来
ず、該誤り検出・訂正回路９から訂正不可信号が発生す
る。そして、ＲＡＭ制御回路２９により前記訂正不可信
号が補間回路１２の補間能力以上連続して発生したこと
が検出されると、前記ＲＡＭ制御回路２９から補間不可
信号が発生され、ＷＯＫ信号発生手段３０からＷＯＫ信
号の発生が停止される。その為、前記ＲＡＭ制御回路２
９を介して第２アドレス発生回路２８が制御され、第２
ＲＡＭ２７にメインデータが書き込まれるのが中止され
るとともに、アクセス動作判断手段２２による判断に応
じてトラックジャンプ制御手段２４によりディスクのト
レース位置を戻すようにピックアップ４をトラックジャ
ンプさせるトラックジャンプ信号が発生され、誤り訂正
が出来ないメインデータを含むデジタル信号ブロックの
読み取りが行われる直前に読み取られたデジタル信号ブ
ロックのＱコードを検索するべくピックアップ４による
ディスクのトレース位置が戻される。By the way, if the signal of the disk is not correctly read by the pickup 4 due to an external shock or swing, or a scratch or dirt on the disk, the error detection / correction circuit 9 cannot correct the error of the main data. , A non-correctable signal is generated from the error detection / correction circuit 9. When the RAM control circuit 29 detects that the non-correctable signal has been continuously generated at the interpolation capability of the interpolation circuit 12 or more, the RAM control circuit 29 generates an interpolation impossible signal, and the WOK signal generation means 30 The generation of the WOK signal is stopped. Therefore, the RAM control circuit 2
9, the second address generating circuit 28 is controlled,
The writing of the main data to the RAM 27 is stopped, and a track jump signal is generated by the track jump control means 24 to cause the pickup 4 to perform a track jump so as to return the trace position of the disk according to the determination by the access operation determining means 22. The trace position of the disk by the pickup 4 is returned to search for the Q code of the digital signal block read immediately before the digital signal block including the main data for which error correction cannot be performed.

【００３６】ここで、外部からの衝撃や揺動により誤っ
たメインデータが発生した場合は、ピックアップ４によ
りディスクの同一部分を再びトレースすることにより誤
ったメインデータを読み直すことが出来、正しいメイン
データを得ることが出来るので、データ一致判定回路３
１に、誤る直前のメインデータと同一のメインデータが
入力され、前記データ一致判定回路３１により一致信号
が発生される。If erroneous main data is generated due to an external shock or swing, the erroneous main data can be read again by tracing the same portion of the disk again by the pickup 4, and the correct main data can be read. Can be obtained, the data match determination circuit 3
1 is input with the same main data as the main data immediately before the error, and the data match determination circuit 31 generates a match signal.

【００３７】前記データ一致判定回路３１により一致信
号が発生されると、ＲＡＭ制御回路２９からは開始信号
が発生され、誤ったメインデータの直前のメインデータ
に連続して読み直された正しいメインデータが書き込ま
れるようになる。When a match signal is generated by the data match determination circuit 31, a start signal is generated from the RAM control circuit 29, and the correct main data read continuously to the main data immediately before the incorrect main data is read. Will be written.

【００３８】したがって、この場合は、メインデータを
とぎれさせることなく、連続して再生することが出来
る。Accordingly, in this case, the main data can be reproduced continuously without interruption.

【００３９】一方、ディスクの傷や汚れ等により誤った
メインデータが発生した場合は、ピックアップ４により
ディスクの同一部分を再びトレースしても誤ったメイン
データを読み直すことが出来ず、正しいメインデータを
得ることが出来ない。その為、データ一致判定回路３１
からは一致信号が得られず、第２ＲＡＭ２７内のメイン
データは消費されていくのみであり、ＲＡＭ制御回路２
９によりやがて第２ＲＡＭ２７内のメインデータが空に
なることが検出される。その検出が行われると、ディス
クの同一部分を再びトレースすることを中止し、次の部
分をトレースするべくトラックジャンプ制御手段２４を
作動させるとともに、前記ＲＡＭ制御回路２９から開始
信号が発生され、第２ＲＡＭ２７へのメインデータの書
き込みが再開される。On the other hand, if erroneous main data is generated due to scratches or dirt on the disk, the erroneous main data cannot be read again even if the same portion of the disk is traced again by the pickup 4, and the correct main data cannot be read. I can't get it. Therefore, the data match determination circuit 31
Does not obtain a coincidence signal, and only the main data in the second RAM 27 is consumed.
9, it is detected that the main data in the second RAM 27 will be emptied soon. When the detection is performed, tracing of the same portion of the disk is stopped again, the track jump control means 24 is operated to trace the next portion, and a start signal is generated from the RAM control circuit 29. Writing of the main data to the 2RAM 27 is restarted.

【００４０】したがって、この場合は、ディスク１上の
読み取れない箇所を飛ばして再生が継続される。Therefore, in this case, the reproduction is continued while skipping the unreadable portion on the disk 1.

【００４１】ところで、前述した如く、第２ＲＡＭ２７
がオーバーフローしたとき及びディスクの信号読み取り
が正しく行われなくなったとき、あるいは、入力キー２
０の操作により所望の曲等の検索を指示したとき、アク
セス動作判断手段２２によりアクセス動作させる判断が
行われ、トラックジャンプ制御手段２４によりアクセス
動作が行われる。By the way, as described above, the second RAM 27
Overflows or when the signal reading from the disc is not performed correctly, or when the input key 2
When a search for a desired tune or the like is instructed by the operation of 0, the access operation determining means 22 makes a determination to perform an access operation, and the track jump control means 24 performs an access operation.

【００４２】この様に、アクセス動作判断手段２２によ
りアクセス動作させる判断が行われ、該アクセス動作判
断手段２２がトラックジャンプ制御手段２４によりアク
セス動作を行わせる指令信号を発生したとき、前記アク
セス動作判断手段２２は同時にスイッチ切換制御手段２
５を作動させるトリガ信号を発生する。その為、前記ス
イッチ切換制御手段２５によりスイッチ回路１７が開放
状態になる様に作動し、基準発振回路１４からの基準ク
ロックが供給される第２のクロック供給路１４ａが遮断
される。As described above, the access operation judging means 22 makes a judgment to perform an access operation, and when the access operation judging means 22 generates a command signal for causing the track jump control means 24 to perform the access operation, The means 22 is a switch switching control means 2 at the same time.
5 to generate a trigger signal. Therefore, the switch switching control means 25 operates so that the switch circuit 17 is opened, and the second clock supply path 14a to which the reference clock from the reference oscillation circuit 14 is supplied is cut off.

【００４３】前記第２のクロック供給路１４ａが遮断さ
れると、デジタル信号処理回路１６を構成する所定の回
路、すなわち誤り検出・訂正回路９、第１アドレス発生
回路１１及び補間回路１２に基準発振回路１４から各回
路を動作させるのに用いられる動作用クロックとなる基
準クロックが供給されなくなる。その為、前記誤り検出
・訂正回路９、前記第１アドレス発生回路１１及び前記
補間回路１２と該第１アドレス発生回路１１により作動
される第１ＲＡＭ１０は動作が停止され、これらの回路
による電力消費がなくなる。When the second clock supply path 14a is cut off, predetermined circuits constituting the digital signal processing circuit 16, ie, the error detection / correction circuit 9, the first address generation circuit 11, and the interpolation circuit 12, are supplied with reference oscillation. The circuit 14 does not supply a reference clock which is an operation clock used to operate each circuit. Therefore, the operation of the error detection / correction circuit 9, the first address generation circuit 11, the interpolation circuit 12, and the first RAM 10 operated by the first address generation circuit 11 is stopped, and power consumption by these circuits is reduced. Disappears.

【００４４】一方、デジタル信号処理回路１６を構成す
る回路のうち、同期検出・ＥＦＭ復調回路７及びサブコ
ード分離・Ｑコード復調回路８には、クロック再生回路
１３から第１のクロック供給路１３ａを介して動作用ク
ロックとなる再生クロックの供給が継続されている。そ
の為、前記同期検出・ＥＦＭ復調回路７及び前記サブコ
ード分離・Ｑコード復調回路８は動作が行われ、アクセ
ス動作に必要なサブコード信号の信号処理が継続され
る。On the other hand, among the circuits constituting the digital signal processing circuit 16, the synchronization detection / EFM demodulation circuit 7 and the subcode separation / Q code demodulation circuit 8 are provided with the first clock supply path 13 a from the clock recovery circuit 13. The supply of the reproduction clock, which is the operation clock, via the interface is continued. Therefore, the synchronization detection / EFM demodulation circuit 7 and the subcode separation / Q code demodulation circuit 8 are operated, and the signal processing of the subcode signal required for the access operation is continued.

【００４５】したがって、アクセス動作に支障を来たす
ことなく、消費電力が削減される。特に、図１の装置に
おいては、前述した如く、再生を行う為にアクセス動作
が不可欠であり、頻繁に行われるので、また、第２アド
レス発生回路２８、パラレル・シリアル変換回路３２及
びＤ／Ａコンバータ３３には、第３のクロック供給路１
４ｂにより基準発振回路１４から基準クロックの供給が
継続され、アクセス動作中も第２ＲＡＭ２７から読み出
されるメインデータの再生が継続されるので、消費電力
の削減を効果的に行える。Therefore, power consumption is reduced without hindering the access operation. In particular, in the apparatus shown in FIG. 1, as described above, an access operation is indispensable for performing reproduction, and is frequently performed. Therefore, the second address generation circuit 28, the parallel / serial conversion circuit 32, and the D / A The converter 33 has a third clock supply path 1
4b, the supply of the reference clock from the reference oscillation circuit 14 is continued, and the reproduction of the main data read from the second RAM 27 is continued even during the access operation, so that the power consumption can be reduced effectively.

【００４６】また、電力消費が大きい、メインデータの
誤り検出・訂正の為の回路部分の電力消費が削減される
ので、消費電力の削減が効果的である。Further, power consumption is large, and power consumption of a circuit portion for detecting and correcting errors in main data is reduced, so that power consumption is effectively reduced.

【００４７】図２は、本発明の別の実施例を示す回路ブ
ロック図で、高速読み取り可能に対応されていない通常
のＣＤプレーヤを示している。その為、図２において
は、高速読み取りの為に設けられた回路、すなわち、図
１におけるシリアル・パラレル変換回路２６、第２ＲＡ
Ｍ２７、第２アドレス発生回路２８、ＲＡＭ制御回路２
９、ＷＯＫ信号発生手段３０、データ一致判定回路３１
及びパラレル・シリアル変換回路３２が削除されている
とともに、モータサーボ回路３、クロック再生回路１
３、基準発振回路１４及びシステム制御回路１９がそれ
ぞれ定格速読み取り専用に対応されている。尚、図２に
おいて、図１と同一回路には同一の図番が付してある。FIG. 2 is a circuit block diagram showing another embodiment of the present invention, and shows a normal CD player which is not compatible with high-speed reading. Therefore, in FIG. 2, a circuit provided for high-speed reading, that is, the serial / parallel conversion circuit 26 and the second RA in FIG.
M27, second address generation circuit 28, RAM control circuit 2
9, WOK signal generation means 30, data match determination circuit 31
And the parallel / serial conversion circuit 32 has been deleted, and the motor servo circuit 3, the clock recovery circuit 1
3. The reference oscillation circuit 14 and the system control circuit 19 are each adapted to read only the rated speed. In FIG. 2, the same circuits as those in FIG. 1 are denoted by the same reference numerals.

【００４８】また、基準発振回路１４から発生される基
準クロックは、スイッチ回路１７が挿入されたクロック
供給路３４ａによりデジタル信号処理回路１６の所定の
回路９，１１，１２の他にＤ／Ａコンバータ２７に、ま
た、前記クロック供給路３４ａとは別系路のクロック供
給路３４ｂによりモータサーボ回路３に供給される様に
成されている。その為、入力キー２０の操作により曲等
の検索を指示し、アクセス動作を行わせ、スイッチ切換
制御手段２５の作動によりスイッチ回路１７が開放され
ると、前記デジタル信号処理回路１６の所定の回路９，
１１，１２と前記Ｄ／Ａコンバータ２７に基準クロック
が供給されなくなる。このとき、図１と同様に、アクセ
ス動作に必要なサブコード信号を処理する同期検出・Ｅ
ＦＭ復調回路７及びサブコード分離・Ｑコード復調回路
８には、第１のクロック供給路１３ａを介してクロック
再生回路１３からの再生クロックの供給が継続されてい
る。The reference clock generated from the reference oscillation circuit 14 is supplied to a D / A converter in addition to the predetermined circuits 9, 11, and 12 of the digital signal processing circuit 16 by a clock supply path 34a in which the switch circuit 17 is inserted. 27, and is supplied to the motor servo circuit 3 through a clock supply path 34b which is a separate path from the clock supply path 34a. Therefore, when a search for a song or the like is instructed by operating the input key 20, an access operation is performed, and when the switch circuit 17 is opened by the operation of the switch switching control means 25, a predetermined circuit of the digital signal processing circuit 16 is opened. 9,
The reference clock is not supplied to the D / A converter 27 and the D / A converter 27. At this time, as in FIG. 1, the synchronization detection / E for processing the subcode signal necessary for the access operation is performed.
The reproduction clock is continuously supplied from the clock reproduction circuit 13 to the FM demodulation circuit 7 and the subcode separation / Q code demodulation circuit 8 via the first clock supply path 13a.

【００４９】したがって、前記デジタル信号処理回路１
６の所定の回路９，１１，１２及び第１ＲＡＭ１０と前
記Ｄ／Ａコンバータ２７の動作が停止され、アクセス動
作時の消費電力の削減が計れる。Therefore, the digital signal processing circuit 1
6, the operations of the predetermined circuits 9, 11, 12 and the first RAM 10 and the D / A converter 27 are stopped, so that the power consumption during the access operation can be reduced.

【００５０】尚、ＣＤ−ＲＯＭやＣＤ−Ｉの再生装置の
如く、ディスクから間欠的に信号を読み出し、頻繁にア
クセス動作を行うものにおいても、高速読み取り可能な
ＣＤプレーヤと同様に消費電力の削減を効果的に行え
る。In a device such as a CD-ROM or a CD-I reproducing device which intermittently reads a signal from a disk and performs frequent access operations, the power consumption can be reduced in the same manner as a high-speed readable CD player. Can be performed effectively.

【００５１】[0051]

【発明の効果】以上述べた如く、本発明に依れば、記録
媒体から読み出されたデジタル信号の信号処理を行うデ
ジタル信号処理回路の中の位置指標データを取り扱わな
い第２の回路をアクセス動作中に動作停止させているの
で、アクセス動作中に前記第２の回路が電力消費を行わ
ず、消費電力を削減したデジタル信号記録媒体再生装置
を実現できる。この場合、前記第２の回路の動作を停止
させるのに前記第２の回路に動作用のクロックを供給す
るのを停止するようにしているので、その動作用のクロ
ックを停止するのにその動作用のクロックの供給路を小
信号用のトランジスタを用いて遮断することにより容易
に達成できる。また、本発明に依れば、メインデータを
一旦記憶するメモリが備えられ、そのメモリへの記憶時
におけるビットレートより低速のビットレートによりメ
インデータの読み出しが行われるデジタル信号記録媒体
再生装置においては、前記メモリへのメインデータの書
き込みを制御するメモリ制御回路による前記メモリへの
書き込み中止判断に応じてデジタル信号を復調するため
の信号処理を行うデジタル信号処理回路の少なくとも誤
り訂正を行う回路部分の動作を停止させる様にしている
ので、前記メモリへのメインデータの書き込みが中止さ
れている際のメインデータの復調が不必要なときにデジ
タル信号処理回路による電力消費を削減することが出
来、消費電力の少ないデジタル信号記録媒体再生装置を
提供するのに有利である。また、このような装置におい
て、前記メモリへの書き込み中止判断に応じてアクセス
動作を行わせる判断をアクセス動作判断手段により行わ
せるとともに、該アクセス動作判断手段によりアクセス
動作を行わせる判断が行われたときに前記デジタル信号
処理回路のアクセス動作に関与しない回路部分の動作を
停止させる様にしているので、前記メモリへのメインデ
ータの書き込み中止時のメインデータの読み直しのため
にアクセス動作が必要となるが、そのときにアクセス動
作を行える状態を確保した上で、デジタル信号処理回路
による電力消費を削減することが出来、かつ、このよう
な装置においては頻繁にアクセス動作が行われることか
ら効果的な電力消費の削減が図れる。As described above, according to the present invention, the second circuit which does not handle the position index data in the digital signal processing circuit for performing the signal processing of the digital signal read from the recording medium is accessed. Since the operation is stopped during the operation, the second circuit does not consume power during the access operation, and a digital signal recording medium reproducing apparatus with reduced power consumption can be realized. In this case, since the supply of the operation clock to the second circuit is stopped to stop the operation of the second circuit, the operation is stopped to stop the operation clock. This can be easily achieved by shutting off the supply path of the clock for use with a transistor for a small signal. According to the present invention, there is provided a digital signal recording medium reproducing apparatus in which a memory for temporarily storing main data is provided, and the main data is read out at a bit rate lower than the bit rate at the time of storage in the memory. A digital signal processing circuit that performs signal processing for demodulating a digital signal in response to a determination to stop writing to the memory by a memory control circuit that controls writing of main data to the memory; Since the operation is stopped, power consumption by the digital signal processing circuit can be reduced when demodulation of main data is unnecessary when writing of main data to the memory is stopped. This is advantageous in providing a digital signal recording medium reproducing device with low power. Further, in such a device, the access operation determining means makes a determination to perform an access operation in response to the write stop determination to the memory, and the access operation determining means makes a determination to perform the access operation. Sometimes, the operation of a circuit portion not involved in the access operation of the digital signal processing circuit is stopped, so that an access operation is necessary for rereading the main data when the writing of the main data to the memory is stopped. However, it is possible to reduce the power consumption by the digital signal processing circuit while securing a state in which the access operation can be performed at that time, and in such a device, the access operation is frequently performed. Power consumption can be reduced.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一実施例を示す回路ブロック図であ
る。FIG. 1 is a circuit block diagram showing one embodiment of the present invention.

【図２】本発明の別の実施例を示す回路ブロック図であ
る。FIG. 2 is a circuit block diagram showing another embodiment of the present invention.

【符号の説明】[Explanation of symbols]

７ 同期検出・ＥＦＭ復調回路 ８ サブコード分離・Ｑコード復調回路 ９ 誤り検出・訂正回路 １０ 第１ＲＡＭ １１ 第１アドレス発生回路 １２ 補間回路 １３ クロック再生回路 １４ 基準発振回路 １３ａ 第１のクロック供給路 １４ａ 第２のクロック供給路 １６ デジタル信号処理回路 １７ スイッチ回路 １９ システム制御回路 ２２ アクセス動作判断手段 ２３ Ｑコード監視手段 ２４ トラックジャンプ制御手段 ２５ スイッチ切換制御手段 ３３ Ｄ／Ａコンバータ 7 Synchronous detection / EFM demodulation circuit 8 Subcode separation / Q code demodulation circuit 9 Error detection / correction circuit 10 First RAM 11 First address generation circuit 12 Interpolation circuit 13 Clock regeneration circuit 14 Reference oscillation circuit 13a First clock supply path 14a Second clock supply path 16 Digital signal processing circuit 17 Switch circuit 19 System control circuit 22 Access operation determination means 23 Q code monitoring means 24 Track jump control means 25 Switch switching control means 33 D / A converter

Claims (7)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 記録媒体に音楽情報等のメインデータの
他に経過時間等の再生位置を示す位置指標データを含む
デジタル信号が記録され、記録媒体から読み出したデジ
タル信号をクロックを用いて信号処理することにより再
生するとともに、前記位置指標データを用いて目標信号
の検索を行うことが出来るアクセス動作可能なデジタル
信号記録媒体再生装置であって、記録媒体から読み出さ
れたデジタル信号を復調するための信号処理を行うデジ
タル信号処理回路の中の前記位置指標データを取り扱う
第１の回路と、前記デジタル信号処理回路の中の前記位
置指標データを取り扱わない第２の回路と、該第２の回
路の動作を停止させる制御を行う制御手段とを備え、ア
クセス動作中に該第２の回路の動作を停止する様にした
ことを特徴とするデジタル信号記録媒体再生装置。1. A digital signal including position index data indicating a reproduction position such as elapsed time in addition to main data such as music information is recorded on a recording medium, and the digital signal read from the recording medium is subjected to signal processing using a clock. A digital signal recording medium reproducing apparatus capable of performing an access operation capable of performing a search and a search for a target signal using the position index data by demodulating a digital signal read from the recording medium. digital for processing the signal
A first circuit in the digital signal processing circuit that handles the position index data, a second circuit in the digital signal processing circuit that does not handle the position index data, and a second circuit .
Control means for controlling the operation of the road to stop.
A digital signal recording medium reproducing device , wherein the operation of the second circuit is stopped during the access operation . 【請求項２】 前記第２の回路に動作用のクロックを供2. An operation clock is supplied to the second circuit.
給するのを停止して前記第２の回路の動作を停止させるAnd stopping the operation of the second circuit.
様にしたことを特徴とする請求項１記載のデジタル信号2. The digital signal according to claim 1, wherein:
記録媒体再生装置。Recording medium playback device. 【請求項３】 前記第１の回路に動作用のクロックを供3. An operation clock is supplied to the first circuit.
給する第１のクロック供給路と、前記第２の回路に動作Operating the first clock supply path to supply the clock and the second circuit
用のクロックを供給する第２のクロック供給路と、該第A second clock supply path for supplying a clock for
２のクロック供給路を遮断する遮断回路とを備え、該遮And a cutoff circuit for cutting off the second clock supply path.
断回路を作動させることにより前記第２の回路の動作をBy operating the disconnection circuit, the operation of the second circuit
停止させる様にしたことを特徴とする請求項２記載のデ3. The data storage device according to claim 2, wherein the device is stopped.
ジタル信号記録媒体再生装置。Digital signal recording medium playback device. 【請求項４】 記録媒体から定格速度より高速でデジタ4. A digital camera which is higher than a rated speed from a recording medium.
ル信号を読み取り、そのデジタル信号を復調して得られRead the digital signal and demodulate the digital signal.
るメインデータをメモリに一旦記憶し、該メモリからそMain data once stored in a memory, and
のメモリへの記憶時におけるビットレートより低速のビVideo that is slower than the bit rate
ットレートによりメインデータの読み出しが行われるデData at which the main data is read at the
ジタル信号記録媒体再生装置であって、前記メモリへのA digital signal recording medium reproducing device, wherein
メインデータの書き込みを制御するメモリ制御回路によThe memory control circuit that controls the writing of main data
る前記メモリへの書き込み中止判断に応じてデジタル信Digital signal in response to the decision to stop writing to the memory.
号を復調するための信号処理を行うデジタル信号処理回Digital signal processing circuit that performs signal processing to demodulate signals
路の少なくとも誤り訂正を行う回路部分の動作を停止さOperation of at least the circuit portion that performs error correction on the
せる様にしたことを特徴とするデジタル信号記録媒体再Digital signal recording medium
生装置。Raw equipment. 【請求項５】 前記メモリ制御回路による前記メモリへ5. The memory control circuit according to claim 1, wherein:
の書き込み中止判断に応じてアクセス動作を行わせる判Access operation is performed according to the write
断をアクセス動作判断手段により行わせるとIf the disconnection is performed by the access operation determination means, ともに、該Both
アクセス動作判断手段によりアクセス動作を行わせる判The access operation determining means determines that the access operation is performed.
断が行われたときに前記デジタル信号処理回路のアクセAccess to the digital signal processing circuit
ス動作に関与しない回路部分の動作を停止させる様にしTo stop the operation of circuit parts that are not involved in
たことを特徴とする請求項４記載のデジタル信号記録媒5. The digital signal recording medium according to claim 4, wherein
体再生装置。Body regeneration device. 【請求項６】 前記メモリ制御回路は前記メモリがオー6. The memory control circuit according to claim 1, wherein said memory is
バーフローすることを検出して前記メモリへの書き込みDetecting bar overflow and writing to the memory
中止判断を行う様にしたことを特徴とする請求項４記載The stop decision is made.
のデジタル信号記録媒体再生装置。Digital signal recording medium playback device. 【請求項７】 前記メモリ制御回路は前記デジタル信号7. The memory control circuit according to claim 7, wherein
処理回路により誤り訂正される際のメインデータの訂正Correction of main data when errors are corrected by the processing circuit
不可を示す訂正不可信号の発生状況を検出して前記メモDetects the occurrence of an uncorrectable signal indicating
リへの書き込み中止判断を行う様にしたことを特徴とすFeature to determine whether to stop writing to the
る請求項４記載のデジタル信号記録媒体再生装置。The digital signal recording medium reproducing device according to claim 4, wherein