JP2953723B2 - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
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- JP2953723B2 JP2953723B2 JP34427689A JP34427689A JP2953723B2 JP 2953723 B2 JP2953723 B2 JP 2953723B2 JP 34427689 A JP34427689 A JP 34427689A JP 34427689 A JP34427689 A JP 34427689A JP 2953723 B2 JP2953723 B2 JP 2953723B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、アナログ信号をクランプした後にディジ
タル信号に変換するA/D変換回路に関する。
タル信号に変換するA/D変換回路に関する。
この発明は、アナログ信号をクランプした後にディジ
タル信号を変換するA/D変換回路において、アナログ信
号をクランプするクランプ回路と、このクランプ回路の
出力信号をＮ＋１ビットのディジタル信号に変換するA/
D変換器と、このA/D変換器から出力されるＮ＋１ビット
のディジタル信号とＮ＋１ビットの基準信号とを比較す
る比較器とを備え、比較器の出力に基づいてクランプ回
路のクランプレベルを上昇または下降に制御し、A/D変
換器から出力されるＮ＋１ビットのディジタル信号のう
ち上位Ｎビットのデータのみ出力信号として出力するよ
うにすることにより、常に安定して設定目標通りのクラ
ンプレベルとするディジタル出力信号を得ることができ
るようにしたものである。
タル信号を変換するA/D変換回路において、アナログ信
号をクランプするクランプ回路と、このクランプ回路の
出力信号をＮ＋１ビットのディジタル信号に変換するA/
D変換器と、このA/D変換器から出力されるＮ＋１ビット
のディジタル信号とＮ＋１ビットの基準信号とを比較す
る比較器とを備え、比較器の出力に基づいてクランプ回
路のクランプレベルを上昇または下降に制御し、A/D変
換器から出力されるＮ＋１ビットのディジタル信号のう
ち上位Ｎビットのデータのみ出力信号として出力するよ
うにすることにより、常に安定して設定目標通りのクラ
ンプレベルとするディジタル出力信号を得ることができ
るようにしたものである。
従来A/D変換器に映像信号のような直流成分を持った
信号を供給するためにはそのダイナミックレンジを広く
使用するために通常クランプ回路を介してA/D変換器に
供給するようにしている。しかしながらクランプ回路や
A/D変換器自体の各種直流ドリフト等のため必ずしも高
精度のクランプされたディジタル信号が得られた訳では
なかった。そこでA/D変換器の出力コードを直接監視
し、その出力コードの状態を簡単な論理回路を介してク
ランプ基準電圧に帰還する方法が従来提案されており、
第３図はその一例である。
信号を供給するためにはそのダイナミックレンジを広く
使用するために通常クランプ回路を介してA/D変換器に
供給するようにしている。しかしながらクランプ回路や
A/D変換器自体の各種直流ドリフト等のため必ずしも高
精度のクランプされたディジタル信号が得られた訳では
なかった。そこでA/D変換器の出力コードを直接監視
し、その出力コードの状態を簡単な論理回路を介してク
ランプ基準電圧に帰還する方法が従来提案されており、
第３図はその一例である。
第３図において、（１）はアナログ入力信号が供給さ
れる入力端子、（２）は入力されたアナログ入力信号を
クランプするクランプ回路、（３）はクランプされたア
ナログ入力信号を例えば８ビットのディジタル信号に変
換するA/D変換器、（４）はA/D変換されたディジタル出
力信号（８ビット）が取り出される出力端子、（５）は
例えば８ビットのディジタル基準データが印加される入
力端子、（６）は入力端子（５）からのディジタル基準
データとA/D変換器（３）からのディジタル信号を比較
する比較器、（７）は比較器（６）の出力を一時的にラ
ッチするフリップフロッププ回路、（８）はフリップフ
ロップ回路（７）の出力より低域成分のみ取り出すロー
パスフィルタ、（９），（10）はクランプ回路（２）の
アナログ基準電圧を形成する分圧抵抗器、（11）はアナ
ログ基準電圧とロースパスフィルタ（８）からの帰還出
力（誤差電圧）を加算してクランプレベルとしてクラン
プ回路（２）に供給する加算器である。
れる入力端子、（２）は入力されたアナログ入力信号を
クランプするクランプ回路、（３）はクランプされたア
ナログ入力信号を例えば８ビットのディジタル信号に変
換するA/D変換器、（４）はA/D変換されたディジタル出
力信号（８ビット）が取り出される出力端子、（５）は
例えば８ビットのディジタル基準データが印加される入
力端子、（６）は入力端子（５）からのディジタル基準
データとA/D変換器（３）からのディジタル信号を比較
する比較器、（７）は比較器（６）の出力を一時的にラ
ッチするフリップフロッププ回路、（８）はフリップフ
ロップ回路（７）の出力より低域成分のみ取り出すロー
パスフィルタ、（９），（10）はクランプ回路（２）の
アナログ基準電圧を形成する分圧抵抗器、（11）はアナ
ログ基準電圧とロースパスフィルタ（８）からの帰還出
力（誤差電圧）を加算してクランプレベルとしてクラン
プ回路（２）に供給する加算器である。
いま、例えば入力端子（１）からのアナログ入力信号
（映像信号）をペデスタルレベルにおける出力コードが になるようにクランプ回路（２）でクランプして８ビッ
トのデータにA/D変換器（３）で変換する場合を考え
る。この時アナログ基準電圧は概ねA/D変換器（３）の
ダイナミックレンジの下限から少し余裕を見た所に設定
されており、比較器（６）の入力端子（５）からのディ
ジタル基準データとしては が設定されている。
（映像信号）をペデスタルレベルにおける出力コードが になるようにクランプ回路（２）でクランプして８ビッ
トのデータにA/D変換器（３）で変換する場合を考え
る。この時アナログ基準電圧は概ねA/D変換器（３）の
ダイナミックレンジの下限から少し余裕を見た所に設定
されており、比較器（６）の入力端子（５）からのディ
ジタル基準データとしては が設定されている。
比較器（６）でA/D変換器（３）からのディジタル信
号が入力端子（５）からのディジタル基準データより大
きいか否かを判断しており、いまA/D変換器（３）から
のディジタル信号すなわちペデスタルレベルにおける出
力コード（Ａ）がディジタル基準データ（設定値）
（Ｂ）より大きいか或いは等しいと比較器（６）の判断
条件がＡ≧Ｂであるので比較器（６）は“1"を出力し、
これをサンプルパルスで標本化したフリップフロップ回
路（７）の反転出力は“0"となる。
号が入力端子（５）からのディジタル基準データより大
きいか否かを判断しており、いまA/D変換器（３）から
のディジタル信号すなわちペデスタルレベルにおける出
力コード（Ａ）がディジタル基準データ（設定値）
（Ｂ）より大きいか或いは等しいと比較器（６）の判断
条件がＡ≧Ｂであるので比較器（６）は“1"を出力し、
これをサンプルパルスで標本化したフリップフロップ回
路（７）の反転出力は“0"となる。
このフリップフロップ回路（７）の反転出力“0"は
ローパスフィルタ（８）を介して加算器（11）に供給さ
れアナログ基準電圧と加算される。この結果クランプ回
路（２）の基準電圧が下がり、帰還制御がなされる。
ローパスフィルタ（８）を介して加算器（11）に供給さ
れアナログ基準電圧と加算される。この結果クランプ回
路（２）の基準電圧が下がり、帰還制御がなされる。
また、逆にペデスタルレベルにおける出力コードがデ
ィジタル基準データよりも小さいと比較器（６）は“0"
を出力し、これをサンプルパルスで標本化したフリップ
フロップ回路（７）の反転出力は“1"となる。
ィジタル基準データよりも小さいと比較器（６）は“0"
を出力し、これをサンプルパルスで標本化したフリップ
フロップ回路（７）の反転出力は“1"となる。
このフリップフロップ回路（７）の反転出力“1"は
ローパスフィルタ（８）を介して加算器（11）に供給さ
れアナログ基準電圧と加算される。この結果クランプ回
路（２）の基準電圧が上がり帰還制御がなされる。
ローパスフィルタ（８）を介して加算器（11）に供給さ
れアナログ基準電圧と加算される。この結果クランプ回
路（２）の基準電圧が上がり帰還制御がなされる。
ところで、第３図の如き構成の従来の回路の場合、問
題となるのは比較器（６）の判断条件がＡ≧Ｂの関係に
あるので、仮にペデスタルレベルにおける出力コードが
設定値通りであったとしてもすなわちA/D変換器（３）
のディジタル信号のデータが入力端子（５）からのディ
ジタル基準データと等しくあったとしても設定値より大
きいと判断されてしまうことである。その結果ペデスタ
ルレベルにおける出力コードを に設定しようとしても瞬時瞬時において になってしまう。従って、収束の期待値としては設定目
標より1/2LSBだけ低い値になる。
題となるのは比較器（６）の判断条件がＡ≧Ｂの関係に
あるので、仮にペデスタルレベルにおける出力コードが
設定値通りであったとしてもすなわちA/D変換器（３）
のディジタル信号のデータが入力端子（５）からのディ
ジタル基準データと等しくあったとしても設定値より大
きいと判断されてしまうことである。その結果ペデスタ
ルレベルにおける出力コードを に設定しようとしても瞬時瞬時において になってしまう。従って、収束の期待値としては設定目
標より1/2LSBだけ低い値になる。
ここで比較器（６）の判断条件をＡ≧ＢからＡ＞Ｂに
変更したとしても収束の期待値は設定目標より逆に1/2L
SBだけ高い値になる。
変更したとしても収束の期待値は設定目標より逆に1/2L
SBだけ高い値になる。
このように上述した従来回路では瞬時瞬時でそのクラ
ンプレベルが設定目標通りであったり或いは１ビットず
れたりして安定せず、収束の期待値は設定目標より1/2L
SBだけ平均的にずれる欠点があった。
ンプレベルが設定目標通りであったり或いは１ビットず
れたりして安定せず、収束の期待値は設定目標より1/2L
SBだけ平均的にずれる欠点があった。
この発明は斯る点に鑑みてなされたもので、更に１ビ
ット高分解能のA/D変換器を用い、最下位桁（LSB）の変
化が上位桁に変化を及ぼさないように１ビット桁数の大
きいディジタル（クランプ）基準データを設定し、実際
の変換出力としてはLSBを除いた上位桁のみ使用するこ
とにより上述の欠点を解消できるA/D変換回路を提供す
るものである。
ット高分解能のA/D変換器を用い、最下位桁（LSB）の変
化が上位桁に変化を及ぼさないように１ビット桁数の大
きいディジタル（クランプ）基準データを設定し、実際
の変換出力としてはLSBを除いた上位桁のみ使用するこ
とにより上述の欠点を解消できるA/D変換回路を提供す
るものである。
この発明によるA/D変換回路は、アナログ信号をクラ
ンプした後にディジタル信号に変換するA/D変換回路に
おいて、アナログ信号をクランプするクランプ回路
（２）と、このクランプ回路（２）の出力信号Ｎ＋１ビ
ットのディジタル信号に変換するA/D変換変換器（3A）
と、このA/D変換器（3A）から出力されるＮ＋１ビット
のディジタル信号とＮ＋１ビットの基準信号とを比較す
る比較器（６）とを備え、比較器（６）の出力に基づい
てクランプ回路（２）のクランプレベルを上昇または下
降に制御し、A/D変換器（3A）から出力されるＮ＋１ビ
ットのディジタル信号のうち上位Ｎビットのデータのみ
出力信号として出力するように構成している。
ンプした後にディジタル信号に変換するA/D変換回路に
おいて、アナログ信号をクランプするクランプ回路
（２）と、このクランプ回路（２）の出力信号Ｎ＋１ビ
ットのディジタル信号に変換するA/D変換変換器（3A）
と、このA/D変換器（3A）から出力されるＮ＋１ビット
のディジタル信号とＮ＋１ビットの基準信号とを比較す
る比較器（６）とを備え、比較器（６）の出力に基づい
てクランプ回路（２）のクランプレベルを上昇または下
降に制御し、A/D変換器（3A）から出力されるＮ＋１ビ
ットのディジタル信号のうち上位Ｎビットのデータのみ
出力信号として出力するように構成している。
比較器（６）に与えるＮ＋１ビットの基準信号を例え
ば となる値に設定すれば比較器（６）の判断条件をＡ≧Ｂ
とすると、瞬間クランプレベルは となったり になったりする。しかしながら９ビットのデータのうち
上位８ビットは常に となっており、安定した値になっている。従って、この
上記Ｎビットすなわち８ビットでクランプしたディジタ
ル信号のみをディジタル出力信号として出力するように
する。これにより常に安定して設定目標通りのクランプ
レベルとするディジタル出力信号を得ることができる。
ば となる値に設定すれば比較器（６）の判断条件をＡ≧Ｂ
とすると、瞬間クランプレベルは となったり になったりする。しかしながら９ビットのデータのうち
上位８ビットは常に となっており、安定した値になっている。従って、この
上記Ｎビットすなわち８ビットでクランプしたディジタ
ル信号のみをディジタル出力信号として出力するように
する。これにより常に安定して設定目標通りのクランプ
レベルとするディジタル出力信号を得ることができる。
以下、この発明の一実施例を第１図及び第２図に基づ
いて詳しく説明する。
いて詳しく説明する。
第１図は本実施例の回路構成を示すもので、同図にお
いて、第３図と対応する部分には同一符号を付し、その
詳細説明は省略する。
いて、第３図と対応する部分には同一符号を付し、その
詳細説明は省略する。
本実施例では第３図のA/D変換器（３）より更に１ビ
ット高分解能のA/D変換器（3A）を用いる。このA/D変換
器（3A）の出力側には例えば９ビットのディジタル信号
が得られる。また、入力端子（５）には最下位桁（LS
B）の変化が上位桁に変化を及ぼさないように１ビット
桁数の大きい例えば９ビットのディジタル基準データを
設定する。そして出力端子（４）にはA/D変換器（3A）
から出力される９ビットのディジタル信号のうちLSBを
除いた上位８ビットのディジタル信号のみ出力するよう
にする。その他の構成は第３図例と同様である。
ット高分解能のA/D変換器（3A）を用いる。このA/D変換
器（3A）の出力側には例えば９ビットのディジタル信号
が得られる。また、入力端子（５）には最下位桁（LS
B）の変化が上位桁に変化を及ぼさないように１ビット
桁数の大きい例えば９ビットのディジタル基準データを
設定する。そして出力端子（４）にはA/D変換器（3A）
から出力される９ビットのディジタル信号のうちLSBを
除いた上位８ビットのディジタル信号のみ出力するよう
にする。その他の構成は第３図例と同様である。
いま、比較器（６）には９ビットのディジタル基準デ
ータとして なる値が設定されているものとすると、A/D変換器
（３）からのディジタル信号すなわちペデスタルレベル
における出力コード（Ａ）がディジタル基準データ（設
定値）（Ｂ）より大きいか或いは等しいならば、比較器
（６）の判断条件がＡ≧Ｂであるので、比較（６）は
“1"を出力し、これをサンプルパルスで標本化したフリ
ップフロップ回路（７）の反転出力は“0"となる。
ータとして なる値が設定されているものとすると、A/D変換器
（３）からのディジタル信号すなわちペデスタルレベル
における出力コード（Ａ）がディジタル基準データ（設
定値）（Ｂ）より大きいか或いは等しいならば、比較器
（６）の判断条件がＡ≧Ｂであるので、比較（６）は
“1"を出力し、これをサンプルパルスで標本化したフリ
ップフロップ回路（７）の反転出力は“0"となる。
このフリップフロップ回路（７）の反転出力“0"は
ローパスフィルタ（８）を介して加算器（11）に供給さ
れアナログ基準電圧と加算される。この結果クランプ回
路（２）の基準電圧が下がり、このときの瞬時のクラン
プレベルは になる。
ローパスフィルタ（８）を介して加算器（11）に供給さ
れアナログ基準電圧と加算される。この結果クランプ回
路（２）の基準電圧が下がり、このときの瞬時のクラン
プレベルは になる。
また、逆にペデスタルレベルにおける出力コードがデ
ィジタル基準データよりも小さいと比較器（６）は“0"
を出力し、これをサンプルパルスで標本化したフリップ
フロップ回路（７）の反転出力は“1"となる。
ィジタル基準データよりも小さいと比較器（６）は“0"
を出力し、これをサンプルパルスで標本化したフリップ
フロップ回路（７）の反転出力は“1"となる。
このフリップフロップ回路（７）の反転出力“1"は
ローパスフィルタ（８）を介して加算器（11）に供給さ
れアナログ基準電圧と加算される。この結果クランプ回
路（２）の基準電圧が上がりこのときの瞬時のクランプ
レベルは になる。
ローパスフィルタ（８）を介して加算器（11）に供給さ
れアナログ基準電圧と加算される。この結果クランプ回
路（２）の基準電圧が上がりこのときの瞬時のクランプ
レベルは になる。
このようにして、比較器（６）に対するディジタル基
準データとして なる値を設定すればクランプ回路（２）における瞬時の
クランプレベルとしては になったり になったりする。しかしながらここで９ビットのデータ
のうち上位８ビットに注目すると常に となっており、安定した値になっている。そこで本実施
例でこの上位８ビットでクランプされたディジタル信号
を出力端子（４）に所望のディジタル出力信号として取
り出すようにする。
準データとして なる値を設定すればクランプ回路（２）における瞬時の
クランプレベルとしては になったり になったりする。しかしながらここで９ビットのデータ
のうち上位８ビットに注目すると常に となっており、安定した値になっている。そこで本実施
例でこの上位８ビットでクランプされたディジタル信号
を出力端子（４）に所望のディジタル出力信号として取
り出すようにする。
なお、ここで比較器（６）に対するディジタル基準デ
ータとして なる値を設定するとクランプ回路（２）における瞬時ク
ランプレベルは になったり になったりするので、その上位８ビットデータも と の瞬時値となり一定の値とはならない。従って比較器
（６）の判断条件とディジタル基準データの値によって
上位ビットが安定したりしなかったりするのでその設定
には注意が必要である。
ータとして なる値を設定するとクランプ回路（２）における瞬時ク
ランプレベルは になったり になったりするので、その上位８ビットデータも と の瞬時値となり一定の値とはならない。従って比較器
（６）の判断条件とディジタル基準データの値によって
上位ビットが安定したりしなかったりするのでその設定
には注意が必要である。
第３図はクランプ回路（２）における瞬時クランプレ
ベル（９ビットコード）とその時の上位８ビットでクラ
ンプされて出力端子（４）に取り出される出力コード
（８ビットコード）の関係をA/D変換器（３）のダイナ
ミックレンジと関連づけて示したもきである。
ベル（９ビットコード）とその時の上位８ビットでクラ
ンプされて出力端子（４）に取り出される出力コード
（８ビットコード）の関係をA/D変換器（３）のダイナ
ミックレンジと関連づけて示したもきである。
このように従来は瞬時瞬時でそのクランプレベルが設
定目標通りであったり或いは１ビットずれたりして安定
しなかったが、本実施例では常に安定してそのクランプ
レベルを設定目標通りとすることができる。
定目標通りであったり或いは１ビットずれたりして安定
しなかったが、本実施例では常に安定してそのクランプ
レベルを設定目標通りとすることができる。
上述の如くこの発明よれば、Ｎ＋１ビットのA/D変換
器出力をＮ＋１ビットの比較器に供給し、適当なディジ
タル基準データと比較し、その比較結果をクランプタイ
ミング毎に標本化してA/D変換器前段のクランプ回路の
基準電圧に帰還すると共に、クランプレベルを上昇また
は下降に制御し、上位Ｎビットのデータのみをディジタ
ル出力信号として取り出すようにしたので、常に安定し
て設定目標通りのクランプレベルとするディジタル出力
信号を得ることができる。
器出力をＮ＋１ビットの比較器に供給し、適当なディジ
タル基準データと比較し、その比較結果をクランプタイ
ミング毎に標本化してA/D変換器前段のクランプ回路の
基準電圧に帰還すると共に、クランプレベルを上昇また
は下降に制御し、上位Ｎビットのデータのみをディジタ
ル出力信号として取り出すようにしたので、常に安定し
て設定目標通りのクランプレベルとするディジタル出力
信号を得ることができる。
第１図はこの発明の一実施例を示す回路構成図、第２図
はこの発明を説明するための図、第３図は従来回路の一
例を示す回路構成図である。 （２）はクランプ回路、（３）はA/D変換器、（６）は
比較器、（７）はフリップフロップ回路、（８）はロー
パスフィルタ、（９），（10）は分圧抵抗器、（11）は
加算器である。
はこの発明を説明するための図、第３図は従来回路の一
例を示す回路構成図である。 （２）はクランプ回路、（３）はA/D変換器、（６）は
比較器、（７）はフリップフロップ回路、（８）はロー
パスフィルタ、（９），（10）は分圧抵抗器、（11）は
加算器である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 馬場 博幸 東京都中央区入船１丁目４番10号 東京 電力株式会社システム研究所内 (72)発明者 池田 康成 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (72)発明者 勝又 徹 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (72)発明者 鈴木 俊夫 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内
Claims (1)
- 【請求項１】アナログ信号をクランプした後にディジタ
ル信号に変換するA/D変換回路において、上記アナログ
信号をクランプするクランプ回路と、 該クランプ回路の出力信号をＮ＋１ビットのディジタル
信号に変換するA/D変換器と、 該A/D変換器から出力されるＮ＋１ビットのディジタル
信号とＮ＋１ビットの基準信号とを比較する比較器とを 備え、上記比較器の出力に基づいて上記クランプ回路の
クランプレベルを上昇または下降に制御し、上記A/D変
換器から出力されるＮ＋１ビットのディジタル信号のう
ち上位Ｎビットのデータのみ出力信号として出力するよ
うにしたことを特徴とするA/D変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34427689A JP2953723B2 (ja) | 1989-12-28 | 1989-12-28 | Ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34427689A JP2953723B2 (ja) | 1989-12-28 | 1989-12-28 | Ａ／ｄ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03201825A JPH03201825A (ja) | 1991-09-03 |
| JP2953723B2 true JP2953723B2 (ja) | 1999-09-27 |
Family
ID=18367983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34427689A Expired - Fee Related JP2953723B2 (ja) | 1989-12-28 | 1989-12-28 | Ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2953723B2 (ja) |
-
1989
- 1989-12-28 JP JP34427689A patent/JP2953723B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03201825A (ja) | 1991-09-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |