JP2953432B2 - クランプ電圧生成方法 - Google Patents
クランプ電圧生成方法Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、例えばＦＥＴから
なるバッファ回路の入力側で用いられるクランプ回路に
関し、特にクランプ電圧生成方法に関する。 【０００２】本発明はポテンシャルを近似し、この値が
一定になるようにクランプ電圧の補正を行うことによ
り、後段のＦＥＴのＶthの変動等を除去できるようにす
るものである。 【０００３】 【従来の技術】例えば図５に示すようなクランプ回路が
提案されている。図において信号Ｖinの形成される信号
源５１がクランプコンデンサ５２の一端に接続され、こ
のコンデンサ５２の他端が差動アンプ５３の反転入力に
接続される。このアンプ５３の非反転入力にクランプ電
圧を形成する直流電圧源５４が接続される。そしてこの
差動アンプ５３の出力がダイオード構成のＦＥＴ５５を
通じてコンデンサ５２の他端に接続される。 【０００４】さらにこのコンデンサ５２の他端がバッフ
ァ回路を構成するソースホロアのＦＥＴ５６のゲートに
接続され、このＦＥＴ５６のソースから出力端子５７が
導出される。なお５８は電源ＶDDの電源端子、５９は定
電流源を構成するＦＥＴである。 【０００５】この回路において、コンデンサ５２の他端
の電位が電圧源５４の電位以下になると、差動アンプ５
３の出力電位が高まり、ダイオード５５が導通してコン
デンサ５２の他端の電位が高められる。これによって信
号の最低値（ボトム）が所望の設定電位にクランプさ
れ、例えば映像信号のシンクチップクランプが行われ
る。 【０００６】ところでこの回路において、バッファ回路
を構成する素子が、いわゆるバイポーラトランジスタの
場合には、どのようなプロセスを用いてもベース・エミ
ッタ間の順方向降下電圧ＶBEの値はほぼ一定である。 【０００７】これに対して図示のようにＦＥＴを用いた
場合、ＦＥＴでは強反転を起こすのに必要なゲート電圧
（しきい値電圧）Ｖthの変動は極めて大きく、一般的な
Ｃ−ＭＯＳプロセスで±０．２Ｖ程度を許容しているほ
どである。 【０００８】 【０００９】 【数１】 ここでＶFBは 【００１０】 【数２】 で表わされる。そこで一般的なプロセスでは、イオンイ
ンプランテーション等によってＱSSの量を変化させてＶ
FBを変化させ、Ｖthの値を制御している。しかし実際に
はＱSSのばらつきにより、Ｖthの値にして±０．２Ｖ程
度の変動を生じてしまっていた。 【００１１】そしてこのようにＶthの変動が大きいと、
ゲート・ソース間電位差ＶGSを一定にしたままでは、Ｆ
ＥＴのポテンシャルを一定に保つことが極めて困難にな
り、その結果、ドレイン電流ＩD が変動し、例えば定電
流源とした場合の電流値や、反転増幅器のバイアス電流
などの変動を生じ、周波数特性などの特性が大きく変動
するという欠点を有していた。 【００１２】すなわち上述の数１式に対して、ゲート電
圧ＶG と、空乏化している時の界面ポテンシャルφS と
の関係式は、 【００１３】 【数３】 と表わされる。従って任意の電圧をゲートに印加した時
の、Ｖthに於ける界面ポテンシャルからの界面ポテンシ
ャルの変動分ΔφS が次式で与えられる。 【００１４】 【数４】【００１５】ところで通常のＭＯＳプロセスの場合Ｖth
が変動する原因は数１式中のＶFB，φFP，ＮA ，Ｃ0 の
いずれか１つ以上が変動することである。従ってゲート
電圧ＶG を一定にしている場合、このようなＶthを変動
する変動が生じると、数４式を成立させるためには、空
乏化している時の界面ポテンシャルΔφS は変化せざる
を得ないことになる。 【００１６】これはすなわちゲート電圧ＶG が一定の場
合、Ｖthがばらつくことによって空乏化している時の界
面ポテンシャルが変動することを意味している。 【００１７】そこでまず飽和領域を考えると、ＦＥＴの
飽和領域での電流式は、例えば文献「A.S.Grove 著 "Ph
ysics and Technology of Semiconductor Devices"の第
１１章から、次式で与えられる。 【００１８】 【数５】 但し、Ｗはチャンネル幅 Ｌはチャンネル長 μｎは電子の移動度 ＶD sat は飽和領域が始まるときのドレイン電圧ＶD ここでＶD sat は 【００１９】 【数６】ＶD sat ＝φS −２φFP と表わされ、数５式に上述の数３、数６式を代入してド
レイン電流ＩD をポテンシャルを用いて表わすと、 【００２０】 【数７】 となる。従って空乏化した時の界面ポテンシャルφS が
変化すれば、ドレイン電流ＩD が変化することになる。 【００２１】次に線形領域を考えると、線形領域での電
流式は、上述の文献から数５式でＶD sat をドレイン電
圧ＶD に置き換えたものである。そしてこの式に上述の
数３式を代入してドレイン電流ＩD をポテンシャルを用
いて表わすと、 【００２２】 【数８】となり、飽和領域と同様に空乏化した時の界面ポテンシ
ャルφS が変化すれば、ドレイン電流ＩD が変化するこ
とになる。 【００２３】さらに、線形領域の中でドレイン電圧ＶD
が非常に小さい時、すなわちＶD ≪２φFPの時を与える
と、この時の電流式は、上述の文献から次式で考えられ
る。 【００２４】 【数９】 そしてこの式に上述の数３式を代入すると 【００２５】 【数１０】 と表わされ、この式においても空乏化した時の界面ポテ
ンシャルφS が変化すれば、ドレイン電流ＩD が変化す
ることになる。 【００２６】従ってこのようなＦＥＴを後段のバッファ
回路あるいは反転増幅器に用いてクランプ回路を構成し
た場合には、このＦＥＴのドレイン電流ＩD の変動によ
って回路の直線性や周波数特性が変動し、安定な特性を
得ることができなくなる。また特にクランプ電位によっ
て電流値が決定される形式の回路であった場合には、Ｖ
thの変動によって電流値が変化し、回路の電流値が不安
定になり、消費電力も不安定になって回路設計上好まし
くなかった。 【００２７】 【発明が解決しようとする課題】例えばＦＥＴを後段の
素子に用いるクランプ回路では、素子のＶthの変動が大
きく、これによってチャンネルポテンシャルが変動する
ために、回路動作が安定にならない問題点があった。 【００２８】 【発明が解決しようとする課題】上記課題を解決するた
めに、本発明は、下記の手段を備えたクランプ電圧生成
回路を提供する。即ち、バッファ回路を構成するＦＥＴ
（電界効果トランジスタ）のゲートに供給するクランプ
電圧を生成するクランプ電圧生成方法であって、上記バ
ッファ回路を構成するＦＥＴのチャネルポテンシャルを
推定するために該ＦＥＴと同一のプロセスで形成した別
のＦＥＴのチャネルポテンシャルに対応した電圧を該Ｆ
ＥＴのソースから検出し、検出した電圧と予め定められ
た設定電圧とを比較してその差電圧を上記別のＦＥＴの
ゲートにフィードバックし、上記差電圧が零になった時
の上記別のＦＥＴのゲートにかかっている電圧を上記バ
ッファ回路を構成するＦＥＴのゲートに印加するクラン
プ電圧とするクランプ電圧生成方法を提供する。 【００２９】この回路によれば、後段の素子のポテンシ
ャルの変動を除去するクランプ電圧が供給されるので、
素子の電流値などが安定になり、周波数特性等の回路特
性を安定にすることができる。 【００３０】 【発明の実施の形態】図１において、１は電圧／ポテン
シャル変換回路であって、この回路１からのポテンシャ
ルに応じた電位が比較回路２に供給される。また電圧源
３からの設定電圧が比較回路２に供給される。この比較
回路２の出力電圧が変換回路１に供給される。 【００３１】さらにこの回路において、回路１からのポ
テンシャルに応じた電位が電圧源３からの設定電圧に等
しくなるようにフィードバック制御が掛けられる。これ
によって比較回路２の出力電圧は、ポテンシャルを一定
値に補正する電圧となる。 【００３２】そしてこの出力電圧が例えば差動アンプ５
３の非反転入力に供給されることにより、クランプ電位
におけるＦＥＴ５６を流れる電流が安定化され、回路の
特性等の変動が低減される。 【００３３】さらに図２は具体回路の一例を示す、図に
おいて電圧／ポテンシャル変換回路１はＦＥＴ１０で構
成され、このＦＥＴのドレインが電源ＶDDに接続され、
ソースが電流源を構成するＦＥＴ１１を通じて接地され
ると共に、このＦＥＴ１１のソースが比較回路２を構成
する一方のインピーダンス変換用のＰ形のＦＥＴ２０の
ゲートに接続される。 【００３４】また電圧源３は、電源ＶDDと接地間にポリ
シリコン等の抵抗器３０，３１を設け、その抵抗分割に
て形成する。ここでポリシリコンの抵抗値の絶対値は変
動するが抵抗分割比はほとんど変動しないので、極めて
安定な設定電圧が得られる。この抵抗器３０，３１の接
続中点が比較回路２を構成する他方のインピーダンス変
換用のＰ形のＦＥＴ２１のゲートに接続される。 【００３５】さらにＦＥＴ２０，２１のドレインが接地
され、ソースがそれぞれ定電流源用のＦＥＴ２２，２３
を通じて電源ＶDDに接続されると共に、これらのソース
が比較回路２を構成する差動接続されたＰ形のＦＥＴ２
４，２５のゲートにそれぞれ接続される。このＦＥＴ２
４，２５のソースが定電流源用のＦＥＴ２６を通じて電
源ＶDDに接続され、ドレインがカレントミラー構成の負
荷電流源２７，２８を通じて接地されると共に、ＦＥＴ
２４のドレインがＦＥＴ１０のゲートに接続される。 【００３６】そしてこのＦＥＴ１０のゲートへの接続ラ
インが、差動アンプ５３の非反転入力に接続される。 【００３７】ここでＦＥＴ１０，１１の構成は図３Ａに
示すようになっており、図の中段に示すような構造であ
った場合に、そのポテンシャルは同図下段に示すように
なる。従ってＶinに対して形成されたポテンシャル（白
地部分）と同一電位のＶoutを得ることができる。なお
ＦＥＴ１１はＶout からの微少電流を放電させておき、
ノイズ等の影響でＶinのポテンシャルよりもＶout が高
くなるのを防止するためのもので、本質的には同図Ｂに
示すように無くても良い。あるいは同図Ｃに示すように
高抵抗値の抵抗器１２を接続してもよい。 【００３８】すなわち上述の回路において、ＦＥＴ１０
には極めて微少な電流が流されるように設計する。この
状態でＦＥＴのチャンネルは、空乏化の状態からまさに
強反転の状態に変わった直後と考えることができる。一
方この時のＦＥＴのソースは、単に基板と逆バイアス状
態になっているだけと考えて良く、上述の文献の第１０
章に記載されている如くにソース電圧ＶS は、 【００３９】 【数１１】ＶS ＝φS −２φFP と表される。ここでφFPはプロセスの条件によって多少
変動はあるものの、Ｖthの変動に影響するのはＶFBの方
がはるかに大きく、現実的にはφFPの変動は無視でき
る。 【００４０】従って上述の回路においてポテンシャルφ
S と検出電圧とは比例関数にあり、ポテンシャルに応じ
た電圧を検出することができる。 【００４１】また表面が空乏化した時の界面ポテンシャ
ルとゲート電圧との関係式は、 【００４２】 【数１２】 と表わされる。ここで通常のプロセスではＶFB，ＮA ，
Ｃ0 の変動が多く、このためＶG を一定にするとφS が
変動してしまう。そこで上述の回路においてＶFB等によ
る変化分をＶG を接続することによって打ち消して、φ
S を一定にすることができる。 【００４３】そして例えば飽和領域を考えると、ポテン
シャルと電流の関係式は上述の数７式のようになってお
り、この式とゲート電圧を用いた数５式と比較すると、
この両式の最大の相違点はポテンシャルを用いた電流式
にはＶFBの項が含まれていないことである。これは線形
領域についても同様である。 【００４４】従ってポテンシャルを用いて電流を表わし
た式にＶFBの項がないということは、Ｖthが変動して
も、空乏化した時の表面ポテンシャルを一定にしておけ
ばＦＥＴの電流は変化しないことになる。 【００４５】そこで上述の回路において、ポテンシャル
を一定にする電圧をクランプの基準電圧とすることによ
り、クランプ電位におけるＦＥＴ５６を流れる電流を一
定にすることができ、回路特性等を安定化できる。なお
ＦＥＴ１０と５６とは同一プロセスで形成され、少なく
ともチャンネル長Ｌが等しいとされる。 【００４６】こうして素子のポテンシャルの変動を除去
することにより、ドレイン電流を安定化することがで
き、回路の周波数特性や直線性等を安定化できる。 【００４７】さらに図４は後段回路が反転増幅器の回路
に適用した例で、反転増幅器用のＦＥＴ６０のゲートに
クランプコンデンサ５２の他端が接続される。この回路
においても、クランプ電位におけるＦＥＴ６０のポテン
シャルが安定化され、線形性、周波数特性等を安定にす
ることができる。 【００４８】なおこの回路はボトムクランプに限らず、
他の形式のクランプ回路に適用しても同様の作用効果が
得られる。 【００４９】またこの回路はクランプ電圧によって電流
が流される回路構成において回路電流を安定化させる効
果もある。 【００５０】 【発明の効果】この発明によれば、後段の素子のポテン
シャルの変動を除去するクランプ電圧が供給されるの
で、素子の電流値などが安定になり、周波数特性等の回
路特性を安定にすることができるようになった。
なるバッファ回路の入力側で用いられるクランプ回路に
関し、特にクランプ電圧生成方法に関する。 【０００２】本発明はポテンシャルを近似し、この値が
一定になるようにクランプ電圧の補正を行うことによ
り、後段のＦＥＴのＶthの変動等を除去できるようにす
るものである。 【０００３】 【従来の技術】例えば図５に示すようなクランプ回路が
提案されている。図において信号Ｖinの形成される信号
源５１がクランプコンデンサ５２の一端に接続され、こ
のコンデンサ５２の他端が差動アンプ５３の反転入力に
接続される。このアンプ５３の非反転入力にクランプ電
圧を形成する直流電圧源５４が接続される。そしてこの
差動アンプ５３の出力がダイオード構成のＦＥＴ５５を
通じてコンデンサ５２の他端に接続される。 【０００４】さらにこのコンデンサ５２の他端がバッフ
ァ回路を構成するソースホロアのＦＥＴ５６のゲートに
接続され、このＦＥＴ５６のソースから出力端子５７が
導出される。なお５８は電源ＶDDの電源端子、５９は定
電流源を構成するＦＥＴである。 【０００５】この回路において、コンデンサ５２の他端
の電位が電圧源５４の電位以下になると、差動アンプ５
３の出力電位が高まり、ダイオード５５が導通してコン
デンサ５２の他端の電位が高められる。これによって信
号の最低値（ボトム）が所望の設定電位にクランプさ
れ、例えば映像信号のシンクチップクランプが行われ
る。 【０００６】ところでこの回路において、バッファ回路
を構成する素子が、いわゆるバイポーラトランジスタの
場合には、どのようなプロセスを用いてもベース・エミ
ッタ間の順方向降下電圧ＶBEの値はほぼ一定である。 【０００７】これに対して図示のようにＦＥＴを用いた
場合、ＦＥＴでは強反転を起こすのに必要なゲート電圧
（しきい値電圧）Ｖthの変動は極めて大きく、一般的な
Ｃ−ＭＯＳプロセスで±０．２Ｖ程度を許容しているほ
どである。 【０００８】 【０００９】 【数１】 ここでＶFBは 【００１０】 【数２】 で表わされる。そこで一般的なプロセスでは、イオンイ
ンプランテーション等によってＱSSの量を変化させてＶ
FBを変化させ、Ｖthの値を制御している。しかし実際に
はＱSSのばらつきにより、Ｖthの値にして±０．２Ｖ程
度の変動を生じてしまっていた。 【００１１】そしてこのようにＶthの変動が大きいと、
ゲート・ソース間電位差ＶGSを一定にしたままでは、Ｆ
ＥＴのポテンシャルを一定に保つことが極めて困難にな
り、その結果、ドレイン電流ＩD が変動し、例えば定電
流源とした場合の電流値や、反転増幅器のバイアス電流
などの変動を生じ、周波数特性などの特性が大きく変動
するという欠点を有していた。 【００１２】すなわち上述の数１式に対して、ゲート電
圧ＶG と、空乏化している時の界面ポテンシャルφS と
の関係式は、 【００１３】 【数３】 と表わされる。従って任意の電圧をゲートに印加した時
の、Ｖthに於ける界面ポテンシャルからの界面ポテンシ
ャルの変動分ΔφS が次式で与えられる。 【００１４】 【数４】【００１５】ところで通常のＭＯＳプロセスの場合Ｖth
が変動する原因は数１式中のＶFB，φFP，ＮA ，Ｃ0 の
いずれか１つ以上が変動することである。従ってゲート
電圧ＶG を一定にしている場合、このようなＶthを変動
する変動が生じると、数４式を成立させるためには、空
乏化している時の界面ポテンシャルΔφS は変化せざる
を得ないことになる。 【００１６】これはすなわちゲート電圧ＶG が一定の場
合、Ｖthがばらつくことによって空乏化している時の界
面ポテンシャルが変動することを意味している。 【００１７】そこでまず飽和領域を考えると、ＦＥＴの
飽和領域での電流式は、例えば文献「A.S.Grove 著 "Ph
ysics and Technology of Semiconductor Devices"の第
１１章から、次式で与えられる。 【００１８】 【数５】 但し、Ｗはチャンネル幅 Ｌはチャンネル長 μｎは電子の移動度 ＶD sat は飽和領域が始まるときのドレイン電圧ＶD ここでＶD sat は 【００１９】 【数６】ＶD sat ＝φS −２φFP と表わされ、数５式に上述の数３、数６式を代入してド
レイン電流ＩD をポテンシャルを用いて表わすと、 【００２０】 【数７】 となる。従って空乏化した時の界面ポテンシャルφS が
変化すれば、ドレイン電流ＩD が変化することになる。 【００２１】次に線形領域を考えると、線形領域での電
流式は、上述の文献から数５式でＶD sat をドレイン電
圧ＶD に置き換えたものである。そしてこの式に上述の
数３式を代入してドレイン電流ＩD をポテンシャルを用
いて表わすと、 【００２２】 【数８】となり、飽和領域と同様に空乏化した時の界面ポテンシ
ャルφS が変化すれば、ドレイン電流ＩD が変化するこ
とになる。 【００２３】さらに、線形領域の中でドレイン電圧ＶD
が非常に小さい時、すなわちＶD ≪２φFPの時を与える
と、この時の電流式は、上述の文献から次式で考えられ
る。 【００２４】 【数９】 そしてこの式に上述の数３式を代入すると 【００２５】 【数１０】 と表わされ、この式においても空乏化した時の界面ポテ
ンシャルφS が変化すれば、ドレイン電流ＩD が変化す
ることになる。 【００２６】従ってこのようなＦＥＴを後段のバッファ
回路あるいは反転増幅器に用いてクランプ回路を構成し
た場合には、このＦＥＴのドレイン電流ＩD の変動によ
って回路の直線性や周波数特性が変動し、安定な特性を
得ることができなくなる。また特にクランプ電位によっ
て電流値が決定される形式の回路であった場合には、Ｖ
thの変動によって電流値が変化し、回路の電流値が不安
定になり、消費電力も不安定になって回路設計上好まし
くなかった。 【００２７】 【発明が解決しようとする課題】例えばＦＥＴを後段の
素子に用いるクランプ回路では、素子のＶthの変動が大
きく、これによってチャンネルポテンシャルが変動する
ために、回路動作が安定にならない問題点があった。 【００２８】 【発明が解決しようとする課題】上記課題を解決するた
めに、本発明は、下記の手段を備えたクランプ電圧生成
回路を提供する。即ち、バッファ回路を構成するＦＥＴ
（電界効果トランジスタ）のゲートに供給するクランプ
電圧を生成するクランプ電圧生成方法であって、上記バ
ッファ回路を構成するＦＥＴのチャネルポテンシャルを
推定するために該ＦＥＴと同一のプロセスで形成した別
のＦＥＴのチャネルポテンシャルに対応した電圧を該Ｆ
ＥＴのソースから検出し、検出した電圧と予め定められ
た設定電圧とを比較してその差電圧を上記別のＦＥＴの
ゲートにフィードバックし、上記差電圧が零になった時
の上記別のＦＥＴのゲートにかかっている電圧を上記バ
ッファ回路を構成するＦＥＴのゲートに印加するクラン
プ電圧とするクランプ電圧生成方法を提供する。 【００２９】この回路によれば、後段の素子のポテンシ
ャルの変動を除去するクランプ電圧が供給されるので、
素子の電流値などが安定になり、周波数特性等の回路特
性を安定にすることができる。 【００３０】 【発明の実施の形態】図１において、１は電圧／ポテン
シャル変換回路であって、この回路１からのポテンシャ
ルに応じた電位が比較回路２に供給される。また電圧源
３からの設定電圧が比較回路２に供給される。この比較
回路２の出力電圧が変換回路１に供給される。 【００３１】さらにこの回路において、回路１からのポ
テンシャルに応じた電位が電圧源３からの設定電圧に等
しくなるようにフィードバック制御が掛けられる。これ
によって比較回路２の出力電圧は、ポテンシャルを一定
値に補正する電圧となる。 【００３２】そしてこの出力電圧が例えば差動アンプ５
３の非反転入力に供給されることにより、クランプ電位
におけるＦＥＴ５６を流れる電流が安定化され、回路の
特性等の変動が低減される。 【００３３】さらに図２は具体回路の一例を示す、図に
おいて電圧／ポテンシャル変換回路１はＦＥＴ１０で構
成され、このＦＥＴのドレインが電源ＶDDに接続され、
ソースが電流源を構成するＦＥＴ１１を通じて接地され
ると共に、このＦＥＴ１１のソースが比較回路２を構成
する一方のインピーダンス変換用のＰ形のＦＥＴ２０の
ゲートに接続される。 【００３４】また電圧源３は、電源ＶDDと接地間にポリ
シリコン等の抵抗器３０，３１を設け、その抵抗分割に
て形成する。ここでポリシリコンの抵抗値の絶対値は変
動するが抵抗分割比はほとんど変動しないので、極めて
安定な設定電圧が得られる。この抵抗器３０，３１の接
続中点が比較回路２を構成する他方のインピーダンス変
換用のＰ形のＦＥＴ２１のゲートに接続される。 【００３５】さらにＦＥＴ２０，２１のドレインが接地
され、ソースがそれぞれ定電流源用のＦＥＴ２２，２３
を通じて電源ＶDDに接続されると共に、これらのソース
が比較回路２を構成する差動接続されたＰ形のＦＥＴ２
４，２５のゲートにそれぞれ接続される。このＦＥＴ２
４，２５のソースが定電流源用のＦＥＴ２６を通じて電
源ＶDDに接続され、ドレインがカレントミラー構成の負
荷電流源２７，２８を通じて接地されると共に、ＦＥＴ
２４のドレインがＦＥＴ１０のゲートに接続される。 【００３６】そしてこのＦＥＴ１０のゲートへの接続ラ
インが、差動アンプ５３の非反転入力に接続される。 【００３７】ここでＦＥＴ１０，１１の構成は図３Ａに
示すようになっており、図の中段に示すような構造であ
った場合に、そのポテンシャルは同図下段に示すように
なる。従ってＶinに対して形成されたポテンシャル（白
地部分）と同一電位のＶoutを得ることができる。なお
ＦＥＴ１１はＶout からの微少電流を放電させておき、
ノイズ等の影響でＶinのポテンシャルよりもＶout が高
くなるのを防止するためのもので、本質的には同図Ｂに
示すように無くても良い。あるいは同図Ｃに示すように
高抵抗値の抵抗器１２を接続してもよい。 【００３８】すなわち上述の回路において、ＦＥＴ１０
には極めて微少な電流が流されるように設計する。この
状態でＦＥＴのチャンネルは、空乏化の状態からまさに
強反転の状態に変わった直後と考えることができる。一
方この時のＦＥＴのソースは、単に基板と逆バイアス状
態になっているだけと考えて良く、上述の文献の第１０
章に記載されている如くにソース電圧ＶS は、 【００３９】 【数１１】ＶS ＝φS −２φFP と表される。ここでφFPはプロセスの条件によって多少
変動はあるものの、Ｖthの変動に影響するのはＶFBの方
がはるかに大きく、現実的にはφFPの変動は無視でき
る。 【００４０】従って上述の回路においてポテンシャルφ
S と検出電圧とは比例関数にあり、ポテンシャルに応じ
た電圧を検出することができる。 【００４１】また表面が空乏化した時の界面ポテンシャ
ルとゲート電圧との関係式は、 【００４２】 【数１２】 と表わされる。ここで通常のプロセスではＶFB，ＮA ，
Ｃ0 の変動が多く、このためＶG を一定にするとφS が
変動してしまう。そこで上述の回路においてＶFB等によ
る変化分をＶG を接続することによって打ち消して、φ
S を一定にすることができる。 【００４３】そして例えば飽和領域を考えると、ポテン
シャルと電流の関係式は上述の数７式のようになってお
り、この式とゲート電圧を用いた数５式と比較すると、
この両式の最大の相違点はポテンシャルを用いた電流式
にはＶFBの項が含まれていないことである。これは線形
領域についても同様である。 【００４４】従ってポテンシャルを用いて電流を表わし
た式にＶFBの項がないということは、Ｖthが変動して
も、空乏化した時の表面ポテンシャルを一定にしておけ
ばＦＥＴの電流は変化しないことになる。 【００４５】そこで上述の回路において、ポテンシャル
を一定にする電圧をクランプの基準電圧とすることによ
り、クランプ電位におけるＦＥＴ５６を流れる電流を一
定にすることができ、回路特性等を安定化できる。なお
ＦＥＴ１０と５６とは同一プロセスで形成され、少なく
ともチャンネル長Ｌが等しいとされる。 【００４６】こうして素子のポテンシャルの変動を除去
することにより、ドレイン電流を安定化することがで
き、回路の周波数特性や直線性等を安定化できる。 【００４７】さらに図４は後段回路が反転増幅器の回路
に適用した例で、反転増幅器用のＦＥＴ６０のゲートに
クランプコンデンサ５２の他端が接続される。この回路
においても、クランプ電位におけるＦＥＴ６０のポテン
シャルが安定化され、線形性、周波数特性等を安定にす
ることができる。 【００４８】なおこの回路はボトムクランプに限らず、
他の形式のクランプ回路に適用しても同様の作用効果が
得られる。 【００４９】またこの回路はクランプ電圧によって電流
が流される回路構成において回路電流を安定化させる効
果もある。 【００５０】 【発明の効果】この発明によれば、後段の素子のポテン
シャルの変動を除去するクランプ電圧が供給されるの
で、素子の電流値などが安定になり、周波数特性等の回
路特性を安定にすることができるようになった。
【図面の簡単な説明】
【図１】本発明の一例の構成図である。
【図２】その説明のための図である。
【図３】その説明のための図である。
【図４】他の例の構成図である。
【図５】従来の技術の説明のための図である。
【符号の説明】
１‥‥電圧／ポテンシャル変換回路、２‥‥比較回路、
３‥‥電圧発生回路、５３‥‥差動アンプ、５６‥‥Ｆ
ＥＴ
３‥‥電圧発生回路、５３‥‥差動アンプ、５６‥‥Ｆ
ＥＴ
Claims (1)
- (57)【特許請求の範囲】 １．バッファ回路を構成するＦＥＴ（電界効果トランジ
スタ）のゲートに供給するクランプ電圧を生成するクラ
ンプ電圧生成方法であって、 上記バッファ回路を構成するＦＥＴのチャネルポテンシ
ャルを推定するために該ＦＥＴと同一のプロセスで形成
した別のＦＥＴのチャネルポテンシャルに対応した電圧
を該ＦＥＴのソースから検出し、 検出した電圧と予め定められた設定電圧とを比較してそ
の差電圧を上記別のＦＥＴのゲートにフィードバック
し、 上記差電圧が零になった時の上記別のＦＥＴのゲートに
かかっている電圧を上記バッファ回路を構成するＦＥＴ
のゲートに印加するクランプ電圧とするクランプ電圧生
成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9135582A JP2953432B2 (ja) | 1997-05-26 | 1997-05-26 | クランプ電圧生成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9135582A JP2953432B2 (ja) | 1997-05-26 | 1997-05-26 | クランプ電圧生成方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60149488A Division JP2698342B2 (ja) | 1985-07-08 | 1985-07-08 | クランプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10117129A JPH10117129A (ja) | 1998-05-06 |
| JP2953432B2 true JP2953432B2 (ja) | 1999-09-27 |
Family
ID=15155199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9135582A Expired - Lifetime JP2953432B2 (ja) | 1997-05-26 | 1997-05-26 | クランプ電圧生成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2953432B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9735762B2 (en) | 2015-11-20 | 2017-08-15 | Kabushiki Kaisha Toshiba | Amplifier |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5402496B2 (ja) * | 2009-10-13 | 2014-01-29 | 日本電気株式会社 | 受信回路、信号伝送回路、集積回路、及び信号伝送方法 |
-
1997
- 1997-05-26 JP JP9135582A patent/JP2953432B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9735762B2 (en) | 2015-11-20 | 2017-08-15 | Kabushiki Kaisha Toshiba | Amplifier |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10117129A (ja) | 1998-05-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |