JP2950569B2 - Ｍｏｓ型電界効果トランジスタ - Google Patents
Ｍｏｓ型電界効果トランジスタInfo
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は電力制御に用いられるMOS型電界効果トラン
ジスタに関するもので、特にモータ制御におけるドレイ
ン及びソース間に内蔵されたダイオードを積極的に使用
するトランジスタに係わる。
ジスタに関するもので、特にモータ制御におけるドレイ
ン及びソース間に内蔵されたダイオードを積極的に使用
するトランジスタに係わる。
（従来の技術） 一般に、電力制御に用いられるMOS型電界効果トラン
ジスタ（以下「MOSFET」と略記する。）としては、二重
拡散型MOSFET（以下「Ｄ−MOSFET」と略記する。）が多
く使用されている。また、このＤ−MOSFETは、複数の単
位MOSFETセルを並列に接続した構造が採用されている。
ジスタ（以下「MOSFET」と略記する。）としては、二重
拡散型MOSFET（以下「Ｄ−MOSFET」と略記する。）が多
く使用されている。また、このＤ−MOSFETは、複数の単
位MOSFETセルを並列に接続した構造が採用されている。
第５図は、従来のＤ−MOSFETのチップ全体を示した平
面図である。また、第６図は、前記第５図のＡ−Ａ′線
に沿う断面図である。ここで、１はN+型高濃度シリコン
基板、２はN-型低濃度シリコンエピタキシャル層、３は
ドレイン電極、４はＰ型ベース領域、５はN+型ソース領
域、６はゲート絶縁膜、6aはゲート電極、７は層間絶縁
膜、８はソース接続用パッド、8aはソース配線、９はＰ
型不純物拡散領域、10はゲート接続用パッド、10aはゲ
ート配線である。
面図である。また、第６図は、前記第５図のＡ−Ａ′線
に沿う断面図である。ここで、１はN+型高濃度シリコン
基板、２はN-型低濃度シリコンエピタキシャル層、３は
ドレイン電極、４はＰ型ベース領域、５はN+型ソース領
域、６はゲート絶縁膜、6aはゲート電極、７は層間絶縁
膜、８はソース接続用パッド、8aはソース配線、９はＰ
型不純物拡散領域、10はゲート接続用パッド、10aはゲ
ート配線である。
即ち、N+型高濃度シリコン基板１上には、N-型低濃度
シリコンエピタキシャル層２が形成されており、N+型高
濃度シリコン基板１及びN-型低濃度シリコンエピタキシ
ャル層２によって、Ｄ−MOSFETのドレイン領域が形成さ
れている。また、N-型低濃度シリコンエピタキシャル層
２内にはＰ型ベース領域４が形成され、又Ｐ型ベース領
域４内にはN+型ソース領域５が形成されている。さら
に、N-型低濃度シリコンエピタキシャル層２及びＰ型ベ
ース領域４上には、N+型ソース領域５の一部表面上まで
延在するゲート絶縁膜６と、これを介してゲート電極6a
が形成されている。ゲート電極6a上には、層間絶縁膜７
が形成されている。また、FETセルの全てのＰ型ベース
領域４及びN+型ソース領域５には、層間絶縁膜７の所定
の位置に形成されたコンタクトホールを介してソース配
線8aが接続されている。このソース配線8aは、ソース接
続用パッド８に接続されている。また、ゲート電極6aに
は、層間絶縁膜７の一部に形成されたコンタクトホール
を介してゲート配線10aに接続されている。また、この
ゲート配線10aは、ゲート接続用パッド10に接続されて
いる。なお、ゲート接続用パッド10には、外囲器のゲー
ト端子に接続されるAlワイヤ等がボンディングされる。
さらに、ゲート接続用パッド10直下のN-型低濃度シリコ
ンエピタキシャル層２内には、Ｐ型不純物拡散領域９が
形成されている。Ｐ型不純物拡散領域９には、層間絶縁
膜７のチップ縁部に形成されたコンタクトホールを介し
てソース配線8aが接続されている。なお、Ｐ型不純物拡
散領域９は、ドレイン電極３が逆バイアスされたときに
生じる空乏層をチップ縁部まで伸ばし、リバース特性、
特に耐圧特性を改善するために形成されるものである。
シリコンエピタキシャル層２が形成されており、N+型高
濃度シリコン基板１及びN-型低濃度シリコンエピタキシ
ャル層２によって、Ｄ−MOSFETのドレイン領域が形成さ
れている。また、N-型低濃度シリコンエピタキシャル層
２内にはＰ型ベース領域４が形成され、又Ｐ型ベース領
域４内にはN+型ソース領域５が形成されている。さら
に、N-型低濃度シリコンエピタキシャル層２及びＰ型ベ
ース領域４上には、N+型ソース領域５の一部表面上まで
延在するゲート絶縁膜６と、これを介してゲート電極6a
が形成されている。ゲート電極6a上には、層間絶縁膜７
が形成されている。また、FETセルの全てのＰ型ベース
領域４及びN+型ソース領域５には、層間絶縁膜７の所定
の位置に形成されたコンタクトホールを介してソース配
線8aが接続されている。このソース配線8aは、ソース接
続用パッド８に接続されている。また、ゲート電極6aに
は、層間絶縁膜７の一部に形成されたコンタクトホール
を介してゲート配線10aに接続されている。また、この
ゲート配線10aは、ゲート接続用パッド10に接続されて
いる。なお、ゲート接続用パッド10には、外囲器のゲー
ト端子に接続されるAlワイヤ等がボンディングされる。
さらに、ゲート接続用パッド10直下のN-型低濃度シリコ
ンエピタキシャル層２内には、Ｐ型不純物拡散領域９が
形成されている。Ｐ型不純物拡散領域９には、層間絶縁
膜７のチップ縁部に形成されたコンタクトホールを介し
てソース配線8aが接続されている。なお、Ｐ型不純物拡
散領域９は、ドレイン電極３が逆バイアスされたときに
生じる空乏層をチップ縁部まで伸ばし、リバース特性、
特に耐圧特性を改善するために形成されるものである。
このような構成のＤ−MOSFETでは、ドレイン領域がカ
ソード、Ｐ型ベース領域４及びＰ型不純物拡散領域９が
アノードとなる寄生ダイオードD1、D2…が形成されてい
る。第７図は寄生ダイオードを内蔵したＤ−MOSFETの等
価回路を示すものである。即ち、このような寄生ダイオ
ードを内蔵したＤ−MOSFETでは、例えばこれをモータ制
御回路に使用する場合、前記寄生ダイオードをフライホ
イールダイオードとして使用できる。このため、ダイオ
ードをあえて外付けする必要がなく、部品点数の削減が
可能となる。
ソード、Ｐ型ベース領域４及びＰ型不純物拡散領域９が
アノードとなる寄生ダイオードD1、D2…が形成されてい
る。第７図は寄生ダイオードを内蔵したＤ−MOSFETの等
価回路を示すものである。即ち、このような寄生ダイオ
ードを内蔵したＤ−MOSFETでは、例えばこれをモータ制
御回路に使用する場合、前記寄生ダイオードをフライホ
イールダイオードとして使用できる。このため、ダイオ
ードをあえて外付けする必要がなく、部品点数の削減が
可能となる。
しかしながら、上述の寄生ダイオードを内蔵したＤ−
MOSFETには以下に示すような欠点がある。
MOSFETには以下に示すような欠点がある。
即ち、第８図の回路図に示すように、Ｄ−MOSFETを例
えばモータ制御用インバータ回路に用いた場合、使用条
件によってはＤ−MOSFETを破壊することがある。なお、
この破壊は、種々の実験結果によりゲート接続用パッド
に隣接したMOSFET素子に集中していることが知られてい
る。具体的には、Ｄ−MOSFETQM1,QM4がオン状態（Ｄ−M
OSFETQM2,QM3はオフ状態）からオフ状態へ変化すると
き、内蔵ダイオードD2,D3には回生電流IDRが流れる。こ
の状態において、Ｄ−MOSFETQM2,QM3がオン状態となる
と、内蔵ダイオードD2,D3には急激なリカバリー電流が
流れる。このため、Ｄ−MOSFETQM2,QM3には、リカバリ
ー期間の途中から急激に電圧が加わり破壊が生じる。
えばモータ制御用インバータ回路に用いた場合、使用条
件によってはＤ−MOSFETを破壊することがある。なお、
この破壊は、種々の実験結果によりゲート接続用パッド
に隣接したMOSFET素子に集中していることが知られてい
る。具体的には、Ｄ−MOSFETQM1,QM4がオン状態（Ｄ−M
OSFETQM2,QM3はオフ状態）からオフ状態へ変化すると
き、内蔵ダイオードD2,D3には回生電流IDRが流れる。こ
の状態において、Ｄ−MOSFETQM2,QM3がオン状態となる
と、内蔵ダイオードD2,D3には急激なリカバリー電流が
流れる。このため、Ｄ−MOSFETQM2,QM3には、リカバリ
ー期間の途中から急激に電圧が加わり破壊が生じる。
第９図はゲート接続用パッドに隣接するFETセル近傍
を示すものである。以下、同図を参照しながら具体的に
Ｄ−MOSFETが破壊するメカニズムを説明する。
を示すものである。以下、同図を参照しながら具体的に
Ｄ−MOSFETが破壊するメカニズムを説明する。
回生電流IDRが流れているときは、寄生ダイオードDS
と共に、ゲート接続用パッド10直下のダイオードDPも動
作し、Ｐ型ベース領域４及びＰ型不純物拡散領域９から
N-型低濃度シリコンエピタキシャル層２へキャリアが注
入される（同図中破線で示す）。このキャリアは、MOSF
ETQM2,QM3がオフ状態からオン状態になると、Ｐ型不純
物拡散領域９を通ってソース配線8aに導出され、リカバ
リー電流Irrが流れる。この時、Ｐ型不純物拡散領域９
は、FETセルの数百個分の面積があるにも拘らず、ソー
ス配線8aとの接続は、ゲート接続用パッド10があるため
にチップ縁部でしかとられていない。このため、Ｐ型不
純物拡散領域９から注入されたキャリアは、リカバリー
時にＰ型不純物拡散領域９に隣接するFETセルを通って
ソース接続用パッド８に導出される（同図中１点破線で
示す）。ここで、FETセルには、N-型低濃度シリコンエ
ピタキシャル層（コレクタに相当）２、Ｐ型ベース領域
（ベースに相当）４及びN+型ソース領域（エミッタに相
当）５からなる寄生バイポーラトランジスタTrが形成さ
れている。また、トランジスタTrのベースは、ベース抵
抗RBを介してソース接続用パッド８に接続されている。
よって、N-型低濃度シリコンエピタキシャル層２へ注入
されたキャリアが、リカバリー時にFETセルを通ってソ
ース接続用パッド８に抜けていく際、ベース抵抗RBの存
在によりトランジスタTrのエミッタに対し、ベース電位
が高くなる。これにより、トランジスタTrが順バイアス
状態となるため、これがオン状態となり、N+型ソース領
域５直下に電流集中が生じ、破壊に至ってしまう。
と共に、ゲート接続用パッド10直下のダイオードDPも動
作し、Ｐ型ベース領域４及びＰ型不純物拡散領域９から
N-型低濃度シリコンエピタキシャル層２へキャリアが注
入される（同図中破線で示す）。このキャリアは、MOSF
ETQM2,QM3がオフ状態からオン状態になると、Ｐ型不純
物拡散領域９を通ってソース配線8aに導出され、リカバ
リー電流Irrが流れる。この時、Ｐ型不純物拡散領域９
は、FETセルの数百個分の面積があるにも拘らず、ソー
ス配線8aとの接続は、ゲート接続用パッド10があるため
にチップ縁部でしかとられていない。このため、Ｐ型不
純物拡散領域９から注入されたキャリアは、リカバリー
時にＰ型不純物拡散領域９に隣接するFETセルを通って
ソース接続用パッド８に導出される（同図中１点破線で
示す）。ここで、FETセルには、N-型低濃度シリコンエ
ピタキシャル層（コレクタに相当）２、Ｐ型ベース領域
（ベースに相当）４及びN+型ソース領域（エミッタに相
当）５からなる寄生バイポーラトランジスタTrが形成さ
れている。また、トランジスタTrのベースは、ベース抵
抗RBを介してソース接続用パッド８に接続されている。
よって、N-型低濃度シリコンエピタキシャル層２へ注入
されたキャリアが、リカバリー時にFETセルを通ってソ
ース接続用パッド８に抜けていく際、ベース抵抗RBの存
在によりトランジスタTrのエミッタに対し、ベース電位
が高くなる。これにより、トランジスタTrが順バイアス
状態となるため、これがオン状態となり、N+型ソース領
域５直下に電流集中が生じ、破壊に至ってしまう。
（発明が解決しようとする課題） このように、従来は、Ｄ−MOSFETに構造的に存在する
寄生トランジスタに起因し、これを例えばモータ制御用
インバータ回路に用いた場合、使用条件によってはＤ−
MOSFETを破壊してしまうという欠点があった。
寄生トランジスタに起因し、これを例えばモータ制御用
インバータ回路に用いた場合、使用条件によってはＤ−
MOSFETを破壊してしまうという欠点があった。
そこで、本発明は、いかなる使用条件によっても、構
造的に存在する寄生トランジスタに起因するＤ−MOSFET
の破壊を招くことがない、破壊耐量の大きなMOS型電界
効果トランジスタを提供することを目的とする。
造的に存在する寄生トランジスタに起因するＤ−MOSFET
の破壊を招くことがない、破壊耐量の大きなMOS型電界
効果トランジスタを提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、本発明のMOS型電界効果
トランジスタは、複数の単位セルのゲート電極に接続さ
れるゲート配線及びゲート接続用パッドと、前記ゲート
接続用パッド下の基板中に形成される不純物拡散領域
と、前記複数の単位セルのソース領域に接続されたソー
ス接続用パッドと、前記ソース接続用パッドに接続さ
れ、前記ゲート接続用パッドからゲート配線を引き出す
引出部を除く、前記ゲート接続用パッドの周囲に配置さ
れ、前記不純物拡散領域の周囲でこれに接続されるソー
ス配線とを有する。
トランジスタは、複数の単位セルのゲート電極に接続さ
れるゲート配線及びゲート接続用パッドと、前記ゲート
接続用パッド下の基板中に形成される不純物拡散領域
と、前記複数の単位セルのソース領域に接続されたソー
ス接続用パッドと、前記ソース接続用パッドに接続さ
れ、前記ゲート接続用パッドからゲート配線を引き出す
引出部を除く、前記ゲート接続用パッドの周囲に配置さ
れ、前記不純物拡散領域の周囲でこれに接続されるソー
ス配線とを有する。
（作用） このような構成によれば、ゲート接続用パッド下の基
板中に形成される不純物拡散領域の周囲には、複数の単
位セルのソース領域に接続されるソース配線が接続され
ている。このため、フォワードバイアス時に、不純物拡
散領域と基板とで形成される寄生ダイオードにより、前
記基板へ注入されるキャリアは、リカバリー時には、前
記不純物拡散領域を介してソース配線へ抜けることがで
きる。即ち、前記キャリアが、前記不純物拡散領域に隣
接する単位セルへ注入されるので防止することができ
る。
板中に形成される不純物拡散領域の周囲には、複数の単
位セルのソース領域に接続されるソース配線が接続され
ている。このため、フォワードバイアス時に、不純物拡
散領域と基板とで形成される寄生ダイオードにより、前
記基板へ注入されるキャリアは、リカバリー時には、前
記不純物拡散領域を介してソース配線へ抜けることがで
きる。即ち、前記キャリアが、前記不純物拡散領域に隣
接する単位セルへ注入されるので防止することができ
る。
（実施例） 以下、図面を参照しながら本発明の一実施例について
詳細に説明する。なお、この説明において、全図にわた
り共通部分には共通の参照符号を用いることで重複説明
を避けることにする。
詳細に説明する。なお、この説明において、全図にわた
り共通部分には共通の参照符号を用いることで重複説明
を避けることにする。
第１図は本発明の一実施例に係わるＤ−MOSFETのチッ
プ全体を示す平面図である。また、第２図は前記第１図
のＢ−Ｂ′線に沿う断面図、第３図は前記第１図のＣ−
Ｃ′線に沿う断面図である。さらに、第４図は前記第１
図のゲート接続用パッド21付近を詳細に示すものであ
る。ここで、11はN+型高濃度シリコン基板、12はN-型低
濃度シリコンエピタキシャル層、13はドレイン電極、14
はＰ型ベース領域、15はN+型ソース領域、16はゲート絶
縁膜、17はゲート電極、18は層間絶縁膜、19はソース接
続用パッド、19aはソース配線、20はＰ型不純物拡散領
域、21はゲート接続用パッド、21aはゲート配線であ
る。
プ全体を示す平面図である。また、第２図は前記第１図
のＢ−Ｂ′線に沿う断面図、第３図は前記第１図のＣ−
Ｃ′線に沿う断面図である。さらに、第４図は前記第１
図のゲート接続用パッド21付近を詳細に示すものであ
る。ここで、11はN+型高濃度シリコン基板、12はN-型低
濃度シリコンエピタキシャル層、13はドレイン電極、14
はＰ型ベース領域、15はN+型ソース領域、16はゲート絶
縁膜、17はゲート電極、18は層間絶縁膜、19はソース接
続用パッド、19aはソース配線、20はＰ型不純物拡散領
域、21はゲート接続用パッド、21aはゲート配線であ
る。
N+型高濃度シリコン基板11上には、N-型低濃度シリコ
ンエピタキシャル層12が形成されており、N+型高濃度シ
リコン基板11及びN-型低濃度シリコンエピタキシャル層
12によって、Ｄ−MOSFETのドレイン領域が形成されてい
る。また、N-型低濃度シリコンエピタキシャル層12内に
はＰ型ベース領域14が形成され、又Ｐ型ベース領域14内
にはN+型ソース領域15が形成されている。さらに、N-型
低濃度シリコンエピタキシャル層12及びＰ型ベース領域
14上には、N+型ソース領域15の一部表面上まで延在する
ゲート絶縁膜16と、これを介してゲート電極17が形成さ
れている。ゲート電極17上には、層間絶縁膜18が形成さ
れている。また、FETセルの全てのＰ型ベース領域14及
びN+型ソース領域15は、層間絶縁膜18の所定の位置に形
成されたコンタクトホールを介してソース接続用パッド
19に接続されている。このソース接続用パッド19は、ソ
ース配線19aに接続されている。また、ゲート電極17
は、層間絶縁膜18の一部に形成されたコンタクトホール
を介してゲート配線21a及びゲート接続用パッド21に接
続されている。さらに、ゲート接続用パッド21直下及び
チップ縁部のN-型低濃度シリコンエピタキシャル層12内
には、Ｐ型不純物拡散領域20が形成されている。チップ
縁部のＰ型不純物拡散領域20上、及びゲート接続用パッ
ド21からのゲート配線21aの引出部22を除き、ゲート接
続用パッド21を取り囲むようにソース配線19aが配線さ
れている。なお、ソース配線19aは、チップ縁部でＰ型
不純物拡散領域20にコンタクトされると共に、ゲート接
続用パッド21直下のＰ型不純物拡散領域20の周囲でこれ
にコンタクトされている（第４図において、コンタクト
部を一点破線で示す。）。
ンエピタキシャル層12が形成されており、N+型高濃度シ
リコン基板11及びN-型低濃度シリコンエピタキシャル層
12によって、Ｄ−MOSFETのドレイン領域が形成されてい
る。また、N-型低濃度シリコンエピタキシャル層12内に
はＰ型ベース領域14が形成され、又Ｐ型ベース領域14内
にはN+型ソース領域15が形成されている。さらに、N-型
低濃度シリコンエピタキシャル層12及びＰ型ベース領域
14上には、N+型ソース領域15の一部表面上まで延在する
ゲート絶縁膜16と、これを介してゲート電極17が形成さ
れている。ゲート電極17上には、層間絶縁膜18が形成さ
れている。また、FETセルの全てのＰ型ベース領域14及
びN+型ソース領域15は、層間絶縁膜18の所定の位置に形
成されたコンタクトホールを介してソース接続用パッド
19に接続されている。このソース接続用パッド19は、ソ
ース配線19aに接続されている。また、ゲート電極17
は、層間絶縁膜18の一部に形成されたコンタクトホール
を介してゲート配線21a及びゲート接続用パッド21に接
続されている。さらに、ゲート接続用パッド21直下及び
チップ縁部のN-型低濃度シリコンエピタキシャル層12内
には、Ｐ型不純物拡散領域20が形成されている。チップ
縁部のＰ型不純物拡散領域20上、及びゲート接続用パッ
ド21からのゲート配線21aの引出部22を除き、ゲート接
続用パッド21を取り囲むようにソース配線19aが配線さ
れている。なお、ソース配線19aは、チップ縁部でＰ型
不純物拡散領域20にコンタクトされると共に、ゲート接
続用パッド21直下のＰ型不純物拡散領域20の周囲でこれ
にコンタクトされている（第４図において、コンタクト
部を一点破線で示す。）。
このような構成のＤ−MOSFETでは、Ｐ型不純物拡散領
域20とN-型低濃度シリコンエピタキシャル層12とで形成
されるダイオードDRにおいて、フォワードバイアス時に
は、Ｐ型不純物拡散領域20からN-型低濃度シリコンエピ
タキシャル層12へキャリアが注入される（第３図中破線
で示す。）。また、リバースバイアス時には、N-型低濃
度シリコンエピタキシャル層12に注入されたキャリア
が、Ｐ型不純物拡散領域20を介してソース配線19aへ抜
けていく（第３図中一点破線で示す。）。即ち、リカバ
リー時、Ｐ型不純物拡散領域20に隣接したFETセルへの
キャリアの注入を防止できる。このため、N+型ソース領
域15直下に電流集中が生じることもなく、破壊耐量の大
きなＤ−MOSFETが得られる。
域20とN-型低濃度シリコンエピタキシャル層12とで形成
されるダイオードDRにおいて、フォワードバイアス時に
は、Ｐ型不純物拡散領域20からN-型低濃度シリコンエピ
タキシャル層12へキャリアが注入される（第３図中破線
で示す。）。また、リバースバイアス時には、N-型低濃
度シリコンエピタキシャル層12に注入されたキャリア
が、Ｐ型不純物拡散領域20を介してソース配線19aへ抜
けていく（第３図中一点破線で示す。）。即ち、リカバ
リー時、Ｐ型不純物拡散領域20に隣接したFETセルへの
キャリアの注入を防止できる。このため、N+型ソース領
域15直下に電流集中が生じることもなく、破壊耐量の大
きなＤ−MOSFETが得られる。
なお、本発明では、ゲート接続用パッド21の位置は重
要ではない。即ち、ゲート接続用パッド21の設けられる
位置にとらわれず本発明を適用できる。
要ではない。即ち、ゲート接続用パッド21の設けられる
位置にとらわれず本発明を適用できる。
また、上記実施例では、Ｎチャネル型のＤ−MOSFETに
ついて述べてきたが、Ｐチャネル型のＤ−MOSFETについ
ても本発明が適用できることは言うまでもない。
ついて述べてきたが、Ｐチャネル型のＤ−MOSFETについ
ても本発明が適用できることは言うまでもない。
［発明の効果］ 以上、説明したように、本発明のMOS型電界効果トラ
ンジスタによれば、次のような効果を奏する。
ンジスタによれば、次のような効果を奏する。
ゲート接続用パッドの直下には、基板と逆導電型の不
純物拡散領域が形成されている。また、ソース配線は、
ゲート接続用パッドからのゲート配線の引出部を除き、
ゲート接続用パッドを取り囲むように配線されている。
さらに、ソース配線は、前記不純物拡散領域の周囲でこ
れにコンタクトされている。このため、フォワードバイ
アス時に基板へ注入されたキャリアは、リカバリー時に
前記不純物拡散領域を介してソース配線へ抜けていくこ
とができ、前記不純物拡散領域に隣接するFETセルへの
キャリアの注入を防止できる。従って、前記FETセルの
ソース領域直下に電流集中が生じることもなく、破壊耐
量の大きなＤ−MOSFETを提供することができる。
純物拡散領域が形成されている。また、ソース配線は、
ゲート接続用パッドからのゲート配線の引出部を除き、
ゲート接続用パッドを取り囲むように配線されている。
さらに、ソース配線は、前記不純物拡散領域の周囲でこ
れにコンタクトされている。このため、フォワードバイ
アス時に基板へ注入されたキャリアは、リカバリー時に
前記不純物拡散領域を介してソース配線へ抜けていくこ
とができ、前記不純物拡散領域に隣接するFETセルへの
キャリアの注入を防止できる。従って、前記FETセルの
ソース領域直下に電流集中が生じることもなく、破壊耐
量の大きなＤ−MOSFETを提供することができる。
【図面の簡単な説明】 第１図は本発明の一実施例に係わるＤ−MOSFETのチップ
全体を示す平面図、第２図は前記第１図のＢ−Ｂ′線に
沿う断面図、第３図は前記第１図のＣ−Ｃ′線に沿う断
面図、第４図は前記第１図のゲート接続用パッド21付近
を詳細に示す平面図、第５図は従来のＤ−MOSFETのチッ
プ全体を示す平面図、第６図は前記第５図のＡ−Ａ′線
に沿う断面図、第７図は寄生ダイオードを内蔵したＤ−
MOSFETの等価回路を示す回路図、第８図はＤ−MOSFETを
例えばモータ制御用インバータ回路に用いた場合の等価
回路を示す回路図、第９図はゲート接続用パッドに隣接
するFETセル近傍を示す断面図である。 11……N+型高濃度シリコン基板、12……N-型低濃度シリ
コンエピタキシャル層、13……ドレイン電極、14……Ｐ
型ベース領域、15……N+型ソース領域、16……ゲート絶
縁膜、17……ゲート電極、18……層間絶縁膜、19……ソ
ース接続用パッド、19a……ソース配線、20……Ｐ型不
純物拡散領域、21……ゲート接続用パッド、21a……ゲ
ート配線。
全体を示す平面図、第２図は前記第１図のＢ−Ｂ′線に
沿う断面図、第３図は前記第１図のＣ−Ｃ′線に沿う断
面図、第４図は前記第１図のゲート接続用パッド21付近
を詳細に示す平面図、第５図は従来のＤ−MOSFETのチッ
プ全体を示す平面図、第６図は前記第５図のＡ−Ａ′線
に沿う断面図、第７図は寄生ダイオードを内蔵したＤ−
MOSFETの等価回路を示す回路図、第８図はＤ−MOSFETを
例えばモータ制御用インバータ回路に用いた場合の等価
回路を示す回路図、第９図はゲート接続用パッドに隣接
するFETセル近傍を示す断面図である。 11……N+型高濃度シリコン基板、12……N-型低濃度シリ
コンエピタキシャル層、13……ドレイン電極、14……Ｐ
型ベース領域、15……N+型ソース領域、16……ゲート絶
縁膜、17……ゲート電極、18……層間絶縁膜、19……ソ
ース接続用パッド、19a……ソース配線、20……Ｐ型不
純物拡散領域、21……ゲート接続用パッド、21a……ゲ
ート配線。
Claims (1)
- 【請求項１】複数の単位セルを有するMOS型電界効果ト
ランジスタであって、前記複数の単位セルのゲート電極
に接続されるゲート配線及びゲート接続用パッドと、前
記ゲート接続用パッド下の基板中に形成される不純物拡
散領域と、前記複数の単位セルのソース領域に接続され
たソース接続用パッドと、前記ソース接続用パッドに接
続され、前記ゲート接続用パッドからゲート配線を引き
出す引出部を除く、前記ゲート接続用パッドの周囲に配
置され、前記不純物拡散領域の周囲でこれに接続される
ソース配線とを具備することを特徴とするMOS型電界効
果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2049961A JP2950569B2 (ja) | 1990-03-01 | 1990-03-01 | Ｍｏｓ型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2049961A JP2950569B2 (ja) | 1990-03-01 | 1990-03-01 | Ｍｏｓ型電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03252166A JPH03252166A (ja) | 1991-11-11 |
| JP2950569B2 true JP2950569B2 (ja) | 1999-09-20 |
Family
ID=12845627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2049961A Expired - Fee Related JP2950569B2 (ja) | 1990-03-01 | 1990-03-01 | Ｍｏｓ型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2950569B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP5588670B2 (ja) | 2008-12-25 | 2014-09-10 | ローム株式会社 | 半導体装置 |
| JP5588671B2 (ja) * | 2008-12-25 | 2014-09-10 | ローム株式会社 | 半導体装置の製造方法 |
| JP5366297B2 (ja) * | 2009-02-10 | 2013-12-11 | 富士電機株式会社 | 半導体装置 |
| WO2011125274A1 (ja) * | 2010-04-06 | 2011-10-13 | 三菱電機株式会社 | 電力用半導体装置およびその製造方法 |
| WO2012001837A1 (ja) * | 2010-06-30 | 2012-01-05 | 三菱電機株式会社 | 電力用半導体装置 |
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| DE112012002603B4 (de) | 2011-06-23 | 2017-02-02 | Mitsubishi Electric Corp. | Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung |
| JP6424524B2 (ja) * | 2014-09-08 | 2018-11-21 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JP6608541B2 (ja) * | 2016-09-23 | 2019-11-20 | 三菱電機株式会社 | 炭化珪素半導体装置 |
| JP7026314B2 (ja) | 2018-02-07 | 2022-02-28 | パナソニックＩｐマネジメント株式会社 | 炭化珪素半導体装置 |
| JP7188210B2 (ja) * | 2019-03-22 | 2022-12-13 | 三菱電機株式会社 | 半導体装置 |
| CN117693824A (zh) * | 2021-09-15 | 2024-03-12 | 住友电气工业株式会社 | 碳化硅半导体器件 |
-
1990
- 1990-03-01 JP JP2049961A patent/JP2950569B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03252166A (ja) | 1991-11-11 |
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