JP2947822B2 - Semiconductor device - Google Patents
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- JP2947822B2 JP2947822B2 JP19410889A JP19410889A JP2947822B2 JP 2947822 B2 JP2947822 B2 JP 2947822B2 JP 19410889 A JP19410889 A JP 19410889A JP 19410889 A JP19410889 A JP 19410889A JP 2947822 B2 JP2947822 B2 JP 2947822B2
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Description
【産業上の利用分野】 本発明は半導体装置に関し、とくに高速なバイポーラ
集積回路に関する。The present invention relates to a semiconductor device, and more particularly to a high-speed bipolar integrated circuit.
従来のバイポーラ・トランジスタは例えばリチャード
・エス・ミュラー、セオドル・アイ・カミンス著、デバ
イス エレクトロニクス フォー インテグレィティド
サーキット、（ジョン・ウィリー・サンズ出版、1977
年）第207ページから第208ページ（Richard S.Muller a
nd Theodore I.Kamins,Device Electronics for Integr
ated Circuits,John Wiley＆Sons,Inc.,1977,pp.207−2
08）に示されているように、第２図の断面構造をしてい
る。Conventional bipolar transistors are described, for example, by Richard S. Müller and Theodor I Cummins, Device Electronics for Integrated Circuits, (John Wiley Sands Publishing, 1977
Years 207 to 208 (Richard S. Muller a
nd Theodore I. Kamins, Device Electronics for Integr
ated Circuits, John Wiley & Sons, Inc., 1977, pp. 207-2
08), it has the cross-sectional structure of FIG.
以下簡単に第２図の製造方法を記し、あわせて各領域
の説明を行なう。 低濃度Ｐ型単結晶Si基板１に通常のリソグラフィー技
術および不純物添加法を用いて選択的に高濃度Ｎ型層２
を形成する。その後、低濃度Ｎ型エピタキシャル層４を
成長する。トランジスタを分離するため、Ｐ型層12を表
面から形成した後、Ｐ型のベース層５、Ｎ型のエミッタ
層６、Ｎ型のコレクタ・コンタクト層17を通常のリソグ
ラフィーおよび不純物添加法により形成する。 この後、通常の方法によりエミッタ電極15、ベース電
極14、コレクタ電極16を形成する。第２図に示した従来
構造では、その製造方法から高濃度Ｎ型埋込層２がエミ
ッタ直下で最も基板表面に近く、ほぼ平坦な構造を取っ
ている。 一般にトランジスタの電流利得は周波数とともに低下
するが、トランジスタが増幅を行なわなくなる周波数
（電流利得が１となる周波数）を特に遮断周波数fTと呼
ぶ。この遮断周波数はトランジスタの高周波特性をあら
わし、トランジスタに蓄積された電荷量Ｑをコレクタ電
流Icで引き抜く時間τの逆数で与えられる。 fT＝1/（２πτ） ……（１） τ＝Q/Ic ……（２） 従って、高周波特性を向上するには蓄積される電荷量
Ｑを減らすとともに、コレクタ電流Icを大きくすること
が重要である。これまでトランジスタを高速化する手段
としてはできるだけ無駄な領域を削除し、電荷の蓄積量
を減らす方法が取られてきた。その例として特開昭56−
1556号公報記載の構造が挙げられる。 本発明はトランジスタの高周波特性を向上させるた
め、蓄積電荷量を増加させることなくコレクタ電流を増
大させた構造を提供する。Hereinafter, the manufacturing method of FIG. 2 will be briefly described, and each region will be described. A high-concentration N-type layer 2 is selectively formed on a low-concentration P-type single-crystal Si substrate 1 by using a usual lithography technique and impurity doping method
To form Thereafter, a low-concentration N-type epitaxial layer 4 is grown. In order to isolate a transistor, a P-type layer 12 is formed from the surface, and then a P-type base layer 5, an N-type emitter layer 6, and an N-type collector contact layer 17 are formed by ordinary lithography and impurity doping. . Thereafter, an emitter electrode 15, a base electrode 14, and a collector electrode 16 are formed by an ordinary method. In the conventional structure shown in FIG. 2, the high-concentration N-type buried layer 2 has an almost flat structure immediately below the emitter and closest to the substrate surface due to the manufacturing method. Generally, the current gain of a transistor decreases with the frequency, but the frequency at which the transistor does not amplify (the frequency at which the current gain becomes 1) is particularly called a cutoff frequency fT. This cut-off frequency represents the high-frequency characteristics of the transistor, and is given by the reciprocal of the time τ during which the amount of charge Q stored in the transistor is extracted by the collector current Ic. fT = 1 / (2πτ) (1) τ = Q / Ic (2) Therefore, in order to improve the high-frequency characteristics, it is important to reduce the accumulated charge Q and increase the collector current Ic. It is. Hitherto, as a means for increasing the speed of a transistor, a method has been adopted in which a useless area is deleted as much as possible to reduce the amount of accumulated charges. An example of this is disclosed in
The structure described in the publication of 1556 is cited. The present invention provides a structure in which the collector current is increased without increasing the amount of accumulated charge in order to improve the high frequency characteristics of the transistor.
本発明は、第１導電型の半導体基板中に設けられ、基
板表面側から基板内部に向かって順次設けられた、第２
導電型の第１領域、第１導電型の第２領域、低濃度不純
物を含む第２導電型の第３領域、高濃度不純物を含む第
２導電型の第４領域を有する半導体装置において、第１
領域と第２領域との境界面１、第２領域と第３領域との
境界面２、第３領域と第４領域との境界面３が、それぞ
れ、ほぼ一定の曲率を有し、境界面２が境界面１とほぼ
等距離にあり、境界面３が境界面２とほぼ等距離にある
ようにしたものである。The present invention is directed to a second conductive type semiconductor substrate provided in a semiconductor substrate of a first conductivity type and sequentially provided from the substrate surface side toward the inside of the substrate.
In a semiconductor device having a first region of a conductivity type, a second region of a first conductivity type, a third region of a second conductivity type containing a low concentration impurity, and a fourth region of a second conductivity type containing a high concentration impurity, 1
A boundary surface 1 between the region and the second region, a boundary surface 2 between the second region and the third region, and a boundary surface 3 between the third region and the fourth region each have a substantially constant curvature. 2 is approximately equidistant from the boundary surface 1, and the boundary surface 3 is approximately equidistant from the boundary surface 2.
トランジスタのコレクタ電流はエミッタから注入され
た電子がコレクタに集めらる時の拡散により決められ
る。この拡散電流は電子が一様になろうとして拡がるこ
とにより流れる。従って、電子の拡がる先が大きければ
大きい程、拡散電流が大きくなる。 第３図は理想化されたトランジスタの構造を示したも
ので（ａ）は一方向にNPN不純物分布をとり他の二方向
で一様な構造、（ｂ）は円筒状にNPN不純物分布をとり
他の一方向は一様な構造、（ｃ）は球状にNPN不純物分
布をとる構造である。これらをｄ次元構造と呼び、
（ａ）はｄ＝１、（ｂ）はｄ＝２、（ｃ）はｄ＝３に対
応させる。 第４図、第５図に、これら理想化された構造をもと
に、計算機を用いて数値計算した結果を示す。第４図は
電流利得、第５図は遮断周波数を示す。 これらの図に示されるように、ｄが大きくなる程、電
流利得、遮断周波数は大きくなる。簡単な解析によるな
ら電流利得は、 hFE∝（ＸB/XE）d-1 ……（３） で与えられる。ここに、ＸB、ＸEはベース層およびエミ
ッタ層の厚さである。また、ｄ＝１とｄ＝３での時定数
τはおおよそ次で与えられる。 τ（ｄ＝３）／τ（ｄ＝１）〜 （ＸB／（３・ＸE）＋１）／（ＸB/XE＋１） ……（４） 第６図は上の関数をプロットしたもので、ＸB/XEが１
以上あれば約２倍の高速性が得られる。さらに式（４）
からＸB/XEの非常に大きな極限では時定数は1/3にな
り、３倍の高速化が可能である。 これら次元ｄに伴ってトランジスタの特性が向上する
のは、先に述べた様に、コレクタ電流が増大し、電荷の
蓄積が殆ど変わらないためである。これらの解析によ
り、エミッタから注入された電子をできる限り拡がるよ
うな構造をとれば、トランジスタの特性が向上すること
が判明した。The collector current of a transistor is determined by the diffusion when electrons injected from the emitter are collected at the collector. This diffusion current flows as the electrons spread out in an attempt to become uniform. Therefore, the larger the destination of the electrons, the larger the diffusion current. FIG. 3 shows an idealized transistor structure, in which (a) shows an NPN impurity distribution in one direction and a uniform structure in the other two directions, and (b) shows an NPN impurity distribution in a cylindrical shape. The other direction is a uniform structure, and (c) is a structure having a spherical NPN impurity distribution. These are called d-dimensional structures,
(A) corresponds to d = 1, (b) corresponds to d = 2, and (c) corresponds to d = 3. FIGS. 4 and 5 show the results of numerical calculations using a computer based on these idealized structures. FIG. 4 shows the current gain, and FIG. 5 shows the cutoff frequency. As shown in these figures, as d increases, the current gain and the cutoff frequency increase. According to a simple analysis, the current gain is given by hFE∝ (XB / XE) d-1 (3). Here, XB and XE are the thicknesses of the base layer and the emitter layer. The time constant τ at d = 1 and d = 3 is approximately given by: τ (d = 3) / τ (d = 1) to (XB / (3 · XE) +1) / (XB / XE + 1) (4) FIG. 6 is a plot of the above function, and XB / XE is 1
With the above, about twice the speed can be obtained. Equation (4)
Therefore, in the extremely large limit of XB / XE, the time constant is reduced to 1/3, and the speed can be tripled. The reason why the characteristics of the transistor are improved with the dimension d is that, as described above, the collector current increases and the charge accumulation hardly changes. According to these analyses, it has been found that the characteristics of the transistor are improved by adopting a structure in which the electrons injected from the emitter are spread as much as possible.
第１図はこの考えにもとづいた実施例である。第１図
では第２図でのエミッタ部６周辺のみ示しており、他の
領域は従来と同じ構造であるため省略している。 低濃度Ｐ型基板１の上に高濃度Ｎ型層２を形成し、エ
ピタキシャル層を成長する。この後、シリコン酸化膜８
を形成し、上からのイオン打ち込みにより、高濃度Ｎ型
層３を形成する。多結晶シリコン９を形成し、多結晶シ
リコンからの不純物拡散により高濃度Ｐ型層７を形成す
る。この後、シリコン酸化膜10および多結晶シリコン層
11を形成し、多結晶シリコンからの拡散によりベース層
５およびエミッタ層６を形成する。エミッタ層６からほ
ぼ等距離にベース層５および高濃度Ｎ型層３が存在する
ことが特徴である。 以下、第１図の実施例の製造工程について第７図をも
とに詳しく述べる。 第７図（ａ）： 低濃度Ｐ型基板１の表面に通常の方法で高濃度Ｎ型層
２を形成する。本実施例では抵抗率30ΩcmのＰ型基板を
用い、Sbのイオン打ち込みおよび拡散によりシート抵抗
40Ω／□のＮ型層を形成した。また、通常のリソグラフ
ィー技術によりホトレジストをマスクにイオン打ち込み
し、第２図のように基板１の表面の一部のみＮ型層２を
形成した。Sbのイオン打ち込み条件はエネルギ100keV、
打ち込み量２×1015/cm2、拡散条件は窒素雰囲気中で11
75℃60分であった。その後、エピタキシャル層４を基板
全面に成長させる。本実施例では0.5ΩcmのＮ型層を１
μｍ成長させた。 第７図（ｂ）： 基板表面を酸化し、薄いシリコン酸化膜18を全面に形
成し、シリコン窒化膜19をデポジッションする。本実施
例では50nmのシリコン酸化膜18と120nmのシリコン窒化
膜19を形成した。通常のリソグラフィー技術を用いシリ
コン窒化膜19をパターニングする。この後、シリコン窒
化膜19をマスクに基板表面を酸化し、シリコン酸化膜８
を形成する。本実施例ではシリコン酸化膜８の厚さは30
0nmであった。 第７図（ｃ）： シリコン窒化膜19を除去した後、全面にシリコン窒化
膜22およびシリコン酸化膜20をデポジッションする。本
実施例では120nmのシリコン窒化膜22と700nmのシリコン
酸化膜をデポジッションした。ホトレジスト21をマスク
にシリコン酸化膜20を等方性エッチングする。このと
き、ホトレジストのパターニングではできる限り小さな
穴を形成し、シリコン酸化膜20に半球状の穴をつくる。
本実施例では0.3μｍ×0.3μｍの平面パターンを用い、
フッ酸によりシリコン酸化膜20を600nmウエットエッチ
ングした。 第７図（ｄ）： ホトレジスト21を除去した後、シリコン酸化膜20をマ
スクにリンをイオン打ち込みする。このとき、シリコン
酸化膜20の形状が不純物分布としてエピタキシャル層４
に転写される。この結果、パターンの中央部で深く、周
辺で浅いＮ型層３が形成される。本実施例では、エネル
ギ500keV、打ち込み量１×1014/cm2のリン・イオン打ち
込みを行なった。 第７図（ｅ）： シリコン酸化膜20、シリコン窒化膜22およびシリコン
酸化膜18を除去した後、全面に多結晶シリコン９をデポ
ジッションする。この後、全面にボロンをイオン打ち込
みし、多結晶シリコン９をＰ型の低抵抗層にする。本実
施例では200nmの多結晶シリコンをデポジットし、エネ
ルギ50keV、打ち込み量５×1015/cm2のボロン・イオン
打ち込みを行なった。さらに、シリコン酸化膜10をデポ
ジッションする。この後、熱処理により多結晶シリコン
９からボロンを拡散させ、Ｐ型層７を形成する。本実施
例では950℃、30分の熱処理を行なった。 リソグラフィー技術によりトランジスタの中央部のみ
シリコン酸化膜10および多結晶シリコン９、単結晶シリ
コン４を垂直に異方性エッチングする。本実施例では30
0nmのシリコン酸化膜10をデポジッションし、単結晶シ
リコン基板４を150nmエッチングした。 第７図（ｆ）： シリコン酸化膜23を全面にデポジッションし、異方性
エッチングにより側壁のみシリコン酸化膜23を残す。こ
の後、多結晶シリコン11をデポジッションする。本実施
例では200nmのシリコン酸化膜23および200nmの多結晶シ
リコン11を用いた。 この後、上記多結晶シリコン11にボロンイオンを打ち
込み、この多結晶シリコン11からボロンを拡散させてベ
ース層５を形成する。 さらに上記多結晶シリコン11に砒素イオン打ち込み、
同様に多結晶シリコン11から砒素を拡散させてエミッタ
層６を形成する。 本実施例では、エネルギ30keV、打ち込み量２×1014/
cm2のボロン・イオン打ち込みを行なった後、950℃20分
の熱処理を行ない、エネルギ80keV、打ち込み量２×10
16/cm2の砒素イオン打ち込みを行ない、950℃20分の熱
処理を行なった。 この後、多結晶シリコン11をパターニングすることに
より第１図の構造が形成される。 第８図はトランジスタ全体の断面図を示したもので隣
接するトランジスタのコレクタを分離するため絶縁物で
埋め込まれた深溝24を用いている。14、15、16はそれぞ
れベース、エミッタ、コレクタの配線金属である。 他の実施例を第９図に示す。この構造ではエミッタ層
６を単結晶シリコンの島の角に形成し、コレクタをシリ
コン島の中央26から取り出している。この構造ではコレ
クタおよびその取り出し部を小さくすることができ、約
２倍の高集積化を図ることができる。FIG. 1 shows an embodiment based on this concept. FIG. 1 shows only the vicinity of the emitter section 6 in FIG. 2, and other regions are omitted because they have the same structure as the conventional one. A high-concentration N-type layer 2 is formed on a low-concentration P-type substrate 1, and an epitaxial layer is grown. Thereafter, the silicon oxide film 8
Is formed, and a high concentration N-type layer 3 is formed by ion implantation from above. Polycrystalline silicon 9 is formed, and high-concentration P-type layer 7 is formed by impurity diffusion from polycrystalline silicon. After this, the silicon oxide film 10 and the polycrystalline silicon layer
11 are formed, and a base layer 5 and an emitter layer 6 are formed by diffusion from polycrystalline silicon. The feature is that the base layer 5 and the high-concentration N-type layer 3 are present at substantially the same distance from the emitter layer 6. Hereinafter, the manufacturing process of the embodiment shown in FIG. 1 will be described in detail with reference to FIG. FIG. 7A: A high-concentration N-type layer 2 is formed on the surface of a low-concentration P-type substrate 1 by an ordinary method. In this embodiment, a P-type substrate having a resistivity of 30 Ωcm is used, and sheet resistance is determined by ion implantation and diffusion of Sb.
An N-type layer of 40Ω / □ was formed. In addition, ion implantation was performed using a photoresist as a mask by a normal lithography technique to form an N-type layer 2 only on a part of the surface of the substrate 1 as shown in FIG. Sb ion implantation conditions are energy 100keV,
The implantation amount is 2 × 10 15 / cm 2 , and the diffusion condition is 11 in a nitrogen atmosphere.
75 ° C. for 60 minutes. After that, the epitaxial layer 4 is grown on the entire surface of the substrate. In this embodiment, an N-type layer of 0.5 Ωcm
μm was grown. FIG. 7 (b): The surface of the substrate is oxidized, a thin silicon oxide film 18 is formed on the entire surface, and a silicon nitride film 19 is deposited. In this embodiment, a 50 nm silicon oxide film 18 and a 120 nm silicon nitride film 19 are formed. The silicon nitride film 19 is patterned using a normal lithography technique. Thereafter, the surface of the substrate is oxidized using the silicon nitride film 19 as a mask to form the silicon oxide film 8.
To form In this embodiment, the thickness of the silicon oxide film 8 is 30
It was 0 nm. FIG. 7 (c): After removing the silicon nitride film 19, a silicon nitride film 22 and a silicon oxide film 20 are deposited on the entire surface. In this embodiment, a silicon nitride film 22 of 120 nm and a silicon oxide film of 700 nm are deposited. Using the photoresist 21 as a mask, the silicon oxide film 20 is isotropically etched. At this time, a hole as small as possible is formed by patterning the photoresist, and a hemispherical hole is formed in the silicon oxide film 20.
In this embodiment, a plane pattern of 0.3 μm × 0.3 μm is used,
The silicon oxide film 20 was wet-etched with hydrofluoric acid by 600 nm. FIG. 7D: After the photoresist 21 is removed, phosphorus ions are implanted using the silicon oxide film 20 as a mask. At this time, the shape of the silicon oxide film 20 is changed to an impurity distribution as the epitaxial layer 4.
Is transferred to As a result, an N-type layer 3 is formed deep at the center of the pattern and shallow at the periphery. In this embodiment, phosphorus ion implantation was performed at an energy of 500 keV and an implantation amount of 1 × 10 14 / cm 2 . FIG. 7E: After removing the silicon oxide film 20, the silicon nitride film 22, and the silicon oxide film 18, a polycrystalline silicon 9 is deposited on the entire surface. Thereafter, boron is ion-implanted on the entire surface to convert the polycrystalline silicon 9 into a P-type low-resistance layer. In this embodiment, polycrystalline silicon of 200 nm is deposited, and boron ion implantation is performed at an energy of 50 keV and an implantation amount of 5 × 10 15 / cm 2 . Further, a silicon oxide film 10 is deposited. Thereafter, boron is diffused from the polycrystalline silicon 9 by heat treatment to form the P-type layer 7. In this embodiment, heat treatment was performed at 950 ° C. for 30 minutes. The silicon oxide film 10, the polycrystalline silicon 9, and the single crystal silicon 4 are anisotropically etched vertically only in the central portion of the transistor by lithography. In this embodiment, 30
A 0 nm silicon oxide film 10 was deposited, and the single crystal silicon substrate 4 was etched by 150 nm. FIG. 7F: A silicon oxide film 23 is deposited on the entire surface, and the silicon oxide film 23 is left only on the side walls by anisotropic etching. Thereafter, polycrystalline silicon 11 is deposited. In this embodiment, a 200 nm silicon oxide film 23 and a 200 nm polycrystalline silicon 11 are used. Thereafter, boron ions are implanted into the polycrystalline silicon 11, and boron is diffused from the polycrystalline silicon 11 to form the base layer 5. Further, arsenic ions are implanted into the polycrystalline silicon 11,
Similarly, arsenic is diffused from polycrystalline silicon 11 to form emitter layer 6. In this embodiment, the energy is 30 keV, and the implantation amount is 2 × 10 14 /
After performing boron ion implantation of cm 2 , heat treatment is performed at 950 ° C. for 20 minutes, energy is 80 keV, implantation amount is 2 × 10
Arsenic ion implantation at 16 / cm 2 was performed, and heat treatment was performed at 950 ° C. for 20 minutes. Thereafter, the structure of FIG. 1 is formed by patterning the polycrystalline silicon 11. FIG. 8 shows a cross-sectional view of the whole transistor, in which a deep groove 24 filled with an insulator is used to separate the collectors of adjacent transistors. Reference numerals 14, 15, and 16 denote wiring metals of a base, an emitter, and a collector, respectively. Another embodiment is shown in FIG. In this structure, the emitter layer 6 is formed at the corner of the island of single crystal silicon, and the collector is taken out from the center 26 of the silicon island. With this structure, the collector and its take-out portion can be made smaller, and about twice as high integration can be achieved.
本発明によるならば、バイポーラトランジスタの電流
利得および遮断周波数は従来に比べ２〜３倍向上する。
これにより、同トランジスタを用いた、集積回路は1.5
〜２倍の高速性を示し、大型計算機等の高速化を図るこ
とができる。According to the present invention, the current gain and cutoff frequency of the bipolar transistor are improved by two to three times as compared with the conventional case.
As a result, an integrated circuit using the same transistor becomes 1.5
The speed is up to twice as high, and the speed of a large computer or the like can be increased.
第１図は本発明の第１の実施例を示す半導体装置の要部
断面図、第２図は従来例のバイポーラトランジスタの構
造を示す断面図、第３図は理想化されたNPNトランジス
タ構造の部分断面斜視図、第４図は第３図の構造で計算
した電流利得のコレクタ電流依存性図、第５図は第３図
の構造で計算した遮断周波数のコレクタ電流依存性図、
第６図は、第３図（ｃ）と同図（ａ）に示したトランジ
スタの時定数の比を示す図、第７図は第１図の実施例の
構造をつくる工程を示す断面図、第８図は第１図の実施
例の構造を用いたトランジスタの断面図、第９図は本発
明の第２の実施例を示す断面図である。 符号の説明 １……低濃度Ｐ型基板、2,3……コレクタ高濃度Ｎ型
層、４……低濃度Ｎ型エピタキシャル層、５……ベース
Ｐ型層、６……エミッタＮ型層、７……ベースコンタク
ト高濃度Ｐ型層、17,26……コレクタコンタクト高濃度
Ｎ型層、8,10,13,18,20,23,27,28,29,30……シリコン酸
化膜、19,22……シリコン窒化膜、９……Ｐ型多結晶シ
リコン、11,25……Ｎ型多結晶シリコン、12……Ｐ型素
子分離層、24……素子分離絶縁物、21……ホトレジス
ト、14……ベース電極、15……エミッタ電極、16……コ
レクタ電極FIG. 1 is a sectional view of a main part of a semiconductor device showing a first embodiment of the present invention, FIG. 2 is a sectional view showing a structure of a conventional bipolar transistor, and FIG. 3 is a sectional view of an idealized NPN transistor structure. FIG. 4 is a perspective view of a partial cross section, FIG. 4 is a collector current dependency diagram of a current gain calculated by the structure of FIG. 3, FIG. 5 is a collector current dependency diagram of a cutoff frequency calculated by the structure of FIG.
FIG. 6 is a diagram showing the ratio of the time constants of the transistors shown in FIGS. 3 (c) and (a), FIG. 7 is a cross-sectional view showing the steps of forming the structure of the embodiment of FIG. 1, FIG. 8 is a sectional view of a transistor using the structure of the embodiment shown in FIG. 1, and FIG. 9 is a sectional view showing a second embodiment of the present invention. DESCRIPTION OF SYMBOLS 1 ... Low concentration P-type substrate, 2,3 ... High concentration N-type collector layer, 4 ... Low concentration N-type epitaxial layer, 5 ... P-type base layer, 6 ... N-type emitter layer, 7: High concentration P-type layer for base contact, 17, 26 ... N-type layer for high concentration of collector contact, 8, 10, 13, 18, 20, 23, 27, 28, 29, 30 ... Silicon oxide film, 19 , 22 ... silicon nitride film, 9 ... P-type polycrystalline silicon, 11,25 ... N-type polycrystalline silicon, 12 ... P-type element isolation layer, 24 ... Element isolation insulator, 21 ... Photoresist, 14: Base electrode, 15: Emitter electrode, 16: Collector electrode
───────────────────────────────────────────────────── フロントページの続き (72)発明者 芝 健夫 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 中村 徹 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 尾内 亨裕 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 堀内 勝忠 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 池田 清治 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭51−83477（ＪＰ，Ａ) 特開 昭61−196574（ＪＰ，Ａ) 特開 昭60−31273（ＪＰ，Ａ) 特公 昭44−25294（ＪＰ，Ｂ１) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/68 - 29/737 H01L 21/33 - 21/331 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Takeo Shiba 1-280 Higashi Koikebo, Kokubunji-shi, Tokyo Inside the Hitachi, Ltd. Central Research Laboratory (72) Inventor Toru Nakamura 1-280 Higashi Koikekubo, Kokubunji-shi, Tokyo Hitachi, Ltd. Central Research Laboratory (72) Inventor Toruhiro Ouchi 1-280 Higashi Koikekubo, Kokubunji-shi, Tokyo Hitachi Central Research Laboratory (72) Inventor Katsutada Horiuchi 1-280 Higashi Koikekubo, Kokubunji-shi, Tokyo Hitachi, Ltd. In the laboratory (72) Inventor Seiji Ikeda 1-280 Higashi Koikebo, Kokubunji-shi, Tokyo Inside the Central Research Laboratory, Hitachi, Ltd. (56) References JP-A-51-83477 (JP, A) JP-A-61-196574 (JP, A) JP-A-60-31273 (JP, A) JP-B-44-25294 (JP, B1) (58) Field (Int.Cl. 6 , DB name) H01L 29/68-29/737 H01L 21/33-21/331
Claims (1)
上部に形成された該第１導電型とは反対の第２導電型の
半導体層と、該半導体層の上面から半導体層の内部に向
けて半球状に順次設けられた第２導電型の第１領域、第
１導電型の第２領域、第２導電型の第３領域、及び第３
領域より不純物濃度が高く且つ第２導電型の第４領域を
有し、上記第１領域と上記第２領域との境界面１、上記
第２領域と上記第３領域との境界面２、及び上記第３領
域と上記第４領域との境界面３は夫々ほぼ一定の曲率を
有し、該境界面２は該境界面１とほぼ等距離にあり、且
つ該境界面３は該境界面２とほぼ等距離にあることを特
徴とする半導体装置。1. A semiconductor substrate of a first conductivity type, a semiconductor layer of a second conductivity type opposite to the first conductivity type formed on the semiconductor substrate, and an inside of the semiconductor layer from an upper surface of the semiconductor layer. The first region of the second conductivity type, the second region of the first conductivity type, the third region of the second conductivity type, and the third
A fourth region of a second conductivity type having a higher impurity concentration than the region, a boundary surface 1 between the first region and the second region, a boundary surface 2 between the second region and the third region, and The interface 3 between the third area and the fourth area has a substantially constant curvature, the interface 2 is substantially equidistant from the interface 1 and the interface 3 is the interface 2 A semiconductor device which is substantially equidistant from the semiconductor device.
Priority Applications (4)
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| US07/833,759 US5237200A (en) | 1989-07-28 | 1992-02-11 | Semiconductor bipolar transistor with concentric regions |
Applications Claiming Priority (1)
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| JP19410889A JP2947822B2 (en) | 1989-07-28 | 1989-07-28 | Semiconductor device |
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