JP2946807B2 - Output buffer circuit - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は出力バッファ回路に関
し、特にＣＭＯＳ信号とＥＣＬ信号とのレベル変換機能
を有する出力バッファ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output buffer circuit, and more particularly, to an output buffer circuit having a function of level conversion between a CMOS signal and an ECL signal.
【０００２】[0002]
【従来の技術】従来のＥＣＬレベルの出力バッファ回路
では、既存のＥＣＬレベルに適合させるため出力電圧レ
ベルをシフトしているが、厳密にはＭＯＳとバイポーラ
トランジスタでは出力レベルの温度に対する係数が逆に
なり、出力レベルの温度補償を正確にとれていない。2. Description of the Related Art In a conventional output buffer circuit of an ECL level, an output voltage level is shifted in order to conform to an existing ECL level. Therefore, the temperature compensation of the output level cannot be taken accurately.
【０００３】 次に図３の回路図を用いて説明する。出
力バッファ回路の論理部１０を経たデータはオープンド
レインに接続されたトランジスタＱ７を駆動し出力端子
Ｔ５より伝送出力信号Ｖ５ａとして出力される。ここで
トランジスタＱ７が導通状態のとき、ドレイン電流ＩＤ
はトランジスタＱ７のゲート・ソース電間電圧をＶＧ
Ｓ，しきい値電圧をＶＴとすると（ＶＧＳ−ＶＴ）の２
乗と（β／２）の積で表わされる。さらにＣＯＸをトラ
ンジスタＱ７のゲート酸化膜容量，Ｌをゲート長および
Ｗをゲート幅とするとβはμ・ＣＯＸ・（Ｌ／Ｗ）とな
る関係で表わせる。ここで、μはキャリアの移動度であ
りこれは負の温度係数をもっている。つまり、ＭＯＳト
ランジスタでは出力信号をオープンドレインの構成から
得ることによりその出力レベルは負の温度係数をもつこ
とになる。Next, a description will be given with reference to a circuit diagram of FIG. The data that has passed through the logic unit 10 of the output buffer circuit drives the transistor Q7 connected to the open drain, and is output from the output terminal T5 as a transmission output signal V5a. Here, when the transistor Q7 is conducting, the drain current ID
Sets the gate-source voltage of the transistor Q7 to VG
S, if the threshold voltage is VT, (VGS-VT) 2
It is expressed by the product of the power and (β / 2). Further, if COX is the gate oxide film capacitance of the transistor Q7, L is the gate length, and W is the gate width, β can be expressed as μ · COX · (L / W). Here, μ is the carrier mobility, which has a negative temperature coefficient. That is, the output level by obtaining an output signal from the configuration of the open drain in the MOS transistor will have a negative temperature coefficient.
【０００４】 一方、バイポーラトランジスタの場合に
は、バイポーラトランジスタがエミッタフォロワで接続
されている場合、エミッタ・コレクタ間の電位差をＶＣ
Ｃ，エミッタ電流をＩＥとすればその出力電圧ＶＢは
｛ＶＣＣ−ＲＣ・ＩＥ・〔β／（１＋β）〕｝で示され
る。ここでＲＣはコレクタ抵抗、βは電流増幅率でＲＣ
と同様、正の温度係数をもつので結局出力電圧ＶＢは正
の温度係数をもつことになる。On the other hand, in the case of a bipolar transistor, when the bipolar transistor is connected by an emitter follower, the potential difference between the emitter and the collector is represented by VC.
C , if the emitter current is IE , the output voltage VB is
{VCC-RC.IE. [Β / (1 + β)]} . Where RC is the collector resistance and β is the current amplification factor
Similarly, the output voltage VB has a positive temperature coefficient.
【０００５】 従来の出力バッファ回路で出力段をオー
プンドレイン形式にすると、そのオープンドレインに使
用されたトランジスタの出力信号レベルは負の温度特性
を有するので、ＥＣＬレベルを一般に構成しているバイ
ポーラトランジスタのベース・エミッタ間電圧が正の温
度特性をもっているのに対し、ＣＭＯＳトランジスタの
回路が厳密にＥＣＬレベルと等価の出力信号を得るのが
困難であるという問題点があった。If the output stage is of the open drain type in the conventional output buffer circuit, the output signal level of the transistor used for the open drain has a negative temperature characteristic. While the base-emitter voltage has a positive temperature characteristic, there is a problem that it is difficult for a circuit of a CMOS transistor to strictly obtain an output signal equivalent to the ECL level.
【０００６】[0006]
【課題を解決するための手段】本発明の出力バッファ回
路は、オープンドレイン形式の出力用ＭＯＳトランジス
タと、ＣＭＯＳレベルの入力信号を受けるバッファ部の
出力する論理信号を一方に入力して前記出力用ＭＯＳト
ランジスタにゲート電圧を供給するＭＯＳトランジスタ
の差動増幅器と、前記出力用ＭＯＳトランジスタの出力
電圧と基準出力ハイレベルまたは基準出力ローレベルと
の差電圧を前記差動増幅器の定電流源に帰還する少くと
も一つの演算増幅器と、該演算増幅器の帰還出力信号を
前記出力電圧がローレベルまたはハイレベルの場合に遮
断するトランスファゲートとを有して構成している。An output buffer circuit according to the present invention is characterized in that an output MOS transistor of an open drain type and a logic signal output from a buffer unit receiving a CMOS level input signal are input to one of the output MOS transistors. A MOS transistor differential amplifier for supplying a gate voltage to the MOS transistor; and a difference voltage between an output voltage of the output MOS transistor and a reference output high level or a reference output low level is fed back to a constant current source of the differential amplifier. The circuit includes at least one operational amplifier and a transfer gate that blocks a feedback output signal of the operational amplifier when the output voltage is at a low level or a high level.
【０００７】[0007]
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１の実施例の回路図である。出力
バッファ回路はＣＭＯＳレベルの入力信号Ｓ１を入力す
る論理部１０と、バッファ信号を一方の差動入力に入力
し他方のドレインから差動出力信号Ｓ２を出力し共通ソ
ースＣＳが定電流トランジスタＱ４に接続される差動増
幅器１と、差動出力信号Ｓ２をゲートに入力してドレイ
ンが出力信号端子Ｔ５から出力信号Ｓ５を出力する出力
用ＰチャネルトランジスタＱ７と、出力信号Ｓ５を入力
してそれぞれ基準ＥＣＬ信号Ｖ７，Ｖ８との差電圧Ｖ
５，Ｖ６をそれぞれトランスファゲートＱ８，Ｑ９を介
して定電流トランジスタＱ４のゲートに帰還する演算増
幅器Ａ５，Ａ６の帰還回路２とを有している。Next, the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram of a first embodiment of the present invention. The output buffer circuit has a logic unit 10 for inputting a CMOS level input signal S1, a buffer signal input to one differential input and a differential output signal S2 output from the other drain, and a common source CS connected to the constant current transistor Q4. A differential amplifier 1 to be connected, an output P-channel transistor Q7 for inputting a differential output signal S2 to a gate and a drain for outputting an output signal S5 from an output signal terminal T5, and an output signal S5 for inputting a reference Difference voltage V between ECL signals V7 and V8
5, and a feedback circuit 2 of operational amplifiers A5 and A6 for feeding back V5 and V6 to the gate of the constant current transistor Q4 via transfer gates Q8 and Q9, respectively.
【０００８】 入力端子Ｔ１から入力されたデータは論
理部１０を介して差動増幅器１を構成するＮチャネルト
ランジスタＱ１のゲートＧ１に入力される。差動増幅器
１の他方のＮチャネルトランジスタＱ２のゲートＴＧに
は出力バッファ回路のしきい値となる基準電圧ＶＥを印
加しておく。The data input from the input terminal T 1 is input via the logic unit 10 to the gate G 1 of the N-channel transistor Q 1 constituting the differential amplifier 1. To the gate TG of the other N-channel transistor Q2 of the differential amplifier 1, a reference voltage VE serving as a threshold of the output buffer circuit is applied.
【０００９】差動増幅器１の出力信号Ｖ２はソース側を
電圧源Ｔ２にドレイン側は出力端子Ｔ５に接続されてい
る出力用トランジスタＱ７のゲートＧ７と接続される。
ここで帰還回路２のトランジスタＱ７のドレイン出力端
子Ｔ５が標準ＥＣＬ出力ハイレベルとの差異を監視する
ための演算増幅器Ａ５と標準ＥＣＬ出力ローレベルとの
差異を監視するための演算増幅器Ａ６に接続されてい
る。演算増幅器Ａ５，Ａ６の出力信号Ｖ５，Ｖ６はそれ
それ差動増幅器１の定電流トランジスタＱ４のゲートＧ
４に出力信号Ｖ５がハイレベルのときにのみ導通するト
ランスファゲートＱ８と、ローレベルのときに導通する
トランスファゲートＱ９を経て接続し、演算増幅器Ａ
５，Ａ６の入力電圧の差異で差動増幅器１の定電流の電
流を帰還・制御する。The output signal V2 of the differential amplifier 1 has its source connected to the voltage source T2 and its drain connected to the gate G7 of the output transistor Q7 connected to the output terminal T5.
Here, the drain output terminal T5 of the transistor Q7 of the feedback circuit 2 is connected to an operational amplifier A5 for monitoring the difference between the standard ECL output high level and an operational amplifier A6 for monitoring the difference between the standard ECL output low level. ing. The output signals V5, V6 of the operational amplifiers A5, A6 are respectively applied to the gate G of the constant current transistor Q4 of the differential amplifier 1.
4 via a transfer gate Q8 that conducts only when the output signal V5 is at a high level, and a transfer gate Q9 that conducts when the output signal V5 is at a low level.
5, the constant current of the differential amplifier 1 is fed back and controlled based on the difference between the input voltages of A5 and A6.
【００１０】差動増幅器１は電源端子Ｔ２と抵抗Ｒ１，
Ｒ２を経て接続されておりトランジスタＱ４の定電流源
の電流の大小で抵抗Ｒ１，Ｒ２の電位降下に差が生じ、
トランジスタＱ７のドレイン電流ＩＤの制御をする。The differential amplifier 1 has a power supply terminal T2 and a resistor R1,
R2, which is connected via R2, and the magnitude of the current of the constant current source of transistor Q4 causes a difference in the potential drop between resistors R1 and R2.
The drain current ID of the transistor Q7 is controlled.
【００１１】図２は本発明の第２の実施例の回路図であ
る。出力レベルと基準出力レベルを比較するための演算
増幅器Ａ５は１つだけでハイレベルとローレベルの監視
をするが、演算増幅器Ａ５の入力の基準レベルには、ハ
イレベルの時は入力端子Ｔ７からトランジスタＱ７のゲ
ート電圧と導電位をゲートに印加されるトランジスタＱ
８のトランジスタゲートを介して、また、ローレベルの
時には入力端子Ｔ８からトランジスタＱ９のトランスフ
ァゲートを介して入力される。FIG. 2 is a circuit diagram of a second embodiment of the present invention. Although only one operational amplifier A5 for comparing the output level and the reference output level monitors the high level and the low level, the reference level of the input of the operational amplifier A5 has a high level from the input terminal T7. Transistor Q in which the gate voltage and conductivity of transistor Q7 are applied to the gate
8, and is input from the input terminal T8 via the transfer gate of the transistor Q9 when the signal is at a low level.
【００１２】トランジスタＱ９のゲートは演算増幅器Ａ
５のトランジスタＱ７のゲート電圧と反転したレベルの
出力を得るようにトランジスタＱ１のソース側と接続す
る。そこで本実施例では演算増幅器が１つだけとなり集
積化しやすくなるという利点を有する。The gate of the transistor Q9 is connected to the operational amplifier A
5 is connected to the source side of the transistor Q1 so as to obtain an output of a level inverted from the gate voltage of the transistor Q7. Therefore, in this embodiment, there is an advantage that the number of operational amplifiers is one and integration becomes easy.
【００１３】[0013]
【発明の効果】オープンドレインの出力信号の電圧を常
時監視して、自身のゲート電圧を調整することでＣＭＯ
Ｓ信号レベルの入力信号をＥＣＬレベルに安定に保つこ
とができる。また、温度特性もなくなるので正確なＥＣ
Ｌレベル出力が実現できる。According to the present invention, the voltage of the output signal of the open drain is constantly monitored and the gate voltage thereof is adjusted to thereby realize the CMO.
The input signal at the S signal level can be stably maintained at the ECL level. In addition, accurate EC because temperature characteristics are lost
L level output can be realized.
【図１】本発明の第１の実施例の回路図である。FIG. 1 is a circuit diagram of a first embodiment of the present invention.
【図２】本発明の第２の実施例の回路図である。FIG. 2 is a circuit diagram of a second embodiment of the present invention.
【図３】従来の出力バッファ回路の一例の回路図であ
る。FIG. 3 is a circuit diagram of an example of a conventional output buffer circuit.
１ 差動増幅器 ２，２ａ 帰還回路 Ｑ１，Ｑ２ Ｎチャネルトランジスタ Ｑ４ 定電流用Ｎチャネルトランジスタ Ｑ７ 出力用Ｐチャネルトランジスタ １０ 論理部 Ａ５，Ａ６ 演算論理部 Ｔ１ 入力端子 Ｔ５ 出力端子 Ｔ３，Ｔ７，Ｔ８ 基準電圧入力端子 Ｔ２ 電源端子 Ｉ インバータ Ｒ１，Ｒ２，Ｒ３ 抵抗 Reference Signs List 1 Differential amplifier 2, 2a Feedback circuit Q1, Q2 N-channel transistor Q4 Constant-current N-channel transistor Q7 Output P-channel transistor 10 Logic unit A5, A6 Arithmetic logic unit T1 Input terminal T5 Output terminal T3, T7, T8 Reference voltage Input terminal T2 Power supply terminal I Inverter R1, R2, R3 Resistance
Claims (1)
ァ部と、該バッファ部の出力信号を一方に入力する差動
増幅器と、該差動増幅器の差動出力信号をゲートに入力
してドレインに接続された外部負荷を駆動するためのオ
ープンドレイン形式の出力用トランジスタと、前記ドレ
インの出力信号と基準電圧との差異を監視して前記差異
分を前記差動増幅器の定電流源に帰還する演算増幅器を
有することを特徴とする出力バッファ回路。1. A buffer section for inputting a CMOS level signal, a differential amplifier for inputting an output signal of the buffer section to one side, and a differential output signal of the differential amplifier input to a gate and connected to a drain. Open drain type output transistor for driving the external load, and an operational amplifier for monitoring a difference between an output signal of the drain and a reference voltage and feeding back the difference to a constant current source of the differential amplifier. An output buffer circuit comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3084889A JP2946807B2 (en) | 1991-04-17 | 1991-04-17 | Output buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3084889A JP2946807B2 (en) | 1991-04-17 | 1991-04-17 | Output buffer circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0766712A JPH0766712A (en) | 1995-03-10 |
| JP2946807B2 true JP2946807B2 (en) | 1999-09-06 |
Family
ID=13843324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3084889A Expired - Fee Related JP2946807B2 (en) | 1991-04-17 | 1991-04-17 | Output buffer circuit |
Country Status (1)
| Country | Link |
|---|---|
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Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4578896B2 (en) * | 2004-08-26 | 2010-11-10 | ルネサスエレクトロニクス株式会社 | Clock buffer circuit |
-
1991
- 1991-04-17 JP JP3084889A patent/JP2946807B2/en not_active Expired - Fee Related
Also Published As
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|---|---|
| JPH0766712A (en) | 1995-03-10 |
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