JP2946706B2 - Field emission device - Google Patents
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は発光型表示装置、プリンタヘッド、多極電子
装置などに利用される電子源のうち、電界効果による電
子放出が可能な電界電子放出素子に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to an electron source used for a light-emitting display device, a printer head, a multipolar electronic device, and the like, and which can emit electrons by a field effect. Related to the element.
［従来の技術］ 従来の電界電子放出素子は、スピント（C.A.Spindt）
らがジャーナル・オブ・アプライド・フィジックス（J.
A.P）、vol.47、No.12（1976）に発表したものが知られ
ている。これは第５図に示すようにシリコン基板51の表
面に絶縁層52とゲート電極53を積層し、絶縁層とゲート
電極を開口したのち、この開口をマスクとしてシリコン
基板上にモリブデンなどの金属をスパッタ法などにより
堆積させる自己整合化技術によって、電子を電界放出す
る錘状突起54を形成した電界電子放出素子である。[Prior art] A conventional field emission device is a spint (CASpindt).
The Journal of Applied Physics (J.
AP), vol. 47, No. 12 (1976). This involves laminating an insulating layer 52 and a gate electrode 53 on the surface of a silicon substrate 51 as shown in FIG. 5, opening the insulating layer and the gate electrode, and using this opening as a mask to deposit a metal such as molybdenum on the silicon substrate. This is a field electron emission element in which a conical protrusion 54 for emitting electrons in a field is formed by a self-alignment technique deposited by a sputtering method or the like.
［発明が解決しようとする課題］ しかし前述した従来技術による電界電子放出素子は、
以下に述べるいくつかの問題点を有していた。すなわ
ち、 電気的特性のばらつきが大きい ・電子放出のしきい値電圧 ・電流密度 ・電圧−電流特性など 電流利得（Iak/Igk比）が小さく、電力効率が低い については、大きな平面基板上に一面にわたって錘
状突起を形成する場合特に顕著である。その理由の一つ
は、錘状突起をスパッタあるいは蒸着などの方法で作る
ためである。すなわち、線源からみると基板の位置によ
って異なった仰角が生じ、基板の中心付近と周辺付近で
錘状突起の錘軸の基板面に対する角度が異なるからであ
る。また、別の理由としては、ゲート電極の開口のため
のエッチング工程において、開口径にばらつきが生じ、
錘状突起の先端とゲート電極との距離１がばらつくから
である。[Problems to be Solved by the Invention] However, the above-mentioned conventional field emission device is
It has several problems described below. In other words, there are large variations in electrical characteristics. ・ Emission threshold voltage ・ Current density ・ Voltage-current characteristics, etc. Low current gain ( Iak / Igk ratio) and low power efficiency This is particularly remarkable when a conical protrusion is formed over one surface. One of the reasons is that the conical protrusion is formed by a method such as sputtering or vapor deposition. That is, when viewed from the radiation source, different elevation angles occur depending on the position of the substrate, and the angle of the weight axis of the weight-shaped projection with respect to the substrate surface is different between the vicinity of the center and the periphery of the substrate. Another reason is that in the etching process for opening the gate electrode, the opening diameter varies,
This is because the distance 1 between the tip of the cone-shaped projection and the gate electrode varies.
についてはカソード、ゲート、及びアノードの幾何
学的な構造上、カソードである錘状突起からアノードに
流れるよりも錘状突起からゲートに電子が流れ易いから
である。This is because, due to the geometric structure of the cathode, gate, and anode, electrons flow more easily from the cone-shaped protrusion to the gate than from the cone-shaped protrusion serving as the cathode to the anode.
そこで、本発明は上述した従来技術の問題点を克服す
るためのもので、その目的とするところは、大面積にわ
たって電圧・電流密度・しきい値電圧等の電気的特性の
ばらつきが小さく、かつ電流利得（Iak/Igk比）が大き
く電力効率が高い電界電子放出素子を提供するところに
ある。Therefore, the present invention is intended to overcome the above-described problems of the prior art, and aims to reduce variations in electrical characteristics such as voltage, current density, and threshold voltage over a large area, and It is an object of the present invention to provide a field emission device having a large current gain ( Iak / Igk ratio) and high power efficiency.
［課題を解決するための手段］ 本発明の電界電子放出素子は、平面基板と、前記平面
基板の表面に形成された錘状突起と、前記平面基板の表
面に形成された絶縁層であって前記錘状突起の近傍で開
口された絶縁層と、前記絶縁層の表面に形成されたゲー
ト電極であって前記錘状突起の近傍で開口されたゲート
電極と、を有する電界電子放出素子に於て、前記錘状突
起の突起先端部が前記ゲート電極の開口部周辺部で概略
規定される仮想平面から上に突き出た構造を有すること
を特徴とする。[Means for Solving the Problems] A field emission device according to the present invention includes a flat substrate, a weight-shaped protrusion formed on the surface of the flat substrate, and an insulating layer formed on the surface of the flat substrate. A field-emission element comprising: an insulating layer opened near the conical protrusion; and a gate electrode formed on the surface of the insulating layer, the gate electrode being open near the conical protrusion. The tip of the weight-shaped projection has a structure protruding upward from an imaginary plane roughly defined by the periphery of the opening of the gate electrode.
［実施例］ 本発明の電界電子放出素子及びその製造方法を実施例
に基づき、さらに詳細に説明する。但し、本発明は以下
の実施例に限定されるものではない。EXAMPLES The field emission device and the method for manufacturing the same according to the present invention will be described in more detail with reference to Examples. However, the present invention is not limited to the following examples.
（実施例１） 第１図（ａ）および（ｂ）は本発明の電界電子放出素
子を説明するためのもので、電界電子放出素子の概略平
面図及びＡ−Ａ′線に沿った概略断面図をそれぞれ示し
ている。(Embodiment 1) FIGS. 1 (a) and 1 (b) are for explaining a field emission device of the present invention, and are a schematic plan view of the field emission device and a schematic cross section taken along line AA '. Each figure is shown.
この電界電子放出素子は、単結晶のシリコン基板11の
表面に円錐型の錘状突起14をもち、錘状突起部を除くシ
リコン基板表面に二酸化シリコン薄膜よりなる絶縁層12
をもち、絶縁層12の表面にモリブデン（Mo）金属薄膜よ
りなるゲート電極13をもつ構造であり、該錘状突起14の
突起先端部15がゲート電極13の開口部周辺部で概略規定
される仮想平面Ｂ−Ｂ′から上に突き出た構造を有して
いる。This field emission device has a conical weight 14 on the surface of a single-crystal silicon substrate 11, and an insulating layer 12 made of a silicon dioxide thin film on the surface of the silicon substrate excluding the weight protrusion.
And has a gate electrode 13 made of a molybdenum (Mo) metal thin film on the surface of the insulating layer 12. The tip 15 of the weight-shaped projection 14 is roughly defined by the periphery of the opening of the gate electrode 13. It has a structure projecting upward from the virtual plane BB ′.
シリコン基板11は（100）面方位をもち、キャリア濃
度は約１×1015cm-3である。ただし、低抵抗化のために
シリコン基板全体もしくは錘状突起付近に不純物を１×
1019cm-3程度ドーピングしたものを用いてもよい。錘状
突起14はシリコン基板11をエッチングして作製され、そ
の高さは12000Å、断面の頂角は約90゜である。絶縁層2
2は膜厚が錘状突起の高さより小さい方が好ましく、600
0Åであり、直流の絶縁破壊電圧が６×108V/cm以上と大
きいものが望ましい。ゲート電極13のうち、錘状電極部
16は錘状突起14の壁面に平行に形成されている。The silicon substrate 11 has a (100) plane orientation and a carrier concentration of about 1 × 10 15 cm −3 . However, in order to reduce the resistance, impurities are added to the entire silicon substrate or in the vicinity of the pyramidal protrusions by 1 ×.
A material doped about 10 19 cm −3 may be used. The cone-shaped projections 14 are formed by etching the silicon substrate 11 and have a height of 12000 ° and a vertical angle of about 90 °. Insulation layer 2
2 is preferably smaller in thickness than the height of the pyramidal projections, 600
0 °, and a DC breakdown voltage as high as 6 × 10 8 V / cm or more is desirable. Of the gate electrode 13, the conical electrode portion
Reference numeral 16 is formed parallel to the wall surface of the weight-shaped projection 14.
本実施例の電界電子放出素子は、約１×10-7Torrの真
空下で動作させたとき、 ゲート電圧が100Vにおいてアノード電流は３μＡで
あった。また、 ３インチシリコン基板上でのカソード電流のばらつ
きは10％以下であった。また、 電流利得（Iak/Vgk比）は100であった。When the field emission device of this example was operated under a vacuum of about 1 × 10 −7 Torr, the anode current was 3 μA at a gate voltage of 100 V. The variation in cathode current on a 3-inch silicon substrate was 10% or less. The current gain ( Iak / Vgk ratio) was 100.
（実施例２） 第２図は本発明の第二の実施例を説明するもので、シ
リコン単結晶基板表面に形成した電界電子放出素子の概
略断面図である。この電界電子放出素子は、キャリア濃
度が１×1015cm-3の（100）面ｎ型シリコン単結晶基板
よりなる第一電極21の表面に、シリコン単結晶基板の一
部からなる円錐状の錘状突起24と、シリコン酸化膜（Si
O2薄膜）からなる絶縁層22を設け、さらに絶縁層22の表
面にクロム（Cr）からなるゲート電極23を設けた構造で
ある。(Example 2) FIG. 2 is a schematic cross-sectional view of a field electron emission device formed on a silicon single crystal substrate surface for explaining a second example of the present invention. This field-emission element has a conical shape composed of a part of a silicon single crystal substrate on a surface of a first electrode 21 composed of a (100) plane n-type silicon single crystal substrate having a carrier concentration of 1 × 10 15 cm −3 . The conical protrusion 24 and the silicon oxide film (Si
In this structure, an insulating layer 22 made of O 2 thin film is provided, and a gate electrode 23 made of chromium (Cr) is provided on the surface of the insulating layer 22.
ゲート電極23は錘状突起24の上部において円型に開口
しており、水上突起24の突起先端部はゲート電極の開口
部周辺部で概略規定される仮想平面から上に突き出てい
る。製造方法は当社特許特願平01−327621に記載されて
いる方法に準じた製造方法を用いたが、その製造方法
中、バーズピーク状のSiO2薄膜形成後、絶縁層23を形成
する前に、SiO2薄膜をエッチングする工程を加え、錘状
突起24を突き出させた。The gate electrode 23 has a circular opening above the conical projection 24, and the tip of the water projection 24 projects upward from an imaginary plane roughly defined by the periphery of the opening of the gate electrode. The manufacturing method used a manufacturing method according to the method described in our patent application No. 01-327621, in the manufacturing method, after forming a bird's-peak SiO 2 thin film, before forming the insulating layer 23 Then, a step of etching the SiO 2 thin film was added, and the conical protrusions 24 were projected.
本実施例の電界電子放出素子は、約１×10-7Torrの真
空下で動作させたとき、 ３インチシリコン基板上でのカソード電流のばらつ
きは10％以下であった。また、 電流利得（Iak/Vgk比）は100であった。When the field emission device of this example was operated under a vacuum of about 1 × 10 −7 Torr, the variation in cathode current on a 3-inch silicon substrate was 10% or less. The current gain ( Iak / Vgk ratio) was 100.
（比較例１） 当社出願の特許（特願平02−109203）に記載の構造と
同様な構造を有する電界電子放出素子を試作して、電気
的特性のばらつきと利得を測定したところ下記の結果を
得た。(Comparative Example 1) A field emission device having a structure similar to the structure described in the patent (Japanese Patent Application No. 02-109203) filed by the Company was prototyped, and variations in electrical characteristics and gain were measured. I got
３インチシリコン基板上でのカソード電流のばらつ
き … 10％以下 電流利得（Iak/Vgk比） … 30 （比較例２） 当社出願の特許（特願平01−327621）に記載の構造と
同様な構造を有する電界電子放出素子を試作して、電気
的特性のばらつきと利得を測定したところ下記の結果を
得た。3 inches of the cathode current in the silicon substrate variations ... 10% less current gain (I ak / V gk ratio) ... 30 (Comparative Example 2) similar to the structure described in patent of our application (Japanese Patent Application No. 01-327621) A prototype of a field emission device having a simple structure was fabricated, and variations in electrical characteristics and gain were measured. The following results were obtained.
３インチシリコン基板上でのカソード電流のばらつ
き … 10％以下 電流利得（Iak/Vgk比） … 30 （比較例３） スピントらの電界電子放出素子と同様な構造の電界電
子放出素子を試作して、電気的特性のばらつきと利得を
測定したところ下記の結果を得た。Variation of cathode current on 3-inch silicon substrate… 10% or less Current gain (I ak / V gk ratio)… 30 (Comparative Example 3) Prototype field emission device with the same structure as Spindt et al. Then, when the variation in the electrical characteristics and the gain were measured, the following results were obtained.
３インチシリコン基板上でのカソード電流のばらつ
き … 〜20％ 電流利得（Iak/Vgk比） … 10 本実施例及び比較例の電界電子放出素子の電気的特性
を第１表で比較した。本発明の電界電子放出素子が優れ
ていることがわかった。Variation in cathode current on a 3-inch silicon substrate: 〜20% Current gain ( Iak / Vgk ratio): 10 The electric characteristics of the field emission devices of the present example and the comparative example were compared in Table 1. It was found that the field emission device of the present invention was excellent.
この理由は以下のようなモデルを考えると理解でき
た。第３図（ａ）及び（ｂ）を用いて詳しく説明する。
第３図（ａ）は実施例１の電界電子放出素子の場合であ
り、第３図（ｂ）は比較例（１）の電界電子放出素子の
場合である。 This reason was understood by considering the following model. This will be described in detail with reference to FIGS. 3 (a) and 3 (b).
FIG. 3 (a) shows the case of the field emission device of Example 1, and FIG. 3 (b) shows the case of the field emission device of Comparative Example (1).
第３図を見てわかるように、本発明（実施例１）の電
界電子放出素子の方が従来（比較例１）の電界電子放出
素子より、幾何学的に見て、カソードである錘状突起34
からの放出電子がゲート電極33にトラップされずにアノ
ード35に到達し易いことが推測できる。As can be seen from FIG. 3, the field-emission device of the present invention (Example 1) is geometrically more conical than the conventional (Comparative Example 1) field-emission device. Protrusion 34
It can be guessed that electrons emitted from are easily trapped by the gate electrode 33 and reach the anode 35 easily.
（実施例３） 第４図（ａ）〜（ｆ）は実施例１で述べた電界電子放
出素子の製造方法を説明するもので、ポイントとなる製
造工程終了後のシリコン基板の概略断面図を示したもの
である。(Example 3) FIGS. 4 (a) to 4 (f) illustrate a method for manufacturing the field emission device described in Example 1, and show a schematic cross-sectional view of a silicon substrate after the end of the manufacturing process, which is a point. It is shown.
第４図に基づき本発明の電界電子放出素子の製造工程
を説明する。まず、直径３インチ、厚さ400μｍのｎ型
シリコン基板41の表面にKOH系エッチング液を用いたシ
リコンの異方性エッチングによって錘状突起44を形成す
る。（第４図（ａ））。エッチングマスクには常圧CVD
法によって堆積した二酸化シリコン薄膜を0.5μｍ□に
加工したものを用い、異方性エッチング液の組成として
KOH:IPA:H2O＝1:2:8（wt比）を用い、液温度を30℃とし
た。約60分のエッチングによって、高さ12000Å、頂角9
0゜のほぼ円錐型の錘状突起が作製される。つぎに、錘
状突起を含むシリコン基板41の表面全体に、高周波スパ
ッタ法によって二酸化シリコン薄膜よりなる絶縁層42及
びMo薄膜よりなるゲート電極43を連続的に堆積する（同
図（ｂ））。絶縁層42の膜厚は約6000Åであるが、錘状
突起44の斜面ではやや薄く約5000Åである。これはスパ
ッタ粒子がシリコン基板面に垂直な方向性をもつためで
ある。ゲート電極43の膜厚は約3000Åである。つぎに、
ゲート電極43の表面にフォトレジスト薄膜49をスピンコ
ート法によって塗布し形成する（同図（Ｃ））。フォト
レジスト薄膜は塗布時に粘性が低いため、突起の上部で
は膜厚が薄くなる性質がある。したがってフォトレジス
ト薄膜49の膜厚は錘状突起45の上部では約1500Å、平面
部では約13000Åとなる。つぎに、フォトレジスト薄膜4
9及びゲート電極43をドライエッチングし、錘状突起44
の上部の絶縁層42を露出させる（同図（ｄ））。ドライ
エッチング装置にはマイクロ波プラズマエッチング装置
を用い、エッチングガスCF4/O2の混合ガスを用いる。エ
ッチングのはじめは、O2ガスによってフォトレジスト薄
膜49が表面より均一にアッシングされていく。約1500Å
のフォトレジスト薄膜49がエッチングされたところで、
錘状突起44上部のMo薄膜よりなるゲート電極43の一部が
表面に現れる。表面に現れたMo薄膜はCF4ガスによって
エッチングされ、同時にフォトレジスト薄膜49もエッチ
ングが進行していく。CF4/O2比を適当に選ぶことによっ
てMo薄膜とフォトレジスト薄膜のエッチング速度を同等
にすることが可能であり、エッチング時間を適度に設定
することで、第４図（ｄ）のような断面のエッチング形
状を得ることが可能である。本実施例では、CF4/O2＝30
/200とし、30分間のドライエッチングを行った。このと
きゲート電極43の電極開口47の直径は約16000Åであっ
た。つぎに、HF系エッチング液によって開口部の絶縁層
42をエッチング除去し、錘状突起42を露出させる（同図
（ｅ））。HF系エッチング液二酸化シリコン薄膜が溶
け、Mo薄膜やシリコン基板が溶けないものを選ぶ。例え
ばHFバッファエッチング液などが好ましい。最後にフォ
トレジスト薄膜49を剥離液によって除去する（同図
（ｆ））。The manufacturing process of the field emission device of the present invention will be described with reference to FIG. First, cone-shaped projections 44 are formed on the surface of an n-type silicon substrate 41 having a diameter of 3 inches and a thickness of 400 μm by anisotropic etching of silicon using a KOH-based etchant. (FIG. 4 (a)). Normal pressure CVD for etching mask
Using a silicon dioxide thin film deposited by the method processed to 0.5 μm square, the composition of the anisotropic etchant
The liquid temperature was 30 ° C. using KOH: IPA: H 2 O = 1: 2: 8 (wt ratio). Approximately 60 minutes of etching, height 12000Å, vertex angle 9
An approximately conical pyramidal projection of 0 ° is produced. Next, an insulating layer 42 made of a silicon dioxide thin film and a gate electrode 43 made of a Mo thin film are successively deposited on the entire surface of the silicon substrate 41 including the pyramidal projections by a high frequency sputtering method (FIG. 2B). The thickness of the insulating layer 42 is about 6000 °, but is slightly thinner on the slope of the pyramid-like projections 44 and about 5000 °. This is because the sputtered particles have a direction perpendicular to the silicon substrate surface. The thickness of the gate electrode 43 is about 3000 °. Next,
A photoresist thin film 49 is formed on the surface of the gate electrode 43 by applying a spin coating method (FIG. 3C). Since the photoresist thin film has low viscosity at the time of application, the thin film has a property that the film thickness becomes thinner above the protrusion. Therefore, the thickness of the photoresist thin film 49 is about 1500 ° above the conical protrusion 45 and about 13000 ° in the plane portion. Next, the photoresist thin film 4
9 and the gate electrode 43 are dry-etched,
Is exposed (FIG. 4D). As a dry etching device, a microwave plasma etching device is used, and a mixed gas of etching gas CF 4 / O 2 is used. At the beginning of the etching, the photoresist thin film 49 is ashed uniformly from the surface by the O 2 gas. About 1500Å
Where the photoresist thin film 49 is etched,
A part of the gate electrode 43 made of the Mo thin film on the cone-shaped projection 44 appears on the surface. The Mo thin film appearing on the surface is etched by the CF 4 gas, and at the same time, the etching of the photoresist thin film 49 proceeds. By appropriately selecting the CF 4 / O 2 ratio, it is possible to make the etching rates of the Mo thin film and the photoresist thin film equal, and by setting the etching time appropriately, as shown in FIG. It is possible to obtain an etched shape of the cross section. In this embodiment, CF 4 / O 2 = 30
/ 200, and dry etching was performed for 30 minutes. At this time, the diameter of the electrode opening 47 of the gate electrode 43 was about 16000 °. Next, the insulating layer in the opening is
42 is removed by etching to expose the pyramidal projections 42 (FIG. 4E). HF-based etchant Select a solution that dissolves the silicon dioxide thin film but does not dissolve the Mo thin film or silicon substrate. For example, an HF buffer etching solution is preferable. Finally, the photoresist thin film 49 is removed by a stripping solution (FIG. 6F).
上述した製造方法によって、錘状突起44がゲート電極
43の開口部周辺部で概略規定される仮想平面から約2000
Å上に突き出た電界電子放出素子を作製することができ
た。According to the above-described manufacturing method, the cone-shaped protrusion 44 is
Approximately 2000 from the virtual plane roughly defined around the 43 openings
Å A field emission device projecting upward was successfully fabricated.
本実施例による電界電子放出素子の製造方法において
は、錘先端45とゲート電極の錘状電極部46との距離は、
錘状突起44の斜面に形成された絶縁層42の膜厚によって
決定される。従って、絶縁層42の膜厚の均一性をよく制
御すれば、ゲートしきい値電圧の均一な電界電子放出素
子が得られることになる。In the method of manufacturing the field emission device according to the present embodiment, the distance between the weight tip 45 and the weight electrode portion 46 of the gate electrode is:
The thickness is determined by the thickness of the insulating layer formed on the slope of the conical projection. Therefore, if the uniformity of the film thickness of the insulating layer 42 is well controlled, a field emission device having a uniform gate threshold voltage can be obtained.
なお、錘状突起24の突起部分に仕事関数の小さいBaO
のような誘電体薄膜を形成するとゲートしきい値を低下
できる。Note that BaO having a small work function
By forming a dielectric thin film as described above, the gate threshold can be lowered.
以上三つの実施例に於て平面基板にシリコン基板を用
いたが、本発明はこれにとらわれることなく、他の結晶
性基板やガラス基板などの絶縁性基板を利用することも
可能である。またゲート電極や絶縁膜についても同様で
ある。Although a silicon substrate is used as a planar substrate in the above three embodiments, the present invention is not limited to this, and other crystalline substrates and insulating substrates such as glass substrates can be used. The same applies to the gate electrode and the insulating film.
［発明の効果］ 本発明の電界電子放出素子は、平面基板と、前記平面
基板の表面に形成された錘状突起と、前記平面基板の表
面に形成された絶縁層であって前記錘状突起の近傍で開
口された絶縁層と、前記絶縁層の表面に形成されたゲー
ト電極であって前記錘状突起の近傍で開口されたゲート
電極と、を有する電界電子放出素子に於て、前記錘状突
起の突起先端部が前記ゲート電極の開口部周辺部で概略
規定される仮想平面から上に突き出た構造を有するため
に、大面積にわたって放出電子のしきい値電圧・電流密
度・電圧−電流特性等の電気的特性のばらつきが小さ
く、かつ利得（Iak/Vgk比）が大きく電力効率が高い電
界電子放出素子を提供することができるという効果があ
る。[Effect of the Invention] The field electron emission device of the present invention is a flat substrate, a weight-shaped protrusion formed on the surface of the flat substrate, and an insulating layer formed on the surface of the flat substrate, wherein the weight-shaped protrusion is provided. And a gate electrode formed on the surface of the insulating layer and having a gate electrode opened near the weight-shaped protrusion. Since the tip of the projection has a structure protruding upward from an imaginary plane roughly defined by the periphery of the opening of the gate electrode, the threshold voltage / current density / voltage-current of emitted electrons over a large area There is an effect that it is possible to provide a field emission device having a small variation in electrical characteristics such as characteristics, a large gain ( Iak / Vgk ratio), and high power efficiency.
第１図（ａ）及び（ｂ）は本発明の実施例１に於る電界
電子放出素子の概略平面図及びＡ−Ａ′線に沿った概略
断面図である。 第２図は本発明の第二の実施例を説明するもので、シリ
コン単結晶基板表面に形成した電界電子放出素子の概略
断面図である。 第３図（ａ）及び（ｂ）は本発明の電界電子放出素子と
従来の電界電子放出素子の電界電子の放出の様子をモデ
ル化した図である。 第４図（ａ）〜（ｆ）は本発明の電界電子放出素子の製
造方法を説明するための図である。 第５図は従来の電界電子放出素子の断面図である。 11……シリコン基板 12……絶縁層 13……ゲート電極 14……錘状突起 15……突起先端部 16……錘状電極部 17……電極開口 18……錘軸 21……シリコン基板 22……絶縁層 23……ゲート電極 24……錘状突起 31……シリコン基板 32……絶縁層 33……ゲート電極 34……錘状突起 35……アノード 36……放出電子の軌跡 41……シリコン基板 42……絶縁層 43……ゲート電極 44……錘状突起 45……突起先端部 46……錘状電極部 47……電極開口 49……フォトレジスト薄膜 51……シリコン基板 52……絶縁層 53……ゲート電極 54……錘状突起1 (a) and 1 (b) are a schematic plan view and a schematic sectional view taken along line AA 'of a field emission device according to Embodiment 1 of the present invention. FIG. 2 illustrates a second embodiment of the present invention, and is a schematic sectional view of a field emission device formed on the surface of a silicon single crystal substrate. FIGS. 3 (a) and 3 (b) are diagrams modeling the state of emission of field electrons of the field electron emitting device of the present invention and the conventional field electron emitting device. 4 (a) to 4 (f) are views for explaining a method of manufacturing the field emission device of the present invention. FIG. 5 is a cross-sectional view of a conventional field emission device. 11 ... Silicon substrate 12 ... Insulating layer 13 ... Gate electrode 14 ... Plumb protrusion 15 ... Protrusion tip 16 ... Plumb electrode section 17 ... Electrode opening 18 ... Plumb shaft 21 ... Silicon substrate 22 ... insulating layer 23 ... gate electrode 24 ... cone-shaped protrusion 31 ... silicon substrate 32 ... insulating layer 33 ... gate electrode 34 ... cone-shaped protrusion 35 ... anode 36 ... locus of emitted electrons 41 ... Silicon substrate 42 ... Insulating layer 43 ... Gate electrode 44 ... Plumb protrusion 45 ... Protrusion tip 46 ... Plumb electrode section 47 ... Electrode opening 49 ... Photoresist thin film 51 ... Silicon substrate 52 ... Insulating layer 53 ... Gate electrode 54 ... Conical protrusion
Claims (1)
れた錘状突起と、前記平面基板の表面に形成された絶縁
層であって前記錘状突起の近傍で開口された絶縁層と、
前記絶縁層の表面に形成されたゲート電極であって前記
錘状突起の近傍で開口されたゲート電極と、を有する電
界電子放出素子に於て、前記錘状突起の突起先端部が前
記ゲート電極の開口部周辺部で概略規定される仮想平面
から上に突き出た構造を有することを特徴とする電界電
子放出素子A flat substrate, a weight-shaped protrusion formed on the surface of the flat substrate, and an insulating layer formed on the surface of the flat substrate, the insulating layer being opened near the weight-shaped protrusion. ,
A gate electrode formed on the surface of the insulating layer and having a gate electrode opened in the vicinity of the weight-shaped protrusion, wherein the tip of the weight-shaped protrusion is the gate electrode. Field emission device having a structure protruding upward from a virtual plane roughly defined by a periphery of an opening of the device
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|---|---|---|---|
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25477590A JP2946706B2 (en) | 1990-09-25 | 1990-09-25 | Field emission device |
Publications (2)
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| JPH04133241A JPH04133241A (en) | 1992-05-07 |
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ID=17269713
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Families Citing this family (3)
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- 1990-09-25 JP JP25477590A patent/JP2946706B2/en not_active Expired - Lifetime
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