JP2943632B2 - Image display control device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】この発明は、表示データを記憶す
るメモリを用いた画像表示制御装置に係り、特に自由な
表示面構成を可能とする画像表示制御装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image display control device using a memory for storing display data, and more particularly to an image display control device capable of freely configuring a display surface.

【０００２】[0002]

【従来の技術】画像表示装置では一般に、ビデオメモリ
とかフレームメモリと呼ばれる表示データを記憶するメ
モリを、表示期間中に随時読み出すことが必要になる。
ビデオゲーム等の用途に用いられる装置の場合には、こ
の読み出し動作と同時にメモリのデータを書き換える作
業も頻繁に実施することが必要になる。この様な画像メ
モリには従来より、ＤＲＡＭが用いられている。2. Description of the Related Art Generally, in an image display device, a memory for storing display data called a video memory or a frame memory must be read out at any time during a display period.
In the case of an apparatus used for a video game or the like, it is necessary to frequently rewrite the data in the memory simultaneously with the reading operation. Conventionally, a DRAM has been used for such an image memory.

【０００３】しかし通常のＤＲＡＭは、アクセス時間が
１ドット分の表示を行う時間よりも長い。そこで表示期
間中に高速のメモリアクセスを行うために、メモリか
らの表示データ読み出しを数ドット分同時に実行し、そ
の読み出されたデータを表示スキャンに合わせてＲＧＢ
データに変換し、残りの時間を書換等のアクセスに使用
する方法、デュアルポートＤＲＡＭを使用して、デー
タ読み出しと書換を同時に行う方法、等が用いられてい
る。[0005] However, in a normal DRAM, the access time is longer than the time for displaying one dot. Therefore, in order to perform high-speed memory access during the display period, display data reading from the memory is performed simultaneously for several dots, and the read data is converted into RGB in accordance with the display scan.
A method of converting data into data and using the remaining time for access such as rewriting, a method of simultaneously performing data reading and rewriting using a dual-port DRAM, and the like are used.

【０００４】この様な方法により、ようやく、８ドット
の表示期間中に６４ビット程度のデータ読み出しが可能
となる。しかしこの数字は、例えば、２５６色（１ドッ
トで８ビットのデータが必要）を同時表示する場合１面
分のデータでしかなく、１６色（１ドットで４ビットの
データが必要）では２面分のデータでしかない。この様
な状況では、表示モード（２５６色同時表示面を１面表
示するモード、１６色同時表示面を２面重ね合わせて表
示するモード等）は少ない。従って、メモリの１アドレ
スをアクセスするに必要な最小単位時間（以下、メモリ
アクセススロットという）をどのように使用するかは、
表示モードの設定に従ってハード的に固定された回路が
用いられていた。With such a method, data of about 64 bits can be finally read out during the display period of 8 dots. However, this number is, for example, only data for one screen when simultaneously displaying 256 colors (8 dots of data are required for one dot), and two figures for 16 colors (4 bits of data are required for 1 dot). Only minute data. In such a situation, there are few display modes (such as a mode in which a single 256-color simultaneous display surface is displayed and a mode in which two-color 16-color simultaneous display surfaces are superimposed and displayed). Therefore, how to use the minimum unit time required for accessing one address of the memory (hereinafter, referred to as a memory access slot) is as follows.
A circuit fixed in hardware according to the setting of the display mode has been used.

【０００５】一方、ビデオゲーム等の画像表示装置で
は、より多くの表示面を重ね合わせたり、同時表示色数
をより多くしたいという要求が強い。表示面を重ね合わ
せる場合、複数面分のメモリのデータを処理した後、ド
ット毎に優先順位を判断して表示する面を決定するとい
うことが行われる。従ってビデオゲーム等の画像表示装
置では、画像メモリに対してより多くのビット数をアク
セスできるようにする必要性が高い。On the other hand, in an image display device for a video game or the like, there is a strong demand for overlapping more display surfaces and increasing the number of simultaneous display colors. When the display surfaces are superimposed, after processing the data of the memory for a plurality of surfaces, the priority is determined for each dot to determine the surface to be displayed. Therefore, in an image display device for a video game or the like, it is highly necessary to access a larger number of bits to the image memory.

【０００６】この様な要求に応え得るＤＲＡＭとして、
高速アクセスを可能としたシンクロナスＤＲＡＭ（以
下、ＳＤＲＡＭという）が注目される。ＳＤＲＡＭは、
バンク分割モードでは、二つのメモリ領域（バンク０と
バンク１）を持ち、バンク０とバンク１をクロック制御
により交互にアクセスして、バンク０のデータ読み出し
を行っている間にバンク１のアドレスの取り込みを行う
ことが可能となっている。ＳＤＲＡＭを使用すれば、例
えばデータ幅１６ビットのもので、８ドットを表示する
時間内に５１２ビットのデータをアクセスする事が可能
になる。As a DRAM that can meet such a demand,
Attention has been paid to a synchronous DRAM (hereinafter, referred to as an SDRAM) that enables high-speed access. SDRAM is
In the bank division mode, two memory areas (bank 0 and bank 1) are provided, and bank 0 and bank 1 are alternately accessed by clock control, and the address of bank 1 is read while bank 0 data is being read. It is possible to take in. If an SDRAM is used, for example, a data width of 16 bits can be used to access 512 bits of data within a time period of displaying 8 dots.

【０００７】[0007]

【発明が解決しようとする課題】高速アクセス可能なＳ
ＤＲＡＭを画像メモリとして用いた場合、例えば自然画
表示が可能な１ドット当たり２４ビットデータを必要と
する表示面でも、２面分のデータのアクセスができる。
テキスト表示等で使用される４ビット／１ドット（１６
色表示）では１６面分のデータがアクセスできる。また
表示色数では、２４ビット／ドット，１６ビット／ドッ
ト，８ビット／ドット，４ビット／ドット等のモードが
考えられ、これらを組み合わせた複数面の重ね合わせ表
示モードや、更に表示データの持ち方によってキャラク
タ・モードとするか、ビットマップ・モードとするかと
いった 多数のモードが選択できる。SUMMARY OF THE INVENTION S that can be accessed at high speed
When a DRAM is used as an image memory, for example, even on a display surface that requires 24-bit data per dot, which can display a natural image, data for two surfaces can be accessed.
4 bits / 1 dot (16
In (color display), data for 16 surfaces can be accessed. As the number of display colors, modes such as 24 bits / dot, 16 bits / dot, 8 bits / dot, and 4 bits / dot are conceivable. Depending on the user, many modes such as character mode and bitmap mode can be selected.

【０００８】しかしこの様な多数の表示モードを実現す
る場合、従来のようにメモリアクセススロットの制御を
表示モード設定に従ってハード的に固定した回路を用い
ると、次のような不都合が生じる。第１に、最も多く使
用される表示モードをピックアップして回路を構成しな
ければならない。第２に、キャラクタ・モードとして、
パターンネームアドレスやキャラクタアドレスを各面の
表示色数によって生成する方式を変更したり、各面毎に
異なる属性データを選択するような場合、そのための制
御回路がパターンネームアドレス生成手段やキャラクタ
データアドレス生成手段にそれぞれ必要となり、回路規
模が増大する。However, when such a large number of display modes are realized, if a circuit in which the control of the memory access slot is fixed in hardware according to the display mode setting as in the prior art is used, the following inconvenience occurs. First, the circuit must be configured by picking up the display mode most frequently used. Second, as character mode,
When changing the method of generating the pattern name address or the character address based on the number of display colors of each surface, or selecting different attribute data for each surface, the control circuit therefor is provided by a pattern name address generating means or a character data address. This is required for each of the generating means, and the circuit scale increases.

【０００９】[0009]

【課題を解決するための手段】この発明に係る画像表示
制御装置は、内部を少なくとも２個のバンクに分割して
各バンクを交互にアクセス可能としたバンク分割モード
とランダムアクセスモードとの切り替えを可能としたシ
ンクロナスＤＲＡＭからなる、表示データを記憶するメ
モリと、表示スキャンの位置制御を行うカウンタを基に
表示空間上の座標を生成する表示座標生成手段と、この
表示座標生成手段により得られた座標を基に前記メモリ
に記憶されたデータのアドレスを生成するアドレス生成
手段と、このアドレス生成手段により生成されたアドレ
スに従って前記メモリをアクセスするメモリ・インター
フェース手段と、前記メモリの１アドレスをアクセスす
るに必要な最小時間単位のメモリアクセススロット毎に
表示モードを設定するモード設定用レジスタと、このモ
ード設定用レジスタの設定値を選択するスロット選択手
段と、このスロット選択手段で選択された設定値をデコ
ードして前記アドレス生成手段及びメモリ・インターフ
ェース手段に対して表示モードに応じて制御信号を生成
するデコード手段と、このデコード手段により得られる
制御信号を前記アドレス生成手段のアドレス生成に必要
な時間だけ遅延させて前記メモリ・インターフェース手
段に供給する遅延手段と、前記モード設定用レジスタの
出力を監視してバンク分割モードでのデータ読み出し動
作中に前記２個のバンクが共にアクセスされないアクセ
ススロットが連続したことを検出してランダムアクセス
モードでの割り込み許可信号を出力する割り込み制御手
段とを備えたことを特徴としている。An image display control device according to the present invention switches between a bank split mode and a random access mode in which the inside is divided into at least two banks and each bank can be accessed alternately. A memory for storing display data, comprising a synchronous DRAM which is enabled, display coordinate generating means for generating coordinates in a display space based on a counter for controlling the position of display scan, and display coordinate generating means. Address generating means for generating an address of the data stored in the memory based on the coordinates, memory interface means for accessing the memory according to the address generated by the address generating means, and accessing one address of the memory. Display mode is set for each memory access slot in the minimum time unit required for A mode setting register, a slot selecting means for selecting a set value of the mode setting register, and a setting value selected by the slot selecting means, decoded and displayed on the address generating means and the memory interface means. Decoding means for generating a control signal according to a mode; delay means for delaying a control signal obtained by the decoding means by a time required for address generation by the address generation means and supplying the control signal to the memory interface means; The output of the mode setting register is monitored, and during the data read operation in the bank division mode, it is detected that the access slots in which the two banks are not accessed together are continuous, and an interrupt enable signal in the random access mode is output. And interrupt control means.

【００１０】[0010]

【課題を解決するための手段】この発明に係る画像表示
制御装置は、表示データを記憶するメモリと、表示スキ
ャンの位置制御を行うカウンタを基に表示空間上の座標
を生成する表示座標生成手段と、この表示座標生成手段
により得られた座標を基に前記メモリに記憶されたデー
タのアドレスを生成するアドレス生成手段と、このアド
レス生成手段により生成されたアドレスに従って前記メ
モリをアクセスするメモリ・インターフェース手段と、
前記メモリの１アドレスをアクセスするに必要な最小時
間単位のメモリアクセススロット毎に表示モードを設定
するモード設定用レジスタと、このモード設定用レジス
タの設定値を選択するスロット選択手段と、このスロッ
ト選択手段で選択された設定値をデコードして前記アド
レス生成手段及びメモリ・インターフェース手段に対し
て表示モードに応じた制御信号を生成するデコード手段
と、このデコード手段により得られる制御信号を前記ア
ドレス生成手段のアドレス生成に必要な時間だけ遅延さ
せて前記メモリ・インターフェース手段に供給する遅延
手段とを備えたことを特徴としている。An image display control device according to the present invention has a memory for storing display data and a display coordinate generating means for generating coordinates in a display space based on a counter for controlling the position of a display scan. Address generation means for generating an address of data stored in the memory based on the coordinates obtained by the display coordinate generation means, and a memory interface for accessing the memory according to the address generated by the address generation means Means,
A mode setting register for setting a display mode for each memory access slot in a minimum time unit required to access one address of the memory, slot selecting means for selecting a set value of the mode setting register, Decoding means for decoding a setting value selected by the means to generate a control signal corresponding to a display mode to the address generating means and the memory interface means; and transmitting the control signal obtained by the decoding means to the address generating means. And a delay means for delaying the time required for generating the address and supplying the delayed data to the memory interface means.

【００１１】この発明において好ましくは、前記メモリ
は、キャラクタデータが記憶されたテーブルと、表示面
上の位置とキャラクタデータの対応関係を示す各キャラ
クタデータ固有のパターンネームデータが記憶されたテ
ーブルを有し、前記アドレス生成手段は、前記メモリに
記憶されたキャラクタデータのアドレスを生成するキャ
ラクタデータアドレス生成手段と、前記メモリに記憶さ
れたパターンネームデータのアドレスを生成するパター
ンネームアドレス生成手段とを有し、且つ前記遅延手段
は、前記デコード手段によりデコードされた制御信号
を、前記キャラクタデータアドレス生成手段、パターン
ネームアドレス生成手段及びメモリ・インターフェース
手段に対してそれぞれ必要な時間遅延させて与えるため
の遅延回路を有することを特徴とする。Preferably, in the present invention, the memory has a table in which character data is stored and a table in which pattern name data unique to each character data indicating a correspondence between a position on the display surface and the character data is stored. The address generation means includes character data address generation means for generating an address of the character data stored in the memory, and pattern name address generation means for generating an address of the pattern name data stored in the memory. And the delay unit delays the control signal decoded by the decoding unit to the character data address generation unit, the pattern name address generation unit, and the memory interface unit by a required time, respectively. Having a circuit And wherein the door.

【００１２】[0012]

【作用】この発明によると、メモリアクセスの制御が表
示モードによって固定ではなく、モード設定用レジスタ
によってメモリアクセススロット毎に表示モードを設定
できるようにしている。即ち、メモリアクセススロット
毎に、パターンネームのアクセスを実行するか、キャラ
クタデータのアクセスを実行するか、あるいはビットマ
ップデータのアクセスを実行するか、更にはＣＰＵから
のランダムアクセスを実行するか、といった表示モード
を任意に設定して、自由に表示面を構成することができ
る。また、キャラクタ・モードとして、パターンネーム
アドレスやキャラクタアドレスを各面の表示色数によっ
て生成する方式を変更したり、各面毎に異なる属性デー
タ（オフセット値や、キャラクタ毎に異なっ効果を出す
処理を制御するデータ等）を選択する場合にも、それぞ
れに異なったアドレス生成回路を必要とせず、アドレス
生成の回路が簡単になる。According to the present invention, the control of memory access is not fixed depending on the display mode, but the display mode can be set for each memory access slot by the mode setting register. That is, for each memory access slot, whether to execute a pattern name access, a character data access, a bitmap data access, or a random access from the CPU. By freely setting the display mode, the display surface can be freely configured. In the character mode, a method of generating a pattern name address or a character address based on the number of display colors of each surface may be changed, or attribute data (an offset value or a process that produces a different effect for each character) may be different for each surface. When selecting data to be controlled, etc.), a different address generation circuit is not required for each, and the address generation circuit is simplified.

【００１３】[0013]

【実施例】以下、図面を参照して、この発明の実施例を
説明する。図１は、この発明の一実施例に係る画像表示
制御装置の構成を示す。表示データを記憶するＳＤＲＡ
Ｍ１は、バンク分割モードで二つの内部バンク０，１を
持つものであり、図１ではその内の一つのバンク０に付
いてアクセス制御回路部のブロック構成を示している。
もう一つのバンク１についても、時分割の処理をする等
により一部共有できるが同様の制御回路が設けられる。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows a configuration of an image display control device according to one embodiment of the present invention. SDRA for storing display data
M1 has two internal banks 0 and 1 in the bank division mode. FIG. 1 shows a block configuration of the access control circuit unit for one of the banks 0.
The other bank 1 can be partially shared by performing time division processing or the like, but a similar control circuit is provided.

【００１４】図２は、ＳＤＲＡＭ１のバンク分割モード
での等価回路構成である。図示のように、メモリアドレ
スのＭＳＢが０の領域１１ａ（バンク０）と、メモリア
ドレスのＭＳＢが１の領域１１ｂ（バンク１）とを有
し、ロウアドレスデコーダ１２及びカラムアドレスデコ
ーダ１３によってバンク０，１を交互にアクセスでき、
プリチャージ動作が個別にされるようになっている。読
み出しデータはカラムセレクタ１４により選択され、デ
ータラッチ１５に取り込まれた後、外部に出力される。FIG. 2 shows an equivalent circuit configuration of the SDRAM 1 in the bank division mode. As shown in the figure, the memory address has an area 11a (bank 0) having an MSB of 0 and an area 11b having an MSB of 1 (bank 1). , 1 can be accessed alternately,
The precharge operation is individually performed. The read data is selected by the column selector 14, taken into the data latch 15, and output to the outside.

【００１５】図３は、このＳＤＲＡＭ１の読み出しアク
セスタイミング例である。クロックＣＫに従って、バン
ク０のロウアドレスＲ０，カラムアドレスＣ０と、バン
ク１のロウアドレスＲ１，カラムアドレスＣ１とが交互
に取り込まれる。バンク０のデータＤ００，Ｄ０１は、
バンク１のロウアドレスＲ１，カラムアドレスＣ１が入
力されるクロックタイミングで出力される。Ｄ０１はＤ
００に続くアドレスのデータであり、一つのアドレス入
力で２ワードのデータが出力できることを意味してい
る。ただし、１ワードのデータのみ必要の場合は、Ｄ０
１は不要である。各バンクのプリチャージは、最終デー
タ即ち、２ワード出力のときはデータＤ０１の出力タイ
ミングで自動的に実行される。バンク１のデータＤ１０
の出力とプリチャージも同様である。データは１６ビッ
ト幅であり、ここでは１アドレス（ロウアドレスとカラ
ムアドレス）を出力し、これにより１６ビットのデータ
を２ワード分読み出す時間がアクセスの単位時間とな
る。即ち、図３に示すクロックＣＫの４周期分のＴ０，
Ｔ１，…がそれぞれ１ドット（８ビット）の表示に要す
る時間（約１４０ｎＳ）を示す表示サイクルであり、且
つＳＤＲＡＭ１のアクセススロットとなる。FIG. 3 shows an example of a read access timing of the SDRAM 1. The row address R0 and the column address C0 of the bank 0 and the row address R1 and the column address C1 of the bank 1 are alternately taken in according to the clock CK. The data D00 and D01 of the bank 0 are
It is output at the clock timing when the row address R1 and the column address C1 of the bank 1 are input. D01 is D
This is data at an address following 00, which means that two words of data can be output with one address input. However, if only one word of data is required, D0
1 is unnecessary. The precharge of each bank is automatically executed at the output timing of the data D01 in the case of the last data, that is, the output of two words. Data D10 of bank 1
The same applies to output and precharge. The data has a 16-bit width. Here, one address (row address and column address) is output, and the time required to read two words of 16-bit data is the access unit time. That is, T0 for four periods of the clock CK shown in FIG.
T1,... Represent display times (approximately 140 ns) required for displaying one dot (8 bits), and serve as access slots of the SDRAM 1.

【００１６】このようなＳＤＲＡＭ１の表示データのア
クセス制御を行うために、表示スキャンの水平位置、垂
直位置をカウントするカウンタ２ａと、そのカウント値
に基づいて表示空間上の座標を生成する座標計算手段２
ｂとからなる表示座標生成手段２が設けられている。例
えば、表示面が図４（ａ）に示すように、４０×２０セ
ル（１セル＝８×８ドット）で構成される場合に、表示
座標生成手段２からは順次表示位置（０，０），（１，
０），…のセル座標値が出力される。In order to control the access to the display data of the SDRAM 1, a counter 2a for counting the horizontal position and the vertical position of the display scan, and a coordinate calculating means for generating coordinates in the display space based on the count value. 2
b is provided. For example, as shown in FIG. 4A, when the display surface is composed of 40 × 20 cells (1 cell = 8 × 8 dots), the display coordinates generation means 2 sequentially displays the display positions (0, 0). , (1,
0),... Are output.

【００１７】図１のＳＤＲＡＭ１には、キャラクタ・モ
ードの表示データの他、ビットマップ・モードの表示デ
ータも記憶されるが、図４はキャラクタ・モードの表示
例を示している。即ちＳＤＲＡＭ１には、図４（ｂ）に
示すように、それぞれ８×８ビットで構成されるキャラ
クタデータのテーブルと、これを表示面にあわせて選択
するためのパターンネームデータのテーブルとが記憶さ
れる。そして表示座標生成手段２により得られた座標を
基に、ＳＤＲＡＭ１に記憶されたデータのアドレスを生
成するアドレス生成手段として、パターンネームアドレ
ス生成手段３及びキャラクタデータアドレス生成手段４
が設けられている。例えば、表示面を８×８ドット、あ
るいは１６×１６ドットのキャラクタデータの最小単位
と等しい小さな領域（セル）に分け、各セルにどのキャ
ラクタパターンを表示するかを、そのキャラクタデータ
固有のパターンネームでセル毎に設定することになる。
パターンネームは、キャラクタデータがストアされてい
るメモリの実際のアドレスを使用した番号で与えられる
ことが多い。The SDRAM 1 in FIG. 1 stores display data in a bitmap mode in addition to display data in a character mode. FIG. 4 shows a display example in a character mode. That is, as shown in FIG. 4B, the SDRAM 1 stores a table of character data composed of 8 × 8 bits and a table of pattern name data for selecting the character data according to the display surface. You. The pattern name address generating means 3 and the character data address generating means 4 serve as address generating means for generating an address of data stored in the SDRAM 1 based on the coordinates obtained by the display coordinate generating means 2.
Is provided. For example, the display surface is divided into small areas (cells) equal to the minimum unit of 8 × 8 dot or 16 × 16 dot character data, and the character pattern to be displayed in each cell is designated by a unique pattern name of the character data. Is set for each cell.
The pattern name is often given by a number using the actual address of the memory where the character data is stored.

【００１８】表示座標生成手段２からの出力に基づいて
パターンネームアドレス生成手段３によりパターンネー
ムアドレスが生成されると、これによりメモリ・インタ
ーフェース手段５を介してＳＤＲＡＭ１がアクセスされ
て、パターンネームデータが読み出される。読み出され
たデータは一旦バッファに保持される。そして、このパ
ターンネームデータに基づいて更にキャラクタデータア
ドレス生成手段４によりキャラクタデータのアドレスが
生成されて、これによりインターフェース手段５を介し
てＳＤＲＡＭ１がアクセスされる。パターンネームアド
レス生成手段３及びキャラクタデータアドレス生成手段
４の詳細は後述する。When the pattern name address is generated by the pattern name address generating means 3 based on the output from the display coordinate generating means 2, the SDRAM 1 is accessed via the memory interface means 5 to store the pattern name data. Is read. The read data is temporarily held in the buffer. Then, based on the pattern name data, the character data address is generated by the character data address generating means 4, and the SDRAM 1 is accessed via the interface means 5. Details of the pattern name address generating means 3 and the character data address generating means 4 will be described later.

【００１９】ＳＤＲＡＭ１から読み出されたキャラクタ
データは、インターフェース手段５を介してドットデー
タコントロール手段６に送られる。ここでは各画面毎に
一旦キャラクタデータを保持し、表示スキャンに従って
ドット毎にＲＧＢ信号に変換されて、これが表示装置に
送られる。なおここで、各画面の優先順位に従って、実
際に表示されるドットデータが決定される。優先順位の
付け方は色々あるが、例えばパターンネームに優先番号
が付加され、その値の大きい順に表示し、優先順位の高
い面のドットデータが決められた透明コードの場合には
次に優先順位の高い面のドットデータが表示される、と
いった処理がなされる。The character data read from the SDRAM 1 is sent to the dot data control means 6 via the interface means 5. Here, character data is temporarily held for each screen, converted into RGB signals for each dot in accordance with a display scan, and sent to a display device. Here, dot data to be actually displayed is determined according to the priority order of each screen. There are various ways of assigning priorities.For example, a priority number is added to the pattern name and displayed in descending order of the value.If the dot code on the surface with the highest priority is a transparent code, the next priority is assigned. Processing such as display of dot data on a high surface is performed.

【００２０】ＳＤＲＡＭ１のメモリアクセススロット毎
に表示モード即ち、アクセスモードを設定すべく、パタ
ーンネームアドレス生成手段３及びキャラクタデータア
ドレス生成手段４を制御するために、この実施例では、
１６個のモード設定用レジスタ７が設けられている。即
ち、８ドット単位で表示モードを設定するために、８ド
ット×２バンク＝１６個のレジスタ７が用意される。こ
のレジスタ７に、アクセス内容に応じてメモリアクセス
スロット単位で所定のコードが設定される。図５は、レ
ジスタ７のコード設定例である。In order to control the pattern name address generating means 3 and the character data address generating means 4 to set a display mode, that is, an access mode for each memory access slot of the SDRAM 1, in this embodiment,
Sixteen mode setting registers 7 are provided. That is, in order to set the display mode in units of 8 dots, 16 registers 7 of 8 dots × 2 banks are prepared. A predetermined code is set in the register 7 for each memory access slot in accordance with the access content. FIG. 5 is a code setting example of the register 7.

【００２１】上述のようにモード設定レジスタ７に設定
されたコードを選択するために、スロット選択手段８が
設けられている。スロット選択手段８は、８ドット周期
をカウントする３ビットカウンタ８ａと、そのカウント
値に従ってレジスタ７の設定コードを選択するセレクタ
８ｂとから構成される。The slot selecting means 8 is provided for selecting the code set in the mode setting register 7 as described above. The slot selecting means 8 comprises a 3-bit counter 8a for counting the period of 8 dots, and a selector 8b for selecting a setting code of the register 7 according to the count value.

【００２２】スロット選択手段８から出力されたコード
は、デコーダ９により、実際にパターンネームアドレス
生成手段３やキャラクタデータアドレス生成手段４を制
御する信号にデコードされる。デコーダ９の出力は、遅
延手段１０により必要な処理に応じて遅延される。即ち
デコードされた制御コードは、遅延回路１０ａによりパ
ターンネーム生成に必要な時間τ１だけ遅らせてインタ
ーフェース手段５に送られて、パターンネームアドレス
生成手段３の出力によりＳＤＲＡＭ１に対してパターン
ネームアドレスへの実行が指示される。また遅延回路１
０ｂによりメモリアクセスに要する時間τ２だけ遅らせ
た制御コードがキャラクタデータアドレス生成手段４に
送られて、キャラクタデータアドレスの生成が制御され
る。更に、キャラクタデータアドレスの生成に要する時
間τ３だけ遅延回路１０ｃにより遅らせた制御コードが
インターフェース手段５に送られて、キャラクタデータ
アドレスへのアクセス実行が指示される。The code output from the slot selecting means 8 is actually decoded by the decoder 9 into a signal for controlling the pattern name address generating means 3 and the character data address generating means 4. The output of the decoder 9 is delayed by the delay means 10 according to necessary processing. That is, the decoded control code is sent to the interface means 5 after being delayed by the time τ1 required for generating the pattern name by the delay circuit 10a, and the output of the pattern name address generating means 3 causes the SDRAM 1 to execute the pattern name address. Is indicated. Delay circuit 1
By 0b, a control code delayed by the time τ2 required for memory access is sent to the character data address generation means 4 to control generation of the character data address. Further, the control code delayed by the delay circuit 10c by the time τ3 required for generating the character data address is sent to the interface means 5 to instruct execution of access to the character data address.

【００２３】なお図１では、遅延手段１０の前にデコー
ダ９を設けているが、このデコーダ９を省いて、代わり
にパターンネームアドレス生成手段３及びキャラクタデ
ータアドレス生成手段４の内部にデコーダを内蔵させる
という構成としても良い。In FIG. 1, the decoder 9 is provided before the delay means 10, but this decoder 9 is omitted, and a decoder is built in the pattern name address generating means 3 and the character data address generating means 4 instead. It is good also as composition which makes it do.

【００２４】パターンネームアドレス生成手段３では、
表示座標生成手段２から出力されたＸＹ座標値を基に、
パターンネームアドレスを生成する。このとき遅延手段
１０から送られたスロット制御コードに従って、各面毎
に設定されたパターンネームアドレスの属性データ（例
えばオフセット値等）を選択する。例えば、図５に示す
ように、コード０が送られた場合には、第１面の属性デ
ータとＸＹ座標値に基づいてパターンネームアドレスを
生成する。In the pattern name address generating means 3,
Based on the XY coordinate values output from the display coordinate generating means 2,
Generate a pattern name address. At this time, attribute data (for example, an offset value, etc.) of the pattern name address set for each surface is selected according to the slot control code sent from the delay unit 10. For example, as shown in FIG. 5, when code 0 is sent, a pattern name address is generated based on the attribute data of the first surface and the XY coordinate values.

【００２５】キャラクタデータアドレス生成手段４で
は、ＳＤＲＡＭ１のパターンネームデータのテーブルか
ら読み出されてバッファに保持されているパターンネー
ムと、表示座標生成手段２から出力されたＸＹ座標値を
基に、キャラクタデータアドレスを生成する。バッファ
に保持されたパターンネームは、遅延手段１０から送出
された制御コードがキャラクタデータへのアクセスを指
示するものである場合に、その表示面に従って選択され
る。例えば図５に示すコード４が送られた場合には、第
１面のＸＹ座標にパターンネームを付加してキャラクタ
データアドレスが生成されることになる。The character data address generation means 4 uses a character name based on the pattern name read from the pattern name data table of the SDRAM 1 and held in the buffer and the XY coordinate values output from the display coordinate generation means 2. Generate a data address. The pattern name held in the buffer is selected according to the display surface when the control code sent from the delay unit 10 indicates access to character data. For example, when the code 4 shown in FIG. 5 is sent, a character data address is generated by adding a pattern name to the XY coordinates of the first surface.

【００２６】インターフェース手段５は、遅延手段１０
から送られたスロット制御コードがパターンネームアド
レスへのアクセスを指示しているときには、パターンネ
ームアドレス生成手段３から出力されたパターンネーム
アドレスを選択し、ＳＤＲＡＭ１へのアクセスタイミン
グに従って、メモリアドレス、ＲＡＳやＣＡＳ等のメモ
リコマンド信号を送出する。またその結果ＳＤＲＡＭ１
から出力されたデータを受取り、パターンネームをキャ
ラクタデータアドレス生成手段４に向けて出力する。The interface means 5 includes a delay means 10
When the slot control code sent from the controller instructs access to the pattern name address, the pattern name address output from the pattern name address generation means 3 is selected, and the memory address, RAS, A memory command signal such as CAS is transmitted. As a result, SDRAM1
And outputs the pattern name to the character data address generating means 4.

【００２７】またインターフェース手段５は、遅延手段
１０から送られたスロット制御コードがキャラクタデー
タアドレスへのアクセスを指示しているときには、キャ
ラクタデータアドレス生成手段４から出力されたキャラ
クタデータアドレスを選択し、ＳＤＲＡＭ１へのアクセ
スタイミングに従って、メモリアドレス、ＲＡＳやＣＡ
Ｓ等のメモリコマンド信号を送出する。その結果ＳＤＲ
ＡＭ１から出力されたデータを受取り、キャラクタデー
タをドットデータコントロール手段６に向けて出力す
る。When the slot control code sent from the delay means 10 indicates an access to a character data address, the interface means 5 selects the character data address output from the character data address generation means 4, The memory address, RAS or CA,
A memory command signal such as S is transmitted. As a result SDR
It receives the data output from AM 1 and outputs character data to dot data control means 6.

【００２８】図６は、この実施例により、図５のような
コード設定を用いたときのＳＤＲＡＭ１の読み出しアク
セスの例を示している。この設定例の場合、バンク０の
スロット選択手段８は、タイムスロットＴ０〜Ｔ７の間
に、０，Ｆ，Ｆ，Ｆ，４，４，４，４という順番でレジ
スタ７に設定されたコードを出力することになる。この
設定例によれば、第１面を１６ビット／ドットとして、
８ドット分の表示時間（Ｔ０〜Ｔ７）にバンク０につい
て、１回のパターンネーム読み出し（Ｔ０）と、（１６
ビット／ドット）・８ドット／３２ビット＝４回のキャ
ラクタデータ読み出し（Ｔ４〜Ｔ７）が実行される。FIG. 6 shows an example of the read access of the SDRAM 1 according to this embodiment when the code setting as shown in FIG. 5 is used. In the case of this setting example, the slot selecting means 8 of the bank 0 stores the codes set in the register 7 in the order of 0, F, F, F, 4, 4, 4, 4 during the time slots T0 to T7. Output. According to this setting example, the first surface is set to 16 bits / dot,
One reading of the pattern name (T0) for bank 0 during the display time (T0 to T7) for 8 dots, and (16)
(Bits / dot) .8 dots / 32 bits = 4 times of character data reading (T4 to T7) are executed.

【００２９】また第２面を８ビット／ドット、第３面及
び第４面を共に４ビット／ドットの表示色数として、表
示時間（Ｔ０〜Ｔ７）の間にバンク１について、第２面
は、１回のパターンネームの読み出し（Ｔ０）と、（８
ビット／ドット）・８ドット／３２ビット＝２回のキャ
ラクタデータ読み出し（Ｔ１，Ｔ２）が実行され、第３
面及び第４面は、１回のパターンネーム読み出し（Ｔ
４，Ｔ６）と、（４ビット／ドット）・８ドット／３２
ビット＝１回のキャラクタデータ読み出し（Ｔ５，Ｔ
７）が実行される。Also, the number of display colors is 8 bits / dot for the second surface, and 4 bits / dot for both the third and fourth surfaces. For the bank 1 during the display time (T0 to T7), the second surface is One pattern name reading (T0) and (8
(Bits / dot) .8 dots / 32 bits = two times of character data reading (T1, T2) are executed.
The surface and the fourth surface are read out once (T
4, T6), (4 bits / dot), 8 dots / 32
Bit = 1 character data read (T5, T
7) is executed.

【００３０】上記実施例では、キャラクタ・モードの表
示データについて説明したが、ビットマップ・モードの
表示データに対しては、図１に示すパターンネームアド
レス生成手段３は使用せず、キャラクタデータアドレス
生成手段４に代わってビットマップデータアドレス生成
手段が用意される。In the above embodiment, the display data in the character mode has been described. However, the display data in the bitmap mode is not generated by the pattern name address generating means 3 shown in FIG. A bitmap data address generating means is provided in place of the means 4.

【００３１】次に、以上に説明したバンク分割モードで
表示データをアクセスしている間に、ＣＰＵ等からＳＤ
ＲＡＭ１に対して画面書換等のためにランダムアクセス
を割り込ませる実施例を、図７により説明する。ＳＤＲ
ＡＭ１は、バンク分割モードの他、通常のＤＲＡＭと同
様のランダムアクセスモードも可能である。例えば、表
示期間と非表示期間とを時間的に完全に分離して、非表
示期間にランダムアクセスを実行することは容易であ
る。しかし、この様な制御方式とすると、ＣＰＵからの
要求に対して応えられるスロットが少なくなり、ＣＰＵ
からの要求が頻繁にある場合に処理速度が遅くなる。Next, while the display data is being accessed in the bank split mode described above, the CPU
An embodiment in which random access is interrupted for screen rewriting or the like in the RAM 1 will be described with reference to FIG. SDR
The AM1 can perform not only a bank split mode but also a random access mode similar to a normal DRAM. For example, it is easy to completely separate the display period and the non-display period in time, and to execute random access during the non-display period. However, with such a control method, the number of slots that can respond to requests from the CPU decreases, and the CPU
Processing speed slows down when there are frequent requests from

【００３２】図７は、先の実施例で説明したバンク分割
モードでの表示動作期間内に、空きスロットを見つけて
ＣＰＵに対してアクセス許可信号を出力する部分の回路
構成を示している。具体的には、バンク０，１同時に連
続して２スロット分の空きがあった場合に、アクセス許
可信号を出力するようにする。モード設定用レジスタ７
1 ，７2 、スロット選択手段８のセレクタ８b1，８b2、
デコーダ９1 ，９2 は、図１では省略したバンク１用の
部分を含めて、図１での構成を具体的に示している。FIG. 7 shows a circuit configuration of a portion for finding an empty slot and outputting an access permission signal to the CPU during the display operation period in the bank division mode described in the above embodiment. Specifically, an access permission signal is output when two slots are continuously available at the same time in banks 0 and 1. Mode setting register 7
1, 72, selectors 8b1, 8b2 of the slot selecting means 8,
The decoders 91 and 92 specifically show the configuration shown in FIG. 1 including a part for bank 1 which is omitted in FIG.

【００３３】二つのデコーダ９1 ，９2 の出力は、それ
ぞれＮＯＲゲートＧ１，Ｇ２に入力されて、これにより
それぞれバンク０，１に対してアクセスをしないという
制御コードが出されたことを判定する。これらのＮＯＲ
ゲートＧ１，Ｇ２の出力は、ＡＮＤゲートＧ３でその積
が取られる。更にＡＮＤゲートＧ３の出力は、ＡＮＤゲ
ートＧ４の一つの入力端子に入力され、１スロット分の
遅延を行う遅延素子Ｄを介してもう一つの入力端子に入
力される。これらのゲートＧ１〜Ｇ４及び遅延素子Ｄに
より割り込み制御回路２０が構成される。そしてＡＮＤ
ゲートＧ４の出力が、アクセス許可信号としてＣＰＵに
送られる。The outputs of the two decoders 91 and 92 are input to NOR gates G1 and G2, respectively, thereby judging that a control code for not accessing the banks 0 and 1 has been issued. These NOR
Outputs of the gates G1 and G2 are multiplied by an AND gate G3. Further, the output of the AND gate G3 is input to one input terminal of the AND gate G4, and is input to another input terminal via a delay element D that delays one slot. The gates G1 to G4 and the delay element D constitute an interrupt control circuit 20. And AND
The output of the gate G4 is sent to the CPU as an access permission signal.

【００３４】例えば、レジスタ７により設定されるアク
セススロットの制御コードとアクセス内容の関係が図８
のようなものであったとする。図９は、このような制御
コードで表示モードが設定されて、バンク分割モードで
の動作中にアクセス許可信号が得られる様子を示してい
る。制御コード７（アクセスしない）でデコーダ９1，
９2 の出力がそれぞれ全て“０”となるスロットで、Ｎ
ＯＲゲートＧ１，Ｇ２の出力が“１”となる。ＡＮＤゲ
ートＧ３によりこれらの積が取られて、バンク０，１共
に空きであるスロットＴ４，Ｔ５，Ｔ７で“１”出力が
得られる。この“１”出力と、これを１スロット分遅延
させた信号との積により、ＡＮＤゲートＧ４の出力は、
スロットＴ５について“１”となる。For example, the relationship between the control code of the access slot set by the register 7 and the access content is shown in FIG.
Suppose it was something like FIG. 9 shows a state in which the display mode is set by such a control code and an access permission signal is obtained during operation in the bank split mode. Decoder 91, with control code 7 (no access)
92 is a slot in which the outputs of each of them are all "0".
The outputs of the OR gates G1 and G2 become "1". The product of these is taken by the AND gate G3, and "1" output is obtained in the slots T4, T5, and T7 where both the banks 0 and 1 are empty. By the product of this "1" output and a signal delayed by one slot, the output of the AND gate G4 becomes
It becomes "1" for slot T5.

【００３５】以上のように、バンク０，１の両方共に表
示アクセスに使用しない二つのスロットＴ４，Ｔ５が連
続しているときに、スロットＴ５でＣＰＵに対して割り
込みアクセスを許可するための許可信号が発生される。
これにより、図９に破線で示したように、スロットＴ５
においてアドレス及びデータを入力してＳＤＲＡＭ１に
データ書込みを行うことができる。こうしてこの実施例
によれば、バンク分割モードの表示期間中に使用しない
スロットをＣＰＵに開放する事ができる。従って、ＣＰ
Ｕ用のスロットが増し、画面書き換え等が頻繁に必要と
なる場合にも、システム全体として高速動作が可能にな
る。As described above, when the two slots T4 and T5 that are not used for display access in both the banks 0 and 1 are continuous, the permission signal for permitting the CPU to perform the interrupt access in the slot T5. Is generated.
As a result, as indicated by the broken line in FIG.
, Data can be written to the SDRAM 1 by inputting an address and data. Thus, according to this embodiment, slots not used during the display period in the bank split mode can be released to the CPU. Therefore, CP
Even when the number of U slots increases and screen rewriting or the like is frequently required, high-speed operation of the entire system becomes possible.

【００３６】[0036]

【発明の効果】以上述べたようにこの発明によれば、メ
モリアクセスの制御が表示モードによって固定ではな
く、モード設定用レジスタによってメモリアクセススロ
ット毎に表示モードを設定できるようにして、自由に表
示面を構成することができ、また、キャラクタ・モード
として、パターンネームアドレスやキャラクタアドレス
を各面の表示色数によって生成する方式を変更したり、
各面毎に異なる属性データを選択する場合にも、それぞ
れに異なったアドレス生成回路を必要とせず、アドレス
生成の回路を簡単化した画像表示制御装置が得られる。As described above, according to the present invention, the control of memory access is not fixed by the display mode, but the display mode can be set for each memory access slot by the mode setting register, so that the display can be freely performed. Surfaces can be configured, and as the character mode, the method of generating pattern name addresses and character addresses based on the number of display colors on each surface can be changed,
Even when different attribute data is selected for each surface, a different address generation circuit is not required for each plane, and an image display control device with a simplified address generation circuit can be obtained.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 この発明の一実施例に係る画像表示制御装置
の構成を示す。FIG. 1 shows a configuration of an image display control device according to an embodiment of the present invention.

【図２】 同実施例に用いるＳＤＲＡＭの構成を示す。FIG. 2 shows a configuration of an SDRAM used in the embodiment.

【図３】 同ＳＤＲＡＭのアクセスタイミングを示す。FIG. 3 shows an access timing of the SDRAM.

【図４】 同実施例の表示面とＳＤＲＡＭの記憶内容を
示す。FIG. 4 shows the display surface of the embodiment and the contents stored in the SDRAM.

【図５】 同実施例のレジスタによるコード設定例を示
す。FIG. 5 shows an example of code setting by a register of the embodiment.

【図６】 同実施例のＳＤＲＡＭのデータアクセスの例
を示す。FIG. 6 shows an example of data access of the SDRAM of the embodiment.

【図７】 他の実施例のアクセス許可信号発生回路の構
成を示す。FIG. 7 shows a configuration of an access permission signal generation circuit of another embodiment.

【図８】 同実施例のレジスタによる制御コード設定例
を示す。FIG. 8 shows an example of control code setting by the register of the embodiment.

【図９】 同実施例によるアクセス許可信号発生のタイ
ミング図である。FIG. 9 is a timing chart of generation of an access permission signal according to the embodiment.

【符号の説明】[Explanation of symbols]

１…ＳＤＲＡＭ、２…表示座標生成手段、２ａ…スキャ
ンカウンタ、２ｂ…座標計算手段、３…パターンネーム
アドレス生成手段、４…キャラクタデータアドレス生成
手段、５…メモリ・インターフェース手段、６…ドット
データコントロール手段、７…表示モード設定用レジス
タ、８…メモリアクセススロット選択手段、９…デコー
ダ、１０…遅延手段、Ｇ１，Ｇ…ＮＯＲゲート、Ｇ３，
Ｇ４…ＡＮＤゲート、Ｄ…遅延素子、２０…割り込み制
御回路。DESCRIPTION OF SYMBOLS 1 ... SDRAM, 2 ... Display coordinate generation means, 2a ... Scan counter, 2b ... Coordinate calculation means, 3 ... Pattern name address generation means, 4 ... Character data address generation means, 5 ... Memory interface means, 6 ... Dot data control Means 7, display mode setting register 8, memory access slot selecting means 9, decoder 10, delay means G1, G NOR gate, G3
G4: AND gate, D: delay element, 20: interrupt control circuit.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 内部を少なくとも２個のバンクに分割し
て各バンクを交互にアクセス可能としたバンク分割モー
ドとランダムアクセスモードとの切り替えを可能とした
シンクロナスＤＲＡＭからなる、表示データを記憶する
メモリと、 表示スキャンの位置制御を行うカウンタを基に表示空間
上の座標を生成する表示座標生成手段と、 この表示座標生成手段により得られた座標を基に前記メ
モリに記憶されたデータのアドレスを生成するアドレス
生成手段と、 このアドレス生成手段により生成されたアドレスに従っ
て前記メモリをアクセスするメモリ・インターフェース
手段と、 前記メモリの１アドレスをアクセスするに必要な最小時
間単位のメモリアクセススロット毎に表示モードを設定
するモード設定用レジスタと、 このモード設定用レジスタの設定値を選択するスロット
選択手段と、 このスロット選択手段で選択された設定値をデコードし
て前記アドレス生成手段及びメモリ・インターフェース
手段に対して表示モードに応じて制御信号を生成するデ
コード手段と、 このデコード手段により得られる制御信号を前記アドレ
ス生成手段のアドレス生成に必要な時間だけ遅延させて
前記メモリ・インターフェース手段に供給する遅延手段
と、 前記モード設定用レジスタの出力を監視してバンク分割
モードでのデータ読み出し動作中に前記２個のバンクが
共にアクセスされないアクセススロットが連続したこと
を検出してランダムアクセスモードでの割り込み許可信
号を出力する割り込み制御手段とを備えたことを特徴と
する画像表示制御装置。An internal memory is divided into at least two banks, and display data is stored in a synchronous DRAM capable of switching between a bank divided mode in which each bank can be accessed alternately and a random access mode. A memory; display coordinate generating means for generating coordinates in a display space based on a counter for controlling position of a display scan; and an address of data stored in the memory based on coordinates obtained by the display coordinate generating means. Address generating means for generating the memory, memory interface means for accessing the memory according to the address generated by the address generating means, and display for each memory access slot in a minimum time unit required to access one address of the memory. A mode setting register for setting the mode, and a mode setting register. Slot selecting means for selecting a set value of a star, and decoding means for decoding a set value selected by the slot selecting means and generating a control signal for the address generating means and the memory interface means in accordance with a display mode. Delay means for delaying a control signal obtained by the decoding means by a time required for address generation by the address generation means and supplying the control signal to the memory interface means; and Interrupt control means for detecting that consecutive access slots in which the two banks are not accessed at the same time during a data read operation in the split mode and outputting an interrupt enable signal in the random access mode. Image display control device.