JP2940360B2 - Method of manufacturing field emission device array - Google Patents
Method of manufacturing field emission device arrayInfo
- Publication number
- JP2940360B2 JP2940360B2 JP25091793A JP25091793A JP2940360B2 JP 2940360 B2 JP2940360 B2 JP 2940360B2 JP 25091793 A JP25091793 A JP 25091793A JP 25091793 A JP25091793 A JP 25091793A JP 2940360 B2 JP2940360 B2 JP 2940360B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- resist
- gate electrode
- substrate
- hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J2201/00—Electrodes common to discharge tubes
- H01J2201/30—Cold cathodes
- H01J2201/319—Circuit elements associated with the emitters by direct integration
Description
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【０００１】[0001]
【産業上の利用分野】本発明はコールドカソードとして
知られている電界放出カソードに係るものであり、特に
所定の大きさの基板上に多数の電界放出素子アレイを形
成する際に有用な製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a field emission cathode known as a cold cathode, and particularly to a manufacturing method useful for forming a large number of field emission element arrays on a substrate of a predetermined size. It is about.
【０００２】[0002]
【従来の技術】金属または半導体表面の印加電界を１０
9 ［Ｖ／ｍ］程度にすると、トンネル効果により電子が
障壁を通過して、常温でも真空中に電子放出が行われる
ようになる。これを電界放出（Field Emission）と呼
び、このような原理で電子を放出するカソードを電界放
出カソード（Field Emission Cathode）（以下、ＦＥＣ
という）と呼んでいる。近年、半導体加工技術を駆使し
て、ミクロンサイズの電界放出カソードからなる面放出
型の電界放出カソードを作製することが可能となってお
り、電界放出カソードを基板上に多数個形成したもの
は、その各エミッタから放出された電子を蛍光面に照射
することによってフラットな表示装置や各種の電子装置
を構成する素子として期待されている。2. Description of the Related Art An electric field applied to a metal or semiconductor surface is 10
At about 9 [V / m], electrons pass through the barrier due to the tunnel effect, and electrons are emitted in a vacuum even at room temperature. This is called field emission, and a cathode that emits electrons based on this principle is called a field emission cathode (hereinafter referred to as FEC).
It is called). In recent years, it has become possible to make use of semiconductor processing technology to produce a surface-emission type field emission cathode composed of micron-sized field emission cathodes. Irradiation of electrons emitted from the respective emitters onto a phosphor screen is expected as an element constituting a flat display device or various electronic devices.
【０００３】このような電界放出素子の製造方法の１つ
はスピントの開発した回転斜め蒸着方法（米国特許３７
８９４７１号明細書）であり、他の方法としてはシリコ
ン単結晶板の選択エッチング法に基づくものがある。前
者は陰極チップ材料をほぼ自由に選択できるという特徴
があり、後者は現在の半導体微細加工がそのまま適用で
きるという特徴を有する。One method of manufacturing such a field emission device is a rotary oblique deposition method developed by Spindt (US Pat. No. 37).
89471), and another method is based on a selective etching method for a silicon single crystal plate. The former has a feature that the cathode chip material can be almost freely selected, and the latter has a feature that the current semiconductor fine processing can be applied as it is.
【０００４】以下、スピント（SPINDT）法に対応するＦ
ＥＣの製造方法（特開平１−１５４４２６号公報）を図
２を参照して説明する。まず、図２（ａ）に示すよう
に、ガラス等の基板１００の上にカソード電極となる薄
膜導体層１０１が蒸着により形成されており、さらにそ
の上に不純物をドープしたＳｉを成膜して抵抗層１０２
を形成し、さらにＳｉＯ2 によって絶縁層１０３が形成
されている。そして、その上にゲート電極層１０４とな
るＮｂが蒸着される。上記の積層基板は最表面であるゲ
ート電極層１０４上にフォトレジスト層１１１を塗布し
た後、マスク１１２をかけてフォトリソグラフィー法に
てレジストのパターニングを行う。その結果、同図
（ｂ）に示されているように、フォトレジスト層１１１
に開口パターンが形成される。この開口の直径は約１μ
ｍである。[0004] Hereinafter, F corresponding to the SPINDT method will be described.
An EC manufacturing method (Japanese Patent Laid-Open No. 1-154426) will be described with reference to FIG. First, as shown in FIG. 2A, a thin film conductor layer 101 serving as a cathode electrode is formed on a substrate 100 made of glass or the like by vapor deposition, and further, Si doped with impurities is formed thereon. Resistance layer 102
Is formed, and the insulating layer 103 is formed of SiO 2 . Then, Nb to be the gate electrode layer 104 is deposited thereon. After the photoresist layer 111 is applied on the gate electrode layer 104, which is the outermost surface of the laminated substrate, the resist is patterned by a photolithography method using a mask 112. As a result, as shown in FIG.
An opening pattern is formed on the substrate. The diameter of this opening is about 1μ
m.
【０００５】次に、ＳＦ6 等のガスを用いて、レジスト
が塗布されている方向から反応性イオンエッチング（Ｒ
ＩＥ）にて異方性エッチングすることにより、ゲート電
極層１０４にレジストパターンと同様な開口を作製す
る。次に、この積層基板をバッファード弗酸（ＢＨＦ）
等のエッチング液に浸し、、絶縁層１０３の部分を等方
性エッチングすることにより、ホール１１４を形成する
（Ｃ）。そして、同図（ｆ）に示されているように、積
層基板Ｐ全体を軸Ｑで支持し、この軸Ｑを回転させなが
ら下方から剥離層１０５であるＡｌの斜め蒸着を行う。
このように斜め蒸着を行うと、Ａｌはホール１１４の中
には蒸着されずに、ゲート電極層１０４の表面にのみ選
択的に剥離層１０５を作製することができる。Next, reactive ion etching (R) is performed using a gas such as SF 6 from the direction in which the resist is applied.
An opening similar to the resist pattern is formed in the gate electrode layer 104 by performing anisotropic etching in IE). Next, this laminated substrate is buffered hydrofluoric acid (BHF).
The hole 114 is formed by immersing the insulating layer 103 in an etching solution such as the above and isotropically etching the portion of the insulating layer 103 (C). Then, as shown in FIG. 1F, the entire laminated substrate P is supported by an axis Q, and the rotation of the axis Q is performed to perform oblique deposition of Al as the release layer 105 from below.
When oblique deposition is performed in this manner, Al is not deposited in the holes 114, and the release layer 105 can be selectively formed only on the surface of the gate electrode layer 104.
【０００６】次に、このような基板のホール１１４側に
エミッタ材料であるＭｏを正蒸着によって堆積させる
と、同図（ｄ）に示すように蒸着したＭｏがホール１１
４底辺にも蒸着堆積すると同時に、剥離層１０５の上に
エミッタ材料層１０６が堆積する。そして、この剥離層
１０５の上に堆積するＭｏによって開口部が閉鎖される
と同時に、抵抗層１０２の上にコーン状のエミッタ１１
５が形成される。この後、剥離層の溶解液であるリン酸
中に基板を浸すことにより、ゲート電極層１０４上の剥
離層、及びエミッタ材料層１０６を除去する。その結
果、同図（ｅ）に示すような形状のＦＥＣが得られる。Next, when Mo as an emitter material is deposited on the hole 114 side of such a substrate by forward evaporation, as shown in FIG.
At the same time as the vapor deposition on the four bottom sides, the emitter material layer 106 is deposited on the release layer 105. At the same time as the opening is closed by Mo deposited on the release layer 105, the cone-shaped emitter 11 is placed on the resistance layer 102.
5 are formed. After that, the substrate is immersed in phosphoric acid which is a solution of the release layer, whereby the release layer on the gate electrode layer 104 and the emitter material layer 106 are removed. As a result, an FEC having a shape as shown in FIG.
【０００７】この図に示すように、スピント法で作製し
たＦＥＣはコーン状のエミッタ１１５とゲート電極層１
０４との距離をサブミクロンとすることができるため、
エミッタ１１５とゲート電極層１０４間に僅か数十ボル
トの電圧を印加することにより、エミッタ１１５から電
子を放出させることができるようになる。したがって、
図３に示すように、上記のＦＥＣがアレイ状に多数個形
成されている基板の上方に蛍光材料が付着されているア
ノード基板１１６を配置し、電圧Ｖ GE 、ＶA を印加する
と放出された電子によって蛍光材を発光させることがで
き、表示装置とすることができる。As shown in FIG. 1, the FEC manufactured by the Spindt method has a cone-shaped emitter 115 and a gate electrode layer 1.
Since the distance to 04 can be submicron,
By applying a voltage of only several tens of volts between the emitter 115 and the gate electrode layer 104, electrons can be emitted from the emitter 115. Therefore,
As shown in FIG. 3, an anode substrate 116 on which a fluorescent material is attached is disposed above a substrate on which a large number of the FECs are formed in an array, and when the voltages V GE and VA are applied, the emission is performed. The fluorescent material can be caused to emit light by the electrons, so that a display device can be obtained.
【０００８】[0008]
【発明が解決しようとする課題】ところで、上記したよ
うな電界放出カソード素子の構造は、例えば１枚の表示
板に対して数ミクロン間隔で数千万個のコーン状エミッ
タを形成する必要があるが、剥離層を形成するために図
２（ｆ）に示すように蒸着用の加熱槽Ｋに対して上記し
たような積層基板Ｐを斜め方向に配置し、この積層基板
Ｐを回転しながらＡｌあるいはＮｉを蒸着し、剥離層を
形成している。しかし、この斜め蒸着は基板と加熱槽の
間の距離が基板の各部で異なるため、均一な厚みの蒸着
を行うことが極めて困難であり、膜厚、膜質、剥離層の
張り出し等が基板の中央部と端で異なったものになる。
したがって、その後Ｍｏ等を蒸着してコーン状のエミッ
タを形成する際に、各エミッタの形状、構造が不均一と
なり、例えば表示装置に適応する際に、表示ムラが発生
するという問題が生じる。By the way, in the structure of the field emission cathode device as described above, for example, it is necessary to form tens of millions of cone-shaped emitters at intervals of several microns on one display panel. Al but the multilayer substrate P as described above were placed in an oblique direction with respect to the heating chamber K for deposition as shown in FIG. 2 (f) to form a release layer, while rotating the laminate substrate P Alternatively, Ni is deposited to form a release layer. However, in this oblique deposition, since the distance between the substrate and the heating tank is different in each part of the substrate, it is extremely difficult to perform the deposition with a uniform thickness. The part and the end are different.
Therefore, when Mo or the like is subsequently vapor-deposited to form a cone-shaped emitter, the shape and structure of each emitter become non-uniform, and, for example, when applied to a display device, there is a problem that display unevenness occurs.
【０００９】また、斜め蒸着は正蒸着に比較して付着力
が弱くなり、エミッタを形成する蒸着途中でエミッタ層
内部の応力によって剥離層からの剥離が発生し、正常な
エミッタの形成を阻害するという問題が生じる。また、
上記方法はウエットエッチングによって絶縁層にエミッ
タを形成する空間部を作製しているが、このウエットエ
ッチングによって、ゲート電極層の張り出しが大きくな
るという問題がある。特に、３極管構造のＦＥＣを上記
したような製造方法によって製造すると、図２（ｇ）に
示すように従来のゲート電極層１０４の上にもう１つ絶
縁層１０７を設け、その上に第２のゲート電極１０８を
積層して前記した製造工程によってコーン状のエミッタ
１１５を形成することになるが、この場合は絶縁層１０
３に到るまでの時間が長くなるため、絶縁層およびゲー
ト電極をエッチングしてホール１１４を形成するウエッ
トエッチングの時間が長くなる。すると、このエッチン
グによってホール１１４の横方向のエッチングも広くな
り、特に第２のゲート電極１０８の張り出し（ｔ）が長
くなる。In addition, the oblique vapor deposition has a weaker adhesive force than the normal vapor deposition, and peels off from the peeling layer due to the stress inside the emitter layer during the vapor deposition for forming the emitter, which hinders the normal formation of the emitter. The problem arises. Also,
In the above-described method, a space where an emitter is formed in an insulating layer is formed by wet etching, but there is a problem that the overhang of the gate electrode layer is increased by this wet etching. In particular, when an FEC having a triode structure is manufactured by the above-described manufacturing method, another insulating layer 107 is provided on the conventional gate electrode layer 104 as shown in FIG. Two gate electrodes 108 are stacked to form a cone-shaped emitter 115 by the above-described manufacturing process. In this case, the insulating layer 10 is formed.
3, the time required for wet etching for forming the hole 114 by etching the insulating layer and the gate electrode becomes longer. Then, this etching also widens the etching of the hole 114 in the horizontal direction, and in particular, the overhang (t) of the second gate electrode 108 becomes longer.
【００１０】ところで、この第２のゲート電極１０８は
エミッタから引き出された電子を集束させるための役割
があり、エミッタ電極に近い電圧が印加されるが、この
張り出しが長くなると第２のゲート電極１０８と第１の
ゲート電極１０４間の電位差による静電引力によって第
２のゲート電極１０８がエミッタ側に垂れ下がり、電界
放出特性を劣化させるばかりか、機械的にも第２のゲー
ト電極１０８の強度が低下し、僅かなショック（振動）
によって第２のゲート電極１０８の先端部が垂れ下がり
安定性の上で種々の問題が生じる恐れがある。By the way, the second gate electrode 108 has a function of converging electrons extracted from the emitter, and a voltage close to the emitter electrode is applied. The second gate electrode 108 hangs down to the emitter side due to an electrostatic attraction due to a potential difference between the second gate electrode 104 and the first gate electrode 104, which degrades the field emission characteristics and mechanically reduces the strength of the second gate electrode 108. And a slight shock (vibration)
As a result, the tip of the second gate electrode 108 may sag, causing various problems in terms of stability.
【００１１】[0011]
【課題を解決するための手段】本発明は、上記したよう
な問題点を解消するためになされたものであって、少な
くとも基板上にカソード層と、抵抗層、絶縁層、ゲート
電極層を順次成膜した積層基板に対して、上記積層基板
の表面にレジスト層を形成し、このレジスト層の表面を
モノクロベンゼンによって表面硬化処理した後、フォト
リソグラフィー法にて所定のマスクパターンを形成する
第１の工程と、このフォトリソグラフィー法により得ら
れたレジストパターンの上方より、剥離層とマスク層を
順次蒸着により成膜した後、レジスト剥離液の中に基板
を浸し、剥離層とマスク層の一部をレジスト層から除去
する第２の工程と、マスク層でマスクされていない絶縁
層部分を反応性イオンエッチング（ＲＩＥ）により異方
性エッチングを行い、ホール形成する第３の工程と、上
記工程で形成されたホール内を等方性エッチングにより
僅かに広げ、ゲート電極のホール内への張り出しの作製
を行う第４の工程を備えている。その後に、上記基板の
表面にエミッタ電極材料を正蒸着して、上記ホール内に
コーン状のエミッタ電極を形成すると共に、上記剥離層
を除去して電界放出素子アレイを形成するようにしたも
のである。また、上記絶縁層とゲート電極層が２層構造
とされている場合は、上記した製造方法が特に有効にな
る。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and comprises at least a cathode layer, a resistive layer, an insulating layer, and a gate electrode layer formed on at least a substrate. A resist layer is formed on the surface of the laminated substrate with respect to the formed laminated substrate, and the surface of the resist layer is subjected to a surface hardening treatment with monochrome benzene, and then a predetermined mask pattern is formed by photolithography. Step, and after forming a release layer and a mask layer by sequential vapor deposition from above the resist pattern obtained by this photolithography method, the substrate is immersed in a resist release liquid, and a part of the release layer and the mask layer A second step of removing the resist from the resist layer and performing anisotropic etching by reactive ion etching (RIE) on portions of the insulating layer not masked by the mask layer Includes a third step of holes formed, slightly widened by isotropic etching hole formed in the above step, a fourth step for making the overhang into the hole of the gate electrode. Thereafter, an emitter electrode material is positively deposited on the surface of the substrate to form a cone-shaped emitter electrode in the hole, and the release layer is removed to form a field emission element array. is there. When the insulating layer and the gate electrode layer have a two-layer structure, the above manufacturing method is particularly effective.
【００１２】[0012]
【作用】本発明は上記した製造法に見られるように、基
板最表面であるゲート層の上部にレジスト層を塗布した
後、モノクロロベンゼンにてレジスト表面を表面硬化処
理した後、フォトリソグラフィー法にてレジストのパタ
ーニングを行うので、残されたレジスト層の上部の側面
を鋭角にすることができる。したがって、この状態で剥
離層及びマスク層の蒸着を行うと、レジスト除去時にレ
ジスト上部に付着した蒸着膜が綺麗に除去され、ＦＥＣ
の不良形成を防止することができる。また、本発明は上
記したように、従来から行われていた剥離層の斜め蒸着
をなくすと共に、剥離層の上面にＡｌなどからなるＲＩ
Ｅ用のマスクを設けている。ＳＦ6 あるいはＣＨＦ3 な
どのガスで異方性エッチングをする場合、レジストマス
クを使用する場合に比べてＡｌマスクの方がＲＩＥ選択
比（ゲート、絶縁層のエッチングレート／ＲＩＥマスク
のエッチングレート）が十分に大きい。特に３極構造の
ＦＥＣにおいて、コーン状のエミッタを設けるホールの
エッチングを正確に行うことができるようになり、その
結果、エミッタを蒸着する工程が正確に行われることに
なる。また、このような製造方法を３極構造のＦＥＣに
適応することによって、第２ゲート電極の張り出しを所
定の寸法となるように制御することが容易となる。According to the present invention, as described in the above-mentioned manufacturing method, after a resist layer is applied on the gate layer which is the outermost surface of the substrate, the resist surface is hardened with monochlorobenzene, and then the photolithography method is applied. Since the resist is patterned in this manner, the upper side surface of the remaining resist layer can be formed at an acute angle. Therefore, when the release layer and the mask layer are deposited in this state, the deposited film adhered to the upper portion of the resist at the time of removing the resist is finely removed, and the FEC
Defective formation can be prevented. In addition, as described above, the present invention eliminates oblique deposition of a release layer, which has been conventionally performed, and provides a RI layer made of Al or the like on the upper surface of the release layer.
An E mask is provided. When performing anisotropic etching with a gas such as SF 6 or CHF 3 , the Al mask has a higher RIE selectivity (etching rate of gate and insulating layer / etching rate of RIE mask) than using a resist mask. Big enough. In particular, in a three-electrode FEC, a hole for providing a cone-shaped emitter can be accurately etched, and as a result, the step of depositing the emitter can be performed accurately. Further, by adapting such a manufacturing method to the FEC having a three-pole structure, it is easy to control the protrusion of the second gate electrode to have a predetermined size.
【００１３】[0013]
【実施例】図１は、本発明のＦＥＣの製造過程を３極構
造のカソードアレイに適応した時の説明図であって、符
号ａ，ｂ，ｃ，ｄ・・・の順に積層基板が加工成形され
ている。すなわち、従来のＦＥＣ基板を形成する時と同
様に、ガラス基板１００の上にＮｂなどの高融点金属材
料をスパッタリングすることによりカソードの薄膜導体
層１０１が設けられ、その上に不純物としてＰやＢをド
ープしたアモルファスＳｉなどの抵抗層１０２がＣＶＤ
などにより形成される。さらに、その上にＳｉＯ2 が約
１μｍ成膜され第１の絶縁層１０３を形成する。この第
１の絶縁層１０３の上には第１のゲート電極層１０４が
形成される。この第１のゲート電極層１０４はＴｉ、Ｃ
ｒ、Ｎｂ、Ｍｏの高融点金属等で形成されるが、本発明
の実施例ではＮｂがスパッタリングにより約０．４μ厚
さで成膜されている。そして、この第１のゲート電極層
１０４上に前記した第１の絶縁層１０３と同様に第２の
絶縁層１０７がＳｉＯ2 で形成され、さらに第２のゲー
ト電極層１０８が第１のゲート電極層１０４と同一のＮ
ｂ材料で成膜される。FIG. 1 is an explanatory view when the process of manufacturing an FEC of the present invention is applied to a cathode array having a three-electrode structure, and the laminated substrates are processed in the order of a, b, c, d. Is molded. That is, as in the case of forming a conventional FEC substrate, a thin film conductor layer 101 of a cathode is provided on a glass substrate 100 by sputtering a refractory metal material such as Nb, and P or B Layer 102 such as amorphous Si doped with
And the like. Further, a first insulating layer 103 is formed thereon by depositing SiO 2 to a thickness of about 1 μm. On the first insulating layer 103, a first gate electrode layer 104 is formed. The first gate electrode layer 104 is made of Ti, C
It is formed of a high melting point metal such as r, Nb, and Mo. In the embodiment of the present invention, Nb is formed to a thickness of about 0.4 μm by sputtering. Then, a second insulating layer 107 is formed of SiO 2 on the first gate electrode layer 104 in the same manner as the first insulating layer 103, and a second gate electrode layer 108 is formed of the first gate electrode. N same as layer 104
A film is formed of the material b.
【００１４】この積層基板はその表面にポジ型フォトレ
ジスト層１１１が設けられる。次いで、レジスト層をモ
ノクロロベンゼン溶液中に浸すことにより、レジストの
表面を硬化処理する。そして、フォトリソグラフィー法
により所定のマスクパターンを形成する。すなわち、エ
ミッタ電極が設けられる領域に光が照射されないように
形成されたフォトマスク１１２を基板上に設ける。前記
フォトマスク１１２を通してレジスト層１１１を紫外線
にて露光し、現像することにより、図１（ｂ）に示すよ
うにレジスト層の一部１２０（レジスト島１２０とい
う）が残される。このレジスト島はモノクロロベンゼン
による表面硬化処理の効果で、島の側面上部が同図
（ｂ）に示されているように鋭角θとなるテーパーがで
きる。したがって、次の工程でこの積層基板の表面に剥
離層を蒸着したときに段差をつけることができる。The laminated substrate is provided with a positive photoresist layer 111 on its surface. Next, the surface of the resist is cured by dipping the resist layer in a monochlorobenzene solution. Then, a predetermined mask pattern is formed by photolithography. That is, a photomask 112 formed so that light is not irradiated to a region where the emitter electrode is provided is provided over the substrate. The resist layer 111 is exposed to ultraviolet light through the photomask 112 and developed, thereby leaving a part 120 (referred to as a resist island 120) of the resist layer as shown in FIG. 1B. Due to the effect of the surface hardening treatment with monochlorobenzene, this resist island is tapered such that the upper side surface of the island has an acute angle θ as shown in FIG. Therefore, a step can be formed when a release layer is deposited on the surface of the laminated substrate in the next step.
【００１５】すなわち、図１の（ｃ）に示されているよ
うに、まずＮｉを蒸着によって成膜した剥離層１２１
と、さらにその上にＡｌからなるＲＩＥ用のマスク層１
２２を成膜したときに、前記したレジスト島１２０の部
分と平坦面の部分で連続していない層とすることができ
る。したがって、この後の工程で上記レジスト島１２０
を専用の剥離液によって除去すると、レジスト島１２０
とその上面に付着している剥離層１２１およびＲＩＥ用
のマスク層１２２が、基板表面に成膜されている剥離層
１２１とＲＩＥ用のマスク層１２２より奇麗に分離さ
れ、同図（ｄ）に示すように基板の表面にエミッタ電極
が形成される位置に穴１２３が形成される。That is, as shown in FIG. 1C, first, a release layer 121 formed by depositing Ni by vapor deposition.
And a mask layer 1 for RIE made of Al thereon.
When the film 22 is formed, it can be a layer that is not continuous at the above-described resist island 120 portion and the flat surface portion. Therefore, in the subsequent steps, the resist island 120
Is removed by a dedicated stripper, the resist island 120 is removed.
And the release layer 121 and the RIE mask layer 122 adhered to the upper surface thereof are clearly separated from the release layer 121 and the RIE mask layer 122 formed on the substrate surface. As shown, a hole 123 is formed at the position where the emitter electrode is formed on the surface of the substrate.
【００１６】その後、ＳＦ6 ガスとＣＨＦ3 ガスを併用
するＲＩＥ法により、この穴１２３から異方性エッチン
グを行い、第２のゲート電極層１０８、第２の絶縁層１
０７および第１のゲート電極層１０４、第１の絶縁層１
０３を異方性エッチングして、ホール１２４を形成す
る。なお、このホール１２４の形成はＲＩＥ用のマスク
層１２２であるＡｌのＲＩＥ選択比（ゲート、絶縁層の
エッチングレート／ＲＩＥマスクのエッチングレート）
が十分に大きいため、Ａｌがマスクとして作用し、ホー
ル１２４の形成が可能になる。このホール１２４の形成
において、異方性エッチングは抵抗層１０２の直前で正
確に停止させることが困難であるから、抵抗層１０２の
上に第１の絶縁層１０３が約０．１μｍ程度残るところ
で終了し、第１図（ｅ）の状態にする。After that, anisotropic etching is performed from the hole 123 by RIE using a combination of SF 6 gas and CHF 3 gas to form the second gate electrode layer 108 and the second insulating layer 1.
07, the first gate electrode layer 104, the first insulating layer 1
03 is anisotropically etched to form a hole 124. The formation of the hole 124 is based on the RIE selectivity of Al which is the RIE mask layer 122 (etching rate of gate and insulating layer / etching rate of RIE mask).
Is sufficiently large, Al acts as a mask, and the hole 124 can be formed. In the formation of the hole 124, the anisotropic etching is positive just before the resistance layer 102
Since it is difficult to reliably stop the operation, the process ends when the first insulating layer 103 remains on the resistance layer 102 by about 0.1 μm, and the state shown in FIG.
【００１７】次にバッファード弗酸（ＢＨＦ）を使用
し、ホール１２４側面の第１の絶縁層１０３および第２
の絶縁層１０７をウエットエッチングする。そして、抵
抗層１０２が露出し、かつ第１のゲート電極層１０４お
よび第２のゲート電極層１０８が図（ｆ）に示すよう
に、若干張り出した状態となるようにエッチングを行
う。また、ＡｌはＢＨＦに溶解する性質があるので、上
記の工程のときに同時にＲＩＥ用のマスク層（Ａｌ）１
２２も溶解し、剥離層（Ｎｉ）１２１が上面へと露出す
る。この状態からは、従来のエミッタ電極形成法が適用
される。Next, using buffered hydrofluoric acid (BHF), the first insulating layer 103 and the second
Is wet-etched. Then, etching is performed so that the resistive layer 102 is exposed and the first gate electrode layer 104 and the second gate electrode layer 108 are slightly protruded as shown in FIG. Further, since Al has a property of dissolving in BHF, the mask layer (Al) 1 for RIE is simultaneously formed in the above steps.
22 also dissolves, and the release layer (Ni) 121 is exposed to the upper surface. From this state, the conventional emitter electrode forming method is applied .
【００１８】すなわち、図２で説明したように、剥離層
１２１の上からＭｏ等のエミッタ材料層１０６を堆積さ
せる。すると、このエミッタ材料はホール１２４の底面
に堆積し、抵抗層１０２上にコーン状のエミッタ１１５
が形成される。（ｇ）この後、第２のゲート電極層１０
８上の剥離層１２１及びエミッタ材料層１０６を陽極酸
化等の手法を用い、共に除去すると、同図（ｈ）に示す
ように２層構造のＦＥＣが得られる。That is, as described with reference to FIG. 2, the emitter material layer 106 such as Mo is deposited on the release layer 121. Then, this emitter material is deposited on the bottom surface of the hole 124, and a cone-shaped emitter 115 is formed on the resistance layer 102.
Is formed. (G) After that, the second gate electrode layer 10
When the peeling layer 121 and the emitter material layer 106 on the substrate 8 are both removed using a technique such as anodic oxidation, an FEC having a two-layer structure is obtained as shown in FIG.
【００１９】以上の実施例は、２層構造の電界放出カソ
ードについて述べたが、図１の（ａ）に示した積層基板
において、第２の絶縁層１０７および第２のゲート電極
層１０８を形成しない状態で同様な工程をとると、図１
の（ｉ）に示すように１層構造の電界放出カソードを構
成できることが容易に理解されよう。In the above embodiment, the field emission cathode having a two-layer structure has been described. However, in the laminated substrate shown in FIG. 1A, a second insulating layer 107 and a second gate electrode layer 108 are formed. When a similar process is performed in a state where no operation is performed, FIG.
It will be easily understood that a field emission cathode having a single layer structure can be formed as shown in FIG.
【００２０】[0020]
【発明の効果】以上説明したように、本発明の電界放出
素子アレイの製造方法は、エミッタ材料層を除去する剥
離層の形成で、従来から用いられていた斜め蒸着を用い
ず、基板の垂直方向から蒸着を行う正蒸着にて剥離層を
形成している。これにより、基板内で均一性の高い剥離
層を形成することができ、また剥離層の基板側に対する
付着力も大きくなり、エミッタ材料層の蒸着途中に蒸着
膜のもつ内部応力による剥離という不良の発生を防ぐこ
とができる。したがって、エミッタを形成するコーン状
の電極を大面積にわたって、より再現性、均一性よく、
正確に形成することが可能となるという利点がある。As described above, the method of manufacturing a field emission device array according to the present invention comprises forming a peeling layer for removing an emitter material layer without using oblique vapor deposition which has been conventionally used. The release layer is formed by forward evaporation in which evaporation is performed from a direction. As a result, a highly uniform release layer can be formed in the substrate, the adhesion of the release layer to the substrate side also increases, and a defect such as separation due to internal stress of the deposited film during the deposition of the emitter material layer is caused. Occurrence can be prevented. Therefore, the cone-shaped electrode forming the emitter can be spread over a large area with better reproducibility and uniformity.
There is an advantage that it can be formed accurately.
【００２１】本発明では、ＡｌをＲＩＥ用のマスクとし
て用いている。ＡｌのＲＩＥ選択比（ゲート、絶縁層の
エッチングレート／ＲＩＥマスクのエッチングレート）
はレジストに比べ十分に大きい。特に、２層構造のＦＥ
Ｃにおいて、コーン状のエミッタが納まるホールを形成
する場合、この選択比の高さを利用して、第１絶縁層を
僅かに残す程度まで異方性エッチングをすることが可能
となる。これは、ホールの形成をＢＨＦによるウエット
プロセスのみを用いた場合に比較して、ゲート電極の張
り出しを最小限に抑えることができるので、ゲート電極
がホール内へ垂れ下がったり、折れ曲がったりする事故
を防止することができ、電界放出素子アレイの作製時の
歩留を向上させることができるという効果がある。In the present invention, Al is used as a mask for RIE. RIE selectivity of Al (etching rate of gate and insulating layer / etching rate of RIE mask)
Is sufficiently larger than the resist. In particular, a two-layer FE
In C, when forming a hole for accommodating a cone-shaped emitter, it is possible to perform anisotropic etching to such an extent that the first insulating layer is slightly left by utilizing the high selectivity. This prevents the gate electrode from drooping into the hole or bending since the overhang of the gate electrode can be minimized as compared with the case where only the wet process using BHF is used to form the hole. And the yield at the time of manufacturing the field emission element array can be improved.
【図１】本発明のＦＥＣアレイの製造方法を示す工程図
である。FIG. 1 is a process chart showing a method for manufacturing an FEC array of the present invention.
【図２】従来のスピント型のＦＥＣの製造説明図であるFIG. 2 is an explanatory view of manufacturing a conventional Spindt-type FEC.
【図３】ＦＥＣアレイを使用した表示装置の説明図であ
る。FIG. 3 is an explanatory diagram of a display device using an FEC array.
１００ 基板 １０１ 薄膜導体層 １０２ 抵抗層 １０３ 第１の絶縁層 １０４ 第１のゲート電極層 １０７ 第２の絶縁層 １０８ 第２のゲート電極層 １２１ 剥離層（Ｎｉ） １２２ ＲＩＥ用のマスク層（Ａｌ） REFERENCE SIGNS LIST 100 Substrate 101 Thin film conductor layer 102 Resistive layer 103 First insulating layer 104 First gate electrode layer 107 Second insulating layer 108 Second gate electrode layer 121 Release layer (Ni) 122 RIE mask layer (Al)
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大津 和佳 千葉県茂原市大芝629 双葉電子工業株 式会社内 (72)発明者 谷口 昌照 千葉県茂原市大芝629 双葉電子工業株 式会社内 (56)参考文献 特開 平４−196026（ＪＰ，Ａ) 特表 平４−506280（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01J 9/02 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Waka Otsu 629 Oshiba, Mobara-shi, Chiba Futaba Electronics Co., Ltd. (72) Inventor Masateru Taniguchi 629 Oshiba, Mobara-shi, Chiba Futaba Electronics Co., Ltd. (56) References JP-A-4-196026 (JP, A) JP-A-4-506280 (JP, A) (58) Fields investigated (Int. Cl. 6 , DB name) H01J 9/02
Claims (3)
層、絶縁層、ゲート電極層を順次成膜した積層基板に対
して、 上記積層基板の表面にレジスト層を形成し、このレジス
ト層の表面をモノクロロベンゼンによって表面硬化処理
した後、フォトリソグラフィー法によりレジストを所定
の形状にパターニングする第１の工程と、 このフォトリソグラフィー法により得られたレジストパ
ターンの上方より剥離層とマスク層を順次蒸着法により
成膜した後、レジスト剥離液の中に基板を侵し、レジス
ト層上の剥離層とマスク層をレジスト層から除去する第
２の工程と、 マスク層でマスクされていない絶縁層部分を反応性イオ
ンエッチングにより異方性エッチングを行い、ホールを
形成する第３の工程と、 上記、工程で形成されたホール内を等方向性エッチング
により僅かに広げ、ゲート電極のホール内への張り出し
の作製を行う第４の工程と、 その後、上記基板の表面にエミッタ電極材料を正蒸着し
て、上記ホール内にコーン状のエミッタ電極を形成する
と共に、上記剥離層を除去することを特徴とする電界放
出素子アレイの製造方法。1. A resist layer is formed on a surface of a laminated substrate on which at least a cathode layer, a resistance layer, an insulating layer, and a gate electrode layer are sequentially formed on the substrate, and a surface of the resist layer is formed. A first step of patterning the resist into a predetermined shape by photolithography after the surface is hardened with monochlorobenzene, and a separation layer and a mask layer are sequentially deposited from above the resist pattern obtained by this photolithography A second step in which the substrate is immersed in a resist stripping solution, and the stripping layer on the resist layer and the mask layer are removed from the resist layer; A third step of forming a hole by performing anisotropic etching by ion etching, and the same direction in the hole formed in the above step. A fourth step in which the gate electrode is slightly expanded by reactive etching to form a protrusion of the gate electrode into the hole, and then, a positive electrode material is deposited on the surface of the substrate to form a cone-shaped emitter electrode in the hole. And a method of manufacturing a field emission device array, comprising: removing the release layer.
れていることを特徴とする請求項１に記載の電界放出素
子アレイの製造方法。2. The method according to claim 1, wherein the insulating layer and the gate electrode layer have a two-layer structure.
した状態で終了させることを特徴とする請求項２に記載
の電界放出素子アレイの製造方法。3. The method according to claim 2, wherein the third step is completed while leaving a lower insulating layer slightly.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25091793A JP2940360B2 (en) | 1993-09-14 | 1993-09-14 | Method of manufacturing field emission device array |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25091793A JP2940360B2 (en) | 1993-09-14 | 1993-09-14 | Method of manufacturing field emission device array |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0785779A JPH0785779A (en) | 1995-03-31 |
| JP2940360B2 true JP2940360B2 (en) | 1999-08-25 |
Family
ID=17214946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25091793A Expired - Lifetime JP2940360B2 (en) | 1993-09-14 | 1993-09-14 | Method of manufacturing field emission device array |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2940360B2 (en) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6095883A (en) * | 1997-07-07 | 2000-08-01 | Candlescent Technologies Corporation | Spatially uniform deposition of polymer particles during gate electrode formation |
| US6039621A (en) * | 1997-07-07 | 2000-03-21 | Candescent Technologies Corporation | Gate electrode formation method |
| KR100464299B1 (en) * | 1998-04-10 | 2005-06-02 | 삼성에스디아이 주식회사 | Manufacturing method of field effect electron emitting device |
| FR2779243B1 (en) * | 1998-05-26 | 2000-07-07 | Commissariat Energie Atomique | PROCESS FOR PRODUCING SELF-ALIGNED OPENINGS ON A STRUCTURE BY PHOTOLITHOGRAPHY, PARTICULARLY FOR MICROPOINT FLAT SCREEN |
| KR100945543B1 (en) * | 2006-04-28 | 2010-03-08 | 주식회사 코오롱 | Method of manufacturing metal electrode |
-
1993
- 1993-09-14 JP JP25091793A patent/JP2940360B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0785779A (en) | 1995-03-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7435689B2 (en) | Process for fabricating electron emitting device, electron source, and image display device | |
| KR100343222B1 (en) | Method for fabricating field emission display | |
| KR0159805B1 (en) | Manufacturing method of low voltage driving typed field emission array | |
| JP3094459B2 (en) | Method of manufacturing field emission cathode array | |
| JP2940360B2 (en) | Method of manufacturing field emission device array | |
| JP3060928B2 (en) | Field emission cathode and method of manufacturing the same | |
| JP2002093307A (en) | Electron emission device and manufacturing method of the same, electron source and image forming apparatus | |
| KR100343213B1 (en) | manufacturing method of field emission device | |
| JP2852356B2 (en) | Field emitter surface modification method | |
| JP3526462B2 (en) | Field emission type cathode device | |
| JP3052845B2 (en) | Method of manufacturing field emission cathode having focusing electrode | |
| TWI385697B (en) | Method for fabricating cathode planes for field emission | |
| KR100323221B1 (en) | Field emitter of field emission display device and manufacturing method thereof | |
| KR100724369B1 (en) | Field emission device with ultraviolet protection layer and manufacturing method thereof | |
| KR100405971B1 (en) | Structure and formation method for focusing electrode in field emssion display | |
| JPH07320636A (en) | Manufacture of electron emitting element | |
| JPH05242797A (en) | Manufacture of electron emission element | |
| KR100292829B1 (en) | Method for fabrication a tripolar mo tip emission display | |
| KR100569269B1 (en) | Method of manufacturing field emission display device | |
| JPH11162326A (en) | Field electron-emission element | |
| KR100343220B1 (en) | manufacturing method of field effect device | |
| JP2002093308A (en) | Electron emission device, electron source, image forming apparatus, and manufacturing method of electron emission element | |
| KR100357832B1 (en) | Method of Fabricating Focusing Device in Field Emission Display | |
| KR20020009067A (en) | Field emitter of field emission display device and manufacturing method thereof | |
| KR100333758B1 (en) | Field emitter array of field emission display device and manufacturing method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990518 |