JP2937340B2 - ディジタル通話回路方式 - Google Patents
ディジタル通話回路方式Info
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Description
【発明の詳細な説明】 〔概 要〕 時分割ディジタル通話回路方式に関し、ハードウェア
量が少なく小容量システムに適した方式を提供すること
を目的とし、音声等のアナログ信号を符号化するコーダ
とディジタル化された信号を復号化するデコーダとから
なるコーディックを各加入者毎に備え、各コーダの動作
タイミングを定める送信同期信号と各デコーダの動作タ
イミングを定める受信同期信号とのいずれか一方を固定
的順序で発生するとともに他方の発生順序を任意に制御
可能な同期信号発生手段を設け、コーダの送信同期信号
と通話相手のデコーダの受信同期信号を同一位相にして
加入者間の通話路を形成することにより構成する。
量が少なく小容量システムに適した方式を提供すること
を目的とし、音声等のアナログ信号を符号化するコーダ
とディジタル化された信号を復号化するデコーダとから
なるコーディックを各加入者毎に備え、各コーダの動作
タイミングを定める送信同期信号と各デコーダの動作タ
イミングを定める受信同期信号とのいずれか一方を固定
的順序で発生するとともに他方の発生順序を任意に制御
可能な同期信号発生手段を設け、コーダの送信同期信号
と通話相手のデコーダの受信同期信号を同一位相にして
加入者間の通話路を形成することにより構成する。
本発明は時分割ディジタル通話回路方式に係り、特に
小容量通信路に適したハードウェア量の少ないディジタ
ル通話回路方式に関する。
小容量通信路に適したハードウェア量の少ないディジタ
ル通話回路方式に関する。
ディジタルPBX等において用いられるディジタル通話
回路方式は、通話路メモリ（SPM）を用いてタイムスロ
ットの入れ替えを行つて通話路を形成するものである。
回路方式は、通話路メモリ（SPM）を用いてタイムスロ
ットの入れ替えを行つて通話路を形成するものである。
この通話路メモリは、回線容量分必要であり、符号化
／復号化方式がPCMならば、ｎバイト（ｎ＝回線数,1バ
イト＝8bit）となる。一方、構成要素であるメモリIC
は、大容量化しており、大容量の通話路を形成するには
よいが、専用の多機能電話機を用いて構成するディジタ
ルキーテレホンシステムや小規模ディジタルPBX等の小
容量通話路に適したメモリIC、即ち、例えば10〜数10バ
イトの容量を有するメモリICは、現在市販されておらず
入手することは困難な状況である。又、大容量のメモリ
ICを使用すると無駄でありコスト高となる。
／復号化方式がPCMならば、ｎバイト（ｎ＝回線数,1バ
イト＝8bit）となる。一方、構成要素であるメモリIC
は、大容量化しており、大容量の通話路を形成するには
よいが、専用の多機能電話機を用いて構成するディジタ
ルキーテレホンシステムや小規模ディジタルPBX等の小
容量通話路に適したメモリIC、即ち、例えば10〜数10バ
イトの容量を有するメモリICは、現在市販されておらず
入手することは困難な状況である。又、大容量のメモリ
ICを使用すると無駄でありコスト高となる。
第４図は従来の時分割ディジタル通話回路方式の模式
的ブロック構成図を示したものである。第４図におい
て、“A"〜“C"は送話側の加入者、“D"〜“H"は受話側
の加入者、“M"はメロディ（保留音）発生源、“T"はト
ーン信号発生源であって、１はメロディ発生回路、２は
ディジタルトーン発生回路、３はインター制御回路、41
〜44はコーダ、５はマルチプレサ（MPX）、６はディジ
タルパッド（PAD）、７は通話路メモリ（SPM）、８はコ
ントロールメモリ（CM）、９はデマルチプレクサ（DMP
X）、101〜105はデコーダである。
的ブロック構成図を示したものである。第４図におい
て、“A"〜“C"は送話側の加入者、“D"〜“H"は受話側
の加入者、“M"はメロディ（保留音）発生源、“T"はト
ーン信号発生源であって、１はメロディ発生回路、２は
ディジタルトーン発生回路、３はインター制御回路、41
〜44はコーダ、５はマルチプレサ（MPX）、６はディジ
タルパッド（PAD）、７は通話路メモリ（SPM）、８はコ
ントロールメモリ（CM）、９はデマルチプレクサ（DMP
X）、101〜105はデコーダである。
送話側の加入者“A"〜“C"からの音声信号とメロディ
発生回路１からのアナログメロディ信号は、それぞれコ
ーダ41〜44においてPCM符号化されてディジタルデータ を生じる。またディジタルトーン発生回路２はインター
制御回路３の各出力断続信号（トーンにより異なる）に
応じて、DT信号,BT信号,RBT信号等のディジタルトーン
データ を発生する。これらの各データはマルチプレクサ５にお
いて多重化されて、例えば、図示のように の順に配列されて出力される。各々のデータはディジタ
ルパッド（PAD）６において、減衰または増幅の処理を
行つて所定のレベルに設定された後、一旦通話路メモリ
７に蓄積される。この際、ディジタルパッド（PAD）６
における減衰度または増幅度は、コントロールメモリ８
からの指示値xdBによって定められる。
発生回路１からのアナログメロディ信号は、それぞれコ
ーダ41〜44においてPCM符号化されてディジタルデータ を生じる。またディジタルトーン発生回路２はインター
制御回路３の各出力断続信号（トーンにより異なる）に
応じて、DT信号,BT信号,RBT信号等のディジタルトーン
データ を発生する。これらの各データはマルチプレクサ５にお
いて多重化されて、例えば、図示のように の順に配列されて出力される。各々のデータはディジタ
ルパッド（PAD）６において、減衰または増幅の処理を
行つて所定のレベルに設定された後、一旦通話路メモリ
７に蓄積される。この際、ディジタルパッド（PAD）６
における減衰度または増幅度は、コントロールメモリ８
からの指示値xdBによって定められる。
通話路メモリ７に蓄積されたデータは、コントロール
メモリ８からの接続先指示に応じて読み出される。例え
ば、データ に対して、5,2,4,3,1の順に接続先指示を与えることに
よって、出力データは の順に配列される。デマルチプレクサ９は多重化された
音声、その他のデータを分離し、分離されたデータはそ
れぞれデコーダ101〜105に入力されて復号化される。こ
れによって受話側の加入者“D"にトーン信号が、受話側
の加入者“E",“G",“H"にそれぞれ送話側の加入者
“B",“C",“A"からの音声信号が、受話側の加入者“F"
にメロディ信号がそれぞれ伝送される。また、同様に受
話側の加入者“E",“G",“H"からの音声信号も送信側の
“B",“C",“A"に伝送され、通話状態となる。なお、こ
の場合の図は省略する。
メモリ８からの接続先指示に応じて読み出される。例え
ば、データ に対して、5,2,4,3,1の順に接続先指示を与えることに
よって、出力データは の順に配列される。デマルチプレクサ９は多重化された
音声、その他のデータを分離し、分離されたデータはそ
れぞれデコーダ101〜105に入力されて復号化される。こ
れによって受話側の加入者“D"にトーン信号が、受話側
の加入者“E",“G",“H"にそれぞれ送話側の加入者
“B",“C",“A"からの音声信号が、受話側の加入者“F"
にメロディ信号がそれぞれ伝送される。また、同様に受
話側の加入者“E",“G",“H"からの音声信号も送信側の
“B",“C",“A"に伝送され、通話状態となる。なお、こ
の場合の図は省略する。
このように従来の時分割ディジタル通話回路方式にお
いては、符号化されたデータを一旦通話路メモリ７に蓄
積し、コントロールメモリ８の指示に応じて接続先タイ
ムスロットに準拠した順番に、タイムスロットを時間的
に入れ替える処理を行うことによって、通話路を形成す
るようにしている。
いては、符号化されたデータを一旦通話路メモリ７に蓄
積し、コントロールメモリ８の指示に応じて接続先タイ
ムスロットに準拠した順番に、タイムスロットを時間的
に入れ替える処理を行うことによって、通話路を形成す
るようにしている。
第４図において説明した通り従来の時分割ディジタル
通話回路方式は、タイムスロットの時間的入れ替えを行
うために必要な通話路メモリ７とコントロールメモリ８
及びこれらのメモリのアドレス等を制御するための回路
が必要となり、小容量システムに対してはコスト高とな
る。例えば、メモリ素子の容量は規格化されている。一
般にメモリ素子は大容量化の傾向にあり、小容量システ
ム用として適合した素子を入手することは困難であり、
小容量システムでも中〜大容量システムでも同一種類の
メモリ素子を使用することになる。
通話回路方式は、タイムスロットの時間的入れ替えを行
うために必要な通話路メモリ７とコントロールメモリ８
及びこれらのメモリのアドレス等を制御するための回路
が必要となり、小容量システムに対してはコスト高とな
る。例えば、メモリ素子の容量は規格化されている。一
般にメモリ素子は大容量化の傾向にあり、小容量システ
ム用として適合した素子を入手することは困難であり、
小容量システムでも中〜大容量システムでも同一種類の
メモリ素子を使用することになる。
通話路メモリ７は通話中ディジタル化された音声を周
期的にリード／ライトするものであり、又、メモリICの
データ入力／出力ピンは共用化されており、リード／ラ
イトは同時にできないため、リードする時間とライトす
る時間を分けて、制御する必要があり、複雑な回路とな
っている。
期的にリード／ライトするものであり、又、メモリICの
データ入力／出力ピンは共用化されており、リード／ラ
イトは同時にできないため、リードする時間とライトす
る時間を分けて、制御する必要があり、複雑な回路とな
っている。
またメロディ発生回路１には一般にアナログ信号を発
生するメロディICが使用されている。これを動作させる
ための周辺回路と、ディジタル信号に変換するためのコ
ーディックと通話路インタフース回路とが必要となり、
コスト高の原因となる。
生するメロディICが使用されている。これを動作させる
ための周辺回路と、ディジタル信号に変換するためのコ
ーディックと通話路インタフース回路とが必要となり、
コスト高の原因となる。
さらにディジタルパッド（PAD）６とディジタルトー
ン発生回路２にはそれぞれ別にROMを設けなければなら
ず、またディジタルトーン発生回路２には断続制御を行
うためのインター制御回路３が必要となって、これも同
様にコスト高の原因となる。
ン発生回路２にはそれぞれ別にROMを設けなければなら
ず、またディジタルトーン発生回路２には断続制御を行
うためのインター制御回路３が必要となって、これも同
様にコスト高の原因となる。
このように従来の時分割ディジタル通話回路方式は小
容量シテスムに適用した場合、ハードウェア量が多くコ
スト高になるという問題があった。
容量シテスムに適用した場合、ハードウェア量が多くコ
スト高になるという問題があった。
本発明はこのような従来技術の課題を解決しようとす
るものであって、通話路形成のために通話路メモリ及び
その複雑な制御回路等を必要とせず、小型で安価な小容
量システムに適したディジタル通話回路方式を提供する
ことを目的としている。
るものであって、通話路形成のために通話路メモリ及び
その複雑な制御回路等を必要とせず、小型で安価な小容
量システムに適したディジタル通話回路方式を提供する
ことを目的としている。
本発明は第１図の実施例に示されるように、コーディ
ック（111〜114）を各加入者毎に備えるとともに、同期
信号作成回路（18），コントロールメモリ（CM）（1
9），セレクタ（201〜204）からなる同期信号発生手段
を設け、各加入者“A"〜“D"を前記コーディック（111
〜114）を介してハイウェイ（14）に接続する。
ック（111〜114）を各加入者毎に備えるとともに、同期
信号作成回路（18），コントロールメモリ（CM）（1
9），セレクタ（201〜204）からなる同期信号発生手段
を設け、各加入者“A"〜“D"を前記コーディック（111
〜114）を介してハイウェイ（14）に接続する。
そして、送信同期信号に応じてコーダ（121〜124）に
て各加入者“A"〜“D"の音声信号を符号化して該ハイウ
ェイ（14）上に出力して、前記受信同期信号に応じてデ
コーダ（131〜134）にて復号化することによって加入者
“A"〜“D"間に通話路を形成するものである。
て各加入者“A"〜“D"の音声信号を符号化して該ハイウ
ェイ（14）上に出力して、前記受信同期信号に応じてデ
コーダ（131〜134）にて復号化することによって加入者
“A"〜“D"間に通話路を形成するものである。
ここで、コーディック（111〜114）は、音声信号を符
号化するコーダ（121〜124）と、ディジタル化された信
号を復号化するデコーダ（131〜134）とからなるもので
ある。
号化するコーダ（121〜124）と、ディジタル化された信
号を復号化するデコーダ（131〜134）とからなるもので
ある。
同期信号作成回路（18），コントロールメモリ（CM）
（19），セレクタ（201〜204）からなる同期信号発生手
段は、各コーダ（121〜124）の動作タイミングを定める
送信同期信号と各デコーダ（131〜134）の動作タイミン
グを定める受信同期信号とのいずれか一方を固定的順序
で発生するとともに、他方の発生順序を任意に制御可能
なものにし、コーダ（121〜124）の送信同期信号と通話
相手のデコーダ（131〜134）の受信同期信号を同一位相
にすることで通話路を形成している。
（19），セレクタ（201〜204）からなる同期信号発生手
段は、各コーダ（121〜124）の動作タイミングを定める
送信同期信号と各デコーダ（131〜134）の動作タイミン
グを定める受信同期信号とのいずれか一方を固定的順序
で発生するとともに、他方の発生順序を任意に制御可能
なものにし、コーダ（121〜124）の送信同期信号と通話
相手のデコーダ（131〜134）の受信同期信号を同一位相
にすることで通話路を形成している。
また本発明は第３図の実施例に示されるように、第１
図に示された回路に対してディジタルメロディ，ディジ
タルトーンの発生及びPAD機能を実行するディジタルシ
グナルプロセッサ（DSP）（15）を前記コーダ（121〜12
4）とデコーダ（131〜134）を結ぶハイウェイ上に備え
る。該ディジタルシグナルプロセッサ（DSP）（15）に
対して先頭タイムスロット信号及びクロックを与えるこ
とで、各々の入出力タイミング確定機能を持たせ、か
つ、ディジタルメロディ，ディジタルトーンのデータを
内蔵する。前記した先頭タイムスロット信号及びクロッ
クを与えることで確定する出力タイミングでこれらのデ
ータをハイウェイ上に出力する。更にまた、コーダ（12
1〜124）から出力されたディジタル信号を先頭タイムス
ロット信号及びクロックを与えることで確定する入力タ
イミングで順次取り込み増幅，減衰処理を行う。その
後、次フレームの先頭タイムスロット信号及びクロック
の入力で確定する出力タイミングでハイウェイ上に出力
することによって、ディジタルデータの増幅、減衰処
理、ディジタルメロディ、ディジタルトーンの出力を、
先頭タイムスロット信号及びクロックをディジタルシグ
ナルプロセッサ（DSP）（15）に対して与えるのみで実
行できるようにする。
図に示された回路に対してディジタルメロディ，ディジ
タルトーンの発生及びPAD機能を実行するディジタルシ
グナルプロセッサ（DSP）（15）を前記コーダ（121〜12
4）とデコーダ（131〜134）を結ぶハイウェイ上に備え
る。該ディジタルシグナルプロセッサ（DSP）（15）に
対して先頭タイムスロット信号及びクロックを与えるこ
とで、各々の入出力タイミング確定機能を持たせ、か
つ、ディジタルメロディ，ディジタルトーンのデータを
内蔵する。前記した先頭タイムスロット信号及びクロッ
クを与えることで確定する出力タイミングでこれらのデ
ータをハイウェイ上に出力する。更にまた、コーダ（12
1〜124）から出力されたディジタル信号を先頭タイムス
ロット信号及びクロックを与えることで確定する入力タ
イミングで順次取り込み増幅，減衰処理を行う。その
後、次フレームの先頭タイムスロット信号及びクロック
の入力で確定する出力タイミングでハイウェイ上に出力
することによって、ディジタルデータの増幅、減衰処
理、ディジタルメロディ、ディジタルトーンの出力を、
先頭タイムスロット信号及びクロックをディジタルシグ
ナルプロセッサ（DSP）（15）に対して与えるのみで実
行できるようにする。
ディジタルシグナルプロセッサ（DSP）（15）の動作
条件、機能としては、先頭タイムスロット（XSYNC0）ク
ロック（CODECと同じ）を与えて上記信号によりディジ
タルシグナルプロセッサ（DSP）（15）内でタイムスロ
ットを認識する。又、PAD機能，トーン発生，メロディ
発生を行う。PADの値の指定は、図示されていない通信
制御装置（CC）により行う（バスコントロール）。
条件、機能としては、先頭タイムスロット（XSYNC0）ク
ロック（CODECと同じ）を与えて上記信号によりディジ
タルシグナルプロセッサ（DSP）（15）内でタイムスロ
ットを認識する。又、PAD機能，トーン発生，メロディ
発生を行う。PADの値の指定は、図示されていない通信
制御装置（CC）により行う（バスコントロール）。
即ち、送信同期信号に応じてコーダ（121〜124）にお
いて各加入者の音声信号を符号化して上りハイウェイ
（24）に出力する。先頭タイムスロット信号及びクロッ
ク信号を与えることで確定する入力タイミングにより上
りハイウェイ（24）上のデータを、前記パッド手段とし
てのディジタルパッド（PAD）（22）にとり込んで入力
信号の増幅，減衰処理を行う。その後、次フレームの先
頭タイムスロット信号及びクロックによって確定する出
力タイミングに応じて保留音，各種トーンと共に下りハ
イウェイ（25）上に出力する。前記受信同期信号に応じ
てデコーダ（131〜134）において復号化することによっ
て加入者間に通話路を形成するものである。
いて各加入者の音声信号を符号化して上りハイウェイ
（24）に出力する。先頭タイムスロット信号及びクロッ
ク信号を与えることで確定する入力タイミングにより上
りハイウェイ（24）上のデータを、前記パッド手段とし
てのディジタルパッド（PAD）（22）にとり込んで入力
信号の増幅，減衰処理を行う。その後、次フレームの先
頭タイムスロット信号及びクロックによって確定する出
力タイミングに応じて保留音，各種トーンと共に下りハ
イウェイ（25）上に出力する。前記受信同期信号に応じ
てデコーダ（131〜134）において復号化することによっ
て加入者間に通話路を形成するものである。
ここでコーディック（111〜114）は、音声信号を符号
化するコーダ（121〜124）とディジタル化されたデータ
を復号化するデコーダ（131〜134）とからなるものであ
る。
化するコーダ（121〜124）とディジタル化されたデータ
を復号化するデコーダ（131〜134）とからなるものであ
る。
前記パッド手段としてのディジタルパッド（PAD）（2
2）は、入力信号を減衰または増幅して出力するもので
ある。
2）は、入力信号を減衰または増幅して出力するもので
ある。
同期信号作成回路（18），コントロールメモリ（CM）
（19），セレクタ（201〜204）からなる同期信号発生手
段は、各コーダ（121〜124）の動作タイミングを定める
送信同期信号と、各デコーダ（131〜134）の動作タイミ
ングを定める受信同期信号といずれか一方を固定的順序
で発生するとともに他方の発生順序を任意に制御可能に
し、コーダ（121〜124）の送信同期信号と通話相手のデ
コーダ（131〜134）の受信同期信号を同一位相にするこ
とで通話路を形成する。
（19），セレクタ（201〜204）からなる同期信号発生手
段は、各コーダ（121〜124）の動作タイミングを定める
送信同期信号と、各デコーダ（131〜134）の動作タイミ
ングを定める受信同期信号といずれか一方を固定的順序
で発生するとともに他方の発生順序を任意に制御可能に
し、コーダ（121〜124）の送信同期信号と通話相手のデ
コーダ（131〜134）の受信同期信号を同一位相にするこ
とで通話路を形成する。
従って、本発明の構成は以下に示す通りである。即
ち、音声等のアナログ信号を符号化するコーダ（121〜1
24）とディジタル化された信号を復号化するデコーダ
（131〜134）とからなるコーディック（111〜114）を各
加入者毎に備えるとともに、 各々の前記コーダ（121〜124）の動作タイミングを定
める送信同期信号（XSYNC0〜XSYNC3）と各々の前記デコ
ーダ（131〜134）の動作タイミングを定める受信同期信
号（RSYNC0〜RSYNC3）とのいずれか一方の発生順序を固
定的順序で発生するとともに、他方の前記発生順序を任
意に制御可能な同期信号発生手段（18,19,201〜204）を
設け、前記コーダ（121〜124）の送信同期信号（XSYNC0
〜XSYNC3）と通話相手の前記デコーダ（131〜134）の受
信同期信号（RSYNC0〜RSYNC3）を同一位相にすることで
加入者（“A"〜“D"）間の通話路を形成することを特徴
とするディジタル通話回路方式としての構成を有する。
ち、音声等のアナログ信号を符号化するコーダ（121〜1
24）とディジタル化された信号を復号化するデコーダ
（131〜134）とからなるコーディック（111〜114）を各
加入者毎に備えるとともに、 各々の前記コーダ（121〜124）の動作タイミングを定
める送信同期信号（XSYNC0〜XSYNC3）と各々の前記デコ
ーダ（131〜134）の動作タイミングを定める受信同期信
号（RSYNC0〜RSYNC3）とのいずれか一方の発生順序を固
定的順序で発生するとともに、他方の前記発生順序を任
意に制御可能な同期信号発生手段（18,19,201〜204）を
設け、前記コーダ（121〜124）の送信同期信号（XSYNC0
〜XSYNC3）と通話相手の前記デコーダ（131〜134）の受
信同期信号（RSYNC0〜RSYNC3）を同一位相にすることで
加入者（“A"〜“D"）間の通話路を形成することを特徴
とするディジタル通話回路方式としての構成を有する。
或いはまた、ディジタルメロディ，ディジタルトーン
の発生及びPAD機能を実行するディジタルシグナルプロ
セッサ（DSP）（15）を前記コーダ（121〜124）とデコ
ーダ（131〜134）を結ぶハイウェイ上に備え、前記ディ
ジタルシグナルプロセッサ（DSP）（15）に対して先頭
タイムスロット信号（XSYNC0）及びクロックを与えるこ
とで、各々の入出力タイミング確定機能を持たせ、か
つ、前記ディジタルメロディ，前記ディジタルトーンの
データを内蔵し、前記先頭タイムスロット信号（XSYNC
0）及び前記クロックを与えることで確定する出力タイ
ミングで前記データを前記ハイウェイ上に出力するとと
もに、前記コーダ（121〜124）から出力されたディジタ
ル信号を前記先頭タイムスロット信号（XSYNC0）及び前
記クロックを与えることで確定する入力タイミングで順
次取り込み増幅，減衰処理を行つた後、次フレームの前
記先頭タイムスロット信号（XSYNC0）及び前記クロック
の入力で確定する出力タイミングで前記ハイウェイ上に
出力することによってディジタルデータの増幅，減衰処
理，前記デイタルメロディ，前記ディジタルトーンの出
力を、前記先頭タイムスロット信号（XSYNC0）及び前記
クロックを前記ディジタルシグナルプロセッサ（DSP）
（15）に対して与えるのみで実行できるようにしたこと
を特徴とするディジタル通話回路方式としての構成を有
する。
の発生及びPAD機能を実行するディジタルシグナルプロ
セッサ（DSP）（15）を前記コーダ（121〜124）とデコ
ーダ（131〜134）を結ぶハイウェイ上に備え、前記ディ
ジタルシグナルプロセッサ（DSP）（15）に対して先頭
タイムスロット信号（XSYNC0）及びクロックを与えるこ
とで、各々の入出力タイミング確定機能を持たせ、か
つ、前記ディジタルメロディ，前記ディジタルトーンの
データを内蔵し、前記先頭タイムスロット信号（XSYNC
0）及び前記クロックを与えることで確定する出力タイ
ミングで前記データを前記ハイウェイ上に出力するとと
もに、前記コーダ（121〜124）から出力されたディジタ
ル信号を前記先頭タイムスロット信号（XSYNC0）及び前
記クロックを与えることで確定する入力タイミングで順
次取り込み増幅，減衰処理を行つた後、次フレームの前
記先頭タイムスロット信号（XSYNC0）及び前記クロック
の入力で確定する出力タイミングで前記ハイウェイ上に
出力することによってディジタルデータの増幅，減衰処
理，前記デイタルメロディ，前記ディジタルトーンの出
力を、前記先頭タイムスロット信号（XSYNC0）及び前記
クロックを前記ディジタルシグナルプロセッサ（DSP）
（15）に対して与えるのみで実行できるようにしたこと
を特徴とするディジタル通話回路方式としての構成を有
する。
本発明のディジタル通信回路方式においては、信号の
ディジタル符号化と復号化を行うコーディック（111〜1
14）におけるコーダ（122〜124）とデコーダ（131〜1
34）に対する同期信号を制御することによって、通話路
の形成を行う。
ディジタル符号化と復号化を行うコーディック（111〜1
14）におけるコーダ（122〜124）とデコーダ（131〜1
34）に対する同期信号を制御することによって、通話路
の形成を行う。
コーディック（111〜114）の動作は、符号化、復号化
とも同期信号に同期して行い、その周期（サンプリング
レート）は8kHz（125μｓ）である。
とも同期信号に同期して行い、その周期（サンプリング
レート）は8kHz（125μｓ）である。
本発明のディジタル通話回路方式においては、コーデ
ィック（111〜114）の動作タイミングを制御することに
よって通話路を形成して交換を行うので、従来方式のよ
うにタイムスロットを時間的に入れ替えて交換を行うた
めの通話路メモリ（７）を必要としない。
ィック（111〜114）の動作タイミングを制御することに
よって通話路を形成して交換を行うので、従来方式のよ
うにタイムスロットを時間的に入れ替えて交換を行うた
めの通話路メモリ（７）を必要としない。
またディジタルシグナルプロセッサ（DSP）（15）を
用いてメロディ発生回路（16）をディジタル化したの
で、従来方式のメロディ発生において必要であった周辺
回路及びコーディックが不要になるとともに、このディ
ジタルシグナルプロセッサ（DSP）（15）にディジタル
トーン発生回路（17）及びディジタルパッド（PAD）（2
2）の機能を内蔵するようにしたので、従来それぞれの
処理のために個々にROMが必要であったものが、１チツ
プLSI化できるようになる。また、ハイウェイインタフ
エース回路も不要となる。
用いてメロディ発生回路（16）をディジタル化したの
で、従来方式のメロディ発生において必要であった周辺
回路及びコーディックが不要になるとともに、このディ
ジタルシグナルプロセッサ（DSP）（15）にディジタル
トーン発生回路（17）及びディジタルパッド（PAD）（2
2）の機能を内蔵するようにしたので、従来それぞれの
処理のために個々にROMが必要であったものが、１チツ
プLSI化できるようになる。また、ハイウェイインタフ
エース回路も不要となる。
このように本発明のディジタル通話回路方式によれ
ば、ハードウェア量を小さくしてコストを大幅に低減で
きるようになる。
ば、ハードウェア量を小さくしてコストを大幅に低減で
きるようになる。
第１図は本発明の第１の実施例としてのディジタル通
話回路方式の模式的ブロック構成図を示す。第１図にお
いて、111〜114はコーディックを示し、それぞれコーダ
121〜124、デコーダ131〜134からなっている。14はハイ
ウェイである。15はディジタルシグナルプロセッサ（DS
P）を示し、ディジタルメロディ発生回路16,ディジタル
トーン発生回路17を有している。18は同期信号作成回
路、19はコントロールメモリ（CM）、201〜204はセレク
タであって、これらはコントロール部21を形成してい
る。
話回路方式の模式的ブロック構成図を示す。第１図にお
いて、111〜114はコーディックを示し、それぞれコーダ
121〜124、デコーダ131〜134からなっている。14はハイ
ウェイである。15はディジタルシグナルプロセッサ（DS
P）を示し、ディジタルメロディ発生回路16,ディジタル
トーン発生回路17を有している。18は同期信号作成回
路、19はコントロールメモリ（CM）、201〜204はセレク
タであって、これらはコントロール部21を形成してい
る。
加入者“A"に接続されたコーディック111において、
コーダ121,デコーダ131はそれぞれ送信同期信号XSYNC
0、受信同期信号RSYNC0によって動作する。同様にコー
ダ122,123,124はそれぞれ送信同期信号XSYNC1〜XSYNC3
によって動作し、デコーダ132,133,134はそれぞれ受信
同期信号RSYNC1〜RSYNC3によって動作を行う。
コーダ121,デコーダ131はそれぞれ送信同期信号XSYNC
0、受信同期信号RSYNC0によって動作する。同様にコー
ダ122,123,124はそれぞれ送信同期信号XSYNC1〜XSYNC3
によって動作し、デコーダ132,133,134はそれぞれ受信
同期信号RSYNC1〜RSYNC3によって動作を行う。
コントロール部21において、同期信号作成回路18は順
次遅れた位相を有する送信同期信号XSYNC0〜XSYNC3を作
成して出力する。セレクタ201〜204はこれらの信号を入
力され、コントロールメモリ19によって指定されるタイ
ミングに出力することによって、受信同期信号RSYNC0〜
RSYNC3を発生する。その順序は、コントロールメモリ19
からセレクタ201〜204に与えられる動作順序が、例え
ば、3,2,1,0の順番であったときは、RSYNC3＝XSYNC0,RS
YNC2＝XSYNC1,RSYNC1＝XSYNC2,RSYNC0＝XSYNC3となる。
次遅れた位相を有する送信同期信号XSYNC0〜XSYNC3を作
成して出力する。セレクタ201〜204はこれらの信号を入
力され、コントロールメモリ19によって指定されるタイ
ミングに出力することによって、受信同期信号RSYNC0〜
RSYNC3を発生する。その順序は、コントロールメモリ19
からセレクタ201〜204に与えられる動作順序が、例え
ば、3,2,1,0の順番であったときは、RSYNC3＝XSYNC0,RS
YNC2＝XSYNC1,RSYNC1＝XSYNC2,RSYNC0＝XSYNC3となる。
第２図は第１図に示した本発明の第１の実施例として
のディジタル通話回路方式において、このようなコント
ロール部21における同期信号の制御を示すタイミングチ
ャート図である。
のディジタル通話回路方式において、このようなコント
ロール部21における同期信号の制御を示すタイミングチ
ャート図である。
各加入者“A"〜“D"からの送話音声信号は、それぞれ
コーダ121〜124において送信同期信号XSYNC0〜XSYNC3に
同期したタイミングでPCM符号化されて、ディジタルデ
ータ を発生する。
コーダ121〜124において送信同期信号XSYNC0〜XSYNC3に
同期したタイミングでPCM符号化されて、ディジタルデ
ータ を発生する。
また送信同期信号XSYNC0（先頭タイムスロット）を与
えることによってディジタルシグナルプロセッサ（DS
P）15はディジタル化されたメロディ信号及びトーン信
号、即ち、ディジタルメロディデータ 及びディジタルトーンデータ をそれぞれタイムスロットにおいて発生する。（ディジ
タルシグナルプロセッサ（DSP）15内のプログラムで各
々のタイミングを確定する。） 第２図においては、送信同期信号XSYNC0〜XSYNC3の発
生タイミングが順次連続していることが示されており、
これによってディジタルデータ は図示のように多重化される。ディジタルシグナルプロ
セッサ（DSP）15には、先頭タイムスロット（XSYNC0）
及びクロックを入力することによって、ディジタルシグ
ナルプロセッサ（DSP）15内部のプログラムによってハ
イウェイ14上における出力データは の順に多重化される。
えることによってディジタルシグナルプロセッサ（DS
P）15はディジタル化されたメロディ信号及びトーン信
号、即ち、ディジタルメロディデータ 及びディジタルトーンデータ をそれぞれタイムスロットにおいて発生する。（ディジ
タルシグナルプロセッサ（DSP）15内のプログラムで各
々のタイミングを確定する。） 第２図においては、送信同期信号XSYNC0〜XSYNC3の発
生タイミングが順次連続していることが示されており、
これによってディジタルデータ は図示のように多重化される。ディジタルシグナルプロ
セッサ（DSP）15には、先頭タイムスロット（XSYNC0）
及びクロックを入力することによって、ディジタルシグ
ナルプロセッサ（DSP）15内部のプログラムによってハ
イウェイ14上における出力データは の順に多重化される。
これらの信号は、デコーダ131〜134に対してすべて同
一の順序で到達する。各デコーダ131〜134は受信同期信
号RSYNC0〜RSYNC3に同期したタイミングで動作する。
一の順序で到達する。各デコーダ131〜134は受信同期信
号RSYNC0〜RSYNC3に同期したタイミングで動作する。
いま受信同期信号RSYNC0〜RSYNC3のタイミングが第２
図に図示された通りあったとすると、デコーダ131〜134
はそれぞれデータ を取り込んで復号化して出力を発生する。
図に図示された通りあったとすると、デコーダ131〜134
はそれぞれデータ を取り込んで復号化して出力を発生する。
これによって、各加入者“A"〜“D"相互間において通
話路が形成される。例えば、加入者“A"に対する受話信
号として加入者“D"からの音声信号が、加入者“B"に対
する受話信号として加入者“C"からの音声信号が、加入
者“C"に対する受話信号として加入者“B"からの音声信
号が、加入者“D"に対する受話信号として加入者“A"か
らの音声信号が伝送される。
話路が形成される。例えば、加入者“A"に対する受話信
号として加入者“D"からの音声信号が、加入者“B"に対
する受話信号として加入者“C"からの音声信号が、加入
者“C"に対する受話信号として加入者“B"からの音声信
号が、加入者“D"に対する受話信号として加入者“A"か
らの音声信号が伝送される。
この場合、コントロールメモリ（CM）19においてセレ
クタ201〜204から出力される。受信同期信号RSYNC0〜RS
YNC3の順序を変更するように制御することによって、各
加入者“A"〜“D"において受話する相手加入者を任意に
選択することができる。第４図に示された従来の時分割
ディジタル通話回路方式の場合と同様に各加入者相互間
に通話路を形成して変換を行うことができる。
クタ201〜204から出力される。受信同期信号RSYNC0〜RS
YNC3の順序を変更するように制御することによって、各
加入者“A"〜“D"において受話する相手加入者を任意に
選択することができる。第４図に示された従来の時分割
ディジタル通話回路方式の場合と同様に各加入者相互間
に通話路を形成して変換を行うことができる。
各加入者“A"〜“D"に対してメロディ信号またはトー
ン信号を伝送する場合は、コントロールメモリ19におい
てその加入者のデコーダ131〜134に割り当てる受信同期
信号RSYNC0〜RSYNC3を、ディジタルメロディ発生回路16
のデータ またはディジタルトーン発生回路17のデータ に対応するタイミングに出力するように、セレクタ201
〜204を制御すればよい。
ン信号を伝送する場合は、コントロールメモリ19におい
てその加入者のデコーダ131〜134に割り当てる受信同期
信号RSYNC0〜RSYNC3を、ディジタルメロディ発生回路16
のデータ またはディジタルトーン発生回路17のデータ に対応するタイミングに出力するように、セレクタ201
〜204を制御すればよい。
第１図の本発明の第１の実施例においては、ハイウェ
イ14は各加入者“A"〜“D"における上り方向のデータと
下り方向のデータとに対して共通に使用されている。即
ち、ハイウェイのマルチ接続，上りハイウェイ，下りハ
イウェイの概念がない。
イ14は各加入者“A"〜“D"における上り方向のデータと
下り方向のデータとに対して共通に使用されている。即
ち、ハイウェイのマルチ接続，上りハイウェイ，下りハ
イウェイの概念がない。
なお第１図の本発明の第１の実施例において、送信同
期信号XSYNC0〜XSYNC3の順序を固定的に与える代りに、
受信同期信号RSYNC0〜RSYNC3の順序を固定的に与え、送
信同期信号XSYNC0〜XSYNC3の順序をコントロールメモリ
（CM）19の指示に応じて入れ替えるようにしてもよい。
期信号XSYNC0〜XSYNC3の順序を固定的に与える代りに、
受信同期信号RSYNC0〜RSYNC3の順序を固定的に与え、送
信同期信号XSYNC0〜XSYNC3の順序をコントロールメモリ
（CM）19の指示に応じて入れ替えるようにしてもよい。
第３図は本発明の第２の実施例としてのディジタル通
話回路方式の模式的ブロック構成図を示す。ハイウェイ
上にディジタルシグナルプロセッサ（DSP）15によるパ
ッド機能及びディジタルメロディ、ディジタルトーン
（各種）機能を設けたものである。第３図においては、
第１図におけると同じ部分を同じ番号によって示してい
る。ディジタルシグナルプロセッサ（DSP）15にはディ
ジタルメロディ発生回路16、ディジタルトーン発生回路
17の他に、ディジタルパッド（PAD）22が含まれる。ま
た24は上りハイウェイ、25は下りハイウェイである。
話回路方式の模式的ブロック構成図を示す。ハイウェイ
上にディジタルシグナルプロセッサ（DSP）15によるパ
ッド機能及びディジタルメロディ、ディジタルトーン
（各種）機能を設けたものである。第３図においては、
第１図におけると同じ部分を同じ番号によって示してい
る。ディジタルシグナルプロセッサ（DSP）15にはディ
ジタルメロディ発生回路16、ディジタルトーン発生回路
17の他に、ディジタルパッド（PAD）22が含まれる。ま
た24は上りハイウェイ、25は下りハイウェイである。
コントロール部21は、第１図の本発明の第１の実施例
の場合と同様に、同期信号作成回路18,コントロールメ
モリ（CM）19,セレクタ201〜204からなる構成を有して
おり、同期信号作成回路18においては各加入者“A"〜
“D"に対応する送信同期信号XSYNC0〜XSYNC3を発生す
る。また送信同期信号XSYNC0〜XSYNC3からコントロール
メモリ19の制御に応じてセレクタ201〜204において選択
して、受信同期信号RSYNC0〜RSYNC3を生じる。
の場合と同様に、同期信号作成回路18,コントロールメ
モリ（CM）19,セレクタ201〜204からなる構成を有して
おり、同期信号作成回路18においては各加入者“A"〜
“D"に対応する送信同期信号XSYNC0〜XSYNC3を発生す
る。また送信同期信号XSYNC0〜XSYNC3からコントロール
メモリ19の制御に応じてセレクタ201〜204において選択
して、受信同期信号RSYNC0〜RSYNC3を生じる。
各加入者“A"〜“D"からの音声信号は、コーダ121〜1
24において、それぞれ送信同期信号XSYNC0〜XSYNC3に同
期したタイミングでPCM符号化されて、出力データ を発生し、上りハイウェイ24上において の順に多重化される。
24において、それぞれ送信同期信号XSYNC0〜XSYNC3に同
期したタイミングでPCM符号化されて、出力データ を発生し、上りハイウェイ24上において の順に多重化される。
ディジタルシグナルプロセッサ（DSP）15において、
ディジタルパッド（PAD）22は先頭タイムスロット信号
（第３図ではXSYNC0）及びクロツクに応じて、上りハイ
ウェイ24上にデータ を取り込んで、各データごとに所定の減衰または増加を
与える処理を行う。次フレームの先頭タイムスロット信
号及びクロックに応じて出力することによって、下りハ
イウェイ25上に、上りハイウェイ24上のデータと同じ順
序で出力データ を生じる。ディジタルパッド（PAD）22は１フレーム（1
25μｓ）以内に所要の減衰または増幅の処理を行うこと
ができる。またディジタルメロディ発生回路16からのデ
ィジタルメロディデータ ディジタルトーン発生回路17からのディジタルトーンデ
ータ が、先頭タイムスロット信号（XSYNC0）及びクロックに
応じて確定する出力タイミングにおいてデータ を出力した後、下りハイウェイ25に出力される。
ディジタルパッド（PAD）22は先頭タイムスロット信号
（第３図ではXSYNC0）及びクロツクに応じて、上りハイ
ウェイ24上にデータ を取り込んで、各データごとに所定の減衰または増加を
与える処理を行う。次フレームの先頭タイムスロット信
号及びクロックに応じて出力することによって、下りハ
イウェイ25上に、上りハイウェイ24上のデータと同じ順
序で出力データ を生じる。ディジタルパッド（PAD）22は１フレーム（1
25μｓ）以内に所要の減衰または増幅の処理を行うこと
ができる。またディジタルメロディ発生回路16からのデ
ィジタルメロディデータ ディジタルトーン発生回路17からのディジタルトーンデ
ータ が、先頭タイムスロット信号（XSYNC0）及びクロックに
応じて確定する出力タイミングにおいてデータ を出力した後、下りハイウェイ25に出力される。
各加入者“A"〜“D"において、デコーダ131〜134は受
信同期信号RSYNC0〜RSYNC3に応じて下りハイウェイ25上
のデータを取り込んで復号化することによって、それぞ
れデータ を音声信号として出力する。これによって、第１図の場
合と同様に、加入者“A"から加入者“D",加入者“B"か
ら加入者“C",加入者“C"から加入者“B",加入者“D"か
ら加入者“A"のそれぞれの通話路が形成される。なおデ
ィジタルメロディデータ ディジタルトーンデータ の復号は第１図に示した本発明の第１の実施例の場合と
同様である。（第３図のXSYNC0のタイミングによる。） このように第３図に示した本発明の第２の実施例にお
いても、送話側からハイウェイ上に一定の順序で出力さ
れたデータに対して、受信側のデコーダにおいて接続し
たい相手方の出力タイミングに合わせた受信同期信号に
よってデータを取り込むことによって、任意の相手方と
の間に通話路を形成することができ、かつこの際データ
に対して所要の減衰または増幅を行うことができる。な
お第１図に示した本発明の第１の実施例との違いとし
て、PAD処理を行う為に音声データに１フレーム（125μ
ｓ）の遅延を生じる。
信同期信号RSYNC0〜RSYNC3に応じて下りハイウェイ25上
のデータを取り込んで復号化することによって、それぞ
れデータ を音声信号として出力する。これによって、第１図の場
合と同様に、加入者“A"から加入者“D",加入者“B"か
ら加入者“C",加入者“C"から加入者“B",加入者“D"か
ら加入者“A"のそれぞれの通話路が形成される。なおデ
ィジタルメロディデータ ディジタルトーンデータ の復号は第１図に示した本発明の第１の実施例の場合と
同様である。（第３図のXSYNC0のタイミングによる。） このように第３図に示した本発明の第２の実施例にお
いても、送話側からハイウェイ上に一定の順序で出力さ
れたデータに対して、受信側のデコーダにおいて接続し
たい相手方の出力タイミングに合わせた受信同期信号に
よってデータを取り込むことによって、任意の相手方と
の間に通話路を形成することができ、かつこの際データ
に対して所要の減衰または増幅を行うことができる。な
お第１図に示した本発明の第１の実施例との違いとし
て、PAD処理を行う為に音声データに１フレーム（125μ
ｓ）の遅延を生じる。
以上説明したように本発明のディジタル通話回路方式
によれば、時分割ディジタル通話回路方式において通話
路メモリ及びRAMのリード／ライトタイミング回路等を
使用することなく通話路を形成することができるので、
小容量システムの場合にハードウェア量が増大してコス
ト高になることがなく、回線容量に応じたシステムが構
築できる。
によれば、時分割ディジタル通話回路方式において通話
路メモリ及びRAMのリード／ライトタイミング回路等を
使用することなく通話路を形成することができるので、
小容量システムの場合にハードウェア量が増大してコス
ト高になることがなく、回線容量に応じたシステムが構
築できる。
またメロディ信号発生用のディジタルメロディ発生回
路、トーン信号発生用のディジタルトーン発生回路及び
データ信号減衰または増幅用のディジタルパッド（PA
D）をディジタルシグナルプロセッサ（DSP）によって形
成するようにすれば、これらを１チップLSI化すること
ができ、更にハードウェア量を削減することができる。
路、トーン信号発生用のディジタルトーン発生回路及び
データ信号減衰または増幅用のディジタルパッド（PA
D）をディジタルシグナルプロセッサ（DSP）によって形
成するようにすれば、これらを１チップLSI化すること
ができ、更にハードウェア量を削減することができる。
第１図は本発明の第１の実施例としてのディジタル通話
回路方式の模式的ブロック構成図、 第２図は第１図に示した本発明の第１の実施例としての
ディジタル通話回路方式において、コントロール部21に
おける同期信号の制御を示すタイミングチャート図、 第３図は本発明の第２の実施例としてのディジタル通話
回路方式の模式的ブロック構成図、 第４図は従来の時分割ディジタル通話回路方式の模式的
ブロック構成図である。 １……メロディ発生回路 ２……ディジタルトーン発生回路 ３……インター制御回路 41〜44……コーダ ５……マルチプレクサ（MPX） ６……ディジタルパッド（PAD） ７……通話路メモリ（SPM） ８……コントロールメモリ（CM） ９……デマルチプレクサ（DMPX） 101〜105……デコーダ 111〜114……コーディック 121〜124……コーダ 131〜134……デコーダ 14……ハイウェイ 15……ディジタルシグナルプロセッサ（DSP） 16……ディジタルメロディ発生回路 17……ディジタルトーン発生回路 18……同期信号作成回路 19……コントロールメモリ（CM） 201〜204……セレクタ 21……コントロール部 22……ディジタルパッド（PAD） 24……上りハイウェイ 25……下りハイウェイ “A"〜“H"……加入者 “M"……メロディ（保留音）発生源 “T"……トーン信号発生源 XSYNC0〜XSYNC3……送信同期信号 RSYNC0〜RSYNC3……受信同期信号
回路方式の模式的ブロック構成図、 第２図は第１図に示した本発明の第１の実施例としての
ディジタル通話回路方式において、コントロール部21に
おける同期信号の制御を示すタイミングチャート図、 第３図は本発明の第２の実施例としてのディジタル通話
回路方式の模式的ブロック構成図、 第４図は従来の時分割ディジタル通話回路方式の模式的
ブロック構成図である。 １……メロディ発生回路 ２……ディジタルトーン発生回路 ３……インター制御回路 41〜44……コーダ ５……マルチプレクサ（MPX） ６……ディジタルパッド（PAD） ７……通話路メモリ（SPM） ８……コントロールメモリ（CM） ９……デマルチプレクサ（DMPX） 101〜105……デコーダ 111〜114……コーディック 121〜124……コーダ 131〜134……デコーダ 14……ハイウェイ 15……ディジタルシグナルプロセッサ（DSP） 16……ディジタルメロディ発生回路 17……ディジタルトーン発生回路 18……同期信号作成回路 19……コントロールメモリ（CM） 201〜204……セレクタ 21……コントロール部 22……ディジタルパッド（PAD） 24……上りハイウェイ 25……下りハイウェイ “A"〜“H"……加入者 “M"……メロディ（保留音）発生源 “T"……トーン信号発生源 XSYNC0〜XSYNC3……送信同期信号 RSYNC0〜RSYNC3……受信同期信号
フロントページの続き (72)発明者 南谷 英二 東京都品川区西五反田２丁目18番２号 株式会社長谷川電機製作所内 (72)発明者 広瀬 智 愛知県名古屋市中区錦１丁目19番24号 富士通名古屋通信システム株式会社内 (72)発明者 水谷 孝一 愛知県名古屋市中区錦１丁目19番24号 富士通名古屋通信システム株式会社内 (56)参考文献 特開 昭56−153876（ＪＰ，Ａ) 特開 昭56−57375（ＪＰ，Ａ) 特開 昭63−24796（ＪＰ，Ａ) 特公 昭51−14216（ＪＰ，Ｂ２) 特公 昭49−45003（ＪＰ，Ｂ２) 特公 昭39−26906（ＪＰ，Ｂ１) (58)調査した分野(Int.Cl.6，ＤＢ名) H04M 3/52
Claims (2)
- 【請求項１】音声等のアナログ信号を符号化するコーダ
とディジタル化された信号を復号化するデコーダとから
なるコーディックを各加入者毎に備えるとともに、 各々の前記コーダの動作タイミングを定める送信同期信
号と各々の前記デコーダの動作タイミングを定める受信
同期信号とのいずれか一方の発生順序を固定的順序で発
生するとともに、他方の前記発生順序を任意に制御可能
な同期信号発生手段を設け、前記コーダの送信同期信号
と通話相手の前記デコーダの受信同期信号を同一位相に
することで加入者間の通話路を形成することを特徴とす
るディジタル通話回路方式。 - 【請求項２】ディジタルメロディ，ディジタルトーンの
発生及びPAD機能を実行するディジタルシグナルプロセ
ッサ（DSP）を前記コーダとデコーダを結ぶハイウェイ
上に備え、前記ディジタルシグナルプロセッサ（DSP）
に対して先頭タイムスロット信号及びクロックを与える
ことで、各々の入出力タイミング確定機能を持たせ、か
つ、前記ディジタルメロディ，前記ディジタルトーンの
データを内蔵し、前記先頭タイムスロット信号及び前記
クロックを与えることで確定する出力タイミングで前記
データを前記ハイウェイ上に出力するとともに、前記コ
ーダから出力されたディジタル信号を前記先頭タイムス
ロット信号及び前記クロックを与えることで確定する入
力タイミングで順次取り込み増幅，減衰処理を行った
後、次フレームの前記先頭タイムスロット信号及び前記
クロックの入力で確定する出力タイミングで前記ハイウ
ェイ上に出力することによってディジタルデータの増
幅，減衰処理，前記デイタルメロディ，前記ディジタル
トーンの出力を、前記先頭タイムスロット信号及び前記
クロックを前記ディジタルシグナルプロセッサ（DSP）
に対して与えるのみで実行できるようにしたことを特徴
とする請求項１記載のディジタル通話回路方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5149589A JP2937340B2 (ja) | 1989-03-03 | 1989-03-03 | ディジタル通話回路方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5149589A JP2937340B2 (ja) | 1989-03-03 | 1989-03-03 | ディジタル通話回路方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02231893A JPH02231893A (ja) | 1990-09-13 |
| JP2937340B2 true JP2937340B2 (ja) | 1999-08-23 |
Family
ID=12888555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5149589A Expired - Fee Related JP2937340B2 (ja) | 1989-03-03 | 1989-03-03 | ディジタル通話回路方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2937340B2 (ja) |
-
1989
- 1989-03-03 JP JP5149589A patent/JP2937340B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02231893A (ja) | 1990-09-13 |
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