JP2936993B2 - Conductivity modulation type field effect transistor - Google Patents
Conductivity modulation type field effect transistorInfo
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Description
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【０００１】[0001]
【産業上の利用分野】本発明は伝導度変調型電界効果ト
ランジスタに関し、更に詳細には高速化が図られた伝動
度変調型電界効果トランジスタに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a conductivity modulation type field effect transistor, and more particularly, to a conductivity modulation type field effect transistor with a high speed.
【０００２】[0002]
【従来の技術】図１に従来の伝導度変調型電界効果トラ
ンジスタ素子（以下、単に半導体素子と称す）を示す。
図示のようにＰ型ドレイン領域１の上面にＮ+ 型バッフ
ァ領域２とＮ型ドレインドリフト領域３が順次積層さ
れ、Ｎ型ドレインドリフト領域３の表面にＰ型ベース領
域４とＮ型ソース領域５が島状に形成された単結晶シリ
コンから成る半導体基板６を備えている。半導体基板６
の一方の主面には絶縁物層７とゲート電極８とゲート配
線電極９とソース配線電極１０が形成されており、他方
の主面にはドレイン電極１１が形成されている。2. Description of the Related Art FIG. 1 shows a conventional conductivity modulation type field effect transistor device (hereinafter simply referred to as a semiconductor device).
As shown, an N + -type buffer region 2 and an N-type drain drift region 3 are sequentially stacked on the upper surface of a P-type drain region 1, and a P-type base region 4 and an N-type source region 5 are provided on the surface of the N-type drain drift region 3. Is provided with a semiconductor substrate 6 made of single-crystal silicon formed in an island shape. Semiconductor substrate 6
On one main surface, an insulator layer 7, a gate electrode 8, a gate wiring electrode 9, and a source wiring electrode 10 are formed, and on the other main surface, a drain electrode 11 is formed.
【０００３】上記半導体素子では、ゲート電極８に電圧
を印加してベース領域４の表面にチャンネル反転層を形
成して導通状態にしたとき、ソース領域５からチャンネ
ル反転層を通じて注入された電子がドレインドリフト領
域３に蓄積される。これに伴って、ドレイン領域１とＮ
+ バッファ領域２の間のＰＮ接合が順方向にバイアスさ
れてドレイン領域１から正孔が注入される。この結果、
ドレインドリフト領域３には電子と正孔が注入されて伝
導度が変調され、オン抵抗の低減化が図られる。In the above-described semiconductor device, when a voltage is applied to the gate electrode 8 to form a channel inversion layer on the surface of the base region 4 to make the channel conductive, electrons injected from the source region 5 through the channel inversion layer are drained. It is stored in the drift region 3. Accordingly, the drain region 1 and N
+ The PN junction between buffer region 2 is forward biased, and holes are injected from drain region 1. As a result,
Electrons and holes are injected into the drain drift region 3 to modulate the conductivity, thereby reducing the on-resistance.
【０００４】[0004]
【発明が解決しようとする課題】ところで、上記の半導
体素子ではオフ過程の最終段階において比較的小さな電
流が尾を引くように流れ続けるいわゆる「テールを引
く」という現象（以下、単にテールと称する）が生じる
欠点があった。このため、スイッチングオフ特性向上の
妨げとなりひいては高速化の大きな障害となっていた。
即ち、半導体素子をオフするためにゲート印加電圧をし
きい値電圧以下にすると、ベース領域４の表面部分に生
じたチャンネル反転層が消滅してソース領域５からドレ
インドリフト領域３への電子の注入が止まる。チャンネ
ル電流が減少しはじめると、ドレインドリフト領域３の
電位が高くなり、Ｐ型ベース領域４とこれよりも不純物
濃度の低いＮ型ドレインドリフト領域３との間のＰＮ接
合に基づく空乏層が主としてドレインドリフト領域３側
に広がる。このため、ドレインドリフト領域３の蓄積キ
ャリア（電子と正孔）はＰ型ドレイン領域１とＰ型ベー
ス領域４に排出される。このため、蓄積キャリアの排出
期間は外部回路にも電流が流れ続ける。半導体素子に電
源電圧のほぼ全部が印加されて空乏層が最大に広がる
と、ドレイン電流は急激に減少する。しかし、ドレイン
ドリフト領域３の中の空乏層が広がらなかった部分にお
けるキャリア及びＮ+ 型バッファ領域２のキャリアが再
結合によって消滅するまでは小さな電流が尾を引くよう
に流れ続け、テールが生じる。このテールを抑制するた
めに、Ｎ+ 型バッファ領域２の不純物濃度を高くしてこ
このライフタイムを短くすることが考えられる。しか
し、Ｎ+ 型バッファ領域２の不純物濃度をあまり高くす
ると、ドレイン領域１からの正孔の注入が抑制されて所
望の伝導度変調効果を得ることができなくなる。従っ
て、不純物濃度を高くするにも限界があり、十分の高速
化が実現できなかった。By the way, in the above-mentioned semiconductor device, a so-called "tailing" phenomenon (hereinafter, simply referred to as "tailing") in which a relatively small current continues to flow in the last stage of the off process. There is a drawback that occurs. For this reason, it has been a hindrance to the improvement of the switching-off characteristic, and as a result, has been a major obstacle to the increase in the speed.
That is, when the gate applied voltage is set to a threshold voltage or less to turn off the semiconductor element, the channel inversion layer formed on the surface of the base region 4 disappears, and electrons are injected from the source region 5 to the drain drift region 3. Stops. When the channel current starts to decrease, the potential of the drain drift region 3 increases, and the depletion layer based on the PN junction between the P-type base region 4 and the N-type drain drift region 3 having a lower impurity concentration is mainly drained. It spreads to the drift region 3 side. Therefore, the accumulated carriers (electrons and holes) in the drain drift region 3 are discharged to the P-type drain region 1 and the P-type base region 4. Therefore, current continues to flow to the external circuit during the discharge period of the accumulated carriers. When almost all of the power supply voltage is applied to the semiconductor element and the depletion layer expands to the maximum, the drain current sharply decreases. However, until the carriers in the portion where the depletion layer has not spread in the drain drift region 3 and the carriers in the N + type buffer region 2 disappear by recombination, a small current continues to flow in a trailing manner, and a tail is generated. In order to suppress this tail, it is conceivable to increase the impurity concentration of the N + -type buffer region 2 to shorten the lifetime thereof. However, if the impurity concentration of the N + -type buffer region 2 is too high, injection of holes from the drain region 1 is suppressed, and a desired conductivity modulation effect cannot be obtained. Therefore, there is a limit in increasing the impurity concentration, and a sufficient speedup cannot be realized.
【０００５】そこで、本発明の目的は、他の諸特性を実
質的に低下させることなしに高速化が実現できる伝導度
変調型電界効果トランジスタを提供することにある。SUMMARY OF THE INVENTION It is an object of the present invention to provide a conductivity modulation type field effect transistor capable of realizing high speed without substantially lowering other characteristics.
【０００６】[0006]
【課題を解決するための手段】上記目的を達成するため
の本発明は、実施例を示す図面の符号を参照して説明す
ると、第１の導電型のドレイン領域２１と、該ドレイン
２１の一方の主面に隣接する第１の導電型と反対の第２
の導電型のバッファ領域２２と、前記バッファ領域２２
に隣接し且つ前記バッファ領域２２よりも低い不純物濃
度を有している第２の導電型のドレインドリフト領域２
３と、該ドレインドリフト領域２３に隣接し且つ基板表
面に前記ドレインドリフト領域２３の一部と共にその一
部が露出するように形成された第１の導電型のベース領
域２４と、該ベース領域２４に隣接し且つ前記基板表面
に露出するように形成された第２の導電型のソース領域
２５を有し、前記ベース領域２４の前記ドレインドリフ
ト領域２３と前記ソース領域２５の間の部分の表面上に
絶縁物層２６を介してゲート電極２７が配設されてお
り、前記ベース領域２４と前記ソース領域２５はソース
電極２９に電気的に接続されており、前記ドレイン領域
２１はドレイン電極３０に電気的に接続されている伝導
度変調型電界効果トランジスタにおいて、前記ドレイン
ドリフト領域２３と前記ベース領域２４と前記ソース領
域２５とが単結晶シリコン半導体から成り、前記ドレイ
ン領域２１と前記バッファ領域２２との両方が同一不純
物濃度の単結晶シリコン半導体のキャリアのライフタイ
ムよりもキャリアのライフタイムが短い多結晶シリコン
半導体又は非晶質シリコン半導体から成る伝導度変調型
電界効果トランジスタに係わるものである。In order to achieve the above object, the present invention will be described with reference to reference numerals in the drawings showing an embodiment, wherein a first conductivity type drain region 21 and one of the drains 21 are provided. A second conductivity type opposite to the first conductivity type adjacent to the main surface of
Buffer region 22 of the conductivity type
Drain drain region 2 of the second conductivity type, which is adjacent to and has a lower impurity concentration than buffer region 22.
3, a first conductivity type base region 24 adjacent to the drain drift region 23 and formed on the substrate surface so as to partially expose the drain drift region 23 and the base region 24; A source region 25 of a second conductivity type formed adjacent to the substrate and exposed on the surface of the substrate, and on a surface of a portion between the drain drift region 23 and the source region 25 of the base region 24. A gate electrode 27 is provided via an insulator layer 26, the base region 24 and the source region 25 are electrically connected to a source electrode 29, and the drain region 21 is electrically connected to a drain electrode 30. In the conductivity-modulated field effect transistor, which is electrically connected, the drain drift region 23, the base region 24, and the source region 25 are formed of a single crystal silicon. Consists Con semiconductor, the drain region 21 and the two people are the same impurity concentration in the single crystal silicon semiconductor of the carrier of the carrier than the lifetime lifetime is short polycrystalline silicon semiconductor or an amorphous silicon semiconductor and the buffer region 22 The present invention relates to a conductivity modulation type field effect transistor comprising:
【０００７】[0007]
【発明の作用及び効果】本発明においては、ドレイン領
域２１とバッファ領域２２との両方が単結晶シリコン半
導体よりもライフタイムの短い多結晶シリコン半導体又
は非晶質シリコン半導体で形成されているので、これ等
を単結晶シリコン半導体で形成した従来の電界効果トラ
ンジスタよりも蓄積キャリアの消滅時間が短くなり、高
速化を図ることができる。即ち、バッファ領域２２が多
結晶シリコン半導体又は非晶質シリコン半導体であるの
で、バッファ領域２２の不純物濃度をさほど高めなくて
もタ−ンオフ時に蓄積キャリアを短時間で消滅させるこ
とができ、またドレイン領域２１も多結晶シリコン半導
体であるので、ここに注入された少数キャリアを短時間
の内に消滅させることができる。なお、電界効果トラン
ジスタの主要部は従来と同様に単結晶シリコン半導体で
あるので、従来に比べて諸特性の低下が実質的に生じな
い。また、ドレイン領域２１及びバッファ領域を安価な
多結晶シリコンとするので、この部分のコストを単結晶
シリコンで構成する場合に比べて低減することができ
る。 In [effect of invention and advantages of the present invention, since both the drain region 21 and the buffer region 22 is formed in a short polycrystalline silicon semiconductor or an amorphous silicon semiconductor lifetimes than the single crystal silicon semiconductor The elimination time of accumulated carriers is shorter than that of a conventional field-effect transistor in which these are formed of a single-crystal silicon semiconductor, and the speed can be increased. That is, the buffer area 22 is large.
A crystalline silicon semiconductor or an amorphous silicon semiconductor
Therefore, the impurity concentration of the buffer region 22 does not need to be increased so much.
It is also possible to eliminate accumulated carriers in a short time at turn-off.
And the drain region 21 is also a polycrystalline silicon semiconductor.
Minority carriers injected here for a short time
Can be extinguished within. Note that the main part of the field-effect transistor is a single-crystal silicon semiconductor as in the related art, so that various characteristics are not substantially reduced as compared with the related art. Also, the drain region 21 and the buffer region can be made inexpensive.
Since polycrystalline silicon is used, the cost of this part is
Can be reduced compared to the case of silicon
You.
【０００８】[0008]
【実施例】次に図２〜図４を参照して本発明の一実施例
に係わる伝導度変調型電界効果トランジスタ素子（以
下、単に半導体素子と称す）を説明する。本実施例の半
導体素子は、図１に示す従来例の半導体素子のＰ型ドレ
イン領域１及びＮ+ 型バッファ領域２を多結晶シリコン
半導体に換えて形成したことに特徴がある。即ち、本実
施例の半導体素子は、Ｐ+ 型多結晶シリコン半導体から
成るドレイン領域２１の上面にＮ+ 型多結晶シリコン半
導体から成るＮ+ 型バッファ領域２２とＮ型単結晶シリ
コン半導体から成るドレインドリフト領域２３が順次積
層された構造となっている。ドレインドリフト領域２３
の表面にはＰ型単結晶シリコン半導体から成る多数個の
ベース領域２４が互いに所定の間隔を有して島状に点在
するように形成されている。ベース領域２４はその中央
側が相対的に深く形成された構造を呈している。ベース
領域２４の内側にはベース領域２４の縁部に沿って環状
にソース領域２５が形成されている。ソース領域２５は
ベース領域２４と同様に単結晶シリコン半導体から成る
領域である。なお、多結晶シリコン半導体から成るＰ型
ドレイン領域２１及びＮ+ 型バッファ領域２２における
キャリアのライフタイムはこれ等と同一の不純物濃度の
単結晶シリコン半導体におけるキャリアのライフタイム
よりも短い。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, a conductivity modulation type field effect transistor device (hereinafter, simply referred to as a semiconductor device) according to an embodiment of the present invention will be described with reference to FIGS. The semiconductor device of this embodiment is characterized in that the P-type drain region 1 and the N + -type buffer region 2 of the conventional semiconductor device shown in FIG. That is, the semiconductor device of this embodiment, a drain made of P + -type poly-from crystalline silicon semiconductor on the upper surface of the drain region 21 made of N + -type polycrystalline silicon semiconductor N + -type buffer region 22 and the N-type single crystal silicon semiconductor It has a structure in which drift regions 23 are sequentially stacked. Drain drift region 23
A plurality of base regions 24 made of a P-type single crystal silicon semiconductor are formed at predetermined intervals on the surface so as to be scattered in an island shape. The base region 24 has a structure in which the center side is formed relatively deep. Inside the base region 24, a source region 25 is formed annularly along the edge of the base region 24. The source region 25 is a region made of a single crystal silicon semiconductor like the base region 24. Note that the carrier lifetime in the P-type drain region 21 and the N + -type buffer region 22 made of a polycrystalline silicon semiconductor is shorter than the carrier lifetime in a single-crystal silicon semiconductor having the same impurity concentration.
【０００９】ソース領域２５とドレインドリフト領域２
３との間におけるベース領域２４の表面上（チャンネル
反転層上）及び複数のベース領域２４の間に格子状に露
出したドレインドリフト領域２３の表面上にはシリコン
酸化膜から成る絶縁物層２６を介して多結晶シリコンか
ら成るゲート電極２７が形成されている。Source region 25 and drain drift region 2
3 is formed on the surface of the base region 24 (on the channel inversion layer) between the plurality of base regions 24 and on the surface of the drain drift region 23 exposed in a lattice pattern between the plurality of base regions 24. A gate electrode 27 made of polycrystalline silicon is formed therethrough.
【００１０】ゲート電極２７の上面は帯状に形成された
アルミニウムから成るゲート配線電極２８に電気的に接
続されている。絶縁物層２６から露出したソース領域２
５とベース領域２４の中央側は帯状に形成されたアルミ
ニウムから成るソース配線電極２９に電気的に接続され
ている。また、ドレイン領域２１の下面にはＴｉ、Ｎ
ｉ、Ｐｄ、Ａｕ等の金属を積層して成るドレイン電極３
０が形成されている。The upper surface of the gate electrode 27 is electrically connected to a gate wiring electrode 28 made of aluminum and formed in a belt shape. Source region 2 exposed from insulator layer 26
5 and the center side of the base region 24 are electrically connected to a source wiring electrode 29 made of aluminum and formed in a belt shape. Further, Ti, N
Drain electrode 3 formed by laminating metals such as i, Pd, and Au
0 is formed.
【００１１】上記の半導体素子は例えば、次のように製
作される。まず、図４に示すように、ドレイン領域２１
を構成するＰ+ 型多結晶シリコン半導体基板の上面にＮ
+ 型多結晶シリコン半導体をエピタキシャル成長させて
Ｎ+ 型バッファ領域２２を形成した第１の半導体基板３
１を用意する。なお、Ｎ+ 型バッファ領域２２はＰ+型
多結晶シリコン半導体基板の上面にＮ型の不純物を拡散
等で導入して形成することもできる。The above semiconductor device is manufactured, for example, as follows. First, as shown in FIG.
Is formed on the upper surface of the P + type polycrystalline silicon semiconductor substrate
First semiconductor substrate 3 having an N + type buffer region 22 formed by epitaxially growing a + type polycrystalline silicon semiconductor
Prepare 1 Note that the N + -type buffer region 22 can also be formed by introducing N-type impurities into the upper surface of the P + -type polycrystalline silicon semiconductor substrate by diffusion or the like.
【００１２】次に、図４に示すように第１の半導体基板
３１の上面にドレインドリフト領域２３を構成するＮ型
単結晶シリコン半導体基板（第２の半導体基板）３２を
直接接合して一体化する。この接合は、例えば両基板３
１、３２の接合面を鏡面化して重ね合わせ、これに熱処
理を施すことによって達成される。なお、この接合の代
わりに例えば、ドレインドリフト領域２３等のための単
結晶シリコン半導体基板に気相成長法で多結晶のＮ+ 型
バッファ領域２２及びＰ型ドレイン領域２１を形成する
ことができる。Next, as shown in FIG. 4, an N-type single-crystal silicon semiconductor substrate (second semiconductor substrate) 32 constituting the drain drift region 23 is directly bonded to the upper surface of the first semiconductor substrate 31 to be integrated. I do. This bonding is performed, for example, on both substrates 3.
This is achieved by mirror-polishing the joining surfaces 1 and 32 and superimposing them and subjecting them to a heat treatment. Instead of this junction, for example, a polycrystalline N + -type buffer region 22 and a P-type drain region 21 can be formed on a single-crystal silicon semiconductor substrate for the drain drift region 23 and the like by a vapor growth method.
【００１３】次に、ドレインドリフト領域２３の表面に
周知のＤＳＡ技術によってベース領域２４及びソース領
域２５を形成し、更にスパッタ、真空蒸着等によって電
極２８〜３０を形成して図２の素子を完成させる。Next, a base region 24 and a source region 25 are formed on the surface of the drain drift region 23 by a well-known DSA technique, and further, electrodes 28 to 30 are formed by sputtering, vacuum deposition, etc., thereby completing the device of FIG. Let it.
【００１４】本実施例の半導体素子によれば、以下のよ
うな作用及び効果を有する。 （１） ドレイン領域２１とバッファ領域２２の両領域
が、単結晶シリコン半導体よりもキャリアのライフタイ
ムが短い多結晶シリコン半導体で形成されているので、
重金属の拡散等の手段を講じることなしに蓄積キャリア
の消滅時間を短縮してテール期間を短くできる。また、
他の諸特性を支配的に決めるドレインドリフト領域２３
は従来と同様に単結晶シリコン半導体から成るので、こ
れ等の諸特性を実質的に低下させることはない。結果と
して、諸特性を良好に維持しつつ高速化された素子を提
供することができる。なお、バッファ領域２２のみを多
結晶シリコン半導体とした構造であってもテール期間を
短縮する効果はそれなりに得られる。しかしながら、こ
の構造ではドレイン領域２１に注入された電子の消滅時
間は短縮されず、本実施例のような顕著な短縮効果は得
られない。 （２） バッファ領域２２はその材質自体でライフタイ
ムの短縮が図られているから、その不純物濃度を増加さ
せなくても増加したと同等のレベルにまでライフタイム
を短縮できる。従って、寄生トランジスタのhfe をさほ
ど低くせずにテール期間の短縮が可能となり、オン抵抗
の低減化と高速化の両方をほぼ実用上満足できるレベル
にまで向上させることができる。なお、バッファ領域２
２のみを多結晶シリコン半導体とした構造では、バッフ
ァ領域２２の不純物濃度を減少させるとドレイン領域２
１への電子注入が増してこれに起因するテールが存在す
るので、オン抵抗低減化と高速化の両方を満足できるレ
ベルまで向上することは設計上困難となる。 （３） 多結晶シリコン基板は安価であるから基板の接
合技術を勘案しても素子の低コスト化が図れる。The semiconductor device of this embodiment has the following functions and effects. (1) Since both the drain region 21 and the buffer region 22 are formed of a polycrystalline silicon semiconductor having a shorter carrier lifetime than a single crystal silicon semiconductor,
The tail period can be shortened by shortening the disappearance time of accumulated carriers without taking measures such as diffusion of heavy metals. Also,
Drain drift region 23 that determines other properties dominantly
Is made of a single crystal silicon semiconductor as in the prior art, so that these characteristics are not substantially reduced. As a result, it is possible to provide a high-speed element while maintaining various characteristics satisfactorily. It should be noted that the effect of shortening the tail period can be obtained even if the buffer region 22 is made of a polycrystalline silicon semiconductor. However, in this structure, the time for extinguishing the electrons injected into the drain region 21 is not shortened, and a remarkable shortening effect as in this embodiment cannot be obtained. (2) Since the lifetime of the buffer region 22 is shortened by the material itself, the lifetime can be reduced to a level equivalent to the increase without increasing the impurity concentration. Therefore, the tail period can be shortened without reducing the hfe of the parasitic transistor so much, and both the reduction of the on-resistance and the increase in the speed can be improved to a practically satisfactory level. The buffer area 2
In the structure in which only the semiconductor region 2 is a polycrystalline silicon semiconductor, if the impurity concentration of the buffer region 22 is reduced, the drain region 2
Since the number of electrons injected into 1 increases and a tail resulting therefrom exists, it is difficult in design to improve both on-resistance reduction and high-speed operation to a satisfactory level. (3) Since the polycrystalline silicon substrate is inexpensive, the cost of the device can be reduced even in consideration of the bonding technique of the substrate.
【００１５】[0015]
【変形例】本発明は上述の実施例に限定されるものでな
く、例えば次の変形が可能なものである。 （１） 図２の半導体素子におけるバッファ領域２２
を、図５に示すように、不純物濃度が高いＮ+ 型領域２
２ａとこれよりも不純物濃度が低いＮ型領域２２ｂとを
交互に形成した構造にしてもよい。この素子構造によれ
ば、ドレイン領域２１からのホール注入は種としてＮ型
領域２２ｂを介して行われるので、伝導度変調に支障を
きたすことなしに、Ｎ+ 型領域２２ａの不純物濃度を増
大してライフタイムを短縮させてスイッチングオフ特性
の向上を図ることができる。なお、この素子構造はバッ
ファ領域２２にＮ型不純物を選択的に拡散することによ
って形成できる。 （２） 図２のバッファ領域２２を図６に示すように、
多結晶シリコン半導体から成るＮ+ 型領域２２ａとＰ型
領域２２ｃを交互に形成した構造にしてもよい。この素
子構造によっても上記の変形例（１）の素子と同様の作
用効果が得られる。なお、多結晶シリコンのＰ型ドレイ
ン領域２１にＮ型不純物を選択的に拡散することによっ
て図６のＮ+ 型領域２２ａを形成することができる。図
５及び図６のＮ+ 型領域２２ａは多数の島状に分布させ
てもよいし、格子状又はメッシュ状に分布させてもよ
い。 （３） 実施例ではドレイン領域２１及びバッファ領域
２２を多結晶シリコン半導体層とした例を示したが、こ
れを非晶質シリコン（アモルファスシリコン）層に換え
てもよい。非晶質シリコンにおいても電子のライフタイ
ムが小さいから、多結晶シリコンで形成した場合と同様
の作用効果が得られる。なお、非晶質シリコンは、成長
温度を低くすることによって容易に形成することができ
る。 （４） 実施例ではＮチャンネル型の例を示したが、半
導体領域の導電型を反対にしたＰチャンネル型にも利用
できる。 （５） Ａｕ等のライフタイムキラーを導入して更に高
速化を図ってもよい。本発明ではライフタイムキラー
（金属のライフタイムを短くする物質）の多結晶シリコ
ンと単結晶シリコンとにおける拡散係数の相違に基づい
て多結晶シリコンのドレイン領域２１とバッファ領域２
２に選択的にライフタイムキラーを導入することができ
る。このため、諸特性を低下させずに更なる高速化を図
れる。 （６） ベース領域２４を格子状又はメッシュ状に形成
することができる。[Modifications] The present invention is not limited to the above-described embodiment, and for example, the following modifications are possible. (1) Buffer region 22 in semiconductor device of FIG.
Is, as shown in FIG. 5, N + type region 2 having a high impurity concentration.
A structure in which 2a and N-type regions 22b having a lower impurity concentration than this are alternately formed may be employed. According to this element structure, since the injection of holes from the drain region 21 is performed through the N-type region 22b as a seed, the impurity concentration of the N + -type region 22a can be increased without hindering the conductivity modulation. As a result, the lifetime can be shortened, and the switching-off characteristics can be improved. This element structure can be formed by selectively diffusing an N-type impurity into the buffer region 22. (2) As shown in FIG. 6, the buffer area 22 of FIG.
A structure in which N + -type regions 22a and P-type regions 22c made of a polycrystalline silicon semiconductor are alternately formed. With this element structure, the same operation and effect as those of the element of Modification (1) can be obtained. Incidentally, it is possible to form the N + -type region 22a in FIG. 6 by selectively diffusing N-type impurities into the P-type drain region 21 of the polycrystalline silicon. The N + -type regions 22a in FIGS. 5 and 6 may be distributed in a number of islands, or may be distributed in a lattice or a mesh. (3) In the embodiment, an example has been described in which the drain region 21 and the buffer region 22 are formed of a polycrystalline silicon semiconductor layer, but this may be replaced with an amorphous silicon (amorphous silicon) layer. Since the lifetime of electrons is short also in amorphous silicon, the same operation and effect as those in the case of using polycrystalline silicon can be obtained. Note that amorphous silicon can be easily formed by lowering the growth temperature. (4) Although the example of the N-channel type has been described in the embodiment, the present invention can be applied to a P-channel type in which the conductivity type of the semiconductor region is reversed. (5) A lifetime killer such as Au may be introduced to further increase the speed. In the present invention, the drain region 21 and the buffer region 2 of polycrystalline silicon are based on the difference in diffusion coefficient between polycrystalline silicon and single crystal silicon of a lifetime killer (a substance for shortening the lifetime of a metal).
2, a lifetime killer can be selectively introduced. Therefore, the speed can be further increased without deteriorating various characteristics. (6) The base region 24 can be formed in a lattice shape or a mesh shape.
【図１】従来の電界効果トランジスタを示す断面図であ
る。FIG. 1 is a sectional view showing a conventional field effect transistor.
【図２】本発明の実施例に係わる電界効果トランジスタ
を図３のＡ−Ａ線に相当する部分で示す断面図である。FIG. 2 is a cross-sectional view showing a field-effect transistor according to an embodiment of the present invention at a portion corresponding to line AA in FIG.
【図３】図２の電界効果トランジスタの半導体基板の表
面の各領域の配置を示す平面図である。3 is a plan view showing an arrangement of each region on a surface of a semiconductor substrate of the field-effect transistor of FIG. 2;
【図４】図２の電界効果トランジスタの製造方法を示す
断面図である。FIG. 4 is a cross-sectional view illustrating a method for manufacturing the field-effect transistor of FIG.
【図５】バッファ領域２２の変形例を示す断面図であ
る。FIG. 5 is a cross-sectional view showing a modification of the buffer area 22.
【図６】バッファ領域２２の別の変形例を示す断面図で
ある。FIG. 6 is a sectional view showing another modified example of the buffer area 22.
２１ 多結晶シリコンドレイン領域 ２２ 多結晶シリコンバッファ領域 ２４ 単結晶シリコンベース領域 ２５ 単結晶シリコンソース領域 21 Polycrystalline silicon drain region 22 Polycrystalline silicon buffer region 24 Single crystal silicon base region 25 Single crystal silicon source region
Claims (1)
と、該ドレイン領域（２１）の一方の主面に隣接する第
１の導電型と反対の第２の導電型のバッファ領域（２
２）と、前記バッファ領域（２２）に隣接し且つ前記バ
ッファ領域（２２）よりも低い不純物濃度を有している
第２の導電型のドレインドリフト領域（２３）と、該ド
レインドリフト領域（２３）に隣接し且つ基板表面に前
記ドレインドリフト領域（２３）の一部と共にその一部
が露出するように形成された第１の導電型のベース領域
（２４）と、該ベース領域（２４）に隣接し且つ前記基
板表面に露出するように形成された第２の導電型のソー
ス領域（２５）を有し、前記ベース領域（２４）の前記
ドレインドリフト領域（２３）と前記ソース領域（２
５）の間の部分の表面上に絶縁物層（２６）を介してゲ
ート電極（２７）が配設されており、前記ベース領域
（２４）と前記ソース領域（２５）はソース電極（２
９）に電気的に接続されており、前記ドレイン領域（２
１）はドレイン電極（３０）に電気的に接続されている
伝導度変調型電界効果トランジスタにおいて、 前記ドレインドリフト領域（２３）と前記ベース領域
（２４）と前記ソース領域（２５）とが単結晶シリコン
半導体から成り、 前記ドレイン領域（２１）と前記バッファ領域（２２）
との両方が同一不純物濃度の単結晶シリコン半導体のキ
ャリアのライフタイムよりもキャリアのライフタイムが
短い多結晶シリコン半導体又は非晶質シリコン半導体か
ら成ることを特徴とする伝導度変調型電界効果トランジ
スタ。1. A drain region of a first conductivity type.
And a buffer region (2) of a second conductivity type opposite to the first conductivity type adjacent to one main surface of the drain region (21).
2) a second conductive type drain drift region (23) adjacent to the buffer region (22) and having a lower impurity concentration than the buffer region (22); ), A first conductivity type base region (24) formed on the substrate surface so as to partially expose the drain drift region (23) together with the drain drift region (23); A source region (25) of a second conductivity type adjacent to and formed on the surface of the substrate, wherein the drain drift region (23) of the base region (24) and the source region (2) are formed;
A gate electrode (27) is provided on the surface of the portion between 5) via an insulator layer (26), and the base region (24) and the source region (25) are connected to the source electrode (2).
9), and is electrically connected to the drain region (2).
1) A conductivity modulation field effect transistor electrically connected to a drain electrode (30), wherein the drain drift region (23), the base region (24), and the source region (25) are single crystal. The drain region (21) and the buffer region (22);
Conductivity modulation field effect transistor both it is characterized in that the carrier lifetime than the lifetime of a single crystal silicon semiconductor carrier of the same impurity concentration is comprised of short polycrystalline silicon semiconductor or an amorphous silicon semiconductor and .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1406094A JP2936993B2 (en) | 1994-01-12 | 1994-01-12 | Conductivity modulation type field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1406094A JP2936993B2 (en) | 1994-01-12 | 1994-01-12 | Conductivity modulation type field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07211895A JPH07211895A (en) | 1995-08-11 |
| JP2936993B2 true JP2936993B2 (en) | 1999-08-23 |
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ID=11850551
Family Applications (1)
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|---|---|---|---|
| JP1406094A Expired - Lifetime JP2936993B2 (en) | 1994-01-12 | 1994-01-12 | Conductivity modulation type field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2936993B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| WO2012036247A1 (en) * | 2010-09-17 | 2012-03-22 | 富士電機株式会社 | Semiconductor device |
-
1994
- 1994-01-12 JP JP1406094A patent/JP2936993B2/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JPH07211895A (en) | 1995-08-11 |
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