JP2936572B2 - ディジタルｐｓｋ復調回路 - Google Patents
ディジタルｐｓｋ復調回路Info
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- JP2936572B2 JP2936572B2 JP3209189A JP3209189A JP2936572B2 JP 2936572 B2 JP2936572 B2 JP 2936572B2 JP 3209189 A JP3209189 A JP 3209189A JP 3209189 A JP3209189 A JP 3209189A JP 2936572 B2 JP2936572 B2 JP 2936572B2
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はPSK変調（位相変調）されたディジタル信号
を復調するためのディジタル復調回路に関し、特に２相
PSK復調回路に関する。
を復調するためのディジタル復調回路に関し、特に２相
PSK復調回路に関する。
従来、この種の回路として、コスタスループを用いた
復調回路がある。第２図にその一例を示す。図におい
て、21はＩ（in−phese）乗算器、22は低域通過フィル
タ、23は電圧制御発振器（VCO）、24はループフィル
タ、25は第３乗算器、26は90゜移相器、27はＱ（quadra
ture phase）乗算器、28は低域通過フィルタである。
復調回路がある。第２図にその一例を示す。図におい
て、21はＩ（in−phese）乗算器、22は低域通過フィル
タ、23は電圧制御発振器（VCO）、24はループフィル
タ、25は第３乗算器、26は90゜移相器、27はＱ（quadra
ture phase）乗算器、28は低域通過フィルタである。
ベースバンド変調された搬送波はＩ乗算器21とＱ乗算
器27の夫々において、VCO23の出力クロック信号（０゜,
90゜）と夫々乗算され、低域フィルタ22,28を通って第
３乗算器25に夫々出力される。そして、ここで乗算され
た後、ループフィルタ24を通過してVCO23に入力し、発
振周波数を制御して再び前記Ｉ乗算器21とＱ乗算器27に
夫々クロック信号を出力する。PSK復調出力は、低域通
過フィルタ２の出力から取り出される。
器27の夫々において、VCO23の出力クロック信号（０゜,
90゜）と夫々乗算され、低域フィルタ22,28を通って第
３乗算器25に夫々出力される。そして、ここで乗算され
た後、ループフィルタ24を通過してVCO23に入力し、発
振周波数を制御して再び前記Ｉ乗算器21とＱ乗算器27に
夫々クロック信号を出力する。PSK復調出力は、低域通
過フィルタ２の出力から取り出される。
上述した従来のコスタループ復調器は、アナログ回路
で構成されているため、調整，試験に多くの時間を必要
とする。また、抵抗，コンデンサ，コイル等のディスク
リート部品が多いため、回路の小型化が難しいという問
題がある。
で構成されているため、調整，試験に多くの時間を必要
とする。また、抵抗，コンデンサ，コイル等のディスク
リート部品が多いため、回路の小型化が難しいという問
題がある。
本発明はループの調整を容易にし、かつ小型化を可能
にしたディジタルPSK復調回路を提供することを目的と
する。
にしたディジタルPSK復調回路を提供することを目的と
する。
本発明のディジタルPSK復調回路は、入力信号をディ
ジタル信号に変換するA/D変換器と、このA/D変換のサン
プリングのためのクロック発生用の周波数シンセサイザ
と、変換されたディジタル信号のレベル調整を行うディ
ジタル乗算器と、レベル調整されたディジタル信号を正
弦波情報／余弦波情報と夫々乗加算するＩディジタル乗
加算器及びＱディジタル乗加算器と、これらの出力を加
算する第３ディジタル乗加算器と、この第３ディジタル
乗加算器の出力を取り込んでグループフィルタの処理を
するディジタルシグナルプロセッサと、サブキャリア／
ビットレート用の各数値制御発振器と、これら発振器に
よって前記正弦波情報／余弦波情報を出力する正弦波発
生部／余弦波発生部とを備えており、前記ディジタルシ
グナルプロセッサの出力に基づいて前記周波数シンセサ
イザ、前記サブキャリア／ビットレート用の各数値制御
発振器を駆動制御することを特徴とする。
ジタル信号に変換するA/D変換器と、このA/D変換のサン
プリングのためのクロック発生用の周波数シンセサイザ
と、変換されたディジタル信号のレベル調整を行うディ
ジタル乗算器と、レベル調整されたディジタル信号を正
弦波情報／余弦波情報と夫々乗加算するＩディジタル乗
加算器及びＱディジタル乗加算器と、これらの出力を加
算する第３ディジタル乗加算器と、この第３ディジタル
乗加算器の出力を取り込んでグループフィルタの処理を
するディジタルシグナルプロセッサと、サブキャリア／
ビットレート用の各数値制御発振器と、これら発振器に
よって前記正弦波情報／余弦波情報を出力する正弦波発
生部／余弦波発生部とを備えており、前記ディジタルシ
グナルプロセッサの出力に基づいて前記周波数シンセサ
イザ、前記サブキャリア／ビットレート用の各数値制御
発振器を駆動制御することを特徴とする。
上述した構成では、PSK復調の主要部のループをディ
ジタル回路として構成し、ループの調整をディジタル信
号により行うことが可能となる。
ジタル回路として構成し、ループの調整をディジタル信
号により行うことが可能となる。
次に、本発明を図面を参照して説明する。
第１図は本発明の回路系統図である。図において、１
は低域通過フィルタ、２はA/D変換器、３はディジタル
乗算器、４はＩディジタル乗加算器、５はＱディジタル
乗加算器、６はスケーラ、７はD/A変換器、８はコスタ
ス用第３ディジタル乗加算器、９はDSP（ディジタルシ
グナルプロセッサ）、10は余弦波発生部、11は正弦波発
生部、12はビットレート用NCO（数値制御発振器）、13
はサブキャリア用NCO、14は周波数シンセサイザ、15は
スケーラコントロール部である。
は低域通過フィルタ、２はA/D変換器、３はディジタル
乗算器、４はＩディジタル乗加算器、５はＱディジタル
乗加算器、６はスケーラ、７はD/A変換器、８はコスタ
ス用第３ディジタル乗加算器、９はDSP（ディジタルシ
グナルプロセッサ）、10は余弦波発生部、11は正弦波発
生部、12はビットレート用NCO（数値制御発振器）、13
はサブキャリア用NCO、14は周波数シンセサイザ、15は
スケーラコントロール部である。
２相PSK変調された信号は、低域通過フィルタ１を通
ってS/Nが改善された後、A/D変換器２にてディジタルデ
ータに変換される。変換されたディジタルデータは、デ
ィジタル乗算器３においてスケーラコントロール部15を
通してＩディジタル乗加算器４とＱディジタル乗加算器
５の出力から検出したレベル情報と乗算を行い、レベル
調整を行う。このレベル調整されたデータはＩディジタ
ル乗加算器４とＱディジタル乗加算器５において、夫々
正弦波発生部11及び余弦波発生部10から出力される正弦
波情報，余弦波情報と夫々乗算を行った後、加算を行っ
て出力する。
ってS/Nが改善された後、A/D変換器２にてディジタルデ
ータに変換される。変換されたディジタルデータは、デ
ィジタル乗算器３においてスケーラコントロール部15を
通してＩディジタル乗加算器４とＱディジタル乗加算器
５の出力から検出したレベル情報と乗算を行い、レベル
調整を行う。このレベル調整されたデータはＩディジタ
ル乗加算器４とＱディジタル乗加算器５において、夫々
正弦波発生部11及び余弦波発生部10から出力される正弦
波情報，余弦波情報と夫々乗算を行った後、加算を行っ
て出力する。
Ｉディジタル乗加算器４の出力は、一方はスケーラ６
を通ってコスタス用第３乗加算器８に入力し、他方はD/
A変換器７を通ってPSK復調出力となる。また、Ｑディジ
タル乗加算器５の出力は直接コスタス用第３乗加算器８
に入力する。なお、スケーラ６はコスタス用第３乗加算
器８にてDSP9が取り込める程度まで遅くするため加算す
る場合、この加算器のオーバフローを防止するためのも
のである。
を通ってコスタス用第３乗加算器８に入力し、他方はD/
A変換器７を通ってPSK復調出力となる。また、Ｑディジ
タル乗加算器５の出力は直接コスタス用第３乗加算器８
に入力する。なお、スケーラ６はコスタス用第３乗加算
器８にてDSP9が取り込める程度まで遅くするため加算す
る場合、この加算器のオーバフローを防止するためのも
のである。
そして、コスタス用第３乗加算器８の出力はDSP9へ取
り込まれ、DSP9はループフィルタの処理を行った後、ビ
ットレート用NCO12及びサブキャリア用NCO13に周波数デ
ビエーションデータとして制御用データを設定する。こ
れらのNCO12,13のデータは、DSP9からの周波数制御デー
タとともに、余弦波発生部10,正弦波発生部11へ出力
し、Ｉディジタル乗加算器4,Qディジタル乗加算器５へ
再び出力する。周波数シンセサイザ14はDSP9からサブキ
ャリア周波数情報を受けて、A/D変換器２のサンプリン
グ用クロック，ビットレート用NCO12及びサブキャリアN
CO13へ夫々出力される。
り込まれ、DSP9はループフィルタの処理を行った後、ビ
ットレート用NCO12及びサブキャリア用NCO13に周波数デ
ビエーションデータとして制御用データを設定する。こ
れらのNCO12,13のデータは、DSP9からの周波数制御デー
タとともに、余弦波発生部10,正弦波発生部11へ出力
し、Ｉディジタル乗加算器4,Qディジタル乗加算器５へ
再び出力する。周波数シンセサイザ14はDSP9からサブキ
ャリア周波数情報を受けて、A/D変換器２のサンプリン
グ用クロック，ビットレート用NCO12及びサブキャリアN
CO13へ夫々出力される。
したがって、この構成ではPSK復調回路の主要部をデ
ィジタル回路で構成することになり、アナログ回路で構
成した従来回路に比較してループの調整が簡易化でき
る。また、抵抗，コンデンサ，コイル等のディスクリー
ト部品を低減し、回路の小型化が達成できる。
ィジタル回路で構成することになり、アナログ回路で構
成した従来回路に比較してループの調整が簡易化でき
る。また、抵抗，コンデンサ，コイル等のディスクリー
ト部品を低減し、回路の小型化が達成できる。
以上説明したように本発明は、従来のアナログPSK復
調回路の主要部のループをディジタル回路で構成してい
るので、複雑なループの調整を簡易化でき、汎用化でき
る効果もある。また、アナログ回路からディジタル回路
とすることにより、小型化を容易に実現できる効果もあ
る。
調回路の主要部のループをディジタル回路で構成してい
るので、複雑なループの調整を簡易化でき、汎用化でき
る効果もある。また、アナログ回路からディジタル回路
とすることにより、小型化を容易に実現できる効果もあ
る。
第１図は本発明のディジタルPSK復調回路の一実施例の
ブロック図、第２図は一般的なコスタスループのブロッ
ク図である。 １……低域通過フィルタ、２……A/D変換器、３……デ
ィジタル乗算器、４……Ｉディジタル乗加算器、５……
Ｑディジタル乗加算器、６……スケーラ、７……D/A変
換器、８……コスタスループ用第３ディジタル乗加算
器、９……DSP、10……余弦波発生部、11……正弦波発
生部、12……ビットレート用NCO、13……サブキャリア
用NCO、14……周波数シンセサイザ、15……スケーラコ
ントロール部、21……Ｉ乗算器、22……低減通過フィル
タ、23……VCO、24……ループフィルタ、25……第３乗
算器、26……90゜移相器、27……Ｑ乗算器、28……低域
通過フィルタ。
ブロック図、第２図は一般的なコスタスループのブロッ
ク図である。 １……低域通過フィルタ、２……A/D変換器、３……デ
ィジタル乗算器、４……Ｉディジタル乗加算器、５……
Ｑディジタル乗加算器、６……スケーラ、７……D/A変
換器、８……コスタスループ用第３ディジタル乗加算
器、９……DSP、10……余弦波発生部、11……正弦波発
生部、12……ビットレート用NCO、13……サブキャリア
用NCO、14……周波数シンセサイザ、15……スケーラコ
ントロール部、21……Ｉ乗算器、22……低減通過フィル
タ、23……VCO、24……ループフィルタ、25……第３乗
算器、26……90゜移相器、27……Ｑ乗算器、28……低域
通過フィルタ。
Claims (1)
- 【請求項１】入力信号をディジタル信号に変換するA/D
変換器と、このA/D変換のサンプリングのためのクロッ
ク発生用の周波数シンセサイザと、変換されたディジタ
ル信号のレベル調整を行うディジタル乗算器と、レベル
調整されたディジタル信号を正弦波情報／余弦波情報と
夫々乗加算するＩディジタル乗加算器及びＱディジタル
乗加算器と、これらの出力を加算する第３ディジタル乗
加算器と、この第３ディジタル乗加算器の出力を取り込
んでループフィルタの処理をするディジタルシグナルプ
ロセッサと、サブキャリア／ビットレート用の各数値制
御発振器と、これら発振器によって前記正弦波情報／余
弦波情報を出力する正弦波発生部／余弦波発生部とを備
え、前記ディジタルシグナルプロセッサの出力に基づい
て前記周波数シンセサイザ、前記サブキャリア／ビット
レート用の各数値制御発振器を駆動制御することを特徴
とするディジタルPSK復調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3209189A JP2936572B2 (ja) | 1989-02-10 | 1989-02-10 | ディジタルｐｓｋ復調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3209189A JP2936572B2 (ja) | 1989-02-10 | 1989-02-10 | ディジタルｐｓｋ復調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02211746A JPH02211746A (ja) | 1990-08-23 |
| JP2936572B2 true JP2936572B2 (ja) | 1999-08-23 |
Family
ID=12349210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3209189A Expired - Lifetime JP2936572B2 (ja) | 1989-02-10 | 1989-02-10 | ディジタルｐｓｋ復調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2936572B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04192840A (ja) * | 1990-11-27 | 1992-07-13 | Fujitsu General Ltd | 搬送波再生回路 |
-
1989
- 1989-02-10 JP JP3209189A patent/JP2936572B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 沖電気研究開発第１０７号 ＶｏＬ．４５ Ｎｏ．２ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02211746A (ja) | 1990-08-23 |
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